JP2003110116A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 チャンネルの導電型を反転させること無く、
安定して埋め込みゲート型が形成される半導体装置及び
その製造方法を得る。 【解決手段】 第一導電型半導体基板１の主表面に、縞
状又は網目状に第二導電型の半導体層３を設け、更にそ
の上層に第一導電型の半導体層２を気相成長によって形
成することにより、上記第二導電型の半導体層３が第一
導電型の半導体層の中に埋め込まれた構造の半導体装置
において、上記気層成長以前に遂行される第二導電型の
半導体層３の形成に際し、その範囲を、電流通路形成部
分に対応する領域に限定した半導体装置の製造方法。
安定して埋め込みゲート型が形成される半導体装置及び
その製造方法を得る。 【解決手段】 第一導電型半導体基板１の主表面に、縞
状又は網目状に第二導電型の半導体層３を設け、更にそ
の上層に第一導電型の半導体層２を気相成長によって形
成することにより、上記第二導電型の半導体層３が第一
導電型の半導体層の中に埋め込まれた構造の半導体装置
において、上記気層成長以前に遂行される第二導電型の
半導体層３の形成に際し、その範囲を、電流通路形成部
分に対応する領域に限定した半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、パワー用半導体装
置に関わり、特に静電誘導型トランジスター（Statick
Induction Transistor；以下、ＳＩＴと略称する）
を代表とする埋め込みゲート構造を有する接合型電界効
果型半導体装置の構造及び製造方法に関するものであ
る。
置に関わり、特に静電誘導型トランジスター（Statick
Induction Transistor；以下、ＳＩＴと略称する）
を代表とする埋め込みゲート構造を有する接合型電界効
果型半導体装置の構造及び製造方法に関するものであ
る。
【０００２】
【従来の技術】ＳＩＴは、チャンネルを挟んで、相対向
させられたＰＮ接合に、逆バイアス電圧が印加された際
に発生する空間電荷層（以下、空乏層と呼称する）の重
なり合いによる、チャンネル内電位の上がり下がりによ
って、ドレイン電流の流れを制御する半導体装置であ
り、その特徴は、電圧駆動に起因する低駆動電力、空乏
層の拡がり速度に起因する高速動作、ＰＮ接合構造に起
因する高耐サージ性、残留ソース抵抗に起因するドレイ
ン電流の負温度特性等であり、他の半導体装置に比べ、
高速大電力の用途には極めて適した素子として、注目さ
れている。
させられたＰＮ接合に、逆バイアス電圧が印加された際
に発生する空間電荷層（以下、空乏層と呼称する）の重
なり合いによる、チャンネル内電位の上がり下がりによ
って、ドレイン電流の流れを制御する半導体装置であ
り、その特徴は、電圧駆動に起因する低駆動電力、空乏
層の拡がり速度に起因する高速動作、ＰＮ接合構造に起
因する高耐サージ性、残留ソース抵抗に起因するドレイ
ン電流の負温度特性等であり、他の半導体装置に比べ、
高速大電力の用途には極めて適した素子として、注目さ
れている。
【０００３】しかしながら、逆導電型で高不純物濃度の
ゲートを、高温の気相成長によって埋め込み、尚その後
にチャンネルを設計通りに開けて作らなければならない
点が、製造工程上の大きな課題であった。
ゲートを、高温の気相成長によって埋め込み、尚その後
にチャンネルを設計通りに開けて作らなければならない
点が、製造工程上の大きな課題であった。
【０００４】即ち、ドレイン領域を構成する低不純物濃
度のＮ−型半導体基板の表面に、高不純物濃度のＰ＋型
ゲート拡散層及びＰ＋型ゲート電極層を形成し、しかる
後に１０００℃を越える高温で、Ｎ型ソース気相成長層
を成長させて、上記Ｐ＋型ゲート層及び同電極層を埋め
込むのであるが、上記気相成長に際し、Ｐ＋型拡散層の
不純物元素であるＢ（ボロン）原子がＮ−型半導体基板
の表面に飛び出し、本来Ｎ型であるべきチャンネル部に
も降りかぶり、結果としてチャンネルの導電型がＰ型に
反転してしまうという不安定要素を含んでいた。
度のＮ−型半導体基板の表面に、高不純物濃度のＰ＋型
ゲート拡散層及びＰ＋型ゲート電極層を形成し、しかる
後に１０００℃を越える高温で、Ｎ型ソース気相成長層
を成長させて、上記Ｐ＋型ゲート層及び同電極層を埋め
込むのであるが、上記気相成長に際し、Ｐ＋型拡散層の
不純物元素であるＢ（ボロン）原子がＮ−型半導体基板
の表面に飛び出し、本来Ｎ型であるべきチャンネル部に
も降りかぶり、結果としてチャンネルの導電型がＰ型に
反転してしまうという不安定要素を含んでいた。
【０００５】
【発明が解決しようとする課題】従って、本発明が解決
しようとする課題は、上記従来の問題点を克服し、チャ
ンネルの導電型を反転させること無く、安定して埋め込
みゲート型が形成される半導体装置およびその製造方法
を提供することである。
しようとする課題は、上記従来の問題点を克服し、チャ
ンネルの導電型を反転させること無く、安定して埋め込
みゲート型が形成される半導体装置およびその製造方法
を提供することである。
【０００６】
【課題を解決するための手段】本発明は、逆導電型で高
不純物濃度のゲートを形成するに当たり、その形成領域
を可能な限り小さくすることによって、気相成長の際に
ゲート領域から飛び出す逆導電型不純物原子の数を減ら
し、結果としてチャンネルの導電型反転を抑えようとす
るものである。
不純物濃度のゲートを形成するに当たり、その形成領域
を可能な限り小さくすることによって、気相成長の際に
ゲート領域から飛び出す逆導電型不純物原子の数を減ら
し、結果としてチャンネルの導電型反転を抑えようとす
るものである。
【０００７】即ち、本発明は、第一導電型半導体基板の
主表面に、縞状又は網目状に第二導電型の半導体層が設
けられ、更にその上層に第一導電型の半導体層を気相成
長によって形成され、上記第二導電型の半導体層が第一
導電型の半導体層の中に埋め込まれた構造の半導体装置
において、上記第二導電型の半導体層の範囲が、電流通
路形成部分に対応する領域に限定された半導体装置であ
る。
主表面に、縞状又は網目状に第二導電型の半導体層が設
けられ、更にその上層に第一導電型の半導体層を気相成
長によって形成され、上記第二導電型の半導体層が第一
導電型の半導体層の中に埋め込まれた構造の半導体装置
において、上記第二導電型の半導体層の範囲が、電流通
路形成部分に対応する領域に限定された半導体装置であ
る。
【０００８】 また、本発明は、前記気相成長に
よって埋め込まれた第二導電型の半導体層からの電極引
き出しは、上記気相成長によって形成された第一導電型
の半導体層の内、少なくとも上記チャンネル形成領域直
上の部分を残して、他の部分を選択的に掘り起こし、そ
の掘り起こした面に第二導電型の不純物拡散が施こされ
た半導体装置である。
よって埋め込まれた第二導電型の半導体層からの電極引
き出しは、上記気相成長によって形成された第一導電型
の半導体層の内、少なくとも上記チャンネル形成領域直
上の部分を残して、他の部分を選択的に掘り起こし、そ
の掘り起こした面に第二導電型の不純物拡散が施こされ
た半導体装置である。
【０００９】 また、本発明は、第一導電型半導体
基板の主表面に、縞状又は網目状に第二導電型の半導体
層を設け、更にその上層に第一導電型の半導体層を気相
成長によって形成することにより、上記第二導電型の半
導体層が第一導電型の半導体層の中に埋め込まれた構造
の半導体装置において、上記気層成長以前に遂行される
第二導電型の半導体層の形成に際し、その範囲を、電流
通路形成部分に対応する領域に限定した半導体装置の製
造方法である。
基板の主表面に、縞状又は網目状に第二導電型の半導体
層を設け、更にその上層に第一導電型の半導体層を気相
成長によって形成することにより、上記第二導電型の半
導体層が第一導電型の半導体層の中に埋め込まれた構造
の半導体装置において、上記気層成長以前に遂行される
第二導電型の半導体層の形成に際し、その範囲を、電流
通路形成部分に対応する領域に限定した半導体装置の製
造方法である。
【００１０】また、本発明は、前記気相成長によって埋
め込まれた第二導電型の半導体層からの電極引き出し
は、上記気相成長によって形成された第一導電型の半導
体層の内、少なくとも上記チャンネル形成領域直上の部
分を残して、他の部分を選択的に掘り起こし、その掘り
起こした面に第二導電型の不純物拡散を施すことによっ
て行う半導体装置の製造方法である。
め込まれた第二導電型の半導体層からの電極引き出し
は、上記気相成長によって形成された第一導電型の半導
体層の内、少なくとも上記チャンネル形成領域直上の部
分を残して、他の部分を選択的に掘り起こし、その掘り
起こした面に第二導電型の不純物拡散を施すことによっ
て行う半導体装置の製造方法である。
【００１１】
【発明の実施の形態】本発明の実施の形態による半導体
装置及びその製造方法について、以下に説明する。ここ
で、半導体装置は、ＳＩＴの例を具体例として詳述す
る。
装置及びその製造方法について、以下に説明する。ここ
で、半導体装置は、ＳＩＴの例を具体例として詳述す
る。
【００１２】先ず、図４に、従来の埋め込みゲート型Ｓ
ＩＴの製造工程の断面概略図を示す。図４（ａ）は、ド
レイン電極のオーミック接触を良好にするためのＮ型高
不純物濃度のＮ＋ドレインオーミック層１（単結晶Ｓｉ
基板）の上層にＮ型低不純物濃度のＮ−ドレイン層２を
形成し、全体をスチーム雰囲気で１１００℃程度の温度
でＳｉＯ２膜で覆ってから、通常のフオトリソグラフイー
（以下、ＰＲと略称する）手法で選択的にＳｉＯ２膜１
１’を形成した状態である。
ＩＴの製造工程の断面概略図を示す。図４（ａ）は、ド
レイン電極のオーミック接触を良好にするためのＮ型高
不純物濃度のＮ＋ドレインオーミック層１（単結晶Ｓｉ
基板）の上層にＮ型低不純物濃度のＮ−ドレイン層２を
形成し、全体をスチーム雰囲気で１１００℃程度の温度
でＳｉＯ２膜で覆ってから、通常のフオトリソグラフイー
（以下、ＰＲと略称する）手法で選択的にＳｉＯ２膜１
１’を形成した状態である。
【００１３】図４（ｂ）は、図４（ａ）の状態でＢＣｌ
３やＢＢｒ３等の不純物拡散源を用い、前述のＳｉＯ２
膜１１’を拡散マスクとして、Ｐ型高不純物濃度のＰ＋
ゲート層３及びＰ＋ゲート電極層３’を同時に拡散形成
した状態である。ここで、Ｐ ＋ゲート３同士の隙間或い
はＰ＋ゲート層３とＰ＋ゲート電極層３’との隙間はや
がてチャンネルとなる領域である。
３やＢＢｒ３等の不純物拡散源を用い、前述のＳｉＯ２
膜１１’を拡散マスクとして、Ｐ型高不純物濃度のＰ＋
ゲート層３及びＰ＋ゲート電極層３’を同時に拡散形成
した状態である。ここで、Ｐ ＋ゲート３同士の隙間或い
はＰ＋ゲート層３とＰ＋ゲート電極層３’との隙間はや
がてチャンネルとなる領域である。
【００１４】図４（ｃ）は、図４（ｂ）の状態の後、Ｓ
ｉＣｌ４やＳｉＨＣｌ３等の成長源を用い、キャリアガ
スとしてＨ２ガスを使用して、１０００〜１１００℃程
度の高温でＮ型単結晶ＳｉであるＮソース層４を成長形
成して前述のＰ＋ゲート層３及びＰ＋ゲート電極層３’
をＮ型Ｓｉ中に埋め込んだ後、図４（ａ）と同様に、全
面酸化によるＳｉＯ２膜形成とＰＲ手法によって、Ｓｉ
Ｏ２膜１２を選択的に残した状態である。
ｉＣｌ４やＳｉＨＣｌ３等の成長源を用い、キャリアガ
スとしてＨ２ガスを使用して、１０００〜１１００℃程
度の高温でＮ型単結晶ＳｉであるＮソース層４を成長形
成して前述のＰ＋ゲート層３及びＰ＋ゲート電極層３’
をＮ型Ｓｉ中に埋め込んだ後、図４（ａ）と同様に、全
面酸化によるＳｉＯ２膜形成とＰＲ手法によって、Ｓｉ
Ｏ２膜１２を選択的に残した状態である。
【００１５】図４（ｄ）は、図４（ｃ）のＳｉＯ２膜１
２をエッチングマスクとし、ＨＦ、ＨＮＯ３系のＳｉエ
ッチング液を用いて選択的にＰ＋ゲート電極層３’を掘
り起こして露呈させた状態である。
２をエッチングマスクとし、ＨＦ、ＨＮＯ３系のＳｉエ
ッチング液を用いて選択的にＰ＋ゲート電極層３’を掘
り起こして露呈させた状態である。
【００１６】図４（ｅ）は、図４（ｄ）の状態の後、上
述と同様の手段でＳｉＯ２膜１３を、選択エッチングで
掘り起こされた部分に局所的に配した状態を示してい
る。
述と同様の手段でＳｉＯ２膜１３を、選択エッチングで
掘り起こされた部分に局所的に配した状態を示してい
る。
【００１７】図４（ｆ）は、図４（ｅ）の状態のウェハ
ーに、Ｎ型不純物源としてＰＯＣｌ ３を用いて選択的に
Ｎ＋ソースオーミック層５を形成した後、Ｐ＋ゲート電
極層３’からＮ−ドレイン層２を経てＮ＋ドレインオー
ミック層１に達する深さで、前述同様のＰＲ手法とＳｉ
のエッチング液を用いて、メサ形状にエッチングを施
し、ＳＩＴの基本構造を完成させた状態である。
ーに、Ｎ型不純物源としてＰＯＣｌ ３を用いて選択的に
Ｎ＋ソースオーミック層５を形成した後、Ｐ＋ゲート電
極層３’からＮ−ドレイン層２を経てＮ＋ドレインオー
ミック層１に達する深さで、前述同様のＰＲ手法とＳｉ
のエッチング液を用いて、メサ形状にエッチングを施
し、ＳＩＴの基本構造を完成させた状態である。
【００１８】上記した従来の製造方法では、図４（ｃ）
で示した気相成長工程に際し、本来Ｎ型であるべきチャ
ンネル領域がＰ型に導電型反転してしまうというトラブ
ルがたびたび発生していた。以下に、その原因について
述べる。
で示した気相成長工程に際し、本来Ｎ型であるべきチャ
ンネル領域がＰ型に導電型反転してしまうというトラブ
ルがたびたび発生していた。以下に、その原因について
述べる。
【００１９】図３（ａ）は、気相成長装置の概要を示し
ており、気密性の良い透明石英製のベルジャー３１の内
部に高周波磁界を発生させるために渦巻き状に巻かれた
ワークコイル３２とその直上に配置されたターンテーブ
ル３３、そして、その直上にＳｉＣ膜がコーテイングさ
れたサセプタ３４が載せられている。ＳＩＴウェハーＷ
は、サセプタ３４上の所定位置に密着して置かれ、ベル
ジャー３１内の雰囲気が、ターンテーブル３３の中央に
配されているノズル３５の小孔から供給されたＨ２ガス
によって十分置換された後、ワークコイル３２に高周波
電流を通電してサセプタ３４の温度を上げる。サセプタ
３４の温度が設定値に達したところで、ノズル３５から
成長源であるＳｉｃｌ４ガスをＨ２キャリアガスと共に
送り込んで単結晶Ｓｉを成長させるのである。
ており、気密性の良い透明石英製のベルジャー３１の内
部に高周波磁界を発生させるために渦巻き状に巻かれた
ワークコイル３２とその直上に配置されたターンテーブ
ル３３、そして、その直上にＳｉＣ膜がコーテイングさ
れたサセプタ３４が載せられている。ＳＩＴウェハーＷ
は、サセプタ３４上の所定位置に密着して置かれ、ベル
ジャー３１内の雰囲気が、ターンテーブル３３の中央に
配されているノズル３５の小孔から供給されたＨ２ガス
によって十分置換された後、ワークコイル３２に高周波
電流を通電してサセプタ３４の温度を上げる。サセプタ
３４の温度が設定値に達したところで、ノズル３５から
成長源であるＳｉｃｌ４ガスをＨ２キャリアガスと共に
送り込んで単結晶Ｓｉを成長させるのである。
【００２０】成長させられるウエハーＷが、図４（ｂ）
に示されるようなＳＩＴ構造であった場合、図３（ｂ）
に示すように、Ｐ＋ゲート層３及びＰ＋ゲート電極層
３’の表面からＰ型不純物であるＢ原子が飛び出し、ベ
ルジャー３１内に供給されたＮ型ＳｉＣｌ４分子と混じ
り合うと考えられ、飛び出したＢ原子の量が一定の値よ
り多い場合には、結果として、図４（ｃ）に示すよう
に、チャンネル領域の導電型がＰ型に反転し、基本構造
がＮＰＮ型のバイポーラトランジスターに類似なものと
なってしまうのである。
に示されるようなＳＩＴ構造であった場合、図３（ｂ）
に示すように、Ｐ＋ゲート層３及びＰ＋ゲート電極層
３’の表面からＰ型不純物であるＢ原子が飛び出し、ベ
ルジャー３１内に供給されたＮ型ＳｉＣｌ４分子と混じ
り合うと考えられ、飛び出したＢ原子の量が一定の値よ
り多い場合には、結果として、図４（ｃ）に示すよう
に、チャンネル領域の導電型がＰ型に反転し、基本構造
がＮＰＮ型のバイポーラトランジスターに類似なものと
なってしまうのである。
【００２１】上記のようなトラブルを防止するために
は、Ｎソース成長層４の結晶性を損なわない程度に成長
温度を下げてＢ原子の飛び出し量を減らすことが考えら
れるが、その下限である１０００℃迄下げても尚、Ｐ＋
ゲート層３及びＰ＋ゲート電極層３’の不純物濃度の高
さ（１０１９atomｃｍ−３オーダー）の故に、導電型の
反転は免れない。
は、Ｎソース成長層４の結晶性を損なわない程度に成長
温度を下げてＢ原子の飛び出し量を減らすことが考えら
れるが、その下限である１０００℃迄下げても尚、Ｐ＋
ゲート層３及びＰ＋ゲート電極層３’の不純物濃度の高
さ（１０１９atomｃｍ−３オーダー）の故に、導電型の
反転は免れない。
【００２２】一方、成長温度を結晶性を損なわないレベ
ル（１０００℃以上）に保っておいて、上記とは逆にＰ
＋ゲート層３及びゲート電極層３’の不純物濃度の方を
低減させる手も考えられるが、この手段では埋め込まれ
たＰ＋ゲート層３の電気抵抗が大きくなってしまい、結
果として、ＳＩＴの特徴である周波数特性のメリットが
著しく損なわれてしまうという不具合が発生する。
ル（１０００℃以上）に保っておいて、上記とは逆にＰ
＋ゲート層３及びゲート電極層３’の不純物濃度の方を
低減させる手も考えられるが、この手段では埋め込まれ
たＰ＋ゲート層３の電気抵抗が大きくなってしまい、結
果として、ＳＩＴの特徴である周波数特性のメリットが
著しく損なわれてしまうという不具合が発生する。
【００２３】上記現象に関する発明者達の更なる調査の
結果、成長されるべきＳＩＴウェハーＷの搭載枚数を減
らすと、同じ不純物濃度かつ同じ成長条件であってもチ
ャンネルの導電型反転が起こらないことを発見した。即
ち、Ｐ＋ゲート層３及びＰ＋ゲート電極層３’の不純物
濃度を高い値（１０１９atomｃｍ−３オーダー）に固定
して、気相成長温度も１０００〜１１００℃の範囲で埋
め込み気相成長工程を遂行した場合であっても、搭載枚
数を半分程度に減らすと全くチャンネルの導電型反転が
発生しなかったのである。
結果、成長されるべきＳＩＴウェハーＷの搭載枚数を減
らすと、同じ不純物濃度かつ同じ成長条件であってもチ
ャンネルの導電型反転が起こらないことを発見した。即
ち、Ｐ＋ゲート層３及びＰ＋ゲート電極層３’の不純物
濃度を高い値（１０１９atomｃｍ−３オーダー）に固定
して、気相成長温度も１０００〜１１００℃の範囲で埋
め込み気相成長工程を遂行した場合であっても、搭載枚
数を半分程度に減らすと全くチャンネルの導電型反転が
発生しなかったのである。
【００２４】このことは、温度の関数として、ベルジャ
ー３１内のＮ型ＳｉＣｌ４分子の量と、搭載された全ウ
ェハー表面から飛び出すＰ＋型Ｂ原子の総量との間に、
Ｎ型になるかＰ型になるかを決定するクリテイカルな変
換点が存在することを示唆している。即ち、ウェハー内
のＰ＋拡散領域の面積を必要最小限にとどめておいて、
埋め込み気相成長を実施するという手段が有効であると
考えられるのである。
ー３１内のＮ型ＳｉＣｌ４分子の量と、搭載された全ウ
ェハー表面から飛び出すＰ＋型Ｂ原子の総量との間に、
Ｎ型になるかＰ型になるかを決定するクリテイカルな変
換点が存在することを示唆している。即ち、ウェハー内
のＰ＋拡散領域の面積を必要最小限にとどめておいて、
埋め込み気相成長を実施するという手段が有効であると
考えられるのである。
【００２５】前述のような従来の問題点を避けて、安定
した埋め込みを可能とするために、本発明が採った手段
について、図１及び図２を参照しながら以下に詳述す
る。
した埋め込みを可能とするために、本発明が採った手段
について、図１及び図２を参照しながら以下に詳述す
る。
【００２６】図１は、本発明の実施の形態による埋め込
みゲート型ＳＩＴの製造方法の断面図である。図２は、
本発明と従来のゲート層及びゲート電極層の形成形態を
比較、説明するための平面図である。
みゲート型ＳＩＴの製造方法の断面図である。図２は、
本発明と従来のゲート層及びゲート電極層の形成形態を
比較、説明するための平面図である。
【００２７】図１（ａ）は、図４（ａ）と殆ど同様であ
るが、Ｐ＋ゲート層３の選択拡散に用いるＳｉＯ２膜１
１の形態が異なっている。即ち、図４（ａ）に示した従
来の方法では、Ｐ＋ゲート電極層３’も同時に形成でき
るようにチャンネル形成領域の外側もＳｉＯ２膜が開孔
されていたのに対し、本発明による図１（ａ）では、チ
ャンネル形成領域の外側にもＳｉＯ２膜１１を残してお
き、この工程段階ではＰ＋ゲート電極層３’の形成がで
きないようにしている。
るが、Ｐ＋ゲート層３の選択拡散に用いるＳｉＯ２膜１
１の形態が異なっている。即ち、図４（ａ）に示した従
来の方法では、Ｐ＋ゲート電極層３’も同時に形成でき
るようにチャンネル形成領域の外側もＳｉＯ２膜が開孔
されていたのに対し、本発明による図１（ａ）では、チ
ャンネル形成領域の外側にもＳｉＯ２膜１１を残してお
き、この工程段階ではＰ＋ゲート電極層３’の形成がで
きないようにしている。
【００２８】図１（ｂ）は、図１（ａ）の状態で前述と
同様の手段によりＰ＋ゲート層３を選択拡散により形成
した状態である。図４（ｂ）に示した従来の構造との違
いは、チャンネル形成領域の外側にＰ＋ゲート電極層
３’が形成されていないことである。図２に、この様子
を上方から見た平面概略図を示す。図２（ａ）は、図４
（ｂ）に示した従来工程に対応する平面概略図であり、
Ｐ＋ゲート層３とＰ＋ゲート電極層３’とが連続して形
成されており、これらの隙間（チャンネル）以外の領域
は全てＰ＋拡散層となっている。
同様の手段によりＰ＋ゲート層３を選択拡散により形成
した状態である。図４（ｂ）に示した従来の構造との違
いは、チャンネル形成領域の外側にＰ＋ゲート電極層
３’が形成されていないことである。図２に、この様子
を上方から見た平面概略図を示す。図２（ａ）は、図４
（ｂ）に示した従来工程に対応する平面概略図であり、
Ｐ＋ゲート層３とＰ＋ゲート電極層３’とが連続して形
成されており、これらの隙間（チャンネル）以外の領域
は全てＰ＋拡散層となっている。
【００２９】一方、本発明による図２（ｂ）では、Ｐ＋
ゲート層３の領域のみがＰ＋拡散層であり、それ以外の
領域は、全てＳｉＯ２膜１１でマスクされている。尚、
ＳｉＯ２膜１１の直下はＮ−ドレイン層２となってい
る。
ゲート層３の領域のみがＰ＋拡散層であり、それ以外の
領域は、全てＳｉＯ２膜１１でマスクされている。尚、
ＳｉＯ２膜１１の直下はＮ−ドレイン層２となってい
る。
【００３０】図１（ｃ）は、図１（ｂ）の状態のウェハ
ー表面のＳｉＯ２膜１１をＨＦ系薬品で全面除去した
後、前記と同様、ＳｉＣｌ４を成長原料として、Ｎソー
ス層４を成長させ、Ｐ＋ゲート層３を埋め込んで、更に
前述同様の手順でＳｉの選択エッチング用マスクである
ＳｉＯ２膜１２を形成した状態を示す。
ー表面のＳｉＯ２膜１１をＨＦ系薬品で全面除去した
後、前記と同様、ＳｉＣｌ４を成長原料として、Ｎソー
ス層４を成長させ、Ｐ＋ゲート層３を埋め込んで、更に
前述同様の手順でＳｉの選択エッチング用マスクである
ＳｉＯ２膜１２を形成した状態を示す。
【００３１】ここで、Ｎソース層４の気相成長に際して
は、図３で説明した従来の場合に比べ、Ｐ＋ゲート電極
層３’が存在しない分、Ｐ+型Ｂ原子が飛び出す面積が
圧倒的に小さいため、ベルジャー内のＢ原子量が前述の
変換点以下に維持でき、搭載ウェハー枚数を満杯にして
も、チャンネルの導電型反転の不具合は全く発生しない
のである。即ち、これは、従来の製造方法において搭載
枚数を減らして成長した時の結果と等価であると考えら
れる。
は、図３で説明した従来の場合に比べ、Ｐ＋ゲート電極
層３’が存在しない分、Ｐ+型Ｂ原子が飛び出す面積が
圧倒的に小さいため、ベルジャー内のＢ原子量が前述の
変換点以下に維持でき、搭載ウェハー枚数を満杯にして
も、チャンネルの導電型反転の不具合は全く発生しない
のである。即ち、これは、従来の製造方法において搭載
枚数を減らして成長した時の結果と等価であると考えら
れる。
【００３２】具体的には、チャンネル形成領域のＰ＋拡
散層の面積（＝Ｐ＋ゲート層３の総面積）とＰ＋ゲート
電極層３’の面積との比率が、発明者達が生産している
ＳＩＴ素子では、１：２〜１：３であり、本発明の製造
方法を採れば、Ｐ＋型Ｂ原子の飛び出す面積は、埋め込
み気相成長の時点で１／３〜１／４に低減されているの
である。
散層の面積（＝Ｐ＋ゲート層３の総面積）とＰ＋ゲート
電極層３’の面積との比率が、発明者達が生産している
ＳＩＴ素子では、１：２〜１：３であり、本発明の製造
方法を採れば、Ｐ＋型Ｂ原子の飛び出す面積は、埋め込
み気相成長の時点で１／３〜１／４に低減されているの
である。
【００３３】図１（ｄ）は、図１（ｃ）の状態のウェハ
ーをＨＦ＋ＨＮＯ３系のシリコンエッチング液を用い、
先に埋め込んであるＰ＋ゲート層３に達する深さ迄Ｎソ
ース層４を選択的に除去し、引き続きその表面にＰ＋ゲ
ート電極層２３を拡散形成した状態を示している。尚、
ここで、Ｐ＋ゲート電極層２３は、初めてＰ＋ゲート層
３と接続され、その結果、ちょうど図２（ａ）と同等の
構造が得られるのである。
ーをＨＦ＋ＨＮＯ３系のシリコンエッチング液を用い、
先に埋め込んであるＰ＋ゲート層３に達する深さ迄Ｎソ
ース層４を選択的に除去し、引き続きその表面にＰ＋ゲ
ート電極層２３を拡散形成した状態を示している。尚、
ここで、Ｐ＋ゲート電極層２３は、初めてＰ＋ゲート層
３と接続され、その結果、ちょうど図２（ａ）と同等の
構造が得られるのである。
【００３４】図１（ｅ）及び図１（ｆ）は、前述の従来
の製造工程を説明した図４（ｅ）、図４（ｆ）と全く同
様の工程内容で埋め込みゲート型ＳＩＴの基本構造を完
成した状態を示すが、説明は省略する。
の製造工程を説明した図４（ｅ）、図４（ｆ）と全く同
様の工程内容で埋め込みゲート型ＳＩＴの基本構造を完
成した状態を示すが、説明は省略する。
【００３５】
【発明の効果】上述したように、本発明によれば、Ｐ＋
ゲート層３のみを気相成長によってＮソース層４で埋め
込んだ後、チャンネルの導電型反転の主要因であったＰ
＋ゲート電極層２３を形成するという方法を採っている
ため、ウェハー搭載枚数を減らすことも、成長温度を低
下させることも、又Ｐ＋ゲート層３の不純物濃度を下げ
ることもなく、安定してチャンネルを形成することがで
き、結果として、高歩留まり、かつ高生産効率で、所望
のＳＩＴを得ることが可能となるのである。
ゲート層３のみを気相成長によってＮソース層４で埋め
込んだ後、チャンネルの導電型反転の主要因であったＰ
＋ゲート電極層２３を形成するという方法を採っている
ため、ウェハー搭載枚数を減らすことも、成長温度を低
下させることも、又Ｐ＋ゲート層３の不純物濃度を下げ
ることもなく、安定してチャンネルを形成することがで
き、結果として、高歩留まり、かつ高生産効率で、所望
のＳＩＴを得ることが可能となるのである。
【００３６】本発明では、Ｎチャンネル型のＳＩＴに関
して例示したが、当然の事ながらＰチャンネル型のＳＩ
Ｔ、或いは類似の構造を有する接合型電界効果トランジ
スター、更には静電誘導型サイリスター等の埋め込みゲ
ート構造を有するあらゆる半導体装置に対し、本発明が
適用可能であることは言うまでもなく、又本発明の工程
を遂行するに当たり、例えば、酸化膜の形成や不純物拡
散、或いはＳｉのエッチングやＰＲの手法等の加工手段
と使用設備に関しては、特にこれらを限定するものでは
ない。
して例示したが、当然の事ながらＰチャンネル型のＳＩ
Ｔ、或いは類似の構造を有する接合型電界効果トランジ
スター、更には静電誘導型サイリスター等の埋め込みゲ
ート構造を有するあらゆる半導体装置に対し、本発明が
適用可能であることは言うまでもなく、又本発明の工程
を遂行するに当たり、例えば、酸化膜の形成や不純物拡
散、或いはＳｉのエッチングやＰＲの手法等の加工手段
と使用設備に関しては、特にこれらを限定するものでは
ない。
【００３７】又、埋め込み型半導体装置の構造を能動領
域を構成する部分（ゲート層やベース層等）と受動領域
を構成する部分（ゲート電極層やベース電極層等）とに
分け、特性そのものに直接関与する能動領域のみを最初
に安定に作り込んでしまい、後で電極引き出し層等の特
性そのものには関与しない受動領域を形成するといっ
た、大きく二段階に分けて全体を完成する手法を用いる
ことで、高品質の埋め込み型半導体装置を安定製造する
ことが本発明の主旨なのである。
域を構成する部分（ゲート層やベース層等）と受動領域
を構成する部分（ゲート電極層やベース電極層等）とに
分け、特性そのものに直接関与する能動領域のみを最初
に安定に作り込んでしまい、後で電極引き出し層等の特
性そのものには関与しない受動領域を形成するといっ
た、大きく二段階に分けて全体を完成する手法を用いる
ことで、高品質の埋め込み型半導体装置を安定製造する
ことが本発明の主旨なのである。
【図１】本発明の実施の形態による埋め込みゲート型Ｓ
ＩＴの製造方法に関する断面図。
ＩＴの製造方法に関する断面図。
【図２】本発明と従来のゲート層及びゲート電極層の形
成形態を比較、説明するための平面図。
成形態を比較、説明するための平面図。
【図３】気相成長装置の概略構造と埋め込み気相成長工
程でのＳＩＴウェハーの様子を説明するための断面概略
図。
程でのＳＩＴウェハーの様子を説明するための断面概略
図。
【図４】埋め込みゲート型ＳＩＴの従来の製造工程を説
明するための断面概略図。
明するための断面概略図。
１ Ｎ＋ドレインオーミック層
２ Ｎ−ドレイン層
３ Ｐ＋ゲート層
３’ Ｐ＋ゲート電極層
４ Ｎソース層（気相成長層）
４’ Ｎソース層（Ｓｉ選択エッチング後の気相成長
層） ５ Ｎ＋ソースオーミック層 １１ ＳｉＯ２膜（Ｐ＋ゲート層の選択拡散マスク） １１' ＳｉＯ２膜（Ｐ＋ゲート層及びＰ＋ゲート電極
層の選択拡散マスク） １２ ＳｉＯ２膜（Ｓｉの選択エッチングマスク） １３ ＳｉＯ２膜（Ｎ＋ソースオーミック層の選択拡
散マスク） １４ ＳｉＯ２膜（ソース・ゲート間ＰＮ接合パッシ
ベーシヨン膜） ２３ Ｐ＋ゲート電極層 ３１ ベルジャー ３２ ワークコイル ３３ ターンテーブル ３４ サセプタ ３５ ノズル Ｗ ウェハー ｃｈ チャンネル（電流通路）
層） ５ Ｎ＋ソースオーミック層 １１ ＳｉＯ２膜（Ｐ＋ゲート層の選択拡散マスク） １１' ＳｉＯ２膜（Ｐ＋ゲート層及びＰ＋ゲート電極
層の選択拡散マスク） １２ ＳｉＯ２膜（Ｓｉの選択エッチングマスク） １３ ＳｉＯ２膜（Ｎ＋ソースオーミック層の選択拡
散マスク） １４ ＳｉＯ２膜（ソース・ゲート間ＰＮ接合パッシ
ベーシヨン膜） ２３ Ｐ＋ゲート電極層 ３１ ベルジャー ３２ ワークコイル ３３ ターンテーブル ３４ サセプタ ３５ ノズル Ｗ ウェハー ｃｈ チャンネル（電流通路）
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F045 AB02 AB32 AC03 AF20 BB08
DB05 HA10 HA14
5F102 FA08 FB01 GB04 GC08 GD04
HC01 HC05 HC15
Claims (4)
- 【請求項１】 第一導電型半導体基板の主表面に、縞状
又は網目状に第二導電型の半導体層が設けられ、更にそ
の上層に第一導電型の半導体層を気相成長によって形成
され、上記第二導電型の半導体層が第一導電型の半導体
層の中に埋め込まれた構造の半導体装置において、上記
第二導電型の半導体層の範囲が、電流通路形成部分に対
応する領域に限定されたことを特徴とする半導体装置。 - 【請求項２】 前記気相成長によって埋め込まれた第二
導電型の半導体層からの電極引き出しは、上記気相成長
によって形成された第一導電型の半導体層の内、少なく
とも上記チャンネル形成領域直上の部分を残して、他の
部分を選択的に掘り起こし、その掘り起こした面に第二
導電型の不純物拡散が施こされたことを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】 第一導電型半導体基板の主表面に、縞状
又は網目状に第二導電型の半導体層を設け、更にその上
層に第一導電型の半導体層を気相成長によって形成する
ことにより、上記第二導電型の半導体層が第一導電型の
半導体層の中に埋め込まれた構造の半導体装置におい
て、上記気層成長以前に遂行される第二導電型の半導体
層の形成に際し、その範囲を、電流通路形成部分に対応
する領域に限定したことを特徴とする半導体装置の製造
方法。 - 【請求項４】 前記気相成長によって埋め込まれた第二
導電型の半導体層からの電極引き出しは、上記気相成長
によって形成された第一導電型の半導体層の内、少なく
とも上記チャンネル形成領域直上の部分を残して、他の
部分を選択的に掘り起こし、その掘り起こした面に第二
導電型の不純物拡散を施すことによって行うことを特徴
とする請求項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001302720A JP2003110116A (ja) | 2001-09-28 | 2001-09-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001302720A JP2003110116A (ja) | 2001-09-28 | 2001-09-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003110116A true JP2003110116A (ja) | 2003-04-11 |
Family
ID=19122913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001302720A Pending JP2003110116A (ja) | 2001-09-28 | 2001-09-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003110116A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104952937A (zh) * | 2015-06-18 | 2015-09-30 | 贵州煜立电子科技有限公司 | 一种限流控制二极管的制作方法及结构 |
-
2001
- 2001-09-28 JP JP2001302720A patent/JP2003110116A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104952937A (zh) * | 2015-06-18 | 2015-09-30 | 贵州煜立电子科技有限公司 | 一种限流控制二极管的制作方法及结构 |
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