JPH036856A - 絶縁ゲート型半導体装置及びその形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、絶縁ゲート型半導体装置及びその形成方法に
係り、特に非晶質基板上に形成可能な絶縁ゲート型半導
体装置及びその形成方法に関する。

［従来の技術］ Ｍ　Ｉ　Ｓ　（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−３ｅ
ｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置は、その構造が
簡潔であることや、入出力が高インピーダンスであるこ
と等の特徴から広く応用されており、近年高集積化及び
多機能化等の目的により■型ゲートのＭＯＳ型トランジ
スタや、縦型のトランジスタが開発されている。

第３図（ａ）は、■型ゲートのＭＯＳ型トランジスタの
構成を示す縦断面図である。

なお、ここで示す■型ゲートのＭＯＳ型トランジスタは
、“Ａｐｐｌ　Ｐｈｙｓ　Ｌｅｔｔ　Ｖｏｌ、４５．Ｎ
ｏ、３　ＰＡＧＥ。

２５ｇ−２６０”において開示されたものである。

同図において、ｎ”−ＩｎＰ基板２１にｎ−ＩｎＰ層２
２、ｐ−ＧａＩｎＰＡｓ層２３、ｎ−ＩｎＰＨ２４が形
成され、Ｖ字状に開口された面にＳ　１０　ｚ　、ｆｉ
Ｆ　２７を介してゲート電極２６が形成され、ｎ　−ｒ
　ｎ　Ｐ　／ＩＦ　２４にソース電極２５、ｎ″″−Ｉ
ｎＰ基板２１にドレイン電極２０が形成される。

第３図（ｂ）は、縦型のトランジスタの構成を示す縦断
面図である。

なお、ここで示す縦型のトランジスタは、ＪＡｐｐｌ　
Ｐｈｙｓ　Ｖｏｌ、５５．Ｎｏ、１０　ＰＡＧＥ、３８
６８−３８７０”において開示されたものである。

同図において、ｎ−ＧａＡｓ基板３１上に第１のｎ−Ｇ
ａＡｓ層３２が形成され、その上にＷ等のゲート電極３
３が列状に形成され、さらに第２のｎ−ＧａＡｓ層３４
が形成される。ｎ−ＧａＡｓ基板３１上にはドレイン電
極３０、ｎ−ＧａＡｓ層３４上にはソース電極３５が形
成される。

以上説明した従来のＭＩＳ型トランジスタ等の半導体装
置に用いられる半導体層は、単結晶基板上にエピタキシ
ャル成長させることで形成されていた。たとえば、Ｓｉ
単結晶基板（シリコンウェハー）上には、ＳＬ、　Ｇｅ
、　ＧａＡｓ等を液相、気相または固相からエピキシャ
ル成長可能なことが知られており、また、ＧａＡｓ単結
晶基板上には、ＧａＡｓ、　ＧａＡｌＡｓ等の単結晶が
エピタキシャル成長可能なことが知られている。

一方、安価なガラス等の基板上に素子をアレイ上に配列
する画像読み取り装置や液晶画素のスイッチングトラン
ジスタ等の大面積半導体装置の研究開発も年々盛んにな
り、非晶質シリコンによる縦型のトランジスタも、開発
されている。

第３図（Ｃ）は、非晶質シリコンによる縦型のトランジ
スタの構成を示す縦断面図である。

なお、ここで示す縦型のトランジスタは、“１９８６年
秋季応用物理学関係連合講演会講演予稿集２９ａ−Ｚ−
１０”に開示されたものである。

同図において、Ｓ　ｉ　Ｏ２基板４０上には、Ｔａのソ
ース電極４１．ｎ”多結晶シリコン層４２、ＳｉＮ等の
絶縁Ｎ４３、ｎ゛多結晶シリコン層４２、Ｃｒ　／　Ｔ
　ａのドレイン電極４４が形成され、これらの層の側面
には、ｎ−アモルファスシリコン層４５、ｎ−アモルフ
ァスシリコン層４５を表面酸化して形成された酸化膜４
６、ゲート耐圧を増すためのＣＶ　Ｄ　Ｓ　ｉ　Ｏｚ層
４７、Ｍｏ等のゲート電極４８が形成される。

［発明が解決しようとする課題］ しかしながら、上記ＭＩＳ型トランジスタは、次に示す
ような問題点を有していた。

（１）第３図（ａ）および第３図（ｂ）に示した単結晶
を材料とする、Ｖ型ゲートのＭＯＳ型トランジスタ、縦
型のトランジスタは、単結晶基板の製造コストが高いた
めにチップ当たりのコストが高くなる。また現在、基板
の大きさはＳＬウェハーで６インチ程度であるため、大
面積化が難しく、一方ＧａＡｓ、サファイア基板の大型
化は更に困難であった。この結果、大面積半導体装置の
作製は困難であった。

（２）第３図（ｃ）に示した非結晶を材料とする縦型ト
ランジスタは、絶縁体上に作製可能なために安価なガラ
ス基板等を用いることが出来るが、その結晶性に起因す
る電気的特性により高速性、Ｓ／Ｎ比等の点で単結晶材
料に劣る。

［課題を解決するための手段］ 本発明の絶縁ゲート型半導体装置は、非核形成面と、該
非核形成面よりも核形成密度が太き（、且つ、結晶成長
して単結晶となる核が唯一形成するに十分微小な面積の
核形成面と、を有する基体と、 一導電型の半導体領域およびこの一導電型と反対導電型
の半導体領域を有する半導体層と、該半導体層の側面に
、絶縁体膜を介して形成されたゲート電極と、 を有することを特徴とする。

本発明の絶縁ゲート型半導体装置の形成方法は、非核形
成面と、この非核形成面よりも核形成密度が大きく、且
つ、結晶成長して単結晶となる核が唯一形成するに十分
微小な面積の核形成面と、を有する基体に半導体結晶成
長処理を気相法により行い、 前記半導体結晶成長処理の段階で、所望の不純物を含有
させ、一導電型の半導体領域およびこの一導電型と反対
導電型の半導体領域を有する半導体層を形成し、 前記半導体層の側面に、絶縁体膜を介してゲート電極を
形成することを特徴とする。

［作用］ 本発明の絶縁ゲート型半導体装置及びその形成方法にお
いて用いる結晶形成方法は、非核形成面（すなわち核形
成密度の小さな面）に設けられた、この核形成面よりも
核形成密度が十分太き（、且つ、結晶成長して単結晶と
なる核が唯一形成するに十分微小な表面積の核形成面を
中心として単結晶を成長させる方法であり、本出願人に
よる欧州特許出願公開第０２４４，０８１号に開示され
た結晶形成方法である。この結晶形成方法は、プロセス
の容易さ、基板材料の自由度が大きいこと、大面積デバ
イスへの対応が可能等の長所を持っている。

本発明は、かかる結晶形成方法を用い、縦型の絶縁ゲー
ト型半導体装置を作製したものであり、例えば、絶縁ゲ
ート型トランジスタ、絶縁ゲート型インバータ等を提供
するものである。

本発明は、非核形成面に隣接して、該非核形成面よりも
該形成密度が十分大きく、且つ、結晶成長して単結晶と
なる核が唯一形成するに十分微小な面積の核形成面に形
成された核から単結晶を成長させる段階で、所望のタイ
ミングで所望の不純物を導入することで、所望の導電型
の半導体領域を、単結晶の所望の領域に所望の厚さで設
けることを可能としたものである。

なお、本発明においては、半導体領域の層厚の制御がな
され、作製された半導体層の側面に絶縁体を介してゲー
ト電極が形成されるため、ゲート長を高精度で形成する
ことが可能である。

［実施例］ 以下、本発明の実施例について図面を用いて説明する。

まず、本発明の実施態様について説明する。

本発明では、例えば、金属、半導体、磁性体、圧電体あ
るいは絶縁体等の任意の基板上にソース（ドレイン）電
極となる、例えば、Ｍｏ、　Ｗ、　Ｔｉ。

Ｔａ及び前記金属のシリサイド化合物等の導電体材料を
スパッタ法、ＣＶＤ法等を用いて堆積して導電体層とし
、 この導電体層上に、例えば、ＮＳＣ膜、ＰＳＧ膜、熱酸
化ＳｉＯ□膜等を堆積して非核形成面とし、この非核形
成面上の任意の位置にフォトリソグラフィー技術等を用
いて微小な穴をあけ、前記導電体層の一部を露出して核
形成面とする。この時、核形成面と非核形成面との核形
成密度の差は選択性よく単結晶を核形成面に形成するた
めには１０３倍以上あることが望ましい。

このようにして非核形成面に隣接する核形成面を作製し
た後、結晶形成処理を行なう。本願発明で用いる結晶形
成処理は、核形成面より、結晶成長して単結晶となる核
を唯一形成し、大粒径の単結晶を形成する処理である。

結晶形成処理の方法としては、例えば、ＣＶＤ法、ＬＰ
Ｅ法、ＭＯＣＶＤ法等の気相法があげられるが、もちろ
んこれらの方法以外の結晶形成処理方法を用いてもよい
。結晶成長させる材質は、例えば、Ｇｅ、　ＳＬ。

ＧａＡｓ、　ＧａＡｌＡｓその他の化合物半導体を用い
ることができる。

以下、本発明の説明としてはＳｉを半導体材料とした例
で記すが本発明はＳｉのみに同等限定されるものではな
い。

前記結晶形成処理中において、所望の不純物を所望の時
間、所望の濃度でドーピングする事によって、厚さ及び
濃度が制御された所望の４電型の半導体層を所望の順序
で積層させる。不純物を半導体領域に導入するためのド
ーピングガスとしてはｎ型半導体についてはＰＨ３やＡ
ｓＨｘ等の周期律表第■族元素含有化合物、ｐ型につい
てはＢ２Ｈ−等の周期律表第■族元素含有化合物を用い
ることができる。ここでｐ−ｎ−ｐあるいはｎ−ｐ−ｎ
と積層すれば、縦型のＭ　Ｉ　Ｓ構造を作製することが
できる。

以上説明した方法により積層した半導体層のゲート部分
を形成する表面に１選択的にゲート絶縁体膜を形成する
。絶縁体膜としては、前記半導体層の表面に熱処理によ
る例えば、ＳｉＯ□膜等の酸化膜や、ＣＶＤ法等による
ＳｉＯ２膜或は５ｉｓＬ膜等の絶縁体材料からなる膜を
用い、バターニングにはマスキング後に成膜する方法や
、成膜後にエツチングする方法等の任意の方法を用いる
ことができる。

積層した半導体層の上面のドレイン（ソース）電極及び
側面の絶縁体膜上にゲート電極を形成するための導電体
贋は、例えばポリシリコン、ＡｌＣｒ等をＣＶＤ法やス
パッタ法などで堆積させることで形成され、その後フォ
トリソグラフィー技術等を用いてパターニングすること
で配線が形成される。

以上説明した簡易なプロセスにより、素子分離された単
結晶に設けられた絶縁ゲート型トランジスタ等の半導体
装置が作製される。

本発明は例えば絶縁ゲート型トランジスタ等を用いた種
々の半導体装置に用いることができ、例えば、第１図に
示すように、一対の単結晶半導体層のうち一方をｎ−ｐ
−ｎの順に積層し、他方をｐ−ｎ−ｐの順に積１して、
側面のゲート電極を共通に配線すれば、相補型の絶縁ゲ
ート型トランジスタを形成することができる。

（実施例） 第１図（ａ）〜（ｇ）は、本発明を用いた相補型ＭＯＳ
インバータの製造工程を示す縦断面図である。

第２図は、相補型ＭＯＳインバータを形成する単結晶の
状態を示す平面図である。

まず、第１図（ａ）に示すように、ＳｉＯ□からなる基
板１上に出力電極となるＭｏの下部電極２を通常のＣＶ
Ｄ法を用いて０．５μｍ厚に堆積し、下部電極２上に通
常のＣＶＤ法にてＳｉＯ□を基板温度を４００℃として
０．０５μｍ厚に堆積して絶縁層３とした。さらに絶縁
層３上にＳｉ、Ｊ４膜を通常のＬＰＣＶＤ法を用いて基
板温度を８００℃として２μｍ厚に堆積し、その後ＳＦ
６ガスを用いた反応性イオンエツチング手法にて素子分
離用絶縁層４を形成した。

次に、第１図（ｂ）に示すように、下部電極２が露出す
るように絶縁Ｍ３に穴５ａを開けた。穴５ａは、通常の
ＣＨＦ３＋Ｃ２Ｈ６ガスを用いた反応性イオンエツチン
グ手法にて、素子分離用絶縁層４の端面より０．５μｍ
程度離れた位置に、約０．５μｍ径に開けたものである
。

次に、第１図（ｃ）に示すように、穴５ａによって露出
した下部電極２を核形成面とし、絶縁層３及び素子分離
用絶縁層４を非核形成面としてＳｉ単結晶を選択的に熱
ＣＶＤ法で成長させた。ソースガスは５ｉＨｚＣ１ａ　
、キャリアガスは（（２、エツチングガスはＨＣＩを使
用した。なお、圧力は１５０Ｔｏｒｒで基板温度は９５
０℃とした。

なお、本実施例では、ドーピングガスを適宜変光て混入
させ、単結晶内の導電型を部分的に変化させて、第１の
半導体単結晶領域６をｎ型とし、第２の半導体単結晶領
域７をｐ型、第３の半導体単結晶領域８をｎ型とした。

ドーピングガスはｎ型に対してはＰＨ，、ｐ型に対して
はＢ、Ｈ，を使用した。

次に、第１図（ｄ）に示すように、Ｖ’ｓ電源配線とす
るＷ（タングステン）層９を、通常のスパッタ法にて作
成した後、温度１０００℃のもとで熱酸化して単結晶表
面にＳｉＯ□膜１０ａを作成する。このようにしてｐチ
ャネルＭＯＳトランジスタ構成部Ａが形成される。

次に、第１図（ｅ）に示すように、素子分離用絶縁層４
を境にして対称な位置に穴５ａの作製方法と同様の方法
を用いて穴５ｂを開け、前述した結晶成長処理を用いて
単結晶を積層した。その後、ＶＯＯ電源配線となるＷ層
１４とＳｉＯ□膜１０ｂを作成した。このようにしてｎ
チャネルＭＯＳトランジスタ構成部Ｂが形成される。な
お、単結晶内に形成される半導体領域の導電型は前記ト
ランジスタ構成部Ａと前記トランジスタ構成部Ｂとは逆
となっており、第１の半導体単結晶領域１１はｐ型、第
２の半導体単結晶領域１２はｎ型、第３の半導体単結晶
領域１３はｐ型であり、第１図（Ｃ）を用いて説明した
積層順序とは逆である。

なお、ｎチャネルトランジスタ構成部Ｂの単結晶成長過
程において、ｐチャネルトランジスタ構成部Ａは、核形
成密度の低い材質であるＷ層９とＳｉＯ□層１０層上０
ａわれているので前記トランジスタ構成部Ａ上には結晶
成長は行なわれない。

第２図は、形成されたｐチャネルトランジスタ構成部Ａ
およびｎチャネルトランジスタ構成部Ｂの単結晶８，１
３の状態を示す平面図である。

なお、ゲート酸化膜としてのＳｉＯ□膜１０ａ１０ｂお
よび上部電極としてのＷ層９，１４は図示していない、
また、図中の破線で区分される領域Ｘａ、Ｘｂは５ｉｎ
ｓ膜１０ａ、１０ｂの形成される領域を示し、領域Ｙａ
、ＹｂはＷ層９，１４の形成される領域を示す。

次に、第１図（ｆ）に示すように、Ｓ　Ｆ　ｓガスを用
いた反応性イオンエツチング法にて素子分離用絶縁層４
を取り除き、温度１０００℃のもとで熱酸化を行い、ゲ
ート酸化膜としてのＳｉＯ□層１０全１０した。

最後に、第１図（ｇ）に示すように、ＣＶＤ法にてＡρ
を堆積しフォトリソグラフィー法にてゲート電極１５を
作成した。

以上説明したように、５ｉＯｚ基板上に単結晶シリコン
によるＰチャネル及びＮチャネルの縦型ＭＯＳトランジ
スタを作成し共通なゲート配線を施したことにより、キ
ャリア移動度の速い単結晶からなる半導体装置を提供し
得、個々のＭＯＳトランジスタが素子分離され、集積度
の高い相補型絶縁ゲート型インバータを作製することが
できた。

［発明の効果］ 以上説明したように、本発明の絶縁ゲート型半導体装置
によれば、半導体材料の結晶性による電気的特性の低下
をきたさず、高集積化に適し、素子分離も良好な絶縁ゲ
ート型インバータやトランジスタ等の半導体装置を提供
することができる。

なお、結晶成長過程で不純物の材質、ドーピング時間等
を変えることにより、単結晶内の半導体領域の導電型を
任意に変更できるためプロセスが簡略化でき、ゲート長
しは膜厚で制御可能なためゲート部の微細制御も容易と
なる。

【図面の簡単な説明】

第１図（ａ）〜（ｇ）は、本発明を用いた相補型ＭＯＳ
インバータの製造工程を示す縦断面図である。 第２図は、形成されたｐチャネルトランジスタ構成部Ａ
およびｎチャネルトランジスタ構成部Ｂの単結晶８．１
３の状態を示す平面図である。 第３図（ａ）は、従来のＶ型ゲートのＭＯＳ型トランジ
スタの構成を示す縦断面図である。 第３図（ｂ）は、従来の縦型のトランジスタの構成を示
す縦断面図である。 第３図（Ｃ）は、従来の非晶質シリコンによる縦型のト
ランジスタの構成を示す縦断面図である。 １：基板、２：下部電極（出力電極）、３：絶縁層、４
：素子分離用絶縁層、５ａ、５ｂ：穴、６．８，１２：
ｎ型半導体単結晶領域、７．１１．１３：ｐ型半導体単
結晶領域、９：上部電極（Ｖ、、）　、　　１０　：ゲ
ート酸化膜、１０ａ。 １０　ｂ　：　５ｉｎ２膜、１４：上部電極（Ｖ、、）
、１５：ゲート電極。

Claims (10)

【特許請求の範囲】
1. （１）非核形成面と、該非核形成面よりも核形成密度が
   大きく、且つ、結晶成長して単結晶となる核が唯一形成
   するに十分微小な面積の核形成面と、を有する基体と、 一導電型の半導体領域およびこの一導電型と反対導電型
   の半導体領域を有する半導体層と、該半導体層の側面に
   、絶縁体膜を介して形成されたゲート電極と、 を有することを特徴とする絶縁ゲート型半導体装置。
2. （２）導電型の異なる２つの絶縁ゲート型半導体装置を
   同一のゲート電極で結合し相補型絶縁ゲート型半導体装
   置としたことを特徴とする請求項１記載の絶縁ゲート型
   半導体装置。
3. （３）前記絶縁ゲート型半導体装置は、素子分離して形
   成されている請求項１記載の絶縁ゲート型半導体装置。
4. （４）前記絶縁ゲート型半導体装置は相補型絶縁ゲート
   型インバータである請求項１記載の絶縁ゲート型半導体
   装置。
5. （５）前記不純物は周期律表第III族の元素である請求
   項１記載の絶縁ゲート型半導体装置。
6. （６）前記不純物は周期律表第Ｖ族の元素である請求項
   １記載の絶縁ゲート型半導体装置。
7. （７）非核形成面と、この非核形成面よりも核形成密度
   が大きく、且つ、結晶成長して単結晶となる核が唯一形
   成するに十分微小な面積の核形成面と、を有する基体に
   半導体結晶成長処理を気相法により行い、 前記半導体結晶成長処理の段階で、所望の不純物を含有
   させ、一導電型の半導体領域およびこの一導電型と反対
   導電型の半導体領域を有する半導体層を形成し、 前記半導体層の側面に、絶縁体膜を介してゲート電極を
   形成することを特徴とする絶縁ゲート型半導体装置の形
   成方法。
8. （８）前記基体に素子分離用絶縁層を形成する請求項７
   記載の絶縁ゲート型半導体装置の形成方法。
9. （９）前記不純物は周期律表第III族の元素である請求
   項７記載の絶縁ゲート型半導体装置の形成方法。
10. （１０）前記不純物は周期律表第Ｖ族の元素である請求
    項７記載の絶縁ゲート型半導体装置の形成方法。