JPS5917285A - 複数の縦型絶縁ゲ−ト電界効果トランジスタを有する集積回路とその製造法 - Google Patents

複数の縦型絶縁ゲ−ト電界効果トランジスタを有する集積回路とその製造法

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JPS5917285A
JPS5917285A JP58115017A JP11501783A JPS5917285A JP S5917285 A JPS5917285 A JP S5917285A JP 58115017 A JP58115017 A JP 58115017A JP 11501783 A JP11501783 A JP 11501783A JP S5917285 A JPS5917285 A JP S5917285A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 この発明は、集積回路に利用し得る縦型絶縁ゲート電界
効果トランジスタ（ＩＧＦＥＴ）に、およびそれを比較
的単純なやり方で製造する方法に関するものである。
〔発明の背景〕
こ＼で言う縦型のＩＧＦＥＴとは、その装置が形成され
ている基板の主表面に直角の方向に沿ってその装置（ト
ランジスタ）の電流の流通が制御されるような装置であ
る。その様なトランジスタのニース領域、基体領域およ
びドレン領域は互に重畳関係をなし、また絶縁ゲート電
極は上記の基体領域の少なくとも一部分と隣接関係にあ
る。この絶縁ゲートを適当に電気的にバイアスすると、
このゲートに隣接する基体領域の一部内のソースとドレ
ン領域間に反転チャンネルが形成される。
この様な縦型ＩＧＦＥＴにおける基体領域、ンース頭域
およびドレン領域の縦型構造は、横型の構造に比べて木
質的に基板上の小さな面積しか必要としないから、これ
らソース、基体およびドレンの各領域を適当に小さく作
ることができれば、その様な装置は、特に装置の集積密
度が重要視される集積回路に具合良く利用し得る可能性
がある。
上記の様な縦型ＩＧＦＥＴは、エピタキシャル、ラテラ
ル・オーバグルース（エピタキシャル横方向重畳成長゛
°・・パ・”以下、ＦｉＬＯという）技法を使って製造
することができる。このＥＬＯ処理は、基本的に、反復
２相的な被着−エツチングサイクルを含んでおり、それ
により、重ねたマスクの開化内に露出している単結晶シ
リコン表面から単結晶シリコンを成長させている。縦型
ＩＧＦＩＨＴの製造に際しては、光学的プリント技法上
の限界によって、間隔すなわち隣接ゲート相互間の集積
密度が制限される。
この発明は、通常使用可能な処理技法を使用して、上記
の間隔を１桁以上も低減し得る方法を開示するものであ
る。この間隔を低減する方法を認識することによって、
集積回路に使用するのに好適する装置を実現することが
可能になった。この発明によれば、１個の縦型ＩＧＦＥ
Ｔと同等の基板面積しか使用せずに、複数個の縦型のＩ
ＧＦＥＴを組込んだ集積装置が提供できる。
〔発明の概要〕
縦型ＩＧＦＥＴは、表面に単結晶半導体部分を有する基
板上に形成される。基板の表面には、開孔を持った絶縁
ゲートが、丁度上記の単結晶半導体材料がこの開孔部に
露出するように配設される。この絶縁ゲートの開孔内の
基板表面からエピタキシャル半導体領域が伸延し、この
絶縁ダートに成る所定の電圧を印加すると該ゲートに隣
接するエピタキシャル領域にチャンネル領域が誘起され
るように、適切にドープされる。この縦型ＩＧＦＢＴは
、自己整合技法によって作られ、その絶縁ゲートは第１
の下側絶縁層と第２の上側絶縁層とを持っている。この
第２の絶縁層は、第１絶縁層を画定する時に絶縁ゲート
を保護する働きをする。この発明は、まだ、基板表面に
相互接続された複数の縦型ＩＧＦＥＴ−＠有しかつ該基
板表面の成る領域から延長する単結晶半導体領域を含む
集積装置も構成する。各々がこの単結晶半導体領域の一
つのセグメントと隣接するように、選択的にバイアス可
能な複数の絶縁ゲートが設けられる。特定の絶縁ゲート
に所定の電圧を印加すると、そのゲートに隣接する単結
晶半導体領域のセグメント中に反転ヂャンネルが生ずる
。
〔発明の実施例〕
以下、図面を参照しつＮこの発明の詳細な説明する。
第１図において、基板１０には主表面１２がある。
この基板ｌＯは、好ましい実施例においては（図示の）
第１導電型の単結晶シリコン・ウェハであるとする。基
板１０全体が単結晶材料から成ることは必ずしも必要で
ない。その表面１２の、ＦＥＴが形成される部分が単結
晶シリコンであることだけが重要である。
基板表面１２上には第１の絶縁層１４が形成される。
この第１絶縁層１４は、だとえは窒化シリコン寸たは２
酸化シリコンで形成することができ、厚さは。
大体１００乃至４００オングストロームとし得る。この
層は、通常の方法で、たとえば化学的蒸着法（ＣＶＤ　
）によって形成することができる。第１図に示された好
ましい実施例では、この第１の絶縁層１４は表面Ｉ２上
に在る下側層１６とこの下側層上に設けられた」二側層
１８とから成っている。■側層１６は厚さが約１００乃
至５００オングストロームの２酸化シリコンから成り、
上側層１日は厚さが゛約１００乃至５００オングストロ
ームの窒化シリコンから成っている。２酸化シリコンの
下側層１６は熱酸化により、まだ窒化シリコンの上側層
１８はＣＶＤ法によって形成することができる。
窒化シリコンをシリコン基板の表面に直接被着させると
基板中に結晶欠陥を誘起することがあるので、上記の２
層構造は、窒化シリコンのみからなる単一の第１絶縁層
１４よりも好ましい。シリコン基板１０の表面１２と窒
化シリコンの上側層１８との間に２酸化シリコンの下側
層１６を介在させることによって、上記の欠陥の原因は
除去される。この２層構造は、また、後続する処理工程
においてより融通性があるという点で、２酸化シリコン
のみより成る単一の第１絶縁層１４よりも好ましい。−
次に、この第１絶縁層Ｉ４の表面上に電極拐刺の層を形
成し１、画定して、開孔２２を有するゲート電極２０を
形成する。基板表面１２全体が単結晶シリコンで形成さ
れておらず一部分のみが単結晶シリコンである場合には
、上記開孔２２はその単結晶シリコンの部分の上にある
ようにする。この好寸しい実施例においては、この電極
桐料はＮにドープした多結晶シリコンであって、ｃｖＤ
処理と燐の１＝ピングおよび光学的プリント技法などの
通常の方法で、被着画定されている。電極２ｏの厚さは
、この縦型ＦＥＴのチャンネル長を規定することになる
から、約２０００乃至５００００オングストロームの範
囲になる。開孔２２の横方向寸法は、主表面１２の成る
特定面積内に集積し得る縦型ＩＧＦＥＴの数を終局的に
決定するものとなる。電極２ｏを形成するのに普通の光
学的プリント・パターン形成法を使えｄ′、１乃至３ミ
クロン程度の寸法を持った開孔２２は容易に得ることが
できる。
次に、第２図に示されるように、この電！第２の絶縁層
２４を被覆する。この実施例においては、この第２の絶
縁層２４は２酸化シリコンであって、多結晶シリコン電
極２０を約１００乃至１００００オングストロームの厚
さに熱酸化させることによって形成される。上側の第２
絶縁層２４と下側の第１絶縁層１４をもったこの開孔の
−あるゲート電極２０を以下では絶縁ゲート２６と呼ぶ
。なお、第１図におけるゲート電極２０の開孔２２の寸
法は、絶縁層２４がゲート電極２０の開化壁面に沿って
延びるだめに、この時点では第２の絶縁層２４の厚さ位
小さくなっていることに注意すべきである。絶縁ゲート
２６の開孔を以後２８で示す。
次いで、第３図に示されるように、開孔２８内に露出し
た第１絶縁層Ｉ４の部分を除去して、基板表面１２の単
結晶シリコン部分を露出させる。この露出部分を以後「
核生成サイト」と呼ぶ。この実施例では、第２絶縁層２
４の材料は上側層１８の材料と異なるから、適当なエツ
チング剤を選ぶだけで、マスクを使用することなしに、
選択的に除去することができる。たとえば、熱燐酸の中
に浸すだけで窒化シリコンの上側層１８（または、窒化
シリコンの単一の第１層１４）を除去することができる
。
このエツチング剤は２酸化シリコンの第２絶縁層２４ま
だは下側にある電極２０を食刻しない。次いで、緩衝Ｈ
Ｆの如きエツチング剤中に浸すことにより２酸化シリコ
ンの下側層１６を除去することができる。このエツチン
グ剤は２酸化シリコンである第２絶縁層２４の幾分かも
除去するが、この第２絶縁層２４と下側層１６の相対的
な厚さは、下側層１６を除去してもなおこの第２絶縁層
２４の特定厚さの連続的な被覆が残るようになっている
。こうして、上記のエツチング処理により、絶縁ゲート
の開孔２８内に核生成サイト３０を位置付ける自己整合
工程が行なわれる。この整合を行なうために他の余分な
光学的プリント工程を必要とすることはない。
なお、第１の絶縁層１４と第２の絶縁層２４とが同じ祠
料でできていてもこの絶縁ゲート電極２６を自己整合的
に作ることができる。これは、核生成サイトから第１絶
縁層１４を除去した後も所定厚さを持った第２の絶縁層
２４が残っているように、これら２つの層の相対的な厚
さを適当に選択することによって達成できる。この様な
製造技法は、プラズマ・エツチング速いは反応性イオン
・エツチングというような異方性エツチング法により第
１絶縁層１４を除去することにより、一層改善される。
続いて、第４図に示されるように、絶縁ゲート２６の開
孔を充填するように核生成サイトから単結晶エピタキシ
ャル・シリコン３２を成長させる。このエピタキシャル
・シリコン３２の成長は、ゲート電極２０の」二に在る
第２の絶縁層２４とはゾ同−面にその表面が達しだとき
に止めることが良い。或いは、このエピタキシャル・シ
リコン３２が破線で示すように第２絶縁層２４にかぶさ
るように、絶縁ゲート２６の厚さより成程度厚くなった
ときに止めることもできる。このエピタキシャル・シリ
コン３２は、前述のＰＬＯ技法によって形成できる。
基本的にこのＥＬＯ技法は、反復２相的な被着−エツチ
ング・サイクルを含んでいて、これによシ上被マスクの
開孔内に露出している単結晶シリコン表面から単結晶シ
リコンが成長させられる。
エピタキシャル被着されつ５あるシリコンが上記開化を
通り抜けてマスク厚さを超える厚さに成長すると、その
エピタキシャル成長は縦方向のみならずマスク表面を横
切って横方向へも進行する。
この被着−エツチング・サイクルは、大気圧まだは減圧
下で普通の反応炉内で行なうことができる。
このサイクルのうちの被着相の期間中は、この基板は、
５ｉＨ２Ｃ１２のようなシリコン・ソース・ガス・水素
のようなキャリヤ・ガスおよびＨＣＩのような適当なシ
リコン・エツチング・ガスより成る混合ガスに露出され
る。またこのサイクルのエツチング相の期間には、この
基板は、ＨｃＩ！のようなエツチング・ガスと水素のよ
うなキャリヤ・ガスの混合ガスにさらされる。
この被着相の期間には、基板１０の露出表面の上と第２
絶縁層２４の上とに、シリコン・ソース・ガスからシリ
コンが被着する。核生成サイ）３０の上に被着するシリ
コンはそのサイトの単結晶格子構造に応じた構造になる
が、上記の第２絶縁層２４上に析出するシリコンは分離
した非単結晶性の集合体として被着するヶエッチング段
階でのガス質の組成と期間は、被着段階に次いで第２の
絶縁層上に形成された全ての非単結晶集合体を完全に除
去することができるように設定されている。このエツチ
ングで、核生成サイトから成長する単結晶シリコンは多
少除去されるが、単結晶シリコンのエツチング速さは非
単結晶集合体のエツチング速さに比べて比較的遅い。従
って、１回の被着−エツチング・サイクルの後では、エ
ツチング段階でエツチングされるシリコンよりも多くの
シリコンが被着段階で露出したシリコンの表面上に被着
され、被着された全ての物質は木質的に単結晶（モノク
リスタライ／）になる。
エピタキシャル・シリコン３２には、第２の導電形式の
部分を形成するためにドーピングが施こされ、以下では
これがゲート電極２０と実質的に等しい厚みを持った基
体領域３４となり、さらにこの基体領域３４上に以下で
はソース領域３６と称される第１の導電形式の部分が形
成される。第１の導電形式の基板１０はこの構成ではド
レン領域として動作し、ソース領域３６および基体領域
３４と共にＦＥＴを構成している。ソース−基体間Ｐｎ
接合３８はソース領域３６と基体領域３４との間に存在
し、基体〜ドレン間Ｐｎ接合４０は基体領域３４と基板
／ソース領域１０ソースー基体間接合３８は、第２の絶
縁層２４がゲート電極２０上に重畳しているゲート電極
２０−第２絶縁層２４間の界面と実質的に同一平面にあ
り、また基体−ドレン間接合４０はゲート電極２０と第
１の絶縁層１４との間の界面と実質的に同一平面にある
。
基体−Ｆレン間接合４０は主表面１２と同一平面にない
ことが望ましいという点に注目する必要がある。むしろ
上記接合４０は大略数百乃至数千オングストロームの距
離たけエピタキシャル領域３２内に変位していることが
望ましい。この変位は、植生・　　成サイト３０からの
第１の導電形式変換体の外部拡散および被着ガス混合物
からの自動ドーピングにより、ＨＬＯ被着期間およびそ
れに続く処理によって生ずる。このようなメカニズムは
いずれも半導体技術分野ではよく知られており、基体−
ドレン間接合４０の正確な位置は、温度、被着ガス圧、
被着率等の被着パラ／−夕を適当に変えることによって
調整される。
ソース領域３６および基体領域３４は共にエピタキシャ
ル・シリコンが成長されるとき、被着ガス混合物に適当
なドーパントを導入することによってＥＬＯ被着期間中
にドープされる。ＥＬＯ処理期間中にソース領域３６に
ドーピングする方法以外の方法として、例乏、ばイオン
打込みおよび／捷だけ拡散によって順次ドープすること
もできる。上述の構成によれば、絶縁ゲートが適当に電
気的にバイアスされ・ると、絶縁ゲート２６に隣接する
基体領域３４の中にチャンネルが容易に形成される。こ
の構成は、デート電極２０とソース領域３６および／ま
だはドレン領域１０との間の重畳関係による帰還容量を
小さくすることができる。ゲート電極２０に適当な電圧
が印加されると、絶縁ゲート２６に隣接する基体領域３
４のその面内に反転チャンネルが作り出される。このチ
ャンネルはＩＧＦＥＴの動作期間中、ソース領域３６と
基体／ドレン領域１０との間に流れる電流を調整するだ
めに使用される。基体領域３４がＰ導電形式のＮＰＮ装
置の場合は、正ゲート電圧によってＮ型チャンネルが形
成される。同様に基体領域３４がＮ導電形式のＰＮＰ装
置の場合は、負ゲート電圧によってＰ型チャンネルが形
成される。
こ５で示されているソース領域およびドレン領域は全て
反転し得ることを理解すべきである。等価的に基板をソ
ース領域と考え、エピタキシャルシリコンの頂部をドレ
ン領域と考えることができる。
第１図乃至第４図を参照して説明した処理工程の別の実
施例が第５図乃至第８図に示されている。
第５図に示されているように、再び主表面１２を持った
第１の導電形式の基板／ドレン領域１０が準備される。
下側層Ｉ６および上側層１８を持った第１の絶縁層Ｉ４
が主表面１２上に被着され、次いで開化２２を有するゲ
ート電極２０が第１の絶縁層１４上に被着される。ゲー
ト電極２０の上面、すなわち基板１０の主表面１２と実
質的に平行で、開孔２２内に電極面を含−１′ない面上
に補助絶縁層４２が被着される。補助絶縁層４２として
は２酸化シリコンが好ましく、１．０００乃至５　、０
００オングストロームの厚さに形成される。それは熱酸
化あるいはＣＶＤによって形成され、開化２２を画定す
るだめに使用される写真石版工程期間中に画定される。
このような写真石版工程は、例えば、多結晶シリコン層
２０上に酸化層４２を形成する工程、酸化層４２」二に
ホトレジスト・パターンを形成する工程、酸化層４２を
エツチングする工程、多結晶シリコン層２０をエツチン
グする工程、およびホトレジストを取除く工程を含んで
いる。
第６図に示すように、次に第２の絶縁層４４が電極２０
および補助絶縁層４２を覆って形成される。さらに、第
２の絶縁層４４は開化２２内の電極２０の壁面を覆って
おり、その開化を２８と称す。別の実施例では、第２の
絶縁層４４は２酸化シリコンで、開孔２２の壁面に確実
に成長するように熱酸化によって形成される。ゲート電
極２０、第！の絶縁層１４、補助絶縁層４２および第２
の絶縁層４４からなる絶縁ダートは１２６と示されてい
る。この別の実施例では、補助絶縁層４２および第２の
絶縁層４４の双方が２酸化シリコンである場合、第２の
絶縁層４４の熱成長は電極２０ど層４２との界面に生ず
る傾向があり、補助絶縁層４２は第２の絶縁層４４を覆
う構造を生成するということがｌ’ｌＪる。しかしなが
ら、・図面では！１ｊり易くするために、第２の絶縁層
４４は補助絶縁層４２上にあるように示されている。各
層部分の除去は、第３図を参照して説明した処理と同様
な処理によって行なわれる。次に絶縁ゲート１２６をマ
スクとして使用して基板／ドレン領域１ｏ中に高導電ド
レン領域４６が形成される。高導電ドレン領域４６は第
１の導電形式のもので、これは基板／ドレン領域１０よ
りも高導電度を持っている。この高導電ドレン領域４６
は適当なドーパントをイオン打込みによって導入するこ
とにより都合よく形成され、それによって表面１２かも
基板内に大略数訂オングストローム乃至数千オングスト
ロームの厚みに伸延する領域が作られる。一般にはこの
ようなイオン打込みに続いて、ドーパントの原子が拡散
して、開化２８の周辺を横方向に拡がる領域４６が形成
される。
第８図に示すように、次に単結晶エピタキシャル・シリ
コン４日が核生成サイト３０から成長され、それによっ
て絶縁グー）１２６内の開孔２８が充填される。点線に
よって示すように、エピタキシャル・シリコンは開化２
８を越えて横方向と同様に縦方向にもある距離伸延し、
またそれは前述のＥＬＯ技法によっても成長させること
ができる。まだ、ゲート電極２０と対向する単結晶シリ
コン４日の部分は、第２の導電形式の基体領域５０を形
成するようにドープされる。基体領域５０上に形成され
た単結晶シリコン４８の部分は、第１の導電形式のソー
ス領域５２を形成するようにドープされる。ソース−基
体間Ｐｎ接合５４はソース領域５２と基体領域５０との
間に存在し、基体−ドレン間Ｐｎ接合５６は基体領域５
０と高導電領域４６どの間に存在する。第１図乃至第４
図に示す実施例と同様に、エピタキシャル、シリコン４
日のドーピングは、ＥＬｏ成長期間中あるいはそれに続
く期間中のいずれかで実行される。
第１図乃至第４図の実施例と、第５図乃至第８図の実施
例との間の２つの大きな違いは、高導電度のドレン領域
４６が形成される点と、補助絶縁層４２が使用される点
である。しかしながら、このような工程の変形のいずれ
も第１図乃至第４図の工程に容易に導入し得ることは言
う迄もない。
高導電ドレン領域４６を使用すると、生成される装置の
電気的性能が高められる。一般に、ソースおよびドレン
領域がこれらの間め基体領域に比して比較的高導電度で
あるＦＦ１Ｔを構成することが望ましい。第７図のイオ
ン打込みは、基板／ドレン領域１０の導電度を基体領域
５ｏに比して高ぐするだめの手段を与えている。ソース
領域５２．３６と、基体領域５０．３４との間の相対的
導電度は特定されていないが、一般にはソース領域５２
と３６は高導電ドレン領域４６のドーパントの密度と等
しいドーパントの密度を持っており、基体領域５０およ
び３４中のドーパントの密度よりも数桁大きい大きさを
持っているということを認識する必要がある。
第５図乃至第８図の処理工程に示すように、補助絶縁層
４２を使用することにより、よシ厚いソース領域５２を
持った構造を生成することができる。
ソース領域５２が横方向に第２の絶縁層４４を覆ってい
ると、そのソース領域５２の横方向に重畳する部分は、
第４図の実施例の場合よりもゲート電極２０から更に分
離される。これにより装置の動作中のソース−ゲート間
帰還容量を小さくすることができる。エピタキシャル・
シリコン４８の成長は、これが第２の絶縁層４４と表面
と面一になった時点で終了するのが望ましいが、実際上
の製造の観点から第２の絶縁層４４への多少の横方向過
成長が働く。
第９図に２つの先行する処理工程の基板１０に関する別
の実施例が示されている。１００と示された基板は通常
シリコン　オン　インシュレータあるいはシリコン　オ
ン　サファイヤ構造と称される＼ モノである。この実施例では、サファイヤのような絶縁
性ウェハ１０２は主表面１０４を有し、このウェハ１０
２が準備される。表面１０４上には表面１０９を有し、
２酸化シリコン１０８によって四重れた単　　□結晶島
＋０６が配置されている。基板１ｏｏ’−は、例えばサ
ファイヤ・ウェハ１０２の表面１０４全体に単結晶シリ
コン層を被着し、表面１０９に対応する単結晶シリコン
層の一部をマスクし、マスクされていないシリコン層の
部分を酸化し、表面１０９からマスクを取除くことによ
って容易に且つ好都合に構成される。こ＼では前に述べ
た処理工程の双方における基板１０の代りに基板１００
が使用されている。
単結晶シリコンの島１０６の表面１０９はこれらの工程
度の各々における核生成サイ）３０と実質的に対応して
いる。
集積回路装置に適用する場合は、この発明のＩＧＦＦｉ
Ｔを種々の形態に構成することができる。例えば、複数
の開孔２２を有する単一のゲート電極２０が第１の絶縁
層１４上に配置される。個々の開化２２内に個々のＦＥ
Ｔが形成され、それによって各ＦＥＴは共通の基板／ド
レン領域１０を持っている。この種の形態は、例えばテ
゛コーダ、メモリ・アレー、２進論理構成において適し
ている。他の代表的な集積回路構成は、基板の表面上に
複数の絶縁ゲート電極２６が形成されたものからなり、
各絶縁ゲート電極２６は１個あるいはそれ以上のＰＥＴ
を含んでいる。このような方法によって更に高い包含密
度を持った通常のマイクロプロセッサ回路を作ることが
できる。
この発明の縦型集積ＩＧＦＥＴ装置は、少なくとも２つ
の一般構成、すなわち第１Ｏ図乃至第１２図に示すよう
な直列接続された装置＋１０と、第１３図乃至第１５図
に示すような並列接続された装置１５０とを含んでいる
。１１０として示す直列接続された装置は、単結晶シリ
コン基板＋１２を含み、該単結晶シリコン基板はｎ導電
型で主表面＋１４を持っている。
半導体基板＋１２内の表面１１４にはＮ型接触領域＋１
３が形成される。後程明らかになるが、Ｎ＋接触頭域１
１３を含めることはこの発明にとって必要ではない。し
かしそれを使用すると装置の性能を高めることができる
。完成された装置では、接触領域＋１３はＳで示される
ようなソース電圧源に接続される。
以Ｆでは第１のゲート１１６と称す第１の絶縁グー　ト
＋１６は基板１１２の表面１１４上に配置され、このゲ
ート１１６は接触領域１１３の位置において基板＋１２
の表面＋１４に通ずる開孔１２２を含んでいる。
第１のゲート１１６は例えばドープされた多結晶シリコ
ンのゲート電極１１８からなり、これは例えば２酸化シ
リコンのゲート絶縁物＋２０によって実質的に四重れて
いる。ゲート電極ＩＩＢの厚みはチャンネル長のパラメ
ータを決定し、それは約１　、０００乃至５０　、００
０オングストロームの値を持っている。
ゲート絶縁物１２０の厚みはダート電極１１Ｂの種々の
領域において変化する。例えばゲート電極１１８の下で
はそれは大略１００乃至１０　、０００オングストロー
ムの厚みを持ち、電極＋１８の上および開孔１２２内て
は大略１００乃至１，０００オングストロームの厚みを
持っている。
第１１図に示すように、第１のゲート１１６および開孔
１２２は実質的に長方形の形状を持つ、ているが、他の
各種の構成のものも同様に使用することができる。まだ
第１のグー）　＋１６は、Ｇ１で示すようなゲート電圧
源に接続するのに好都合なドープされた多結晶シリコン
・リード部分１２４を含んでいるのが望ましい。
単結晶シリコン領域＋２６は基板＋１２の表面＋１４か
ら、第１ゲート１１６の開孔１２２を埋めるように延び
ている。この単結晶シリコン領域１２６の接触領域１１
３に隣接する部分もまだＮ＋型材料から成り、装置１１
０のソース領域１２８を形成する。このソース領域１２
８の厚さはゲート電極１１８の下にあるゲート絶縁層１
２０の厚さにほぼ等しい。ソース領域１２Ｂよりドープ
剤濃度が低いことを可とするＰ型基体領域＋３０がその
ソース領域１２８の」二にあってこれとＰｎ接合を形成
している。まだその基体領域＋３０の上にはｎ型ドレン
領域１３２があり、それとＰｎ接合を形成している。こ
のドレン領域１３２モーｊた基体領域＋３０に比してド
ープ剤濃度が高いことが望ましい。基体領域＋３０は第
１ゲー）　１１６のゲート電極１１８の部分と実質的に
反対側に配置されるのが最もよく、従って、そのソース
と基体間のＰｎ接合はゲート電極１１Ｂとその下のゲー
ト絶縁層１２００部公表の境界に一致し、基体とＦレン
閾のＰｎ接合はゲート電極１１８とその」二のゲート絶
縁層１２０の部分との境界に一致する。
それぞれバイアス電源Ｇ２、Ｇ３、Ｇ４に接続された第
２、第３、第４のゲート１３４、！３６．１３８は第１
ゲート１１６の上に順次積み上げられている。これら上
積みのゲート１３４．１３６．１３８は第１ゲート＋１
６と同様の構造を持ち、それぞれの開化が下一方の第１
ゲート１１６の開孔１２２と一致するように配置されて
いる。単結晶シリコン領域１２５は上側のゲート１３４
．１３６、＋３８の各開化を通って延び、同様に各ダー
トのゲート電極部分の反対側にＰ−型基体領域かできる
ようにドーピングされている。
単結晶シリコン領域１２６の最上部は第４ゲート１３８
のｎ型ドレン領域１４０で、Ｄで示すドレン電圧源に接
続されている。
単結晶シリコン領域１２６のドーピング濃度勾配は第１
０図のものに限らないことに注意されたい。
例えば、他の実施例として単結晶シリコン領域＋２６が
実質的ＫＰ−型祠Ｐｌ−〃１ら成るものもあり、このよ
うな単結晶シリコン領域１２６でもｎ＋＋ドレン領域１
４０をその最上部として持ち、ｎ＋型接触頼領域Ｉ３に
隣接するｎ＋＋ソース領域の若干部分を含むことがある
。この代替実施例の構造では、各ゲート電極間のゲート
絶縁層が比較的薄く、１対の隣接ゲート電極を適当にバ
イアスすると、対応する１対の反転チャンネルが互いに
接続されるようになることが望捷しい。この隣接ゲート
電極のそれぞれの電圧で発生するフリンジ電界は、その
ゲート電極間のゲート絶縁層に実質的に対向する単結晶
シリコン領域１２６の部分に接続用反転チャンネルを生
成する働らきをする。
前述のように、この構造は選択エピタキシャル被着用の
ＥＬＯ処理を組込んだ通常の半導体処理技法を用いて製
することができる。例えば、第１グー　）　＋１６をま
ず基板＋１２の表面１１４に形成した後、ＥＬＯ処理に
よりその第１ゲート１１６の厚さ−ばいに単結晶シリコ
ン領域＋２６を形成することもできる。ＥＬＯ処理は生
長する単結晶シリコンがゲート１１６の高さに達したと
き終るが、第１Ｏ図に示すように第１ゲー）１１’６の
厚さより厚く生長させることもできる。これが起ると単
結晶シリコンは垂直方向以外に水平方向にも生長し゛、
ゲート１１６に重なる。このような構造は、例えばドレ
ン領域１３２を厚くするだめ好ましいことがある。また
単結晶シリコン［域１２６を上述のエピタキシャル生長
ト同時にうまくドーピングすることもてきる。
第１ゲート１１６内に単結晶シリコン領域を形成した後
、第２ゲート１３４を同様に形成し、単結晶ンリコン領
域１２６の生長を同様に続けて第２ゲート１３４を貫通
させることができる。この手順を第３回、第４回と繰返
して上述の実施例では第４ゲート構体まで形成すればよ
い。
代替処理工程として、単結晶シリコン領域１２６を生長
させる前に全ゲートを形成し、然る後ＥＬＯ処理により
この全ゲートの開化を通して単結晶シリコン領域をエピ
タキシャル生長させることもてきる。処理手順の一例を
次に示す。
（１）基板表面に最初のゲート絶縁層を被着する。
（２）　　多結晶シリコンゲート電極を被着してドーピ
ングする。
（３）　　ゲート電極を熱酸花する。
（４）段階（２）、（３）を所要回数反復する。
（５〕　　酸化物エツチングと多結晶シリコンエツチン
グを繰返して開化を画定する。
（６）　　その開化内に酸化物を生成させる。
（７）露出しだ最初のゲート絶縁層をエツチングする。
（８）　　ＥＬＯ処理により開孔内に単結晶シリコン領
域を被着してドーピングする。
この構造を第１２図に略示する。この構造におけるソー
ス、ドレン間電圧は４個の直列ゲートによシ制御される
。ゲート＋１６、＋３４、＋３６．１３８はそれぞれ単
結晶シリコン領域１２６のそれに接する部分を制御する
。このようにして直列接続装置＋１０では、１個のＩＧ
ＰＥＴの占める面積と実質的に同じ面積の基板上に４個
の縦型ＩＧＦＥＴが形成される。
第１３図、第１４図はこの発明による並列接続集積ＩＧ
ＦＥＴ装置を示す。前述のように主表面１５４を持つｎ
型シリコン基板１５２を準備し、その主表面１５４に随
意ｎ＋型液接触領域５６を形成する。さらにその基板１
５２の表面１５４上には同様にゲート絶縁層１６２によ
り実質的に包囲されたゲート電極１６０を含む複数個の
ゲート１５８がある。
この実施例ではこのようなゲート１５８が４個あり、各
ゲート１５８は指状でそれぞれゲート電圧源Ｇ１、Ｇ２
、Ｇ３、Ｇ４に接続されている。この４個のゲート１５
Ｂは表面１５４上に放射状に配置され、その指の一端で
接触領域１５６への開孔１６４を画定するようになって
いる。この開孔１６４内には基板１５２の表面１５４か
ら単結晶シリコン領域１６６が延びている。第１０図、
第１１図の直列接続装置１１０について述べたように、
装置１５０の単結晶シリコン領域１６６もまた周囲のダ
ート電極と実質的に対向し、上のｎ＋＋ソース領域１７
０の下の層型ドレ／領域１’７２の間に挾まれたＰ−型
基体領域を含んでいる。
単結晶シリコン領域１６６の形成とドーピングは直列接
続装置１１０について述べたのと同様にして行うことが
できる。ドレン領域１７２の最」二部はドレン電圧源り
に、接触領域１５６はソース電圧源Ｓにそれぞれ接続さ
れている。
第１５図は第１３図、第１４図の並列４トランジスタ構
休を略示しだもので、との構体ではゲート１５８のどれ
かを適当にバイアスすることにより基体領域１６日の隣
接部に反転チャンネルを生成してソース領域１７０とド
レン領域＋７２の間に電流が流れるようにする。従って
直列接続装置１１０の場合のように、各ゲートを独立に
バイアスして、単結晶シリコン領域のそれに接する部分
に選択的に反転チャンネルを形成することができる。
当業者に自明のように、この発明の技術的範囲はここで
説明する特定の構造に厳密に限定されるものではない。
例えば、各領域の導電型を反転することもでき、同様に
ソースとドレンの電圧源を反転することもできる。まだ
隣接するシリコン領域間の相対導電度を加減することも
できる。まだ各実施例は表面に単結晶シリコン領域１２
６．１６６をエピタキシャル生長させ得る単結晶シ・リ
コンの部分がある限り、絶縁基板上にでも形成すること
ができる。
第１６図はこの発明による基本ＣＭＯＳイノバータ２１
０の構造を示す。このインバータ２１０は図示のように
厚い単結晶シリコン基板２１２の上に形成されているが
、後述のように代りに実質的に絶縁性の基板を用いるこ
ともできる。基板２１２はｎ型材料から成り、主表面２
１４を有する。この主表面２１４から基板２１２内に互
いに離れた通常のＰ型絶縁ウェル２１６とＰ＋型ソース
・ドレン接触領域２１８が入り込み、まだその絶縁ウェ
ル２＋６の境界面の内側に計型ソース・ドレン接触領域
２２０が入り込んでいる。
以後単にゲートと呼ぶ絶縁ゲート電極が２２２で示すよ
うに主表面２１４上に配置されている。このゲート２２
２はゲート絶縁層２２６により実質的に包囲された電極
２２４を含む。この電極２２４はドーピングした多結晶
シリコンより成り、絶縁層２２６は２酸化シリコン、窒
化シリコン捷たは２酸化シリコンと窒化シリコンの組合
とから成っている。ゲート２２２は種々の幾何学形状を
とり得るが、この実施例では実質的に矩形の指状になっ
ている。この指の主軸は紙面に垂直で、幅Ｗと厚さｔを
有する。
ゲート２２２はまた基板面２１４に達する１個またはそ
れ以上の開孔を含むような形にすることもできる。この
構造の一例を第１６図に点線２２日で示す。
この点線部分２２８は電極２２４とつなカニっており、
寸だゲート絶縁層で包囲されて開化２３０を画定してい
る。このように開化２３０は基板面２１４のＰ型接触領
域２１８を露出するが、このような開孔式ゲート構造で
は表面２１４の討型接触領域２２０を干込りにまたは追
加して露出することもできる。
図示実施例では、電界絶縁層２３２が指状ゲート２２２
を包囲して、基板面２１４からゲート２２２と実質的に
同じ高さ捷で延びている。この絶縁層はｆｌＪえば２酸
化シリコン、窒化シリコン捷たは窒イしシリコンと２酸
化シリコンの組合せから成り、ゲート絶縁層２２６とつ
ながっていて各接触領域２１８．２２０に対する開孔２
３４を画定している。ゲート２２２と電界絶縁層２３２
で画定される開孔２３４はｍ１Ｌｉホの代替ゲート形状
により生成された開孔２３０と同一形状にすることもで
きる。
ｎ型とＰ＋型のソース・ドレン接触領域２２０．２＋’
＋８＋ からそれぞれ第１および第２の単結晶シリコン領域２３
６．２３Ｂが延びている。この単結晶シリコン領域は実
質的に開孔２３０　、、　２３４を埋めているが、その
開孔２３０　、　２３４より図示のように高く延びるこ
ともある。この第１の単結晶シリコン領域２３６内にｎ
チャンネル縦型ＩＧＦＥＴが形成され、第２の単結晶シ
リコン領域２３８内にＰチャンネル縦型ＩＧＦＥＴが形
成されている。
単結晶シリコン領域２３６のｎ型接舶領域２２０に隣接
する部分もまだｎ＋型材料から成り、下層にｎチャンネ
ル装置のソース・ドレン領域２４０を形成している。こ
の下層のソース・ドレン領域２４０の厚さは電極２２４
の下のゲート絶縁層２２６の厚さにほぼ等しい。このソ
ース・ドレン領域２４０の」二にはＰ−型基体領域２４
２があってそれとＰｎ接合を形成し、この基体領域２４
２の」二にはｎ＋型ドレン・ソース領域２４４があって
それとＰｎ接合を形成している。
基体領域２４２は電極２２４と対向し、従って基体饋域
２４２の厚さが電極２２４の厚さちとほぼ等しいのが最
適である。
第２の単結晶シリコン領域２３８も構造ば実質的に同じ
であるが、導電型が反対である。下層のＰ＋型ソース・
ドレン領域２４６はＰ＋型接触領域２１Ｂに隣接し、ま
だ電極２２４の下側のダート絶縁層２２６とほぼ等しい
厚さを有する。このＰ＋型ソース・ドレン領域２４６の
上にはｎ−型基体領域２４８があってそれとＰｎ接合を
形成し、その基体領域２４８の上にはＰ型ドレン・ソー
ス領域２５０があってそれとＰｎ接合を形成している。
この場合も、基体領域２４８がゲート２２２の電極２２
４の部分と実質的に対向し、厚さｔを持つのが最適であ
る。
インバータ２１０の外部接続を第１６図および第１７図
に略示する。Ｐ＋型接触領域２１８と副型接触領域２２
０にはそれぞれ高レベル電圧ＶＤＤと低レベル電圧Ｖａ
ｓが接続され、装置への入力はゲート２２２に印加され
る。ｎチャンネル装置では所定の正の入力電圧により反
転チャンネルが生成し、Ｐチャンネル装置では所定の負
の入力電圧により反転チャンネルが生成する。このイン
バータの出力はｎ＋型ドレン・ソース領域２４４とＰ＋
型ドレン・ソース領域２５０から得られる。これらの領
域は図示のように互いに独立して外部接続すると七もで
きるが、他の構成も同様に効果がある。例えば、出力端
子を層液ドレン、ソース領域２４４、Ｐ＋型ドレン、ソ
ース領域２５０およびその藺のゲート２２２の上の金属
化層に接続することもできる。
第１８図は阪送グー）　３１０を示す。これにはインバ
ータ２１０と構造的に類似点が多く、類似の引用数字を
用いて類似の特性を表している（例えば、伝送ゲートの
基板３１２はイン″′六−夕の基板２１２と類似である
）。インバータ２１０と同様に、伝送ゲ−ト３１０　ｉ
ｊ：ｎ＋型とＰ＋型のソース・　ドレン領域３２０．３
１Ｂからそれぞれ延びる第１および第２の単結晶シリコ
ン領域３３６．３３Ｂを含む。この第１および第２の単
結晶シリコン領域３３６．３３Ｂの間の主表面３１４上
には電界絶縁層３３２がある。
インバータ２！０の単ゲート構造と異なり、伝送ダート
３１０ではゲート絶縁層３２６．３２’ｉ’で包囲され
た第１および第２の電極３２４．３２５を有する第１お
よび第２のゲート３２２．３２３が第１および第２の単
結晶シリコン領域３３６．３３Ｂとつながっている。ま
だ各ゲートからのゲート絶縁層３２６．３２’ｉ’が電
界絶縁層３３２とつながって各単結晶シリコン領域が設
けられる開孔３３４を画定している。第１および第２の
ゲートはＡＸτで示すように互いに独立にバイアスされ
る。
この互いに独立にバイアスし得る１対のゲートを持つ他
、伝送ゲート３１０はソース・ドレン接触領域３１Ｂ　
、３２０が短絡されて装置の入力端子に接続されている
点もインバータ２１０と異なる。この装置の出力端子は
インバータ２１０と同様にして接続されている。概略的
に、この構造を第１９図に示す。
第２０図に以後蓄積装置４００と称するこの発明に従っ
て形成した１対の交差接続インバータを示す。
この蓄積装置４００は、サファイアのような材料の絶縁
ウェハー４０２上に製造されている。このウェハー４０
２は、Ｎ＋型ソース／ドレイン領域４０６と層型ソース
／ドレイン領域４０８とが配置されている主表面４０４
を有する。これらソース／ドレイン領域双方は、単結晶
シリコン製で、これらは絶縁酸化物４１０によって互い
に分離されている。推奨実施例では絶縁酸化物４１０は
、双方のソース／ドレイン領域と実質的に同一平面内に
あり、主表面４０４上で双方のソース／ドレイン領域を
包囲している。
ソース／ドレイン領域４０６．４０Ｂと絶縁酸化物４１
０との実質的な共通面を符号４１２で示す。よって、装
［４００のウェハー４０２、ソース／ドレイン領域４０
６．４０８および主表面４０２は、装置２１０の基板２
１２、ソース／ドレイン領域２２０　、、　２１８およ
び主表面２１４と実質的に機能的には等価であり、この
発明において互換可能に使用できる。
メモリセル４００の推奨形状では、２つのソース／ドレ
イン領域４０６．４０８は、主表面４０４」二に平行な
指状に配列されている。この２つの指部間に絶縁酸化物
４１０が配置され、この酸化物４１０がフレームのよう
な態様で２つの指部を包囲している。
絶縁酸化物４１０上に第１ゲート４１４と第２ゲート４
１６とが配置されている。この推奨形状では、第１ゲー
ト４１４は、ソース／ドレイン領域指状部４０６と４０
８との間に位置する絶縁酸化物４１０の部分上に配置さ
れている。第２ゲート４１６は、絶縁酸化物４１０の包
囲しているフレーム状部上に配置されている。インバー
タ２１０のダートと同様に、’ｙ−１−４１４，４＋６
は各々ゲート絶縁物によって実質的に包囲されている特
定の厚さの電極を含む。
Ｎ１−型ソース／ドレイン領域４０６からＰ−型単結晶
シリコン基体領域４１Ｂが伸延し、Ｐ＋型ソース／ドレ
イン領域からＮ−型単結晶シリコン基体領域４２０が伸
延している。各基体領域４１Ｂおよび４２０は、下側の
ソース／ドレイン領域とＰＮ接合を形成するのに加えて
、第１ゲート４１４および第２ゲート４１６双方に隣接
している。上述した構造と同様に、基体領域４１Ｂ、４
２０の厚さはゲート４１４．４＋６の電極部分の厚さと
実質的に等しい。
Ｐ−型基体領域４１１８上に第１および第２Ｎ＋型ソー
ス／ドレイン領域４２２．４２４７５釈それぞれ横たわ
り、Ｐ−型基体領域４１ＢとＰＮ接合を形成している。
これらソース／ドレイン領域を以後第１オーツくライイ
ング（ＯＶｅｒｌｙｉｎｇ　）　Ｎ＋領域４２２および
第２オーツくライイングＮ＋領域４２４と称する。Ｐ−
型基体領域４１Ｂ上には例えばシリコン酸化物であるソ
ース／ドレイン絶縁層４２６が横たわり、第１オーツく
ライイングＮ＋領域４２２を第２オーバライイ／りＮ領
域４２４から絶縁するように機能する。よって第１オー
ノイライイングＮ＋領域４２２、Ｐ−型基体領域４１８
および１型ソース／ドレイン領域４０６は、第２ゲート
４１６によって制御されるＮ−チャンネルＦ”ＥＴを形
成する。
第２オーバライイングＮ＋領域４２４、Ｐ−型基体領域
４１８およびソース／ドレイン領域４０６は、第１ゲ−
）　４１４によって制御されるＮ−チャンネルＦＥＴを
形成する。類似の形態では２つのＰ−チャンネルＦＥＴ
が、Ｎ−型基体領域４２０とＰ＋型ソース／ドレイン領
域４０８と一諸に形成される。第１および第２オーバラ
イイングＰ＋型ソース／ドレイン領域４２８．４３０は
それぞれＮ−型基体領域４２０」−に横たわり、これと
共にＰＮ接合を形成している。また、ソース／ドレイン
絶縁層４３２は２つのオーバライイ／グｐｉ域４２Ｂ　
、４３０を互いに絶縁している。
図に示すように、第２オーバライイツクＮ領域４２４と
第２オーバライイングＰ＋領域４３０は任意に相互に隣
接させることができる。第２０図および第２１図に示す
ように、これら２つの領域は第２ゲート４＋６と同様に
互いに電気的に短絡され、入出力端子Ｂに接続されてい
る。同様に入出力端子百は、第１オーバライイツクＮ領
域４２２、第１オーバライイングＰ＋領域４２８および
第１ゲート４１４に接続されている。低レベル電圧Ｖｓ
ｓがＮ＋ソース／ドレイン領域４０６に供給され、高レ
ベル電圧ＶＤＤがｆ型ソース／ドレイン領域４０Ｂに供
給される。
蓄積装置４００を基礎として用いて第２２図に示すメモ
リセル５００を製造するだめに１対の縦型アクセストラ
ンジスタを簡単に加えることがある。図示のように、第
１および第２の縦型Ｎチャンネルアクセストランジスタ
５０２．５０４は、それぞれ蓄積装置４００のＮチャン
ネルＦＥＴの一方に直列に配置されている。蓄積装置４
００の第１および第２オーバライイングＮ＋領域４２２
．４２４は、第１および第２アクセクトランジスタ５０
２．５０４のソース／ドレイン領域として機能する。ア
クセストランジスタゲート５０６はソース／ドレイン絶
縁層４２６上に配置されている。
オーバライイング絶縁層５０８は、オーバライイングＮ
＋領域４２２．４２４を被覆し、アクセストランジスタ
５０２．５０４の幾可学形状を画定するようにアクセス
トランジスタのゲート５０６から間隔をおいて配置され
ている。オーバライイノグＮ領域４２２．４２４から単
結晶シリコンが伸延し、適当にドープされて、各々がア
クセストランジスタのゲート５０６およびＮ＋型ソース
／ドレイン最上領域５１２とは逆にＰ−型基体領域５１
０を有している。
第１アクセストランジスタ５０２の最上Ｎ型ソス／ドレ
イン領域５１２は、Ｃで示しだビット線に接続されてい
る。第２アクセストランジスタ５０４の最上耐摩ソース
／ドレイン領域５１２は、百で示したビット線に電気的
に接続されている。アクセストランジスタ５０２．５０
４双方を制御するアクセストランジスタゲート５０６が
Ｗで示しだワード線に接続さノ１ている。低レベル電圧
供給部Ｖｓｓと高レベル電圧供給部ＶＤＤが、蓄積装置
４００に接続した場合と同様にメモリセル５００に接続
されている。
オーバライイングＮ＋およびＰ＋ソース／ドレイン領域
４２２．４２４．４２８．４３０とそれらの各グー１−
４１４．４１６との相互接続は、蓄積装置４００に設け
られているのと同様である。しかし、第２０図に示した
Ｂ１百で示しだ第１および第２グー）　４１４．４１６
への外部接続は、メモリセル５００ではなされていない
。
先に示したような、この明細書に開示されている様々な
装置は、選択エピタキシャル被着用ＥＬＯ処理を含む通
常の処理技術を用いることによって製造できる。インバ
ータ２１０を製造するだめの例示的処理過程は、 ＋１＋　　基板表面上にダートと開孔とを形成する。
（２）（バルクシリコン基板を用いたとき）ソース／ド
レイン接触領域をドープする。
（３１ＥＬＯ技術を用いて単結晶シリコン領域の成長お
よびドーグをする。
（４）通常の処理技術によって相−Ｌｌ−接続するっで
ある。
蓄積装置４００では、第１および第２オー／（ライイン
グンース／ドレイン領域と同様に第２ゲートは、通常の
半導体処理技術によって製造することができる。メモリ
セル５００に用いる縦型アクセストランジスタも、通常
の処理技術とＥＬＯ技術とを用いることによって製造で
きる。
開示された構造は、通常のＭＯ３構造上にいくつかの重
要な長所を与える。チャンネル長さがゲート電極の厚さ
の関数である縦型ＩＧＦＥＴの１吏用ば、大きな実装密
度の装置を木質的に供給する。メモリセル５００におけ
る例のように、これら縦型ＩＣ，ＦＥ’！′を縦に集積
することによって、さらに実装密度を増加できる。さら
に、この明細書に開示されてし）る構造は、自己整列法
の使用と同様に通常の半導体処理技術の使用によって製
造することが・−・ＳきＳ、さらに、開示された実施例
の変形は、請求範囲に列挙されているような発明の範囲
から外れない範囲でなされることは、当業者によって承
認されるべきである。
【図面の簡単な説明】
第１図ないし第４図はこの発明による縦型絶縁ゲート電
界゛効果トランジスタの製造の処理過程を示す断面図、
第５図ないし第８図は第２の実施例の処理過程を示す断
面図であって第８図に示す縦型絶縁ダート電界効果トラ
ンジスタは第４図のものの代替実施例である。第９図は
この発明の縦型絶縁ゲート電界効果トランジスタを組立
てるシリコン・絶縁基板構造を示す図、第１０図は、４
つの直列接続縦型絶縁ゲート電界効果トランジスタを含
む縦型集積絶縁ゲート効果トランジスタ装置の断面図、
第１１図は第１０図の線ｌｌ−１１に沿ってとった断面
図、第１２図は第１０図および第１１図の装置の概略を
示す図、第１３図は並列接続された４個の縦型絶縁ゲー
ト電界効果トランジスタを含む縦型集積絶縁ゲート効果
トランジスタ装置の断面図、第１４図は第１３図のセク
ション＋４−１４に沿ってとった断面図、第１５図は第
１３図および第１４図の装置の概略を示す図、第１６図
はこの発明による縦型集積ＣＭＯＳインバータの断面図
、第１７図は第１６図のインバータの概略を示す図、第
１８図は縦型集積移送ダートの断面図、第１９図は第］
８図の移送ゲートの概略を示す図、第２０図はこの発明
による２つのだすき結合されたインバータを含む蓄積素
子の断面図、第２１図は第２０図の基本蓄積素子の概略
を示す図、第２２図はこの発明による１対のアクセスト
ランジスタによりアクセスされる２つのだすき結合され
たインバータを含む記憶素子構造の１実施例を示す図、
第２３図は第２２図の記憶素子の概略を示す図である。 １０・・・基板、１２・・・基板の主表面、１４・・・
第１の絶縁層、２０・・・ダート電極、２２・・・開孔
（貫通孔）、２４・・・・・・第２の絶縁層、２６・・
・絶縁ゲート、３０・・・単結晶半導体材料の部分、３
２・・・エピタキシャル半導体Ｕ　ＰＩ、３４・・・第
２導電型の領域（基体領域）、３６・・・第１導電型の
領域、１１０・・・集積回路、＋１２．２１２°°°基
板、Ｉ４．２１４・・・表面、＋１６．１３４．１３６
．１３８・・・絶縁ゲート、Ｉ２６・・・単結晶半導体
領域のセグメント、２３６．２３Ｂ・・・第１と第２の
単結晶半導体領域、２２０、２１８・・・第１と第２の
単結晶基板部分、２４２．２４８・・・基体領域。 特許出願人　　　アールシーニー　コーポレーション化
　　理　　人　　　清　　水　　　　　哲　　ほか２名
■４８９３０７ ■１９８３年６月２日■米国（ＵＳ） ■５００３９９ ＠１９８３年６月１０日■米国（ＵＳ）＠５０３０４４ １、事件の表示 特願昭５８−１１５０１７号 ２、発明の名称 複数の縦型絶縁ゲート電界効果トランジスタを有する集
積回路とその製造法 住　所　　アメリカ合衆国　ニューヨーク州　１００２
０ニユーヨーク　ロックフェラーフラ［’３０名　称　
　（７５７）　　アールシーニー　コーポレーション４
、代理人 ５、　補正の対象 明細書並びに図面 ６、　補正の内容 （１）明細書の浄書（内容に変更なし）（２）図面の浄
書（内容に変更なし） 添付書類 （１）　　　明　　　細　　　書　　　１通（２）図　
　　　面　　１通 以　　上

Claims (3)

    【特許請求の範囲】
  1. （１）基板の表面の成る領域から伸延する単結晶半導体
    領域と、上記基板表面に設けられた選択的にバイアス可
    能な複数の絶縁ゲートと、を具備し、上記の各絶縁ダー
    トは、上記単結晶半導体領域のセグメントに隣接してい
    て、その特定の絶縁ゲートに所定の電圧を印加すること
    によりその絶縁ゲートに隣接する半導体領域のセグメン
    ト中に反転チャンネルを生成するものである。基板表面
    に相Ｔｉ接続された複数の紋型絶縁ゲート電界効果トラ
    ンジスタを有する集積回路。
  2. （２）基板表面に配設された絶縁ゲートと、この基板表
    面の第１と第２の単結晶基板部分からそれぞれ延長し上
    記絶縁ゲートの一部とそれぞれ隣接する第１と第２の単
    結晶半導体領域と、を具備し、」二部第１の単結晶半導
    体領域は第１導電型の基体領域を有し、第２の単結晶半
    導体領域は第２の導電型の基体領域を有し、上記絶縁ゲ
    ートに所定電圧を印加する゛ことによって上記基体領域
    のうちの一方に選択的に反転チャンネルを生成できるも
    のである、基板に相互接続された複数の縦型絶縁ゲート
    電界効果トランジスタを有する集積回路。
  3. （３）表面に第１導電型の単結晶半導体部分を有する基
    板を用意する段階と、上記表面に第１の絶縁層を形成す
    る段階と、この第１の絶縁層の上に所定の厚さを有しか
    つ上記単結晶半導体部分の一部の上に位置する貫通孔を
    有するゲート電極を形成する段階と、上記貫通孔を有す
    る電極′を第２の絶縁層で被覆して絶縁ゲートを形成す
    る段階と、この絶縁ゲートをエツチング・マスクとして
    使用して上記第１の絶縁層をエツチングし上記絶縁ゲー
    トの貫通孔内の単結晶半導体部分の部分を露出させる段
    階と、単結晶半導体材料の」二部部分から半導体材料を
    エピタキシャル成長させて」二部貫通孔を実質的に充填
    する段階と、」二部充填半導体伺刺を、上記ゲート電極
    と実質的に対向した位１４に第２導電型の領域を形成し
    寸だこの第２の導電型の領域に重畳して第１の導電型の
    領域が形成されるようにドープする段階と、より成る集
    積回路の製造法。
JP58115017A 1982-06-24 1983-06-24 複数の縦型絶縁ゲ−ト電界効果トランジスタを有する集積回路とその製造法 Pending JPS5917285A (ja)

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US503044 1983-06-10

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