JPS5837949A - 集積回路装置 - Google Patents
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- JPS5837949A JPS5837949A JP56135420A JP13542081A JPS5837949A JP S5837949 A JPS5837949 A JP S5837949A JP 56135420 A JP56135420 A JP 56135420A JP 13542081 A JP13542081 A JP 13542081A JP S5837949 A JPS5837949 A JP S5837949A
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体素子群よりなる集積回路装［ｉ：。
関し、より具体的ζ；は半導体素子を相互ζ；積層した
新規な構造を有する高密度集積回路に関する。
新規な構造を有する高密度集積回路に関する。
シリコンをはじめとする半導体基板上に設けられた集積
回路デバイスの開発におい１は密度を増大させ、動作速
度を増大させ、さらζ＝は多くの異なる機能、劣えば記
憶、演算、感知９表示などを同時に兼ね備えさせること
によって性能を向上することが目的とされている。＊＊
を高める場合には素子の寸法を小さくすることによ）実
装密度が上げられ、しかも応答も速くなるが、この微細
化は半導体デバイス製造技術上限界がある。デバイスの
動作上においても、例えばＭ０８ＦｆｉＴのチャネル長
の寸法的制限上動作電圧が制限されたシ、ソース、ドレ
イン間の高電界のために発生する電子なだれによるしき
い値電圧の不安定性など、デバイス寸法を小さくするこ
とによって現われる多くの悪影響がある。このような集
積化の制限を起える手段として多層に素子を”形成する
いわゆる三次元半導体装置が提案された。（例えば全開
特許会報＠ ５５−１６０４２５ ＞ またこれを実現する基本的な技術として、絶縁性基板上
の多結晶または非晶質半導体層にエネルギービームを照
射して粗大粒の多結晶または単結晶半導体層を形成する
方法が提案されている。
回路デバイスの開発におい１は密度を増大させ、動作速
度を増大させ、さらζ＝は多くの異なる機能、劣えば記
憶、演算、感知９表示などを同時に兼ね備えさせること
によって性能を向上することが目的とされている。＊＊
を高める場合には素子の寸法を小さくすることによ）実
装密度が上げられ、しかも応答も速くなるが、この微細
化は半導体デバイス製造技術上限界がある。デバイスの
動作上においても、例えばＭ０８ＦｆｉＴのチャネル長
の寸法的制限上動作電圧が制限されたシ、ソース、ドレ
イン間の高電界のために発生する電子なだれによるしき
い値電圧の不安定性など、デバイス寸法を小さくするこ
とによって現われる多くの悪影響がある。このような集
積化の制限を起える手段として多層に素子を”形成する
いわゆる三次元半導体装置が提案された。（例えば全開
特許会報＠ ５５−１６０４２５ ＞ またこれを実現する基本的な技術として、絶縁性基板上
の多結晶または非晶質半導体層にエネルギービームを照
射して粗大粒の多結晶または単結晶半導体層を形成する
方法が提案されている。
（４１願昭５６−３１０４４．３１０４５．３１０４６
＞このような従来の発明では、上下の眉間のオーミン
クコンタクトな＾い歩留りでとることは大へんむずかし
く、また基本技術となるエネルギービーム１＝よる多層
牛導体層Ｏ形成においては単結晶層となることはごくま
れでほとんどは２０〜１００μｍ程ｔｏ粒径な有する粗
大粒多結晶層であり、またその面方位も、通常用いられ
る（１００） 、 （１１１）などにコントロールする
ことはむずかしく多くの面方位を不規則に有する。この
た−めでき上がった三次元半導体装置の性能は従来の二
次元デノ（イスに比べて悪く、その歩留りもたいへん悪
いものでおった。
＞このような従来の発明では、上下の眉間のオーミン
クコンタクトな＾い歩留りでとることは大へんむずかし
く、また基本技術となるエネルギービーム１＝よる多層
牛導体層Ｏ形成においては単結晶層となることはごくま
れでほとんどは２０〜１００μｍ程ｔｏ粒径な有する粗
大粒多結晶層であり、またその面方位も、通常用いられ
る（１００） 、 （１１１）などにコントロールする
ことはむずかしく多くの面方位を不規則に有する。この
た−めでき上がった三次元半導体装置の性能は従来の二
次元デノ（イスに比べて悪く、その歩留りもたいへん悪
いものでおった。
本発明は上記欠点を除去するため（二なされたもので、
二層目以上の牛導体層の面方位を自由にコントロールし
、上下の層のオーきツクコンタクトを正確にとれるよう
にした三次元集積回路を提供することにある。
二層目以上の牛導体層の面方位を自由にコントロールし
、上下の層のオーきツクコンタクトを正確にとれるよう
にした三次元集積回路を提供することにある。
本発明のもう１つの目的はへテロコビタキシャル技術を
用いることにより異なった種類の牛導体層を積増し、そ
れぞれの層に形成された半導体素子を相互にオーミック
コンタクトして、高密度な多機能集積回路を提供するこ
とにある。
用いることにより異なった種類の牛導体層を積増し、そ
れぞれの層に形成された半導体素子を相互にオーミック
コンタクトして、高密度な多機能集積回路を提供するこ
とにある。
本発明によると、二層目以上の半纏体ノーは最下層でお
る半導体基板（以下シリコン基板を用いる）の面方位が
順次棟付けすることによｐ引き紡がれ多ノーにわたって
同−面方位の半導体層の中に作られた半導体素子による
集積回路が形成される。
る半導体基板（以下シリコン基板を用いる）の面方位が
順次棟付けすることによｐ引き紡がれ多ノーにわたって
同−面方位の半導体層の中に作られた半導体素子による
集積回路が形成される。
以下に本発明を詳図な用いて説明する。
′ｓ１図は、この発明による１１１６密度多機能集積回
路の装造工程を示す断面図である。
路の装造工程を示す断面図である。
まず第１図＋ａｉで示すようζ二たとえばＰ Ｈｌ （
１００）面方位の単結晶シリコン基板１の構面の一部を
約１μｍエツチングする。この時エツチングする部分と
しない部分の境界は急しゅんな断差とせずなめらかに変
化させるようにエツチングする。エツチングした部分は
第１の平面部分とし、ここに公知の方法ζ：て半導体素
子たとえばｎＭＯ８トランジスタを形成する。これはゲ
ー）［化膜２及び３の上にゲート電極４及び５を形成し
これと自己整合的ζニソース、ドレイン６〜９を形成す
ることによってなされる。次に＄１図ｔｂ）で示すよう
に素子間分離用絶縁膜１０−１２を形成し、個々の素子
間の配線１３−１５を形成したのち、第１の平面部分の
全面ζ二非晶負よりなる絶縁属たとえばシリコン酸化膜
１６を形成する。この時の絶縁属はシリコン酸化膜単層
でもかまわないし、たとえばシリコン酸化膜とシリコン
窒化膜の２層ないしはそれ以上の多層膜でもよい。次に
第１図（Ｃ）で示すようにシリコン基板ｌの全ａｉｌ：
多結晶またはアモルファスシリコン膜１７を被着する。
１００）面方位の単結晶シリコン基板１の構面の一部を
約１μｍエツチングする。この時エツチングする部分と
しない部分の境界は急しゅんな断差とせずなめらかに変
化させるようにエツチングする。エツチングした部分は
第１の平面部分とし、ここに公知の方法ζ：て半導体素
子たとえばｎＭＯ８トランジスタを形成する。これはゲ
ー）［化膜２及び３の上にゲート電極４及び５を形成し
これと自己整合的ζニソース、ドレイン６〜９を形成す
ることによってなされる。次に＄１図ｔｂ）で示すよう
に素子間分離用絶縁膜１０−１２を形成し、個々の素子
間の配線１３−１５を形成したのち、第１の平面部分の
全面ζ二非晶負よりなる絶縁属たとえばシリコン酸化膜
１６を形成する。この時の絶縁属はシリコン酸化膜単層
でもかまわないし、たとえばシリコン酸化膜とシリコン
窒化膜の２層ないしはそれ以上の多層膜でもよい。次に
第１図（Ｃ）で示すようにシリコン基板ｌの全ａｉｌ：
多結晶またはアモルファスシリコン膜１７を被着する。
この後エネルギービームな上部から照射することによｐ
１シリコン基板からエピタキシャル成長が起こり、１７
の層は単結晶シリコン層となる。実施例では連続電子ビ
ームを用い条件としては電子線の加速電圧１０ ＫＶ
＊ シリコン基板に到達するビーム電流としては３０
０μＡ とした。またビームのスポット径は約１ｉｏｓ
φであり、ビームの走査速度は１００ ｃｍ／ｓｅｃで
おった。さらに電子ビーム胤射の際には基板温度を５０
０°０：二保ら、同一′＠域をビームの走査４：より連
続的に数回くりかえし行なうことにより本発明の効果を
充分に発揮させることがで造る。
１シリコン基板からエピタキシャル成長が起こり、１７
の層は単結晶シリコン層となる。実施例では連続電子ビ
ームを用い条件としては電子線の加速電圧１０ ＫＶ
＊ シリコン基板に到達するビーム電流としては３０
０μＡ とした。またビームのスポット径は約１ｉｏｓ
φであり、ビームの走査速度は１００ ｃｍ／ｓｅｃで
おった。さらに電子ビーム胤射の際には基板温度を５０
０°０：二保ら、同一′＠域をビームの走査４：より連
続的に数回くりかえし行なうことにより本発明の効果を
充分に発揮させることがで造る。
次にｍｌ！１図（ｄｌで示すようζ二、エピタキシャル
成長した第２の平Ｉｆｉ部分に公知の方法にて半導体素
子たとえばＭＯＳトランジスタを形成する。このトラン
ジスタの土なるキャリアはエピタキシャル成長層のドー
ピングの種類によって決まるが、本発明においてはエビ
タ午シャル層に燐をＩ Ｘ １０”ｃｒｔｔ−”ドープ
しｓ２の平面部分にはｐ鑞ＭＯ８）ランジスタを形成し
た。ここでゲート酸化ｄ １８９１９ ％ゲート＊極ｘ
、２１．メロン拡散：二よって作られるノース、ドレイ
ン領域２２−２５．素子量分１ｉｉｌ！酸化ＦＪｊ！、
が−あ、素子間配縁２９−３１である。また第１の平面
領域の素子とは、コンタクトβで接続されている。
成長した第２の平Ｉｆｉ部分に公知の方法にて半導体素
子たとえばＭＯＳトランジスタを形成する。このトラン
ジスタの土なるキャリアはエピタキシャル成長層のドー
ピングの種類によって決まるが、本発明においてはエビ
タ午シャル層に燐をＩ Ｘ １０”ｃｒｔｔ−”ドープ
しｓ２の平面部分にはｐ鑞ＭＯ８）ランジスタを形成し
た。ここでゲート酸化ｄ １８９１９ ％ゲート＊極ｘ
、２１．メロン拡散：二よって作られるノース、ドレイ
ン領域２２−２５．素子量分１ｉｉｌ！酸化ＦＪｊ！、
が−あ、素子間配縁２９−３１である。また第１の平面
領域の素子とは、コンタクトβで接続されている。
次に＊１図（６）で示すように第２の平面部分の全面に
非晶質よりなる絶縁膜おを形成し、その後シリコン基板
全面にチ結晶またはアモルファスシリコン［３４を被着
する。この後電子ビームを先と同じ条件で照射すること
により単結晶シリコン層１７からエピタキシャル成長が
起こり、シリコン膜Ｕはシリコン基板１と同じ面方位の
単結晶となる。
非晶質よりなる絶縁膜おを形成し、その後シリコン基板
全面にチ結晶またはアモルファスシリコン［３４を被着
する。この後電子ビームを先と同じ条件で照射すること
により単結晶シリコン層１７からエピタキシャル成長が
起こり、シリコン膜Ｕはシリコン基板１と同じ面方位の
単結晶となる。
上紀工揚においてシリコン膜Ｕは砒化ガリクム（ＧａＡ
ｓ）のような化合物半導体でおってもかまわない。すな
わち、たとえば気相成長により多結Ｉ＆またはアモルフ
ァスの砒化ガリウム膜あを被着し、電子ビーム照射にて
シリコン層からヘテロエピタキシャル成長により、単結
晶砒化ガリウム農具が形成される。
ｓ）のような化合物半導体でおってもかまわない。すな
わち、たとえば気相成長により多結Ｉ＆またはアモルフ
ァスの砒化ガリウム膜あを被着し、電子ビーム照射にて
シリコン層からヘテロエピタキシャル成長により、単結
晶砒化ガリウム農具が形成される。
次に（ｆ）で示すように（ｅ）の工程で第１の平面部分
上に形成された第３の平＃ｉ部分書＝公知の方法ζ二て
半導体素子たとえばＭＯＳ ）ランジスタを形成する。
上に形成された第３の平＃ｉ部分書＝公知の方法ζ二て
半導体素子たとえばＭＯＳ ）ランジスタを形成する。
不実施例においては単結晶シリコン層中に作られたＭＯ
Ｓ）ランジスタを示す。ここでゲート酸化膜間、３６、
ゲート電極３７．３Ｂ、ソース、ドレイン領域３９−４
２、素子間分離酸化腹心−砺、配線４６−４８、下層と
のコンタクト豹である。１１ＭＯ８）ランジスタはｐｍ
、ｎｍいずれでもできるが本実施例ではｎ鳳ＭＯＳトラ
ンジスタとした。
Ｓ）ランジスタを示す。ここでゲート酸化膜間、３６、
ゲート電極３７．３Ｂ、ソース、ドレイン領域３９−４
２、素子間分離酸化腹心−砺、配線４６−４８、下層と
のコンタクト豹である。１１ＭＯ８）ランジスタはｐｍ
、ｎｍいずれでもできるが本実施例ではｎ鳳ＭＯＳトラ
ンジスタとした。
上記第３の素子群はＧａＡｓ中ζ＝おいても同様（＝形
成される。こＯ場合にはシリコン層中の場合もニルべて
キャリアの易動度が数段速く尚速の素子が形成さ几る。
成される。こＯ場合にはシリコン層中の場合もニルべて
キャリアの易動度が数段速く尚速の素子が形成さ几る。
またエピタキシャル層を燐ガリウム（ＧａＰ）で作れば
、第３の素子群としてＧａＰｏ％元ダイオードを形成し
、表示機能を持たせることもできる。
、第３の素子群としてＧａＰｏ％元ダイオードを形成し
、表示機能を持たせることもできる。
このような素子形成、エピタキシャルを順次くりかえす
ことによって多層にわたって半導体素子を形成し、これ
らを相互に組合せて配線することによって多機能高密度
集積回路装置を形成できる。
ことによって多層にわたって半導体素子を形成し、これ
らを相互に組合せて配線することによって多機能高密度
集積回路装置を形成できる。
第２図はこのようにして形成された第２ｎ＋１層の集積
回路装置の断面図である。
回路装置の断面図である。
なお上記実施例では王１ニシリコン層中のＭＯＳ）ラン
ジスタについて説明したが、シリコン層にはこれ以外に
Ｃ−ＭＯＳ ）ランジスタ、バイポーラトランジスタ
、ダイオード、 ＭＥＳＦＥＴなどあらゆる素子を形成
できることはいうまでもなく、またエピタキシャル層と
してもシリコンにＧａ 、 Ａｓ 。
ジスタについて説明したが、シリコン層にはこれ以外に
Ｃ−ＭＯＳ ）ランジスタ、バイポーラトランジスタ
、ダイオード、 ＭＥＳＦＥＴなどあらゆる素子を形成
できることはいうまでもなく、またエピタキシャル層と
してもシリコンにＧａ 、 Ａｓ 。
ＧａＰ ＋あるいはＩｎＰ ｅ ＩｎＳｂ ＊ Ｇｏ
＊等の半導体膜をヘテロエピタキシャル成長させ、この
中に種々の半導体素子を形成することももちろん可能で
、これによって本＠明の効果を充分に発揮させることが
できる。さらに最初の半導体基板において４シリコン基
板だけでなく他の半導体基板であっても本発明の効果が
発揮できるのはいうまでもない。
＊等の半導体膜をヘテロエピタキシャル成長させ、この
中に種々の半導体素子を形成することももちろん可能で
、これによって本＠明の効果を充分に発揮させることが
できる。さらに最初の半導体基板において４シリコン基
板だけでなく他の半導体基板であっても本発明の効果が
発揮できるのはいうまでもない。
また上記実施例（二おいて用いられたエネルギービーム
は電子ビームであったが、これは他礪二し−ザービーム
、赤外線、太陽光などが考えられこれらの組合せであっ
てもかまわない。さらに各棟の膜の被着方法も蒸着、気
相成長、プラズマ中での成長９分子線成長、イオンビー
ム成長などいろいろ考えられ、これらの組合せにより、
本発明の効果はさらに増大させることができる。その他
、本発明の主旨を逸脱しない限り植々の応用例が期待で
きる。
は電子ビームであったが、これは他礪二し−ザービーム
、赤外線、太陽光などが考えられこれらの組合せであっ
てもかまわない。さらに各棟の膜の被着方法も蒸着、気
相成長、プラズマ中での成長９分子線成長、イオンビー
ム成長などいろいろ考えられ、これらの組合せにより、
本発明の効果はさらに増大させることができる。その他
、本発明の主旨を逸脱しない限り植々の応用例が期待で
きる。
第１図ｔａ＋〜（ｆ）はこの発明の一実施例の製造工程
を示す断面図、′Ｍ＆２図は実施例によって形成された
集積回路装置を示す。 １ 半導体基板 ２．３ ゲート酸化膜４．５
ゲート電極 ６−９ ノース、ドレイン１０−
１２ ％予分離絶縁膜 １３−１５ 配線１６
非晶質絶縁層 １７シリコン（弔鉢）工０佼四−易
、３６ ゲート酸化膜 ３７，３＆ ゲート４４ｋ
）（ソース、ドレイン４３−４５ 素子分離絶縁膜４
６−４８ 配＠ ４９ コンタクト５０
．５１ ゲート酸化膜 ５２−５３ ゲート酸化膜
５４−５７ ソース、ドレイン郭−ω素子分離絶縁膜
６１−６３ 配線 ６ 非晶質絶縁層６５
シリコン（半導体）エピタキシャル層６．６７ゲート
家化膜 ６Ｂ、６９ ゲート電極Ｔｏ −７３ソース
、ドレイン ７４−７６ 素子分離絶縁膜７７−７９
配線 代理人 弁理士 則 近 憲 佑（他１名）１１図 第 ！ 図
を示す断面図、′Ｍ＆２図は実施例によって形成された
集積回路装置を示す。 １ 半導体基板 ２．３ ゲート酸化膜４．５
ゲート電極 ６−９ ノース、ドレイン１０−
１２ ％予分離絶縁膜 １３−１５ 配線１６
非晶質絶縁層 １７シリコン（弔鉢）工０佼四−易
、３６ ゲート酸化膜 ３７，３＆ ゲート４４ｋ
）（ソース、ドレイン４３−４５ 素子分離絶縁膜４
６−４８ 配＠ ４９ コンタクト５０
．５１ ゲート酸化膜 ５２−５３ ゲート酸化膜
５４−５７ ソース、ドレイン郭−ω素子分離絶縁膜
６１−６３ 配線 ６ 非晶質絶縁層６５
シリコン（半導体）エピタキシャル層６．６７ゲート
家化膜 ６Ｂ、６９ ゲート電極Ｔｏ −７３ソース
、ドレイン ７４−７６ 素子分離絶縁膜７７−７９
配線 代理人 弁理士 則 近 憲 佑（他１名）１１図 第 ！ 図
Claims (1)
- 半導体基板上のｊｕｌの平面領域に形成された第１の半
導体素子群と、これとは隔った位置（二あり、しかもな
めらかに変化する断差をもって上部または下部に位置す
る！Ｊ２の平面領域に形成された第２の半導体素子群と
、これら！＃！１および′！Ｊ２の半導体素子群の上部
に埴次絶縁性層を介して設けられた第３．第４．・・・
・・・・・・第２ｎ−１，第２ｎの半導体素子群とを相
互に艦絖することによって形成された集積園Ｎ誠随。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135420A JPS5837949A (ja) | 1981-08-31 | 1981-08-31 | 集積回路装置 |
| US06/411,011 US4472729A (en) | 1981-08-31 | 1982-08-24 | Recrystallized three dimensional integrated circuit |
| EP82107961A EP0073509B1 (en) | 1981-08-31 | 1982-08-30 | Semiconductor integrated circuit device |
| DE8282107961T DE3278873D1 (en) | 1981-08-31 | 1982-08-30 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135420A JPS5837949A (ja) | 1981-08-31 | 1981-08-31 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5837949A true JPS5837949A (ja) | 1983-03-05 |
Family
ID=15151312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56135420A Pending JPS5837949A (ja) | 1981-08-31 | 1981-08-31 | 集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4472729A (ja) |
| EP (1) | EP0073509B1 (ja) |
| JP (1) | JPS5837949A (ja) |
| DE (1) | DE3278873D1 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4554570A (en) * | 1982-06-24 | 1985-11-19 | Rca Corporation | Vertically integrated IGFET device |
| JPS6042855A (ja) * | 1983-08-19 | 1985-03-07 | Hitachi Ltd | 半導体装置 |
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| US4879585A (en) * | 1984-03-31 | 1989-11-07 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US4605946A (en) * | 1984-08-16 | 1986-08-12 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Fet charge sensor and voltage probe |
| JP2505754B2 (ja) * | 1986-07-11 | 1996-06-12 | キヤノン株式会社 | 光電変換装置の製造方法 |
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| US6989108B2 (en) * | 2001-08-30 | 2006-01-24 | Micron Technology, Inc. | Etchant gas composition |
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| JP2009076879A (ja) | 2007-08-24 | 2009-04-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8232598B2 (en) * | 2007-09-20 | 2012-07-31 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for manufacturing the same |
| US8044464B2 (en) | 2007-09-21 | 2011-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7982250B2 (en) * | 2007-09-21 | 2011-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| FR2979481B1 (fr) | 2011-08-25 | 2016-07-01 | Commissariat Energie Atomique | Procede de realisation d'un circuit integre tridimensionnel |
| FR3031835B1 (fr) | 2015-01-16 | 2017-12-22 | Commissariat Energie Atomique | Procede de realisation d'un circuit electronique integre tridimensionnel |
| US11545565B2 (en) * | 2020-10-21 | 2023-01-03 | IceMos Technology Limited | Semiconductor device and method of forming low voltage power MOSFETs using graphene for metal layers and graphene nanoribbons for channel and drain enhancement regions of power vertical and lateral MOSFETs |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1589705A1 (de) * | 1967-11-15 | 1970-04-30 | Itt Ind Gmbh Deutsche | Mehrere elektrische Funktionsstufen enthaltende integrierte Schaltung |
| CA930477A (en) * | 1971-12-22 | 1973-07-17 | Microsystems International Limited | Multi-level integrated circuit and fabrication thereof |
| US4041518A (en) * | 1973-02-24 | 1977-08-09 | Hitachi, Ltd. | MIS semiconductor device and method of manufacturing the same |
| US4291737A (en) * | 1979-03-05 | 1981-09-29 | Russell, Burdsall And Ward Corporation | Prevailing torque lock nut and method of forming same |
| EP0020135A1 (en) * | 1979-05-29 | 1980-12-10 | Massachusetts Institute Of Technology | Three-dimensional integration by graphoepitaxy |
| JPS55164059A (en) * | 1979-06-08 | 1980-12-20 | Hitachi Metals Ltd | High grade tool steel for hot working |
| JPS5673697A (en) * | 1979-11-21 | 1981-06-18 | Hitachi Ltd | Manufacture of single crystal thin film |
| US4314858A (en) * | 1979-11-23 | 1982-02-09 | Rockwell International Corporation | Method of making a fully integrated monolithic optical receiver |
| US4381201A (en) * | 1980-03-11 | 1983-04-26 | Fujitsu Limited | Method for production of semiconductor devices |
| JPS55147010A (en) * | 1980-04-21 | 1980-11-15 | Sony Corp | Preamplifier for electrostatic type electro-acoustic converter |
-
1981
- 1981-08-31 JP JP56135420A patent/JPS5837949A/ja active Pending
-
1982
- 1982-08-24 US US06/411,011 patent/US4472729A/en not_active Expired - Lifetime
- 1982-08-30 EP EP82107961A patent/EP0073509B1/en not_active Expired
- 1982-08-30 DE DE8282107961T patent/DE3278873D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3278873D1 (en) | 1988-09-08 |
| EP0073509A2 (en) | 1983-03-09 |
| US4472729A (en) | 1984-09-18 |
| EP0073509A3 (en) | 1985-04-03 |
| EP0073509B1 (en) | 1988-08-03 |
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