JPH0716002B2

JPH0716002B2 - 半導体装置とその製造方法

Info

Publication number: JPH0716002B2
Application number: JP5035687A
Authority: JP
Inventors: 泰夫国井; 泰久大村; 道晴田部; 裕 ▲榊▼原
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1987-03-06
Filing date: 1987-03-06
Publication date: 1995-02-22
Anticipated expiration: 2010-02-22
Also published as: JPS63217667A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は動作高速化が図れ、しかも高密度化できる半導
体装置とその製造方法に関するものである。

（従来技術及び発明が解決しようとする問題点）従来、この種の半導体装置において動作の高速化と高密
度化の進展を妨げていたのは、半導体装置の構成要素で
ある電界効果トランジスタの短チャネル効果である。第
４図に示すような周知の電界効果トランジスタを用いて
具体的に説明する。第４図に示した従来型トランジスタ
は、例えばｐ型の半導体基板１の上表面近傍にｎ型の不
純物を拡散し、これらをソース領域５およびドレイン領
域６としていた。なお、同図において２は絶縁物層、3,
7,8はそれぞれゲート電極，ソース電極およびドレイン
電極である。短チャネル効果とは、チャネル長（Ｌ）を
短くすると、２次元的な効果よりしきい値電圧（V_th）
の絶対値が小さい方向へシフトする現象である。電界効
果トランジスタを高速動作させ、かつ、半導体装置を高
密度化するためにＬを短くすると、リソグラフィのばら
つきにより生じるＬのばらつきが、この短チャネル効果
によりV_thのばらつきを引き起こし、トランジスタ動作
特性の制御性が悪化する。この短チャネル効果を抑える
には、ソース及びドレインの接合深さ（X_j）を浅くする
ことが効果的であることが知られている。しかし、この
従来構造のトランジスタでは、X_jを、ソース及びドレイ
ンの寄生抵抗を大きくせずに0.1ないし0.2μｍ以下にす
ることが実際上困難なため、Ｌが約0.8μｍ以下で短チ
ャネル効果が顕著になるという問題があつた。この問題
をさけるために、活性領域の不純物濃度を増加させる方
向で微細化が進められてきた。しかし、この手法をとる
と、ドレイン接合耐圧の低下やホットキャリヤ発生によ
る素子特性劣化などの問題が生じ、素子の長期信頼性に
難点があった。従って、この従来構造のトランジスタを
ただ単に微細化することにより動作の高速化および半導
体装置の高密度化を図ることに限界があった。

この問題を解決するために、上記の背景に立ち、短チャ
ネル効果の抑制のためにX_jを浅くする手法として、半導
体の選択エピタキシャル成長技術を用いてソース及びド
レイン接合面を持ち上げたリセスゲート構造トランジス
タも提案されていた（第５図）。しかし、この構造で
は、エピタキシャル成長の基板として通常｛100｝面基
板を用いているため、チャネル領域と接したソース及び
ドレイン領域の端が第５図９に示すような形状になる。
これはファセットと呼ばれる小さな特定結晶面であり、
ゲート電極及びパターンの方向により｛110｝面または
｛111｝面に近い面になる。ここで、該ファセットの大
きさの制御が困難であるため、続いてイオン注入などに
より表面から不純物を導入する際に、該ファセット部分
からの不純物侵入深さが制御できず、接合深さが深くな
る場合があり、浅い接合を歩留りよく形成することが困
難だった。また、不純物導入をイオン注入などを用いず
エピタキシャル成長中のドーピングにより行った場合は
該ファセットの大きさによらず浅い接合が形成可能であ
るが、ｎチャネルとｐチャネルの電界効果トランジスタ
を同一基板上に形成するプロセスが繁雑になるという欠
点があった。なお、｛｝の記号は結晶面を、〈〉は
結晶軸を表す。

また、選択エピタキシャル成長を用いず、異方性エッチ
ング技術を用いてゲート電極領域を掘り下げたリセス構
造トランジスタも提案されていたが、この場合、能動層
となるゲート電極下部のエッチングによる損傷がトラン
ジスタの性能を劣化させ、また、ゲート電極とソース及
びドレイン間の寄生容量が大きくなるなどの欠点があっ
た。

以上のように、従来の構造及び方法では、短チャネル効
果を抑える浅い接合を制御柱及び歩留りよく形成した半
導体装置を実現することは困難であった。

（問題点を解決するための手段）本発明はこれらの問題点を除去するために提案するもの
で、電界効果トランジスタの構造およびその製造方法に
関するものであり、その目的はソース及びドレインの接
合深さを極限まで浅くし制御性よく短チャネル効果を防
止することにある。

上記の目的を達成するため、本発明は、ソース及びドレ
イン部に選択的に形成したエピタキシャル成長層を用
い、かつ、このエピタキシャル成長領域のゲート電極側
の端にフアセットが生じないような基板面方位とゲート
電極方向の組合せを用いたリセスゲート構造を提案する
ものである。具体的には、基板面方位として｛110｝面
あるいは｛111｝面を用い、ゲート電極の側面のうちソ
ース及びドレイン領域との間に位置する二側面と該基板
の〈10〉方向とがなす角度（基板主面上での角度）が
大きい方向、例えばこの角が90度であるように側面が
｛10｝面のゲート電極を形成すれば、エピタキシャル
成長のメカニズムによりエピタキシャル成長領域のゲー
ト電極側にはファセットが生じない。上記の条件から外
れるとエピタキシャル成長領域のゲート電極側のファセ
ットが生じる領域が出てくるが、基板面方位を｛110｝
面あるいは｛111｝面と10度以内で一致させ、ゲート電
極の該二側面と該基板の〈10〉方向とがなす角度を
（基板主面上での角度）10度以上にすれば、ファセット
が生じる領域は充分小さく導電チャネルが発生する領域
と隣接しないので、本発明の目的は達成される。

すなわち、本発明は、ソース及びドレイン部に選択的に
形成したエピタキシャル成長層を用い、かつ、このエピ
タキシャル成長領域のゲート電極側の端にファセットが
生じないような基板面方位とゲート電極方向の組合せを
用いたリセスゲート構造を特徴とする絶縁ゲート形電界
効果トランジスタを構成要素に含む半導体装置およびそ
の製造方法を発明の要旨とするものである。

従来の技術とは、エピタキシャル成長で形成するソース
及びドレイン領域のうち、少なくとも導電チャネルが発
生する領域に隣接した領域の上表面にファセットが生じ
ないような基板面方位とゲート電極方向の組合せを用い
て、導電チャネルが発生する領域と隣接したソース及び
ドレイン領域のpn接合面の底面の主たる部分が基板主面
に対し水平であるように形成することにより、極限まで
浅い接合が制御性よく形成できる点が異なるものであ
る。例えば、第４図の従来構造トランジスタに比べ、ソ
ース及びドレイン領域が持ち上がっているため、接合深
さがより浅い接合がソース及びドレインの寄生抵抗を大
きくせずに形成可能である点が異なる。また、第５図の
従来構造トランジスタに比べ、ゲート電極側にファセッ
トが形成されないため、イオン注入などにより表面から
不純物を導入する際に、ゲート電極に隣接した領域の不
純物侵入深さが精度良く制御でき、浅い接合を歩留りよ
く形成できる点が異なる。また、不純物導入がイオン注
入などを用いて出来るため、ｎチャネルとｐチャネルの
電界効果トランジスタを同一基板上に形成するプロセス
が簡単である点が異なるものである。

次に、本発明の原理を第１図を用いて、半導体結晶とし
てシリコンを用いた場合を例にとって説明する。

第１図は、ファセットの発生の有無が基板主面とゲート
電極方向の組合せにより決定することを示すものであ
り、ゲート電極に隣接した第２の絶縁物と基板が接する
部分を原子レベルまで拡大して、選択的なエピタキシャ
ル成長の初期過程を示したものである。ここで、10は基
板シリコン原子、11はエピタキシャル成長を行う場合の
第１層エピタキシャル成長シリコン原子、12は第２層エ
ピタキシャル成長シリコン原子、４はゲート電極とソー
ス及びドレイン領域の間に位置する第２の絶縁物層であ
る。

第１図（Ａ）と（Ｂ）は第５図の従来構造例に対応する
ものである。

第１図（Ａ）は、｛100｝面を主面とする基板上にソー
ス及びドレインとなる領域と第２の絶縁物層の境界面、
つまり第２の絶縁物の側面が｛010｝面となる方向にゲ
ート電極を形成した場合について示したものである。す
なわち、ゲート電極の側面が｛010｝面と一致する方向
にゲート電極を形成した場合について示したものであ
る。

エピタキシャル成長が起こる際には、下地結晶原子とエ
ピタキシャル成長する原子が少なくとも２本のボンドで
結ばれることが必要条件である。第１図（Ａ）に示す第
１層目11のエピタキシャル成長において、該境界面に隣
接するシリコン原子はエピタキシャル成長条件を満足で
きない。このため、11の結晶原子は境界から離れ、小さ
な｛110｝面のファセットが生じる。このファセット
は、第２層目以降のエピタキシャル成長においてさらに
大きくなり、ある程度ファセットが成長した後、ファセ
ット面上でエピタキシャル成長条件を満足するような２
個原子の核が発生し、このファセットもエピタキシャル
成長してゆくが、ファセットの形状をほぼ保存したまま
上方に平行移動するため、最後には第５図の９に示すよ
うなファセットが残る。このファセット９の大きさは、
ファセットの成長速度と｛100｝面の成長速度の両者に
よって定まるため、ファセットの大きさを制御すること
は困難である。

第１図（Ｂ）は、｛100｝面を主面とする半導体結晶基
板上に第２の絶縁物層の側面が｛110｝面となる方向に
ゲート電極を形成した場合について示したものである。
この場合、第１図（Ａ）と同様の過程により｛111｝面
ファセットが形成される。

次に、第１図（Ｃ）と（Ｄ）は本発明の構造例に対応す
るものであり、基板主面が｛110｝面で、かつ、ゲート
電極の方向がファセットの形成されない方向、つまりゲ
ート電極側面が基板結晶軸〈10〉方向となす角が10度
以上である場合について示したものである。

第１図（Ｃ）は、｛110｝面を主面とする半導体結晶基
板上にソース及びドレイン領域と第２の絶縁物層の境界
面が｛12｝面となる方向にゲート電極を形成した場合
について示したものである。この場合はファセット面が
｛12｝面となり、境界面と一致するため実際上ファセ
ットが形成されないことになる。この場合はエピタキシ
ャル成長の最後までファセットが形成されず、第５図９
の部分は後で第２図（Ａ）に示すように基板主面と平行
になる。

第１図（Ｄ）は、｛110｝面を主面とする半導体結晶基
板上にソース及びドレイン領域とゲート電極との境界面
が｛10｝面となるようにゲート電極を形成した場合に
ついて示したものである。この場合はファセット面が
｛10｝面となり、第１図（Ｃ）と同じく境界面と一致
するため実際上エピタキシャル成長の最後までファセッ
トが形成されないことになる。

以上のように、基板主面の結晶面と境界面との組合せに
よってファセットが形成されるか否かが定まる。ファセ
ットが形成されない基板主面：境界面の組合せは、第１
図（Ｃ）および（Ｄ）に示した｛110｝：｛12｝およ
び｛110｝：｛10｝の他にも｛110｝：｛11｝，｛11
1｝：｛10｝などがある。この組合せは、エピタキシ
ャル成長の過程を考えると、基板主面と平行に〈10〉
方向に進む結晶成長の列が境界面にぶつかる方向であれ
ばファセットが形成されないことがわかる。すなわち、
基板面が｛111｝面あるいは｛110｝面であり、かつ、境
界面が〈10〉方向と平行関係から外れているという条
件である。上記の条件から外れるとエピタキシャル成長
領域のゲート電極側にファセットが生じる領域が出てく
るが、基板面方位を｛110｝面あるいは｛111｝面と10度
以内で一致させ、ゲート電極の該二側面と該基板の〈
10〉方向とがなす角度を10度以上にすれば、ファセット
が生じる領域は充分小さく導電チャネルが発生する領域
と隣接しないので、本発明の目的は達成される。ここ
で、｛111｝面とは、｛11｝面，｛１１｝面，｛1
1｝面，｛１｝面，｛１｝面，｛１｝面お
よび｛｝面の｛111｝面と等価な面も代表してい
る。また、｛110｝面及び〈10〉方向とは、同様に等
価な面及び方向も代表している。

以上では、シリコン結晶を例にとって説明したが、ガリ
ウムヒ素，インジウムリンなどの半導体結晶についても
同様のエピタキシャル成長条件が成立するため、本発明
の原理はガリウムヒ素，インジウムリンなどシリコン以
外の半導体結晶についていても同様に成り立つ。

次に本発明の実施例について説明する。なお、実施例は
一つの例示であって、本発明の精神を逸脱しない範囲
で、種々の変更あるいは改良を行いうることは言うまで
もない。

（実施例）まず、第２図（Ａ）および（Ｂ）を用い、本発明の半導
体装置の構造例を説明する。（Ａ）は断面図、（Ｂ）は
平面図を示す。

第２図（Ａ）において、基板１は例えば｛110｝面を主
面とする半導体結晶である。該主面は、｛110｝面と10
度以内の角度で一致していれば、本発明を実施する上で
さしつかえない。該半導体結晶基板は、第１の導電形例
えばｐ形にドーピングしてある。第１の絶縁物層２は該
半導体結晶基板上に周知の方法により形成したものであ
る。ゲート電極３は、該第１の絶縁物層上に、ゲート電
極の側面のうちソース領域５及びドレイン領域６とゲー
ト電極３の間に位置する二面が第２図（Ａ）および
（Ｂ）に示すように例えば基板結晶の｛10｝面と平行
になるように形成したものである。すなわち、該二面と
〈10〉方向とのなす角は基板主面上で90度になる。こ
こで、この角が10度以上であれば本発明を実施する上で
さしつかえない。第２の絶縁物層４は、該ゲート電極の
周囲に、例えば減圧CVD技術と異方性エッチング技術を
用いて形成したものである。ここで、該第２の絶縁物層
は、少なくとも該ソース及びドレイン領域と該ゲート電
極の間に位置する二側面に隣接して位置すればよい。エ
ピタキシャル成長領域13は、少なくとも該半導体結晶基
板露出面からのエピタキシャル成長を用いて、該ソース
及びドレイン領域と該ゲート電極の間に位置する二面と
の間に第２の絶縁物層４を介して位置する半導体結晶領
域である。ここで、本発明では、本発明の原理で述べた
ように、少なくとも導電チャネルが発生する領域と隣接
した領域の上表面にファセットが存在せず、該上表面が
該半導体結晶基板の主面と平行であることを特長とす
る。ここで、該上表面と基板主面との平行関係からの外
れが10度以内ならば本発明を実施する上でさしつかえな
い。また、導電チャネルが発生する領域と隣接しない領
域においては、該上表面にファセットが形成されても実
際上短チャネル効果の増大にはつながらず、本発明を実
施する上でさしつかえない。ソース領域５及びドレイン
領域６は、該エピタキシャル成長領域13及び該半導体結
晶基板１の一部からなり、第２の導電形例えばｎ形とな
るようにイオン注入またはイオン注入した多結晶シリコ
ンからの拡散などにより表面から不純物を導入した領域
である。ここで、本発明では導電チャネルが発生する領
域に接したソース領域５及びドレイン領域６の上表面
が、ファセットのない、基板主面に対し平行な面である
ため、該ソース及びドレイン領域の底面の主たる部分が
該半導体結晶基板の主面と平行になり、均一な接合深さ
が制御性よく実現できる。ここで、該底面と基板主面と
の平行関係からの外れが10度以内ならば本発明を実施す
る上でさしつかえない。これにより、浅い接合が歩留り
よく形成される。ソース電極７およびドレイン電極８
は、周知の方法により形成したものである。この際、電
極金属の一部として例えばシリサイドを用いてもよく、
また、メタルを選択成長させてもよい。

本発明の半導体装置の他の構造例は、導電チャネルが発
生する領域に接したソース及びドレイン領域の上表面に
ファセットが形成されない基板主面：境界面の組合せを
用いたもので、｛110｝：｛１１｝，｛110｝，｛1
2｝および｛111｝：｛10｝などの組合せを用いた例で
ある。その他の構造は、上記の実施例と同様である。

次に、本発明の半導体装置の製造方法の一例を説明す
る。

第３図（Ａ）〜（Ｆ）は、本発明の半導体装置の製造方
法の工程例を示す断面図である。

第３図（Ａ）において、基板１は例えば｛110｝面を主
面とする半導体結晶である。該主面は、｛110｝面と10
度以内の角度で一致していれば、本発明を実施する上で
さしつかえない。該半導体結晶基板は、第１の導電形例
えばｐ形にドーピングしてある。まず、該半導体結晶基
板上に周知の方法により第１の絶縁物層２を形成する。
次に、該第１の絶縁物層上に、ゲート電極３を、ゲート
電極の側面のうちソース領域５及びドレイン領域６とゲ
ート電極３の間に位置する二面が第２図（Ａ）および
（Ｂ）に示すように例えば基板結晶の｛10｝面と平行
になるように形成する。すなわち、該二面と〈10〉方
向とのなす角は基板主面上で90度になる。ここで、この
角が10度以上であれば本発明を実施する上でさしつかえ
ない（第３図Ａ）。次に、該ゲート電極の周囲に、例え
ば減圧CVD技術と異方性エッチング技術を用いて第２の
絶縁物層４を形成する（第３図Ｂ）。ここで、該第２の
絶縁物層４は、少なくとも該ソース及びドレイン領域と
該ゲート電極の間に位置する二側面に隣接して位置すれ
ばよい。

次に、該ゲート電極に隣接するソース及びドレインを形
成する該半導体結晶基板主面の領域の絶縁膜を選択的に
除去した後、この領域の基板主面に清浄表面に形成する
（第３図Ｃ）。清浄表面を形成する方法としては、例え
ばシリコンの場合では、10^-10気圧以下の高真空中で800
℃以上の加熱処理をするか、高純度の水素（H₂）にジシ
ラン（Si₂H₆）を分圧で10^-6から10^-5気圧混入した雰囲
気中で850℃以上の温度で30ないし60分の処理をすれば
よい。

次に、少なくとも該半導体結晶基板露出面からのエピタ
キシャル成長を用いて、該ソース及びドレイン領域と該
ゲート電極の間に位置する二面との間に第２の絶縁物層
４を介して位置するエピタキシャル成長領域13を形成す
る（第３図Ｄ）。エピタキシャル成長は、例えばシリコ
ンの場合、シラン（SiH₄），ジクロルシラン（SiH₂C
l₂），ジシラン（Si₂H₆）および塩化水素（HCl）などの
ガスを用い選択気相成長すればよい。また、非晶質膜を
堆積した後必要な部分まで固相エピタキシャル成長さ
せ、半導体結晶と非晶質のエッチング速度差の大きいエ
ッチング液、例えば弗酸・硝酸・酢酸混液を用いて非晶
質部分をエッチングしてもよい。ここで、本発明では、
上記の基板主面とゲート電極方向の組み合わせを用いて
いるため、本発明の原理で述べたように、少なくとも導
電チャネルが発生する領域と隣接した領域の上表面にフ
ァセットが形成されず、該上表面が該半導体結晶基板の
主面と平行に形成される。ここで、該上表面と基板主面
との平行関係からの外れが10度以内ならば本発明を実施
する上でさしつかえない。また、導電チャネルが発生す
る領域と隣接しない領域においては、該上表面にファセ
ットが形成されても実際上短チャネル効果の増大にはつ
ながらず、本発明を実施する上でさしつかえない。

次に、該半導体単結晶領域及び該半導体結晶基板の一部
を第２の導電形例えばｎ形のソース及びドレイン領域と
すべく、イオン注入またはイオン注入した多結晶シリコ
ンからの拡散などにより表面から不純物を導入する（第
３図Ｅ）。これにより、チャネル長Ｌと接合深さX_jが決
定される。ここで、本発明では導電チャネルが発生する
領域に接したソース領域５及びドレイン領域６の上表面
が、ファセットのない、基板主面に対し平行な面である
ため、該ソース及びドレイン領域の底面の主たる部分が
該半導体結晶基板の主面と平行になり、均一な接合深さ
X_jが制御性よく実現できる。ここで、該底面と基板主面
との平行関係からの外れが10度以内ならば本発明を実施
する上でさしつかえない。これにより、浅い接合を歩留
りよく形成することができる。

最後に、周知の方法によりソース電極7,ドレイン電極８
を形成する（第３図Ｆ）。この際、電極金属の一部とし
て例えばシリサイドを用いてもよく、また、メタルを選
択成長させてもよい。これにより、本発明の半導体装置
の構造例が完成する。

本発明の半導体装置の製造方法の他の実施例は、導電チ
ャネルが発生する領域に接したソース及びドレイン領域
の上表面にファセットが形成されない基板主面：境界面
の組合せを用いたもので、｛110｝：｛１１｝，｛11
0｝，｛12｝および｛111｝：｛10｝などの組合せを
用いた例である。その他の製造方法は、上記の実施例と
同様である。

（発明の効果）以上説明したように、本発明を用いれば、ソース及びド
レイン領域に選択的に形成したエピタキシャル成長層を
用い、かつ、このエピタキシャル成長領域の導電チャネ
ルが発生する側の端にファセットが生じないような基板
主面方位とゲート電極方向の組合せを用いたリセスゲー
ト構造を特徴とする半導体装置およびその製造方法を用
いることにより極限まで浅い接合を実現でき、短チャネ
ル効果を抑えることができる。これにより、本発明の構
造を用いればトランジスタ動作の制御性を悪化させずに
トランジスタを微細化して高速動作および高密度化を図
ることができる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｄ）は本発明の原理を示す原子模型
図、第２図（Ａ），（Ｂ）は本発明の実施例を示す断面
図および平面図、第３図（Ａ）〜（Ｆ）は本発明の製造
方法の工程例を示す断面図、第４図は従来構造の電界効
果トランジスタの一例を示す断面図、第５図は従来構造
の電界効果トランジスタの他の一例を示す断面図を示
す。１……半導体基板２……第１の絶縁物層３……ゲート電極４……第２の絶縁物層５……ソース領域６……ドレイン領域７……ソース電極８……ドレイン電極９……ファセット 10……基板シリコン原子 11……第１層エピタキシャル成長シリコン原子 12……第２層エピタキシャル成長シリコン原子 13……エピタキシャル成長領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲榊▼原裕神奈川県厚木市森の里若宮３番１号日本電信電話株式会社厚木電気通信研究所内 (56)参考文献特開昭59−168675（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】第１の導電形の半導体結晶基板と、該半導
体結晶基板の主面上に形成された第１の絶縁物層と、該
第１の絶縁物層上に配置されたゲート電極と、前記半導
体結晶基板の主面に接し、かつ、その上表面が前記半導
体結晶基板の主面より上部に位置するエピタキシャル成
長層と、前記ゲート電極と前記エピタキシャル成長層と
の間に位置する第２の絶縁物層と、前記エピタキシャル
成長層とその下部の前記半導体結晶基板に形成された第
２の導電形のソース及びドレイン領域と、該ソース及び
ドレイン領域にはさまれた前記ゲート電極下方の前記半
導体結晶基板主面近傍に形成される導電チャネル領域と
から構成されるリセス構造絶縁ゲート形電界効果トラン
ジスタを含む半導体装置において、半導体結晶基板の主
面は｛110｝面或いは｛111｝面とほぼ一致した結晶面で
あり、ゲート電極はソース及びドレイン領域との間に位
置する二側面と前記半導体結晶基板の〈10〉方向とが
平行にならないように配置され、エピタキシャル成長層
の前記ゲート電極側面に対向する上側面にはファセット
を有せず、導電チャネル領域に隣接する前記ソース及び
ドレイン領域の底部は前記半導体結晶基板の主面とほぼ
平行な面からなるリセス構造絶縁ゲート形電界効果トラ
ンジスタを含む半導体装置。
【請求項２】主面が｛110｝面或いは｛111｝面とほぼ一
致した第１の導電形の半導体結晶基板上に第１の絶縁物
層を形成する工程と、前記第１の絶縁物層上にソース及
びドレイン領域を形成する側の二側面と前記半導体結晶
基板の〈10〉方向とが平行にならないようにゲート電
極を形成する工程と、前記ゲート電極の少なくとも前記
ソース及びドレイン領域を形成する側の二側面に接する
第２の絶縁物層を形成する工程と、該ゲート電極の前記
ソース及びドレイン領域を形成する側の二側面に接する
第２の絶縁物層を残して前記第１の絶縁物層に窓を明
け、前記半導体結晶基板の主面を露出せしめる工程と、
半導体結晶をエピタキシャル成長し、前記半導体結晶基
板の主面の露出領域の上部に前記ゲート電極側面に対向
する上側面にはファセットを有しないエピタキシャル成
長層を形成する工程と、イオン注入工程を含んで前記エ
ピタキシャル成長層及びその下部の前記半導体結晶基板
に不純物を導入し、第２の導電形のソース及びドレイン
領域を形成する工程を含む半導体装置の製造方法。