KR0136530B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법

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KR0136530B1 KR1019940016637A KR19940016637A KR0136530B1 KR 0136530 B1 KR0136530 B1 KR 0136530B1 KR 1019940016637 A KR1019940016637 A KR 1019940016637A KR 19940016637 A KR19940016637 A KR 19940016637A KR 0136530 B1 KR0136530 B1 KR 0136530B1
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Abstract

본 발명은 반도체장치 및 이의 제조방법에 관한 것으로, SRAM셀의 고집적화 및 셀안정화에 적당하도록 한 것이다.
본 발명은 고농도로 도핑된 실리콘상에 절연층과 에피택셜실리콘층이 차례로 형성되어 이루어지며 액티브영역과 필드영역으로 구성된 기판과; 상기 기판상에 2개씩 한쌍을 이루며 일방향으로 배열된 워드라인; 상기 워드라인과 수직한 방향으로 상기 한쌍의 워드라인상에 걸쳐서 절연막을 매개하여 2개씩 한쌍을 이루며 형성된 드라이브트랜지스터의 게이트; 상기 드라이브트랜지스터의 게이트 양측 및 상기 워드라인양측의 기판표면부위에 형성된 고농도 불순물접합영역; 상기 한쌍의 드라이브 트랜지스터 사이의 고농도 불순물 접합영역에 형성되며 상기 기판의 고농도로 도핑된 실리콘과 연결된 매몰콘택영역; 상기 매몰콘택내에 매몰되어 상기 기판의 고농도로 도핑된 실리콘과 접속을 이루는 기판 콘택부; 상기 한상의 드라이브 트랜지스터 게이트의 각각의 바깥쪽 고농도 불순물접합영역에 형성된 제1콘택; 상기 워드라인 상부영역의 드라이브 트랜지스터 게이트상의 소정영역에 형성된 제2콘택; 상기 제1콘택 및 제2콘택을 통해 고농도 불순물 접합영역과 드라이브 트랜지스터의 게이트에 각각 연결되는 로드저항; 상기 한쌍의 워드라인의 바깥쪽 고농도 불순물 접합영역에 형성된 제3콘택; 및 상기 로드저항 상부에 절연막을 개재하여 형성되며 상기 제3콘택을 통해 고농도 불순물 접합영역과 접속되는 금속배선을 포함하여 구성되는 SRAM셀구조를 제공하므로서 SRAM셀의 고집적화 및 셀의 안정화를 도모할 수 있으며 제조시의 수율을 향상시킨다.

Description

반도체장치 및 그 제조방법
제1도는 종래의 SRAM셀 레이아웃 및 등가회로도.
제2도는 본 발명에 의한 SRAM셀 레이아웃 및 등가회로도.
제3도는 본 발명에 의한 SRAM셀 단면구조도.
제4도는 본 발명에 의한 SRAM셀을 구성하는 각 부분의 패턴을 도시한 평면도.
제5도는 본 발명에 의한 SRAM셀 어레이 레이아웃.
* 도면의 주요부분에 대한 부호의 설명
TA1, TA2: 엑세스 트랜지스터 TD1, TD2: 드라이브 트랜지스터
1 : 게이트절연막 2 : 매몰콘택영역
3A : 워드라인 3B : 기판콘택부
4, 5 : 고농도 불순물 접합영역 6 : 드라이브 트랜지스터 게이트
8A : 제1콘택 8B : 제2콘택
9 : 로드저항 12 : 제3콘택
13 : 금속배선 20 : 제1절연막
21 : 제2절연막 22 : 제3절연막
23 : 평탄화층
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 고집적화 및 셀안정화에 적당하도록 한 SRAM(Static Random Access Memory)셀구조 및 이의 제조에 관한 것이다.
종래의 SRAM셀구조를 제1도에 도시하였다. 제1도 (a)는 SRAM셀 레이아웃을 나타낸 것이고, 제1도 (b)는 등가회로를 나타낸 것이다.
제1도에 도시된 바와 같이 종래의 SRAM셀는 필드영역(A)와 액티브영역(B)으로 구분된 기판상에 제1폴리실리콘층을 이용한 트랜지스터의 게이트(C, C')를 형성하는바, 이때 드라이브 트랜지스터(Drive transistor;TD1, TD2)의 게이트는 플로팅(floating)되어 있으며, 제1콘택(D)에 의해 액티브영역(B)과 연결되어 있다. 이어 CVD산화막을 기판전면에 형성한 다음 제2콘택(E)을 형성한 후, 제2폴리실리콘(F)을 증착하고 소정패턴으로 패터닝한다. 다음에 다시 CVD산화막을 전면에 증착하고 이를 선택적으로 식각하여 제3콘택(G)을 형성한 후, 제3폴리실리콘(H)을 증착하고 패터닝하여 드라이브 트랜지스터(TD1, TD2)의 플로팅게이트(C, C')에 연결하며 로드저항(load resistor)으로 이용한다. 다음에 다시 CVD산화막을 전면에 증착하고 이를 선택적으로 식각하여 억세스 트랜지스터(TA1, TA2)의 드레인 제4콘택(I)을 형성한 후, 금속공정을 행함으로써 SRAM셀을 제조하였다.
이와 같이 형성되는 SRAM셀은 제1도 (b)에 도시된 바와 같이 2개의 금속선이 데이타선(B/L1, B/L2)을 형성하고, 제1폴리실리콘(C)으로 이루어지는 워드라인(W/L)이 각각 억세스 트랜지스터(TA1, TA2)를 형성하며 억세스트랜지스터(TA1)의 소오스(S)와 억세스 트랜지스터(TA2)의 소오스(S)에 제1콘택(D)을 통해 각각 드라이브트랜지스터(TD1, TD2)의 게이트에 연결된다. 또한, 억세스트랜지스터(TA2)의 소오스(S)는 드라이브트랜지스터(TD1)의 드레인(d)과 연결되며 억세스트랜지스터(TA1)의 소오스(s)는 드라이브트랜지스터(TD2)의 드레인(d)와 N+접합(junction)을 통해 연결된다. 그리고 제2폴리실리콘(F)은 제2콘택(E)을 통해 접지(Ground)로 연결되며, 제3폴리실리콘(H)은 제3콘택(G)를 통해 로드저항이 되어 Vcc가 공급되어짐으로써 SRAM셀 구조가 이루어지게 된다.
상술한 종래의 SRAM셀구조는 설계의 비대칭성으로 인해 셀이 불안정하며, 로드저항의 조정에 한계가 있으므로 셀전류(cell stanby current) 조절에 어려움이 따를뿐만 아니라, 셀의 크기가 커서 고집적화가 어려운 문제점이 있다.
본 발명은 상술한 문제즐 해결하기 위한 것으로, 고집적화 및 셀 안정화에 적당하도록 한 SRAM셀 구조 및 이의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 고동도로 도핑된 실리콘상에 절연층과 에피택셜실리콘층이 차례로 형성되어 이루어지며 액티브영역과 필드영역으로 구성된 기판과; 상기 기판상에 2개씩 한쌍을 이루며 일방향으로 배열된 워드라인; 상기 워드라인과 수직한 방향으로 상기 한쌍의 워드라인상에 걸쳐서 절연막을 매개하여 2개씩 한쌍을 이루며 형성된 드라이브트랜지스터의 게이트; 상기 드라이브트랜지스터의 게이트 양측 및 상기 워드라인양측의 기판표면부위에 형성된 고농도 불순물접합영역; 상기 한쌍의 드라이브 트랜지스터 사이의 고농도 불순물 접합영역에 형성되며 상기 기판의 고농도로 도핑된 실리콘과 연결된 매몰콘택영역; 상기 매몰콘택내에 매몰되어 상기 기판의 고농도로 도핑된 실리콘과 접속을 이루는 기판 콘택부; 상기 한쌍의 드라이브 트랜지스터 게이트의 각각의 바깥쪽 고농도 불순물접합영역에 형성된 제1콘택; 상기 워드라인 상부영역의 드라이브 트랜지스터 게이트상의 소정영역에 형성된 제2콘택; 상기 제1콘택 및 제2콘택을 통해 고농도 불순물 접합영역과 드라이브 트랜지스터의 게이트에 각각 연결되는 로드저항; 상기 한쌍의 워드라인의 바깥쪽 고농도 불순물 접합영역에 형성된 제3콘택; 및 상기 로드저항 상부에 절연막을 개재하여 형성되며 상기 제3콘택을 통해 고농도 불순물 접합영역과 접속되는 금속배선을 포함하여 구성된다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조방법은 고농도 불순물이 도핑된 실리콘기판상의 소정영역에 필드산화막을 형성하여 액티브영역과 필드영역을 정의하는 공정과, 기판전면에 게이트산화막을 형성하는 공정, 기판 소정영역에 기판콘택부를 형성하는 공정, 기판 전면에 제1도전층을 형성하는 공정, 상기 제1도전층을 패터닝하여 워드라인을 형성하는 공정, 기판 전면에 제1절연막을 형성하여 상기 워드라인을 절연시키는 공정, 기판 전면에 제2도전층을 형성하는 공정, 상기 제2도전층을 패터닝하여 드라이브 트랜지스터의 게이트를 형성하는 공정, 액티브영역 소정부위에 불순물을 이온주입하여 고농도 불순물 접합영역을 형성하는 공정, 기판 전면에 제2절연막을 형성하는 공정, 상기 제2절연막을 선택적으로 식각하여 상기 고농도 불순물 접합영역 소정부분 및 상기 드라이브 트랜지스터의 게이트상부에 각각 제1콘택 및 제2콘택을 형성하는 공정, 기판 전면에 제3도전층을 형성하는 공정, 상기 제3도전층을 패터닝하여 상기 제1콘택 및 제2콘택을 통해 고농도 불순물 접합영역 및 드라이브 트랜지스터의 게이트와 각각 연결되는 로드저항을 형성하는 공정, 상기 로드저항의 소정영역에 선택적으로 불순물을 도핑하는 공정, 기판 전면에 제3절연막을 형성하는 공정, 제3절연막 및 제2절연막을 선택적으로 식각하여 소정의 고농도 불순물접합영역에 제3콘택을 형성하는 공정, 기판 전면에 금속을 증착하는 공정, 상기 금속을 패터닝하여 비트라인을 형성하는 공정을 포함하여 구성된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도 (a)에 본 발명에 의한 의 레이아웃을 도시한 바, 서로 인접한 워드라인(3A)이 2개씩 한쌍을 이루며 일방향으로 배열되어 있고, 워드라인(3A)과 수직한 방향으로 상기 한쌍의 워드라인상에 걸쳐서 드라이브 트랜지스터(TD1, TD2)의 게이트(6)가 2개씩 한쌍을 이루며 형성되어 있다. 상기 드라이브 트랜지스터의 게이트(6) 양측 및 상기 워드라인(3A) 양측의 액티브영역 기판부위에는 드라이브 트랜지스터와 억세스 트랜지스터(TA1, TA2) 각각의 소오스 및 드레인이 되는 고농도 불순물접합영역이 형성되며, 상기 한쌍의 인접한 드라이브 트랜지스터 사이의 고농도 불순물 접합영역에는 기판 콘택부(3B)가 형성되어 기판과 접속되어 접지가 되도록 되어 있다. 이때, 기판은 고농도로 도핑된 실리콘상에 절연층과 에피택셜실리콘층이 차례로 형성되어 이루어지며, 상기 기판콘택부(3B)는 상기 고농도로 도핑된 실리콘층과 연결된다.
상기 서로 인접한 한쌍의 드라이브 트랜지스터 게이트(6)의 각각의 바깥쪽 고농도 불순물접합영역, 즉, 드라이브 트랜지스터의 드레인영역에는 제1콘택(8A)이 형성되고, 상기 워드라인(3A)상부 영역의 드라이브 트랜지스터 게이트상에는 제2콘택(8B)이 형성되며, 로드저항(9)가 상기 제1콘택 및 제2콘택을 통해 고농도 불순물 접합영역과 드라이브 트랜지스터의 게이트에 각각 연결되어 있다. 로드저항(9)의 제1콘택(8A)과 제2콘택(8B) 사이의 영역은 불순물이 도핑되어 저저항 배선으로 사용하도록 되어 있다.
그리고 억세스 트랜지스터(TA1, TA2)의 드레인영역인 고농도 불순물 접합영역에는 제3콘택(12)이 형성되며, 금속배선(13) 즉, 비트라인이 상기 제3콘택을 통해 고농도 불순물 접합영역과 접속된 구조로 되어 있다.
제3도 (a), (b), (c), (d)는 각각 제2도 (a)의 A-A', B-B' C-C', D-D'선에 따라 잘랐을때의 단면구조도이며, 제4도는 본 발명의 SRAM셀 어레이의 각각의 층들의 패턴을 나타낸 것으로, 제3도 및 제4도를 참조하여 본 발명에 의한 SRAM셀의 제조방법을 다음에 설명한다.
먼저, 고농도 불순물이 도핑된 실리콘기판(100)상에 절연층(101)과 에피택셜층(102)을 차례로 형성한 후, 제4도 (a)와 같이 필드산화막(103)을 형성하여 액티브영역(105)과 필드영역(103)을 정의한다.
이어서 기판전면에 게이트산화막(1)을 형성한 후, 제4도 (b)와 같이 액티브영역의 기판 소정부위를 식각하여 매몰콘택영역(2)을 형성한다. 다음에 기판 전면에 제1도전층으로서, 예컨대 제1폴리실리콘을 증착하고 이를 패터닝하여 제4도 (c)와 같이 워드라인이 되는 억세스 트랜지스터의 게이트(3A)와 상기 매몰콘택영역(2)내에 매립된 기판콘택부(3B)를 형성한다. 이때, 에피택셜층이 형성된 실리콘기판을 사용하지 않을 경우에는 불순물의 이온주입을 통해 기판콘택부를 형성할 수도 있다.
이어서 제1절연막920)으로서, 예컨대 CVD(chemical Vapor Deposition) 산화막을 형성하여 상기 형성된 게이트(3A)를 절연시킨 후, 제4도 (d)와 같이 제2도전층으로서, 예컨대 제3폴리실리콘층을 증착하고 패터닝하여 드라이브 트랜지스터의 게이트(6)를 형성한다.
다음에 액티브영역(105) 소정부위에 불순물을 이온주입하여 드라이브 트랜지스터와 억세스 트랜지스터 각각의 소오스와 드레인이 되는 고농도 불순물 접합영역인 N+영역(4, 5)을 형성한다. 이때 드라이브 트랜지스터의 소오스영역(4)은 상기 매몰콘택영역(2) 부위에 형성되게 된다. 이어서 제2절연막(21)으로서, 예컨대 CVD산화막을 형성하고 이를 선택적으로 식각하여 로드저항을 연결하기 위해 제4도 (e)와 같이 드라이브 트랜지스터의 드레인영역 및 드라이브 트랜지스터의 게이트(6)상에 각각 제1콘택(8A) 및 제2콘택(8B)을 형성한다.
이어서 제3도전층으로서, 예컨대 제3폴리실리콘을 증착하고 패터닝하여 제4도(f)와 같이 로드저항(9)을 형성하며, 제1콘택(8A)과 제2콘택(8B)사이의 제3폴리실리콘부분은 저저항 배선(9A)으로 사용하기 위해 선택적으로 불순물을 도핑한다.
다음에 제3절연막(22)으로서, 예컨대 산화막을 기판 전면에 형성하고 이이서 평탄화층923)을 형성한 후, 평탄화층(23)과 제3절연막(22) 및 제2절연막(21)을 선택적으로 식각하여 억세스 트랜지스터의 드레인영역(5)에 제3콘택(12)을 형성하고, 이어서 금속(13)을 PVD(Physiscal Vapor Deposition) 방식으로 증착하고 이를 패터닝하여 비트라인913)을 형성한 다음 기판전면에 보호막(도시하지 않음)을 형성함으로써 제5도에 도시된 바와 같이 본 발명에 의한 SRAM셀을 완성한다.
제2도 (b)는 본 발명에 의한 SRAM셀의 등가회로도로서, 데이타라인인 비트라인 (B/L1, B/L2)이 형성되고, 워드라인(3)에 의해 억세스 트랜지스터(TA1, TA2)가 형성되며, 제2폴리실리콘층(6)이 플로팅되어 드라이브 트랜지스터(TD1, TD2)의 게이트를 형성한다. 그리고 제1콘택(8A)을 통해 외부로부터 연결되는 로드저항(9)과 드라이브 트랜지스터(TD1)상의 제2콘택(8B)에 의해 전류패스를 제3폴리실리콘층(9)을 이용하여 형성한다.
또한, 드라이브 트랜지스터(TD1, TD2)의 소오스영역(4)에 매몰콘택(Buried contact)영역(2)을 기판내에 깊숙히 형성하여 기판전체를 접지로 이용한다. 그리고 제3폴리실리콘(9)을 전원(Vcc)에서부터 제1콘택(8A)까지는 로드저항으로 사용하고 제1콘택(8A)에서 제2콘택(8B)까지는 불순물의 도핑을 통하여 저항성분을 낮추어 저저항 배선으로 사용한다.
상술한 바와 같이 본 발명의 SRAM셀은 셀크기가 작으므로 고집적화에 유리하며, 고농도 도핑된 기판을 통해 접지시켜 저항(Rs)을 감소시킴으로써 셀을 더욱 더 안정화시킬 수 있다. 그리고 로드저항을 용이하게 조절할 수 있으며, 로드저항을 조정함으로써 저항을 크게 할 수도 있다.
또한, 셀이 대칭구조를 이루므로 셀안정화에 기여할 수 있으며, 스텝커버리지(step coverage)가 개선되므로 수율이 향상되는 효과도 얻을 수 있다.
본 발명은 SRAM셀 이외에도 기판을 통해 접지되므로 접지를 사용하는 모든 소자에 적용이 가능하다.

Claims (7)

  1. 고농도로 도핑된 실리콘상에 절연층과 에피택셜실리콘층이 차례로 형성되어 이루어지며 액티브영역과 필드영역으로 구성된 기판과; 상기 기판상에 2개씩 한쌍을 이루며 일방향으로 배열된 워드라인; 상기 워드라인과 수직한 방향으로 상기 한쌍의 워드라인상에 걸쳐서 절연막을 매개하여 2개씩 한쌍을 이루며 형성된 드라이브트랜지스터의 게이트; 상기 드라이브트랜지스터의 게이트 양측 및 상기 워드라인양측의 기판표면부위에 형성된 고농도 불순물접합영역; 상기 한쌍의 드라이브 트랜지스터 사이의 고농도 불순물 접합영역에 형성되며 상기 기판의 고농도로 도핑된 실리콘과 연결된 매몰콘택영역; 상기 매몰콘택내에 매몰되어 상기 기판의 고농도로 도핑된 실리콘과 접속을 이루는 기판 콘택부; 상기 한쌍의 드라이브 트랜지스터 게이트의 각각의 바깥쪽 고농도 불순물접합 영역에 형성된 제1콘택; 상기 워드라인 상부영역의 드라이브 트랜지스터 게이트상의 소정영역에 형성된 제2콘택; 상기 제1콘택 및 제2콘택을 통해 고농도 불순물 접합영역과 드라이브 트랜지스터의 게이트에 각각 연결되는 로드저항; 상기 한쌍의 워드라인의 바깥쪽 고농도 불순물 접합영역에 형성된 제3콘택; 및 상기 로드저항 상부에 절연막을 개재하여 형성되며 상기 제3콘택을 통해 고농도 불순물 접합영역과 접속되는 금속배선을 포함하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 로드저항의 제1콘택과 제2콘택 사이의 영역은 불순물이 도핑된 저저항 배선으로 이루어짐을 특징으로 하는 반도체장치.
  3. 고농도 불순물이 도핑된 실리콘기판상의 소정영역에 필드산화막을 형성하여 액티브영역과 필드영역을 정의하는 공정과, 기판전면에 게이트산화막을 형성하는 공정, 기판 소정영역에 기판콘택부를 형성하는 공정, 기판 전면에 제1도전층을 형성하는 공정, 상기 제1도전층을 패터닝하여 워드라인을 형성하는 공정, 기판 전면에 제1절연막을 형성하여 상기 워드라인을 절연시키는 공정, 기판 전면에 제2도전층을 형성하는 공정, 상기 제2도전층을 패터닝하여 드라이브 트랜지스터의 게이트를 형성하는 공정, 액티브영역 소정부위에 불순물을 이온주입하여 고농도 불순물 접합영역을 형성하는 공정, 기판 전면에 제2절연막을 형성하는 공정, 상기 제2절연막을 선택적으로 식각하여 상기 고농도 불순물 접합영역 소정부분 및 상기 드라이브 트랜지스터의 게이트상부에 각각 제1콘택 및 제2콘택을 형성하는 공정, 기판 전면에 제3도전층을 형성하는 공정, 상기 제3도전층을 패터닝하여 상기 제1콘택 및 제2콘택을 통해 고농도 불순물 접합영역 및 드라이브 트랜지스터의 게이트와 각각 연결되는 로드저항을 형성하는 공정, 상기 로드저항의 소정영역에 선택적으로 불순물을 도핑하는 공정, 기판 전면에 제3절연막을 형성하는 공정, 제3절연막 및 제2절연막을 선택적으로 식각하여 소정의 고농도 불순물접합영역에 제3콘택을 형성하는 공정, 기판 전면에 금속을 증착하는 공정, 상기 금속을 패터닝하여 비트라인을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제3항에 있어서, 상기 고농도 불순물이 도핑된 실리콘기판상에 절연층과 에피택셜실리콘층을 차례로 형성하는 공정이 더 포함되는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제3항에 있어서, 상기 로드저항 소정영역에 선택적으로 불순물을 도핑하는 공정은 상기 제1콘택과 제2콘택 사이의 로드저항 영역에 선택적으로 불순물을 도핑하는 공정임을 특징으로 하는 반도체장치의 제조방법.
  6. 제3항에 있어서, 상기 기판콘택부는 기판 소정영역에 불순물을 선택적으로 이온주입하여 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제3항에 있어서, 상기 기판 콘택부는 기판 소정영역에 매몰콘택영역을 형성하고 상기 제1도전층을 패터닝하여 워드라인을 형성하는 공정시 상기 매몰콘택 영역에 제1도전층을 매립시켜 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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