KR960006042A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR960006042A
KR960006042A KR1019940016637A KR19940016637A KR960006042A KR 960006042 A KR960006042 A KR 960006042A KR 1019940016637 A KR1019940016637 A KR 1019940016637A KR 19940016637 A KR19940016637 A KR 19940016637A KR 960006042 A KR960006042 A KR 960006042A
Authority
KR
South Korea
Prior art keywords
contact
substrate
region
forming
high concentration
Prior art date
Application number
KR1019940016637A
Other languages
English (en)
Other versions
KR0136530B1 (ko
Inventor
김동선
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019940016637A priority Critical patent/KR0136530B1/ko
Priority to US08/499,990 priority patent/US6127705A/en
Priority to JP7197152A priority patent/JP2847482B2/ja
Publication of KR960006042A publication Critical patent/KR960006042A/ko
Application granted granted Critical
Publication of KR0136530B1 publication Critical patent/KR0136530B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체장치 및 이의 제조방법에 관한 것으로, SRAM셀의 고집적화 및 셀안정화에 적당하도록 한 것이다.
본 발명은 고농도로 도핑된 실리콘상에 절연층과 에피택셜실리콘층이 차례로 형성되어 이루어지며 액티브영역과 필드영역으로 구성된 기판과; 상기 기판상에 2개씩 한쌍을 이루며 일방향으로 배열된 워드라인; 상기 워드라인과 수직한 방향으로 상기 한쌍의 워드라인상에 걸쳐서 절연막을 매개하여 2개씩 한쌍을 이루며 형성된 드라이브트랜지스터의 게이트; 상기 드라이브트랜지스터의 게이트 양측 및 상기 워드라인양측의 기판표면부위에 형성된 고농도 불순물접합영역; 상기 한쌍의 드라이브 트랜지스터 사이의 고농도 불순물 접합영역에 형성되며 상기 기판의 고농도로 도핑된 실리콘과 연결된 매몰콘택영역; 상기 매몰콘택내에 매몰되어 상기 기판의 고농도로 도핑된 실리콘과 접속을 이루는 기판 콘택부; 상기 한상의 드라이브 트랜지스터 게이트의 각각의 바깥쪽 고농도 불순물접합영역에 형성된 제1콘택; 상기 워드라인 상부영역의 드라이브 트랜지스터 게이트상의 소정영역에 형성된 제2콘택; 상기 제1콘택 및 제2콘택을 통해 고농도 불순물 접합영역과 드라이브 트랜지스터의 게이트에 각각 연결되는 로드저항; 상기 한쌍의 워드라인의 바깥쪽 고농도 불순물 접합영역에 형성된 제3콘택; 및 상기 로드저항 상부에 절연막을 개재하여 형성되며 상기 제3콘택을 통해 고농도 불순물 접합영역과 접속되는 금속배선을 포함하여 구성되는 SRAM셀구조를 제공하므로서 SRAM셀의 고집적화 및 셀의 안정화를 도모할 수 있으며 제조시의 수율을 향상시킨다.

Description

반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 SRAM셀 단면구조도.

Claims (7)

  1. 고농도로 도핑된 실리콘상에 절연층과 에피택셜실리콘층이 차례로 형성되어 이루어지며 액티브영역과 필드영역으로 구성된 기판과; 상기 기판상에 2개씩 한쌍을 이루며 일방향으로 배열된 워드라인; 상기 워드라인과 수직한 방향으로 상기 한쌍의 워드라인상에 걸쳐서 절연막을 매개하여 2개씩 한쌍을 이루며 형성된 드라이브트랜지스터의 게이트; 상기 드라이브트랜지스터의 게이트 양측 및 상기 워드라인양측의 기판표면부위에 형성된 고농도 불순물접합영역; 상기 한쌍의 드라이브 트랜지스터 사이의 고농도 불순물 접합영역에 형성되며 상기 기판의 고농도로 도핑된 실리콘과 연결된 매몰콘택영역; 상기 매몰콘택내에 매몰되어 상기 기판의 고농도로 도핑된 실리콘과 접속을 이루는 기판 콘택부; 상기 한쌍의 드라이브 트랜지스터 게이트의 각각의 바깥쪽 고농도 불순물접합 영역에 형성된 제1콘택; 상기 워드라인 상부영역의 드라이브 트랜지스터 게이트상의 소정영역에 형성된 제2콘택; 상기 제1콘택 및 제2콘택을 통해 고농도 불순물 접합영역과 드라이브 트랜지스터의 게이트에 각각 연결되는 로드저항; 상기 한쌍의 워드라인의 바깥쪽 고농도 불순물 접합영역에 형성된 제3콘택; 및 상기 로드저항 상부에 절연막을 개재하여 형성되며 상기 제3콘택을 통해 고농도 불순물 접합영역과 접속되는 금속배선을 포함하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 로드저항의 제1콘택과 제2콘택 사이의 영역은 불순물이 도핑된 저저항 배선으로 이루어짐을 특징으로 하는 반도체장치.
  3. 고농도 불순물이 도핑된 실리콘기판상의 소정영역에 필드산화막을 형성하여 액티브영역과 필드영역을 정의하는 공정과, 기판전면에 게이트산화막을 형성하는 공정, 기판 소정영역에 기판콘택부를 형성하는 공정, 기판 전면에 제1도전층을 형성하는 공정, 상기 제1도전층을 패터닝하여 워드라인을 형성하는 공정, 기판 전면에 제1절연막을 형성하여 상기 워드라인을 절연시키는 공정, 기판 전면에 제2도전층을 형성하는 공정, 상기 제2도전층을 패터닝하여 드라이브 트랜지스터의 게이트를 형성하는 공정, 액티브영역 소정부위에 불순물을 이온주입하여 고농도 불순물 접합영역을 형성하는 공정, 기판 전면에 제2절연막을 형성하는 공정, 상기 제2절연막을 선택적으로 식각하여 상기 고농도 불순물 접합영역 소정부분 및 상기 드라이브 트랜지스터의 게이트상부에 각각 제1콘택 및 제2콘택을 형성하는 공정, 기판 전면에 제3도전층을 형성하는 공정, 상기 제3도전층을 패터닝하여 상기 제1콘택 및 제2콘택을 통해 고농도 불순물 접합영역 및 드라이브 트랜지스터의 게이트와 각각 연결되는 로드저항을 형성하는 공정, 상기 로드저항의 소정영역에 선택적으로 불순물을 도핑하는 공정, 기판 전면에 제3절연막을 형성하는 공정, 제3절연막 및 제2절연막을 선택적으로 식각하여 소정의 고농도 불순물접합영역에 제3콘택을 형성하는 공정, 기판 전면에 금속을 증착하는 공정, 상기 금속을 패터닝하여 비트라인을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제3항에 있어서, 상기 고농도 불순물이 도핑된 실리콘기판상에 절연층과 에피택셜실리콘층을 차례로 형성하는 공정이 더 포함되는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제3항에 있어서, 상기 로드저항 소정영역에 선택적으로 불순물을 도핑하는 공정은 상기 제1콘택과 제2콘택 사이의 로드저항 영역에 선택적으로 불순물을 도핑하는 공정임을 특징으로 하는 반도체장치의 제조방법.
  6. 제3항에 있어서, 상기 기판콘택부는 기판 소정영역에 불순물을 선택적으로 이온주입하여 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제3항에 있어서, 상기 기판 콘택부는 기판 소정영역에 매몰콘택영역을 형성하고 상기 제1도전층을 패터닝하여 워드라인을 형성하는 공정시 상기 매몰콘택 영역에 제1도전층을 매립시켜 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940016637A 1994-07-11 1994-07-11 반도체장치 및 그 제조방법 KR0136530B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019940016637A KR0136530B1 (ko) 1994-07-11 1994-07-11 반도체장치 및 그 제조방법
US08/499,990 US6127705A (en) 1994-07-11 1995-07-10 Static random access memory cell suitable for high integration density and cell stabilization
JP7197152A JP2847482B2 (ja) 1994-07-11 1995-07-11 Ｓｒａｍセル及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940016637A KR0136530B1 (ko) 1994-07-11 1994-07-11 반도체장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR960006042A true KR960006042A (ko) 1996-02-23
KR0136530B1 KR0136530B1 (ko) 1998-09-15

Family

ID=19387731

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940016637A KR0136530B1 (ko) 1994-07-11 1994-07-11 반도체장치 및 그 제조방법

Country Status (3)

Country Link
US (1) US6127705A (ko)
JP (1) JP2847482B2 (ko)
KR (1) KR0136530B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028340A (en) 1995-07-10 2000-02-22 Lg Semicon Co., Ltd. Static random access memory cell having a field region
US6800917B2 (en) * 2002-12-17 2004-10-05 Texas Instruments Incorporated Bladed silicon-on-insulator semiconductor devices and method of making
US7160773B2 (en) * 2004-05-05 2007-01-09 Spansion Llc Methods and apparatus for wordline protection in flash memory devices
DE102004037087A1 (de) * 2004-07-30 2006-03-23 Advanced Micro Devices, Inc., Sunnyvale Selbstvorspannende Transistorstruktur und SRAM-Zellen mit weniger als sechs Transistoren
US7280397B2 (en) * 2005-07-11 2007-10-09 Sandisk 3D Llc Three-dimensional non-volatile SRAM incorporating thin-film device layer
DE102006004409A1 (de) * 2006-01-31 2007-08-09 Advanced Micro Devices, Inc., Sunnyvale SRAM-Zelle mit selbststabilisierenden Transistorstrukturen
DE102008007029B4 (de) * 2008-01-31 2014-07-03 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Betrieb einer elektronischen Schaltung mit körpergesteuertem Doppelkanaltransistor und SRAM-Zelle mit körpergesteuertem Doppelkanaltransistor
JP5576065B2 (ja) * 2009-06-30 2014-08-20 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその設計方法
TWI699781B (zh) * 2016-12-28 2020-07-21 聯華電子股份有限公司 靜態隨機存取記憶元件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH046875A (ja) * 1990-04-24 1992-01-10 Mitsubishi Materials Corp シリコンウェーハ
US5426065A (en) * 1993-11-30 1995-06-20 Sgs-Thomson Microelectronics, Inc. Method of making transistor devices in an SRAM cell

Also Published As

Publication number Publication date
US6127705A (en) 2000-10-03
JPH08181285A (ja) 1996-07-12
JP2847482B2 (ja) 1999-01-20
KR0136530B1 (ko) 1998-09-15

Similar Documents

Publication Publication Date Title
US4329706A (en) Doped polysilicon silicide semiconductor integrated circuit interconnections
KR100253699B1 (ko) Soi소자 및 그 제조방법
US5317178A (en) Offset dual gate thin film field effect transistor
US7378710B2 (en) FinFET SRAM cell using inverted FinFET thin film transistors
US5336916A (en) SRAM cell and structure with polycrystalline p-channel load devices
KR910001886A (ko) 반도체장치와 그 제조방법
JPH07193144A (ja) 半導体メモリ装置及びその製造方法
KR960006042A (ko) 반도체장치 및 그 제조방법
JPS60213053A (ja) 半導体メモリ素子
KR960019727A (ko) 반도체 메모리장치 및 그 제조방법
USRE37769E1 (en) Methods for fabricating memory cells and load elements
JP3006520B2 (ja) 半導体装置
EP0034341A1 (en) Method for manufacturing a semiconductor device
JP2802752B2 (ja) 半導体デバイスの構造
JPH0695528B2 (ja) 半導体装置の製造方法
KR100654535B1 (ko) 역방향 ＦｉｎＦＥＴ 박막트랜지스터를 이용한ＦｉｎＦＥＴ 정적 메모리 셀
KR100275114B1 (ko) 낮은비트라인커패시턴스를갖는반도체소자및그제조방법
JPH0536920A (ja) 半導体メモリ
KR100476377B1 (ko) 박막트랜지스터제조방법
KR950010053B1 (ko) 반도체 장치 및 그 제조방법
KR920007348B1 (ko) 수직 폴리실리콘 레지스터를 갖는 sram 셀 제조방법 및 구조
KR940010350A (ko) 반도체장치 및 그 제조방법
KR20010012517A (ko) 집적 ｃｍｏｓ-회로 및 상기 회로의 제조 방법
KR100237750B1 (ko) 에스램 셀 제조 방법
JP2800206B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20131223

Year of fee payment: 17

EXPY Expiration of term