JPH08181285A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH08181285A JPH08181285A JP7197152A JP19715295A JPH08181285A JP H08181285 A JPH08181285 A JP H08181285A JP 7197152 A JP7197152 A JP 7197152A JP 19715295 A JP19715295 A JP 19715295A JP H08181285 A JPH08181285 A JP H08181285A
- Authority
- JP
- Japan
- Prior art keywords
- contact
- substrate
- pair
- electrode
- concentration impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims abstract description 79
- 239000012535 impurity Substances 0.000 claims description 42
- 239000004020 conductor Substances 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- 230000010354 integration Effects 0.000 abstract description 5
- 230000006641 stabilisation Effects 0.000 abstract description 4
- 238000011105 stabilization Methods 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 15
- 238000010586 diagram Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 高集積化及びセル安定化に適したＳＲＡＭセ
ル及びその製造方法を提供すること。 【構成】 各構成部材を対称に配置する。
ル及びその製造方法を提供すること。 【構成】 各構成部材を対称に配置する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
高集積化及びセル安定化に適したＳＲＡＭセル及びその
製造方法に関する。
高集積化及びセル安定化に適したＳＲＡＭセル及びその
製造方法に関する。
【０００２】
【従来の技術】図１（Ａ）は従来のＳＲＡＭセルの平面
図であり、図１（Ｂ）は図１（Ａ）の等価回路図であ
る。図１を参照すると、従来のＳＲＡＭセルは第１及び
第２アクセストランジスタＴＡ１１，ＴＡ１２のゲート
として作用する一つのワード線Ｗ／Ｌと、前記アクセス
トランジスタＴＡ１１，ＴＡ１２のドレイン領域Ｄとコ
ンタクトＩ４を介して各々連結されるビット線Ｂ／Ｌ１
１，Ｂ／Ｌ１２がそれぞれ形成される。第１及び第２ド
ライブトランジスタＴＤ１３，ＴＤ１４のゲートＣ′
は、コンタクトＩ１，Ｉ２を介してアクティブ領域Ｂ、
即ちアクセストランジスタＴＡ１１，ＴＡ１２のソース
領域Ｓと各々連結されるとともに、負荷抵抗Ｒに連結さ
れて電源電圧Ｖｃｃが供給される。尚、第１及び第２ド
ライブトランジスタＴＤ１３，ＴＤ１４のドレイン領域
Ｄは、第１及び第２アクセストランジスタＴＡ１１，Ｔ
Ａ１２のソース領域ＳとＮ+ 接合を介して連結される。
そして、第１及び第２ドライブトランジスタＴＤ１３，
ＴＤ１４のソース領域ＳはコンタクトＩ３を介して伝導
性ラインＧと連結されて接地される。
図であり、図１（Ｂ）は図１（Ａ）の等価回路図であ
る。図１を参照すると、従来のＳＲＡＭセルは第１及び
第２アクセストランジスタＴＡ１１，ＴＡ１２のゲート
として作用する一つのワード線Ｗ／Ｌと、前記アクセス
トランジスタＴＡ１１，ＴＡ１２のドレイン領域Ｄとコ
ンタクトＩ４を介して各々連結されるビット線Ｂ／Ｌ１
１，Ｂ／Ｌ１２がそれぞれ形成される。第１及び第２ド
ライブトランジスタＴＤ１３，ＴＤ１４のゲートＣ′
は、コンタクトＩ１，Ｉ２を介してアクティブ領域Ｂ、
即ちアクセストランジスタＴＡ１１，ＴＡ１２のソース
領域Ｓと各々連結されるとともに、負荷抵抗Ｒに連結さ
れて電源電圧Ｖｃｃが供給される。尚、第１及び第２ド
ライブトランジスタＴＤ１３，ＴＤ１４のドレイン領域
Ｄは、第１及び第２アクセストランジスタＴＡ１１，Ｔ
Ａ１２のソース領域ＳとＮ+ 接合を介して連結される。
そして、第１及び第２ドライブトランジスタＴＤ１３，
ＴＤ１４のソース領域ＳはコンタクトＩ３を介して伝導
性ラインＧと連結されて接地される。
【０００３】前記構造のＳＲＡＭセルの製造方法によれ
ば、先ずフィールド領域Ａとアクティブ領域Ｂに分けら
れた基板状に第１ポリシリコン膜からなる各トランジス
タのゲートを形成するが、第１及び第２ドライブトラン
ジスタＴＤ１３，ＴＤ１４のゲートＣ′はフローティン
グされて第１コンタクトＩ１を介してアクティブ領域Ｂ
と接触し、アクセストランジスタＴＡ１１，ＴＡ１２の
ゲートＣはワード線Ｗ／Ｌになる。次に、第１ＣＶＤ酸
化膜を基板の全面に形成してから第２コンタクトＩ２を
形成した後、第２ポリシリコン膜を蒸着し、所定のパタ
ーンにパターニングして伝導性ラインＧを形成する。次
に、さらに第２ＣＶＤ酸化膜を基板の全面に蒸着し、こ
れを選択的にエッチングして第３コンタクトＩ３を形成
した後、第３ポリシリコン膜を蒸着しパターニングして
負荷抵抗Ｒを形成するが、この負荷抵抗は第３コンタク
トＩ３を介してドライブトランジスタＴＡ１３，ＴＡ１
４のフローティングゲートＣ′に連結される。第３ＣＶ
Ｄ酸化膜を全面に蒸着し、これを選択的にエッチングし
てアクセストランジスタＴＡ１１，ＴＡ１２のドレイン
領域に第４コンタクトＩ４を形成し、第４コンタクトＩ
４を介してアクセストランジスタＴＡ１１，ＴＡ１２の
ドレイン領域と連結される、今属からなるビット線を形
成して従来のＳＲＡＭセルを製造する。
ば、先ずフィールド領域Ａとアクティブ領域Ｂに分けら
れた基板状に第１ポリシリコン膜からなる各トランジス
タのゲートを形成するが、第１及び第２ドライブトラン
ジスタＴＤ１３，ＴＤ１４のゲートＣ′はフローティン
グされて第１コンタクトＩ１を介してアクティブ領域Ｂ
と接触し、アクセストランジスタＴＡ１１，ＴＡ１２の
ゲートＣはワード線Ｗ／Ｌになる。次に、第１ＣＶＤ酸
化膜を基板の全面に形成してから第２コンタクトＩ２を
形成した後、第２ポリシリコン膜を蒸着し、所定のパタ
ーンにパターニングして伝導性ラインＧを形成する。次
に、さらに第２ＣＶＤ酸化膜を基板の全面に蒸着し、こ
れを選択的にエッチングして第３コンタクトＩ３を形成
した後、第３ポリシリコン膜を蒸着しパターニングして
負荷抵抗Ｒを形成するが、この負荷抵抗は第３コンタク
トＩ３を介してドライブトランジスタＴＡ１３，ＴＡ１
４のフローティングゲートＣ′に連結される。第３ＣＶ
Ｄ酸化膜を全面に蒸着し、これを選択的にエッチングし
てアクセストランジスタＴＡ１１，ＴＡ１２のドレイン
領域に第４コンタクトＩ４を形成し、第４コンタクトＩ
４を介してアクセストランジスタＴＡ１１，ＴＡ１２の
ドレイン領域と連結される、今属からなるビット線を形
成して従来のＳＲＡＭセルを製造する。
【０００４】
【発明が解決しようとする課題】上記のように前記ＳＲ
ＡＭセル構造は非対称であり、その非対称性に起因して
セルが不安定であり、負荷抵抗の調整に限界がある。従
って、セル電流（ｃｅｌｌ ｓｔａｎｂｙ ｃｕｒｒｅ
ｎｔ）の調節が難しいばかりではなく、セルの大きさが
大きくなって高集積化に適しないという問題点がある。
ＡＭセル構造は非対称であり、その非対称性に起因して
セルが不安定であり、負荷抵抗の調整に限界がある。従
って、セル電流（ｃｅｌｌ ｓｔａｎｂｙ ｃｕｒｒｅ
ｎｔ）の調節が難しいばかりではなく、セルの大きさが
大きくなって高集積化に適しないという問題点がある。
【０００５】本発明の目的は高集積化及びセル安定化に
適したＳＲＡＭセル及びその製造方法を提供することに
ある。
適したＳＲＡＭセル及びその製造方法を提供することに
ある。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に、本発明のＳＲＡＭセルは、アクティブ領域とフィー
ルド領域に分けられた基板と、基板のアクティブ領域に
形成された第１コンタクトと、前記第１コンタクト内に
形成された基板コンタクト部と、前記基板コンタクト部
と一定の間隔を置いて形成されたボデー部分と、このボ
デー部分の両エッジ部分から基板コンタクト部を介して
並列に長く延長された一対の脚部分とからなる第１伝導
性ラインと、前記基板コンタクト部と一定の間隔を置い
て前記第１伝導性ラインの一対の脚部分の上部と、脚部
分の間のアクティブ領域上部にわたって各々形成された
第１及び第２電極と、前記一対の脚部分のうち第１脚部
分の両側のアクティブ領域内に各々形成された一対の第
１高濃度不純物領域と、前記一対の伝導性ラインのうち
第２脚部分の両側のアクティブ領域内に各々形成された
一対の第２高濃度不純物領域と、各電極と基板コンタク
ト部との間のアクティブ領域内に各々形成された一対の
第３高濃度不純物領域と、前記一対の第１高濃度不純物
領域のうち一つの領域に形成された第２コンタクトと、
前記一対の第２高濃度不純物領域のうち一つの領域に形
成された第３コンタクトと、前記第１脚部分の上部の第
１電極上に形成された第４コンタクトと、前記第２脚部
分の上部の第２電極上に形成された第５コンタクトと、
前記第２コンタクトから第１伝導性ラインの第２脚部分
と交差するように長く延長されるとともに、第２コンタ
クトから第５コンタクトまで第２脚部分の上部に長く延
長されて前記第２電極と接触する第２伝導性ラインと、
前記第３コンタクトを介して第１伝導性ラインの第２脚
部分と交差するように長く延長されるとともに、第３コ
ンタクトから第４コンタクトまで第１脚部分上に長く延
長されて第１電極と接触する第３伝導性ラインと、前記
一対の第１高濃度不純物領域のうち、他の領域に形成さ
れた第６コンタクトと、前記一対の第２高濃度不純物領
域のうち、他の領域に形成された第７コンタクトと、前
記第６コンタクトを介して前記他の第１高濃度不純物領
域と接触し、前記第１及び第２脚部分と交差するように
第１電極の上部に長く形成された第４伝導性ラインと、
前記第７コンタクトを介して前記他の第２高濃度不純物
領域と接触し、前記第１及び第２脚部分と交差するよう
に第２電極の上部に長く形成された第５伝導性ラインと
を含むことを特徴とする。
に、本発明のＳＲＡＭセルは、アクティブ領域とフィー
ルド領域に分けられた基板と、基板のアクティブ領域に
形成された第１コンタクトと、前記第１コンタクト内に
形成された基板コンタクト部と、前記基板コンタクト部
と一定の間隔を置いて形成されたボデー部分と、このボ
デー部分の両エッジ部分から基板コンタクト部を介して
並列に長く延長された一対の脚部分とからなる第１伝導
性ラインと、前記基板コンタクト部と一定の間隔を置い
て前記第１伝導性ラインの一対の脚部分の上部と、脚部
分の間のアクティブ領域上部にわたって各々形成された
第１及び第２電極と、前記一対の脚部分のうち第１脚部
分の両側のアクティブ領域内に各々形成された一対の第
１高濃度不純物領域と、前記一対の伝導性ラインのうち
第２脚部分の両側のアクティブ領域内に各々形成された
一対の第２高濃度不純物領域と、各電極と基板コンタク
ト部との間のアクティブ領域内に各々形成された一対の
第３高濃度不純物領域と、前記一対の第１高濃度不純物
領域のうち一つの領域に形成された第２コンタクトと、
前記一対の第２高濃度不純物領域のうち一つの領域に形
成された第３コンタクトと、前記第１脚部分の上部の第
１電極上に形成された第４コンタクトと、前記第２脚部
分の上部の第２電極上に形成された第５コンタクトと、
前記第２コンタクトから第１伝導性ラインの第２脚部分
と交差するように長く延長されるとともに、第２コンタ
クトから第５コンタクトまで第２脚部分の上部に長く延
長されて前記第２電極と接触する第２伝導性ラインと、
前記第３コンタクトを介して第１伝導性ラインの第２脚
部分と交差するように長く延長されるとともに、第３コ
ンタクトから第４コンタクトまで第１脚部分上に長く延
長されて第１電極と接触する第３伝導性ラインと、前記
一対の第１高濃度不純物領域のうち、他の領域に形成さ
れた第６コンタクトと、前記一対の第２高濃度不純物領
域のうち、他の領域に形成された第７コンタクトと、前
記第６コンタクトを介して前記他の第１高濃度不純物領
域と接触し、前記第１及び第２脚部分と交差するように
第１電極の上部に長く形成された第４伝導性ラインと、
前記第７コンタクトを介して前記他の第２高濃度不純物
領域と接触し、前記第１及び第２脚部分と交差するよう
に第２電極の上部に長く形成された第５伝導性ラインと
を含むことを特徴とする。
【０００７】尚、本発明の半導体装置の製造方法は、基
板のアクティブ領域に第１コンタクトを形成する工程
と、第１コンタクトを含んだ基板の全面に第１導電性物
質を蒸着する工程と、前記第１導電性物質をパターニン
グして、第１コンタクトに基板コンタクト部を形成し、
基板コンタクト部と一定の間隔を置いて形成されたボデ
ー部分と、ボデー部分の両エッジから基板コンタクト部
を介して並列に長く延長された一対の脚部分とからなる
第１伝導性ラインを形成する工程と、第１伝導性ライン
を含んだ基板上に第２導電性物質を蒸着する工程と、前
記第２導電性物質をパターニングして、前記基板コンタ
クト部と一定の間隔を置いて前記第１伝導性ラインの一
対の脚部分の上部及び、脚部分の間のアクティブ領域の
上部にわたって第１及び第２電極を各々形成する工程
と、前記第１伝導性ラインと第１及び第２電極をマスク
としてアクティブ領域に不純物をイオン注入して、前記
第１電極に隣接した第１伝導性ラインの第１脚部分の両
側アクティブ領域内に一対の第１高濃度不純物領域を、
前記第２電極に隣接した第２脚部分の両側アクティブ領
域内に一対の第２高濃度不純物領域を、各電極と基板コ
ンタクト部との間のアクティブ領域内に一対の第３高濃
度不純物領域を各々形成する工程と、基板の全面に第１
絶縁膜を形成する工程と、前記第１絶縁膜を選択的にエ
ッチングして、一対の第１高濃度不純物領域のうち一つ
の領域と一対の第２高濃度不純物領域のうち一つの領域
上に各々第２コンタクト及び第３コンタクトを、第１及
び第２電極上に第４及び第５コンタクトを各々形成する
工程と、基板の全面に第３導電性物質を形成する工程
と、前記第３導電層をパターニングして、前記第２コン
タクトから第１伝導性ラインの第１脚部分と交差するよ
うに長く延長されるとともに、第２コンタクトから第５
コンタクトまで第２脚部分の上部に長く延長されて前記
第２電極と接触する第２伝導性ラインと、前記第３コン
タクトを介して第１伝導性ラインの第２脚部分と交差す
るように長く延長されるとともに、第３コンタクトから
第４コンタクトまで第１脚部分上に長く延長されて第１
電極と接触する第３伝導性ラインを形成する工程と、基
板の全面に第２絶縁膜を形成する工程と、第２絶縁膜及
び第１絶縁膜を選択的にエッチングして、一対の第１高
濃度不純物領域のうち他の領域と一対の第２高濃度不純
物領域のうち他の領域に第６及び第７コンタクトを各々
形成する工程と、第４導電性物質を基板の全面に蒸着す
る工程と、前記第４導電性物質をパターニングして、第
６コンタクトを介して前記他の第１高濃度不純物領域と
接触し、第１電極上に長く延長形成された第４伝導性ラ
インと、第７コンタクトを介して前記他の第２高濃度不
純物領域と接触し、第２電極上に長く延長形成された第
５伝導性ラインを形成する工程とを含むことを特徴とす
る。
板のアクティブ領域に第１コンタクトを形成する工程
と、第１コンタクトを含んだ基板の全面に第１導電性物
質を蒸着する工程と、前記第１導電性物質をパターニン
グして、第１コンタクトに基板コンタクト部を形成し、
基板コンタクト部と一定の間隔を置いて形成されたボデ
ー部分と、ボデー部分の両エッジから基板コンタクト部
を介して並列に長く延長された一対の脚部分とからなる
第１伝導性ラインを形成する工程と、第１伝導性ライン
を含んだ基板上に第２導電性物質を蒸着する工程と、前
記第２導電性物質をパターニングして、前記基板コンタ
クト部と一定の間隔を置いて前記第１伝導性ラインの一
対の脚部分の上部及び、脚部分の間のアクティブ領域の
上部にわたって第１及び第２電極を各々形成する工程
と、前記第１伝導性ラインと第１及び第２電極をマスク
としてアクティブ領域に不純物をイオン注入して、前記
第１電極に隣接した第１伝導性ラインの第１脚部分の両
側アクティブ領域内に一対の第１高濃度不純物領域を、
前記第２電極に隣接した第２脚部分の両側アクティブ領
域内に一対の第２高濃度不純物領域を、各電極と基板コ
ンタクト部との間のアクティブ領域内に一対の第３高濃
度不純物領域を各々形成する工程と、基板の全面に第１
絶縁膜を形成する工程と、前記第１絶縁膜を選択的にエ
ッチングして、一対の第１高濃度不純物領域のうち一つ
の領域と一対の第２高濃度不純物領域のうち一つの領域
上に各々第２コンタクト及び第３コンタクトを、第１及
び第２電極上に第４及び第５コンタクトを各々形成する
工程と、基板の全面に第３導電性物質を形成する工程
と、前記第３導電層をパターニングして、前記第２コン
タクトから第１伝導性ラインの第１脚部分と交差するよ
うに長く延長されるとともに、第２コンタクトから第５
コンタクトまで第２脚部分の上部に長く延長されて前記
第２電極と接触する第２伝導性ラインと、前記第３コン
タクトを介して第１伝導性ラインの第２脚部分と交差す
るように長く延長されるとともに、第３コンタクトから
第４コンタクトまで第１脚部分上に長く延長されて第１
電極と接触する第３伝導性ラインを形成する工程と、基
板の全面に第２絶縁膜を形成する工程と、第２絶縁膜及
び第１絶縁膜を選択的にエッチングして、一対の第１高
濃度不純物領域のうち他の領域と一対の第２高濃度不純
物領域のうち他の領域に第６及び第７コンタクトを各々
形成する工程と、第４導電性物質を基板の全面に蒸着す
る工程と、前記第４導電性物質をパターニングして、第
６コンタクトを介して前記他の第１高濃度不純物領域と
接触し、第１電極上に長く延長形成された第４伝導性ラ
インと、第７コンタクトを介して前記他の第２高濃度不
純物領域と接触し、第２電極上に長く延長形成された第
５伝導性ラインを形成する工程とを含むことを特徴とす
る。
【０００８】
【実施例】図２（Ａ）は本発明の実施例によるＳＲＡＭ
セルのレイアウトを示し、図２（Ｂ）は図２（Ａ）のＳ
ＲＡＭセルの等価回路を示し、第３（Ａ）〜（Ｄ）は図
２のＡ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′、Ｄ−Ｄ′線におけ
る断面図を各々示す。
セルのレイアウトを示し、図２（Ｂ）は図２（Ａ）のＳ
ＲＡＭセルの等価回路を示し、第３（Ａ）〜（Ｄ）は図
２のＡ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′、Ｄ−Ｄ′線におけ
る断面図を各々示す。
【０００９】図２及び図３を参照すると、本発明のＳＲ
ＡＭセルでは、基板３０は“Ｚ”字形状のアクティブ領
域３４を有し、各アクティブ領域３４は第１コンタクト
Ｃ２１を中心として対称的な構造を有する。そして、第
１コンタクトＣ２１を中心として対称的な構造を有す
る、ポリシリコン膜からなるワード線Ｗ／Ｌが形成され
る。
ＡＭセルでは、基板３０は“Ｚ”字形状のアクティブ領
域３４を有し、各アクティブ領域３４は第１コンタクト
Ｃ２１を中心として対称的な構造を有する。そして、第
１コンタクトＣ２１を中心として対称的な構造を有す
る、ポリシリコン膜からなるワード線Ｗ／Ｌが形成され
る。
【００１０】前記ワード線Ｗ／Ｌは第１コンタクトＣ２
１と一定の間隔を保持して形成されたボデー部分４０−
３と、第１コンタクトＣ２１を中心として前記ボデー部
分４０−３の両エッジ部分から並列に長く延長された一
対の脚部分４０−１，４０−２とからなる。
１と一定の間隔を保持して形成されたボデー部分４０−
３と、第１コンタクトＣ２１を中心として前記ボデー部
分４０−３の両エッジ部分から並列に長く延長された一
対の脚部分４０−１，４０−２とからなる。
【００１１】前記ワード線Ｗ／Ｌをゲートとする第１ア
クセストランジスタＴＡ２１と第２アクセストランジス
タＴＡ２２は、第１コンタクトＣ２１を中心として対称
的に形成され、第１ドライブトランジスタＴＤ２３と第
２ドライブトランジスタＴＤ２４は第１コンタクトと各
アクセストランジスタとの間で基板に対称的に形成され
る。
クセストランジスタＴＡ２１と第２アクセストランジス
タＴＡ２２は、第１コンタクトＣ２１を中心として対称
的に形成され、第１ドライブトランジスタＴＤ２３と第
２ドライブトランジスタＴＤ２４は第１コンタクトと各
アクセストランジスタとの間で基板に対称的に形成され
る。
【００１２】第１及び第２ドライブトランジスタＴＤ２
３，ＴＤ２４のゲート４３−２３，４３−２４はポリシ
リコン膜からなり、一対の脚部分４０−１，４０−２の
上部及びこれらの間のアクティブ領域３４の上部にわた
って各々形成される。
３，ＴＤ２４のゲート４３−２３，４３−２４はポリシ
リコン膜からなり、一対の脚部分４０−１，４０−２の
上部及びこれらの間のアクティブ領域３４の上部にわた
って各々形成される。
【００１３】一対のビット線Ｂ／Ｌ２１，Ｂ／Ｌ２２は
金属からなり、各々第１及び第２ドライブトランジスタ
ＴＤ２３，ＴＤ２４のゲート４３−２３，４３−２４の
上部にワード線Ｗ／Ｌの各脚部分４０−１，４０−２と
交差するように長く形成される。一対のビット線のう
ち、一つのビット線Ｂ／Ｌ２１は第１アクセストランジ
スタＴＡ２１のドレイン領域４５−２１と第６コンタク
トＣ２６を介して接触し、他のビット線Ｂ／Ｌ２２は第
２アクセストランジスタＴＡ２２のドレイン領域４５−
２２と第７コンタクトＣ２７を介して接触する。
金属からなり、各々第１及び第２ドライブトランジスタ
ＴＤ２３，ＴＤ２４のゲート４３−２３，４３−２４の
上部にワード線Ｗ／Ｌの各脚部分４０−１，４０−２と
交差するように長く形成される。一対のビット線のう
ち、一つのビット線Ｂ／Ｌ２１は第１アクセストランジ
スタＴＡ２１のドレイン領域４５−２１と第６コンタク
トＣ２６を介して接触し、他のビット線Ｂ／Ｌ２２は第
２アクセストランジスタＴＡ２２のドレイン領域４５−
２２と第７コンタクトＣ２７を介して接触する。
【００１４】ＳＲＡＭセルの第１負荷抵抗Ｒ２１は、ワ
ード線Ｗ／Ｌの第１脚部分４０−１と交差して第２コン
タクトＣ２２を介して第１アクセストランジスタＴＡ２
１のソース領域４４−２１（又は第１ドライブトランジ
スタＴＤ２３のドレイン領域４５−２３）と接触すると
ともに、第２コンタクトＣ２２から第２脚部分４０−２
に沿って延びて第５コンタクトＣ２５を介して第２ドラ
イブトランジスタＴＤ２４のゲート４３−２４と接触す
る構造を有する。尚、第２負荷抵抗Ｒ２２は第２脚部分
４０−２と交差して第３コンタクトＣ２３を介して第２
アクセストランジスタＴＡ２２のソース領域４４−２２
（又は第２ドライブトランジスタＴＤ２４のドレイン領
域４５−２４）と接触するとともに、第３コンタクトＣ
２３から第１脚部分４０−１に沿って延びて第４コンタ
クトＣ２４を介して第１ドライブトランジスタＴＤ２３
のゲート４３−２３と接触する構造を有する。
ード線Ｗ／Ｌの第１脚部分４０−１と交差して第２コン
タクトＣ２２を介して第１アクセストランジスタＴＡ２
１のソース領域４４−２１（又は第１ドライブトランジ
スタＴＤ２３のドレイン領域４５−２３）と接触すると
ともに、第２コンタクトＣ２２から第２脚部分４０−２
に沿って延びて第５コンタクトＣ２５を介して第２ドラ
イブトランジスタＴＤ２４のゲート４３−２４と接触す
る構造を有する。尚、第２負荷抵抗Ｒ２２は第２脚部分
４０−２と交差して第３コンタクトＣ２３を介して第２
アクセストランジスタＴＡ２２のソース領域４４−２２
（又は第２ドライブトランジスタＴＤ２４のドレイン領
域４５−２４）と接触するとともに、第３コンタクトＣ
２３から第１脚部分４０−１に沿って延びて第４コンタ
クトＣ２４を介して第１ドライブトランジスタＴＤ２３
のゲート４３−２３と接触する構造を有する。
【００１５】前記第１及び第２負荷抵抗Ｒ２１，Ｒ２２
はポリシリコン膜からなるが、前記第１負荷抵抗Ｒ２１
のうち、第２コンタクトＣ２２と第５コンタクトＣ２５
との間の部分は不純物がドーピングされてこれらを連結
させるための低抵抗配線Ｌ２１として作用し、第２負荷
抵抗Ｒ２２のうち第３コンタクトＣ２３と第４コンタク
トＣ２４との間の部分は不純物がドーピングされてこれ
らを連結させるための低抵抗配線Ｌ２２として作用す
る。
はポリシリコン膜からなるが、前記第１負荷抵抗Ｒ２１
のうち、第２コンタクトＣ２２と第５コンタクトＣ２５
との間の部分は不純物がドーピングされてこれらを連結
させるための低抵抗配線Ｌ２１として作用し、第２負荷
抵抗Ｒ２２のうち第３コンタクトＣ２３と第４コンタク
トＣ２４との間の部分は不純物がドーピングされてこれ
らを連結させるための低抵抗配線Ｌ２２として作用す
る。
【００１６】第１コンタクトにはポリシリコン膜からな
る基板コンタクト部４１が形成され、第１及び第２ドラ
イブトランジスタＴＤ１３，ＴＤ１４のソース領域は基
板コンタクト部４１を介して基板と連結される。
る基板コンタクト部４１が形成され、第１及び第２ドラ
イブトランジスタＴＤ１３，ＴＤ１４のソース領域は基
板コンタクト部４１を介して基板と連結される。
【００１７】本発明のＳＲＡＭセルは第１及び第２アク
セストランジスタＴＡ２１，ＴＡ２２のゲート４０−２
１，４０−２２の下部の基板上に、そして第１及び第２
ドライブトランジスタＴＤ２３，ＴＤ２４のゲート４３
−２３，４３−２４の下部の基板上に形成された第１絶
縁膜３７と、ワード線４０と第１及び第２ドライブトラ
ンジスタＴＤ２３，ＴＤ２４のゲート電極４３−２３，
４３−２４間を絶縁させるためにこれらの間に形成され
た第２絶縁膜４２と、ワード線４０と第１及び第２抵抗
Ｒ２１，Ｒ２２間を絶縁させるためにこれらの間に形成
された第３絶縁膜４７と、第１及び第２抵抗Ｒ２１，Ｒ
２２を含んだ第３絶縁膜４７上に形成された第４絶縁膜
５０と、第４絶縁膜５０上に形成された平坦化膜５１を
さらに含む。
セストランジスタＴＡ２１，ＴＡ２２のゲート４０−２
１，４０−２２の下部の基板上に、そして第１及び第２
ドライブトランジスタＴＤ２３，ＴＤ２４のゲート４３
−２３，４３−２４の下部の基板上に形成された第１絶
縁膜３７と、ワード線４０と第１及び第２ドライブトラ
ンジスタＴＤ２３，ＴＤ２４のゲート電極４３−２３，
４３−２４間を絶縁させるためにこれらの間に形成され
た第２絶縁膜４２と、ワード線４０と第１及び第２抵抗
Ｒ２１，Ｒ２２間を絶縁させるためにこれらの間に形成
された第３絶縁膜４７と、第１及び第２抵抗Ｒ２１，Ｒ
２２を含んだ第３絶縁膜４７上に形成された第４絶縁膜
５０と、第４絶縁膜５０上に形成された平坦化膜５１を
さらに含む。
【００１８】図４（Ａ）〜（Ｉ）は図２（Ａ）のＡ−
Ａ′線、図５（Ａ）〜（Ｉ）は図２（Ａ）のＢ−Ｂ′
線、図６（Ａ）〜（Ｉ）は図２（Ａ）のＣ−Ｃ′線、図
７（Ａ）〜（Ｉ）は図２（Ａ）のＤ−Ｄ′線における製
造工程図を各々示し、図８〜図１１は図２のＳＲＡＭセ
ルアレーを図４乃至図７の製造工程図に従って製造する
場合、各工程後の各層のパターンを示す。
Ａ′線、図５（Ａ）〜（Ｉ）は図２（Ａ）のＢ−Ｂ′
線、図６（Ａ）〜（Ｉ）は図２（Ａ）のＣ−Ｃ′線、図
７（Ａ）〜（Ｉ）は図２（Ａ）のＤ−Ｄ′線における製
造工程図を各々示し、図８〜図１１は図２のＳＲＡＭセ
ルアレーを図４乃至図７の製造工程図に従って製造する
場合、各工程後の各層のパターンを示す。
【００１９】以下、図４乃至図１１を参照して本発明の
実施例によるＳＲＡＭセルの製造方法を説明する。図４
（Ａ）乃至図７（Ａ）のように、シリコン基板３１上に
絶縁層３２とエピタキシャル層３３を順次形成してＳＯ
Ｉ（Ｓｉｌｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構
造の基板３０を形成する。この際、シリコン基板３１は
高濃度の不純物がドーピングされた基板を使用する。次
に、基板３０をフィールド領域３５とアクティブ領域３
４に分け（図８（Ａ）参照）、基板３０のフィールド領
域３５上に通常のフィールド酸化工程により素子隔離用
フィールド酸化膜３６を形成する。
実施例によるＳＲＡＭセルの製造方法を説明する。図４
（Ａ）乃至図７（Ａ）のように、シリコン基板３１上に
絶縁層３２とエピタキシャル層３３を順次形成してＳＯ
Ｉ（Ｓｉｌｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構
造の基板３０を形成する。この際、シリコン基板３１は
高濃度の不純物がドーピングされた基板を使用する。次
に、基板３０をフィールド領域３５とアクティブ領域３
４に分け（図８（Ａ）参照）、基板３０のフィールド領
域３５上に通常のフィールド酸化工程により素子隔離用
フィールド酸化膜３６を形成する。
【００２０】図４（Ｂ）乃至図７（Ｂ）のように、基板
の全面にわたって第１絶縁膜として薄膜の酸化膜３７を
形成し、アクティブ領域の酸化膜３７とエピタキシャル
層３３と絶縁膜３２をエッチングし、次にシリコン基板
３１の一部分をエッチングして埋込型第１コンタクト３
８（又はＣ２１）を形成する（図８（Ｂ）参照）。前記
酸化膜はゲート絶縁膜として作用する。
の全面にわたって第１絶縁膜として薄膜の酸化膜３７を
形成し、アクティブ領域の酸化膜３７とエピタキシャル
層３３と絶縁膜３２をエッチングし、次にシリコン基板
３１の一部分をエッチングして埋込型第１コンタクト３
８（又はＣ２１）を形成する（図８（Ｂ）参照）。前記
酸化膜はゲート絶縁膜として作用する。
【００２１】図４（Ｃ）乃至図７（Ｃ）のように第１ポ
リシリコン膜３９を第１コンタクト３８を含んだ基板の
全面に蒸着し、図４（Ｄ）乃至図７（Ｄ）のように第１
ポリシリコン膜３９をパターニングしてワード線４０
（又はＷ／Ｌ）と、第１コンタクト３８内に基板コンタ
クト部４１を各々形成する（図９（Ｃ）参照）。この
際、ワード線４０は第１コンタクトＣ２１を中心として
一対の脚部分４０−１、４０−２が並列に長く延長形成
されたが、ワード線４０のうち、図６（Ｄ）及び図７
（Ｄ）のようにアクティブ領域３４上部の部分４０−
１，４０−２は各々第１及び第２アクセストランジスタ
ＴＡ２１，ＴＡ２２のゲートとして作用する。ここで、
ＳＯＩ構造の基板を使用せず、通常の単結晶シリコン基
板を使用する場合には、前記のようにポリシリコン膜か
らなる埋込型基板コンタクト部を形成せず、基板に不純
物をイオン注入して基板コンタクト部を形成することも
できる。
リシリコン膜３９を第１コンタクト３８を含んだ基板の
全面に蒸着し、図４（Ｄ）乃至図７（Ｄ）のように第１
ポリシリコン膜３９をパターニングしてワード線４０
（又はＷ／Ｌ）と、第１コンタクト３８内に基板コンタ
クト部４１を各々形成する（図９（Ｃ）参照）。この
際、ワード線４０は第１コンタクトＣ２１を中心として
一対の脚部分４０−１、４０−２が並列に長く延長形成
されたが、ワード線４０のうち、図６（Ｄ）及び図７
（Ｄ）のようにアクティブ領域３４上部の部分４０−
１，４０−２は各々第１及び第２アクセストランジスタ
ＴＡ２１，ＴＡ２２のゲートとして作用する。ここで、
ＳＯＩ構造の基板を使用せず、通常の単結晶シリコン基
板を使用する場合には、前記のようにポリシリコン膜か
らなる埋込型基板コンタクト部を形成せず、基板に不純
物をイオン注入して基板コンタクト部を形成することも
できる。
【００２２】図４（Ｅ）乃至図７（Ｅ）のように、ワー
ド線４０の露出面を全て覆うようにＣＶＤ酸化膜からな
る第２絶縁膜４２を形成する。第２ポリシリコン膜を基
板の全面に蒸着し、ワード線の脚部分４０−１，４０−
２の上部とこれらのアクティブ領域３４の上部にわたっ
て第２ポリシリコン膜が残るようにパターニングする。
これにより、基板コンタクト部４１を中心として一定の
間隔を置いてドライブトランジスタＴＤ２３，ＴＤ２４
のゲート４３−２３，４３−２４を形成する（図９
（Ｄ））。
ド線４０の露出面を全て覆うようにＣＶＤ酸化膜からな
る第２絶縁膜４２を形成する。第２ポリシリコン膜を基
板の全面に蒸着し、ワード線の脚部分４０−１，４０−
２の上部とこれらのアクティブ領域３４の上部にわたっ
て第２ポリシリコン膜が残るようにパターニングする。
これにより、基板コンタクト部４１を中心として一定の
間隔を置いてドライブトランジスタＴＤ２３，ＴＤ２４
のゲート４３−２３，４３−２４を形成する（図９
（Ｄ））。
【００２３】図４（Ｆ）乃至図７（Ｆ）のように、前記
ドライブトランジスタＴＤ２３，ＴＤ２４のゲート４３
−２３，４３−２４及びアクセストランジスタＴＡ２
１，ＴＡ２２のゲート４０−２１，４０−２２をマスク
としてアクティブ領域３４に高濃度のｎ+ 型不純物をイ
オン注入して各トランジスタのソース／ドレイン領域４
４，４５を各々形成する。即ち、アクセストランジスタ
ＴＡ２１，ＴＡ２２のソース領域４４−２１，４４−２
２とドレイン領域４５−２１，４５−２２、そしてドラ
イブトランジスタＴＤ２３，ＴＤ２４のソース領域４４
−２３，４４−２４とドレイン領域４５−２３，４５−
２４が各々形成される。
ドライブトランジスタＴＤ２３，ＴＤ２４のゲート４３
−２３，４３−２４及びアクセストランジスタＴＡ２
１，ＴＡ２２のゲート４０−２１，４０−２２をマスク
としてアクティブ領域３４に高濃度のｎ+ 型不純物をイ
オン注入して各トランジスタのソース／ドレイン領域４
４，４５を各々形成する。即ち、アクセストランジスタ
ＴＡ２１，ＴＡ２２のソース領域４４−２１，４４−２
２とドレイン領域４５−２１，４５−２２、そしてドラ
イブトランジスタＴＤ２３，ＴＤ２４のソース領域４４
−２３，４４−２４とドレイン領域４５−２３，４５−
２４が各々形成される。
【００２４】この際、図２（Ａ）の平面図と図２（Ｂ）
の等価回路に示すように、第２ドライブトランジスタＴ
Ｄ２４のドレイン領域４５−２４と第１アクセストラン
ジスタＴＡ２１のソース領域４４−２１は互いに共有さ
れ、第１ドライブトランジスタＴＤ２３のドレイン領域
４５−２３と第２アクセストランジスタＴＡ２２のソー
ス領域４４−２２は互いに共有される。そして、図４
（Ｆ）に示すように、ドライブトランジスタＴＤ２３，
ＴＤ２４のソース領域４４−２３，４４−２４の間には
前記埋込コンタクト部４１が形成されており、これらソ
ース領域は埋込コンタクト部を介して基板と接触して接
地される。
の等価回路に示すように、第２ドライブトランジスタＴ
Ｄ２４のドレイン領域４５−２４と第１アクセストラン
ジスタＴＡ２１のソース領域４４−２１は互いに共有さ
れ、第１ドライブトランジスタＴＤ２３のドレイン領域
４５−２３と第２アクセストランジスタＴＡ２２のソー
ス領域４４−２２は互いに共有される。そして、図４
（Ｆ）に示すように、ドライブトランジスタＴＤ２３，
ＴＤ２４のソース領域４４−２３，４４−２４の間には
前記埋込コンタクト部４１が形成されており、これらソ
ース領域は埋込コンタクト部を介して基板と接触して接
地される。
【００２５】図４（Ｇ）乃至図７（Ｇ）のように、ドラ
イブトランジスタＴＤ２３，ＴＤ２４のゲート４３−２
３，４３−２４を形成した後、ゲート４３−２３，４３
−２４の両側に側壁スペーサ４６を形成し、基板の全面
に第３絶縁膜４７としてＣＶＤ酸化膜を形成し、これを
選択的にエッチングして第１負荷抵抗Ｒ２１を連結する
ための第２コンタクト４８−２１（又はＣ２２）及び第
５コンタクト４８−２４（又は２５）、そして第２負荷
抵抗Ｒ２２を連結するための第３コンタクト４８−２２
（又はＣ２３）及び第４コンタクト４８−２３（又はＣ
２４）を各々形成する（図１０（Ｅ）参照）。
イブトランジスタＴＤ２３，ＴＤ２４のゲート４３−２
３，４３−２４を形成した後、ゲート４３−２３，４３
−２４の両側に側壁スペーサ４６を形成し、基板の全面
に第３絶縁膜４７としてＣＶＤ酸化膜を形成し、これを
選択的にエッチングして第１負荷抵抗Ｒ２１を連結する
ための第２コンタクト４８−２１（又はＣ２２）及び第
５コンタクト４８−２４（又は２５）、そして第２負荷
抵抗Ｒ２２を連結するための第３コンタクト４８−２２
（又はＣ２３）及び第４コンタクト４８−２３（又はＣ
２４）を各々形成する（図１０（Ｅ）参照）。
【００２６】この際、第２コンタクト４８−２１は第１
ドライブトランジスタＴＤ２３のドレイン領域４５−２
３（又は第１アクセストランジスタＴＡ２１のソース／
ドレイン領域４４−２１）に形成され、第３コンタクト
４８−２２は第２ドライブトランジスタＴＤ２４のドレ
イン領域４５−２４（又は第２アクセストランジスタＴ
Ｄ２２のソース領域４４−２４）に各々形成される。
尚、第４コンタクト４８−２３は第１ドライブトランジ
スタＴＤ２３のゲート４３−２３上に形成され、第５コ
ンタクト４８−２４は第２ドライブトランジスタＴＤ２
４のゲート４３−２４上にそれぞれ形成する。
ドライブトランジスタＴＤ２３のドレイン領域４５−２
３（又は第１アクセストランジスタＴＡ２１のソース／
ドレイン領域４４−２１）に形成され、第３コンタクト
４８−２２は第２ドライブトランジスタＴＤ２４のドレ
イン領域４５−２４（又は第２アクセストランジスタＴ
Ｄ２２のソース領域４４−２４）に各々形成される。
尚、第４コンタクト４８−２３は第１ドライブトランジ
スタＴＤ２３のゲート４３−２３上に形成され、第５コ
ンタクト４８−２４は第２ドライブトランジスタＴＤ２
４のゲート４３−２４上にそれぞれ形成する。
【００２７】図４（Ｈ）乃至図７（Ｈ）のように、基板
の全面に第３ポリシリコン膜を蒸着しパターニングし
て、第１及び第２負荷抵抗４９−２１（又はＲ２１），
４９−２２（又はＲ２２）を形成する（図１０（Ｆ）参
照）。第１負荷抵抗４９−２１は第２コンタクトＣ２２
を介して第１アクセストランジスタＴＡ２１のソース領
域４４−２１と接触し、前記第１脚部分４０−１と交差
するように長く延長される。第２負荷抵抗４９−２２は
第３コンタクトＣ２３を介して第２アクセストランジス
タＴＡ２２のソース領域４４−２２と接触し、前記第２
脚部分４０−２２と交差するように長く延長される。
の全面に第３ポリシリコン膜を蒸着しパターニングし
て、第１及び第２負荷抵抗４９−２１（又はＲ２１），
４９−２２（又はＲ２２）を形成する（図１０（Ｆ）参
照）。第１負荷抵抗４９−２１は第２コンタクトＣ２２
を介して第１アクセストランジスタＴＡ２１のソース領
域４４−２１と接触し、前記第１脚部分４０−１と交差
するように長く延長される。第２負荷抵抗４９−２２は
第３コンタクトＣ２３を介して第２アクセストランジス
タＴＡ２２のソース領域４４−２２と接触し、前記第２
脚部分４０−２２と交差するように長く延長される。
【００２８】前記第１負荷抵抗４９−２１のうち第２コ
ンタクト４８−２１と第５コンタクト４８−２４との
間、及び前記第２負荷抵抗４９−２２のうち第３コンタ
クト４８−２２と第４コンタクト４８−２３との間に高
濃度の不純物をイオン注入して、各々第１アクセストラ
ンジスタＴＡ２１のソース領域４４−２１と第２ドライ
ブトランジスタＴＤ２４のゲート４３−２４とを連結す
るための低抵抗の第１配線層４９−２１′と、第２アク
セストランジスタＴＡ２２のソース領域４４−２２と第
１ドライブトランジスタＴＤ２３のゲート４４−２３と
を連結するための低抵抗の第２配線層４９−２２′をそ
れぞれ形成する。
ンタクト４８−２１と第５コンタクト４８−２４との
間、及び前記第２負荷抵抗４９−２２のうち第３コンタ
クト４８−２２と第４コンタクト４８−２３との間に高
濃度の不純物をイオン注入して、各々第１アクセストラ
ンジスタＴＡ２１のソース領域４４−２１と第２ドライ
ブトランジスタＴＤ２４のゲート４３−２４とを連結す
るための低抵抗の第１配線層４９−２１′と、第２アク
セストランジスタＴＡ２２のソース領域４４−２２と第
１ドライブトランジスタＴＤ２３のゲート４４−２３と
を連結するための低抵抗の第２配線層４９−２２′をそ
れぞれ形成する。
【００２９】図４（Ｉ）乃至図７（Ｉ）のように、第４
絶縁膜として酸化膜５０を基板の全面に形成し、次にそ
の上に平坦化層５１を形成する。この平坦化層５１と第
４絶縁膜５０及び第３絶縁膜４７を選択的にエッチング
して第１及び第２アクセストランジスタＴＡ２１，ＴＡ
２２のドレイン領域４５−２１，４５−２２に第６コン
タクト５２−２（又はＣ２６）と第７コンタクト５２−
２２（又はＣ２７）をそれぞれ形成する。次に金属５３
をＰＶＤ法により蒸着し、これをパターニングして一対
のビット線５３−２１（又はＢ／Ｌ２１）と５３−２２
（又はＢ／Ｌ２２）を形成する（図１１（Ｈ）参照）。
最終的に基板の全面に保護膜（図示せず）を形成するこ
とにより、本発明の実施例によるＳＲＡＭセルを製造す
る。
絶縁膜として酸化膜５０を基板の全面に形成し、次にそ
の上に平坦化層５１を形成する。この平坦化層５１と第
４絶縁膜５０及び第３絶縁膜４７を選択的にエッチング
して第１及び第２アクセストランジスタＴＡ２１，ＴＡ
２２のドレイン領域４５−２１，４５−２２に第６コン
タクト５２−２（又はＣ２６）と第７コンタクト５２−
２２（又はＣ２７）をそれぞれ形成する。次に金属５３
をＰＶＤ法により蒸着し、これをパターニングして一対
のビット線５３−２１（又はＢ／Ｌ２１）と５３−２２
（又はＢ／Ｌ２２）を形成する（図１１（Ｈ）参照）。
最終的に基板の全面に保護膜（図示せず）を形成するこ
とにより、本発明の実施例によるＳＲＡＭセルを製造す
る。
【００３０】
【発明の効果】前記した本発明のＳＲＡＭセルはセルの
大きさが小さいために高集積化に適し、高濃度のドーピ
ングされた基板を介して接地して抵抗を減少させること
により、セルを一層安定させることができる。そして、
負荷抵抗を容易に調節することができ、負荷抵抗を調整
することにより抵抗を大幅に減少させることができる。
さらに、セルが対称構造を有するのでセル安定化に寄与
することができ、ステップカバレージが改善されるので
歩留まりが向上するという効果が得られる。尚、本発明
はＳＲＡＭセル以外にも基板を介して接地されるので、
接地を使用する全ての素子に適用することができる。
大きさが小さいために高集積化に適し、高濃度のドーピ
ングされた基板を介して接地して抵抗を減少させること
により、セルを一層安定させることができる。そして、
負荷抵抗を容易に調節することができ、負荷抵抗を調整
することにより抵抗を大幅に減少させることができる。
さらに、セルが対称構造を有するのでセル安定化に寄与
することができ、ステップカバレージが改善されるので
歩留まりが向上するという効果が得られる。尚、本発明
はＳＲＡＭセル以外にも基板を介して接地されるので、
接地を使用する全ての素子に適用することができる。
【図１】 （Ａ）は従来のＳＲＡＭセルの平面図、
（Ｂ）は図１（Ａ）のＳＲＡＭセルの等価回路図であ
る。
（Ｂ）は図１（Ａ）のＳＲＡＭセルの等価回路図であ
る。
【図２】 （Ａ）は本発明の実施例によるＳＲＡＭセル
の平面図、（Ｂ）は図２（Ａ）のＳＲＡＭセルの等価回
路図である。
の平面図、（Ｂ）は図２（Ａ）のＳＲＡＭセルの等価回
路図である。
【図３】 図２（Ａ）のＡ−Ａ′線、Ｂ−Ｂ′線、Ｃ−
Ｃ′線、Ｄ−Ｄ′線におけるＳＲＡＭセルの断面図であ
る。
Ｃ′線、Ｄ−Ｄ′線におけるＳＲＡＭセルの断面図であ
る。
【図４】 図２（Ａ）のＡ−Ａ′線におけるＳＲＡＭセ
ルの製造工程図である。
ルの製造工程図である。
【図５】 図２（Ａ）のＢ−Ｂ′線におけるＳＲＡＭセ
ルの製造工程図である。
ルの製造工程図である。
【図６】 図２（Ａ）のＣ−Ｃ′線におけるＳＲＡＭセ
ルの製造工程図である。
ルの製造工程図である。
【図７】 図２（Ａ）のＤ−Ｄ′線におけるＳＲＡＭセ
ルの製造工程図である。
ルの製造工程図である。
【図８】 図２のＳＲＡＭセルアレーの各層のパターン
を示す平面図である。
を示す平面図である。
【図９】 図２のＳＲＡＭセルアレーの各層のパターン
を示す平面図である。
を示す平面図である。
【図１０】 図２のＳＲＡＭセルアレーの各層のパター
ンを示す平面図である。
ンを示す平面図である。
【図１１】 図２のＳＲＡＭセルアレーの各層のパター
ンを示す平面図である。
ンを示す平面図である。
【図１２】 本発明によるＳＲＡＭセルアレーのレイア
ウト図である。
ウト図である。
３０…基板、３１…シリコン基板、３２…絶縁膜、３３
…エピタキシャル層、３４…アクティブ領域、３５…フ
ィールド領域、３６…フィールド酸化膜、３７…ゲート
酸化膜、３８…第１コンタクト（Ｃ２１）、３９…ポリ
シリコン膜、４０…ワード線、４１…基板コンタクト
部、４０−２１…第１アクセストランジスタＴＡ２１の
ゲート、４０−２２…第２アクセストランジスタＴＡ２
２のゲート、４３−２３…第１ドライブトランジスタＴ
Ｄ２３のゲート、４３−２４…第２ドライブトランジス
タＴＤ２４のゲート、４４−２１（又は４５−２３）…
第１アクセストランジスタＴＡ２１のソース領域（又は
第１ドライブトランジスタＴＤ２３のドレイン領域）、
４５−２１，４５−２２…第１及び第２アクセストラン
ジスタＴＡ２１，ＴＡ２２のドレイン領域、４４−２
３，４４−２４…第１及び第２ドライブトランジスタＴ
Ｄ２３，ＴＤ２４のソース領域、４４−２２（又は４５
−２４）…第２アクセストランジスタＴＡ２２のソース
領域（又は第２ドライブトランジスタＴＤ２４のドレイ
ン領域）、４６…側壁スペーサ、４８−２１〜４８−２
４…第２乃至第５コンタクト（Ｃ２２〜Ｃ２５）、４９
−２１，４９−２２…第１及び第２負荷抵抗Ｒ２１，Ｒ
２２、４９−２１′，４９−２２′…低抵抗配線、５１
…平坦化層、５２−２１，５２−２２…第６及び第７コ
ンタクトＣ２６，Ｃ２７、５３−２１，５３−２２…第
１及び第２ビット線Ｂ／Ｌ２１，Ｂ／Ｌ２２。
…エピタキシャル層、３４…アクティブ領域、３５…フ
ィールド領域、３６…フィールド酸化膜、３７…ゲート
酸化膜、３８…第１コンタクト（Ｃ２１）、３９…ポリ
シリコン膜、４０…ワード線、４１…基板コンタクト
部、４０−２１…第１アクセストランジスタＴＡ２１の
ゲート、４０−２２…第２アクセストランジスタＴＡ２
２のゲート、４３−２３…第１ドライブトランジスタＴ
Ｄ２３のゲート、４３−２４…第２ドライブトランジス
タＴＤ２４のゲート、４４−２１（又は４５−２３）…
第１アクセストランジスタＴＡ２１のソース領域（又は
第１ドライブトランジスタＴＤ２３のドレイン領域）、
４５−２１，４５−２２…第１及び第２アクセストラン
ジスタＴＡ２１，ＴＡ２２のドレイン領域、４４−２
３，４４−２４…第１及び第２ドライブトランジスタＴ
Ｄ２３，ＴＤ２４のソース領域、４４−２２（又は４５
−２４）…第２アクセストランジスタＴＡ２２のソース
領域（又は第２ドライブトランジスタＴＤ２４のドレイ
ン領域）、４６…側壁スペーサ、４８−２１〜４８−２
４…第２乃至第５コンタクト（Ｃ２２〜Ｃ２５）、４９
−２１，４９−２２…第１及び第２負荷抵抗Ｒ２１，Ｒ
２２、４９−２１′，４９−２２′…低抵抗配線、５１
…平坦化層、５２−２１，５２−２２…第６及び第７コ
ンタクトＣ２６，Ｃ２７、５３−２１，５３−２２…第
１及び第２ビット線Ｂ／Ｌ２１，Ｂ／Ｌ２２。
Claims (2)
- 【請求項１】 アクティブ領域とフィールド領域に分け
られた基板と、 基板のアクティブ領域に形成された第１コンタクトと、 前記第１コンタクト内に形成された基板コンタクト部
と、 前記基板コンタクト部と一定の間隔を置いて形成された
ボデー部分と、このボデー部分の両エッジ部分から基板
コンタクト部を介して並列に長く延長された一対の脚部
分とからなる第１伝導性ラインと、 前記基板コンタクト部と一定の間隔を置いて前記第１伝
導性ラインの一対の脚部分の上部と、脚部分の間のアク
ティブ領域上部にわたって各々形成された第１及び第２
電極と、 前記一対の脚部分のうち第１脚部分の両側のアクティブ
領域内に各々形成された一対の第１高濃度不純物領域
と、 前記一対の伝導性ラインのうち第２脚部分の両側のアク
ティブ領域内に各々形成された一対の第２高濃度不純物
領域と、 各電極と基板コンタクト部との間のアクティブ領域内に
各々形成された一対の第３高濃度不純物領域と、 前記一対の第１高濃度不純物領域のうち一つの領域に形
成された第２コンタクトと、 前記一対の第２高濃度不純物領域のうち一つの領域に形
成された第３コンタクトと、 前記第１脚部分の上部の第１電極上に形成された第４コ
ンタクトと、 前記第２脚部分の上部の第２電極上に形成された第５コ
ンタクトと、 前記第２コンタクトから第１伝導性ラインの第２脚部分
と交差するように長く延長されるとともに、第２コンタ
クトから第５コンタクトまで第２脚部分の上部に長く延
長されて前記第２電極と接触する第２伝導性ラインと、 前記第３コンタクトを介して第１伝導性ラインの第２脚
部分と交差するように長く延長されるとともに、第３コ
ンタクトから第４コンタクトまで第１脚部分上に長く延
長されて第１電極と接触する第３伝導性ラインと、 前記一対の第１高濃度不純物領域のうち、他の領域に形
成された第６コンタクトと、 前記一対の第２高濃度不純物領域のうち、他の領域に形
成された第７コンタクトと、 前記第６コンタクトを介して前記他の第１高濃度不純物
領域と接触し、前記第１及び第２脚部分と交差するよう
に第１電極の上部に長く形成された第４伝導性ライン
と、 前記第７コンタクトを介して前記他の第２高濃度不純物
領域と接触し、前記第１及び第２脚部分と交差するよう
に第２電極の上部に長く形成された第５伝導性ライン
と、を含むことを特徴とする半導体装置。 - 【請求項２】 基板のアクティブ領域に第１コンタクト
を形成する工程と、 第１コンタクトを含んだ基板の全面に第１導電性物質を
蒸着する工程と、 前記第１導電性物質をパターニングして、第１コンタク
トに基板コンタクト部を形成し、基板コンタクト部と一
定の間隔を置いて形成されたボデー部分と、ボデー部分
の両エッジから基板コンタクト部を介して並列に長く延
長された一対の脚部分とからなる第１伝導性ラインを形
成する工程と、 第１伝導性ラインを含んだ基板上に第２導電性物質を蒸
着する工程と、 前記第２導電性物質をパターニングして、前記基板コン
タクト部と一定の間隔を置いて前記第１伝導性ラインの
一対の脚部分の上部及び、脚部分の間のアクティブ領域
の上部にわたって第１及び第２電極を各々形成する工程
と、 前記第１伝導性ラインと第１及び第２電極をマスクとし
てアクティブ領域に不純物をイオン注入して、前記第１
電極に隣接した第１伝導性ラインの第１脚部分の両側ア
クティブ領域内に一対の第１高濃度不純物領域を、前記
第２電極に隣接した第２脚部分の両側アクティブ領域内
に一対の第２高濃度不純物領域を、各電極と基板コンタ
クト部との間のアクティブ領域内に一対の第３高濃度不
純物領域を各々形成する工程と、 基板の全面に第１絶縁膜を形成する工程と、 前記第１絶縁膜を選択的にエッチングして、一対の第１
高濃度不純物領域のうち一つの領域と一対の第２高濃度
不純物領域のうち一つの領域上に各々第２コンタクト及
び第３コンタクトを、第１及び第２電極上に第４及び第
５コンタクトを各々形成する工程と、 基板の全面に第３導電性物質を形成する工程と、 前記第３導電層をパターニングして、前記第２コンタク
トから第１伝導性ラインの第１脚部分と交差するように
長く延長されるとともに、第２コンタクトから第５コン
タクトまで第２脚部分の上部に長く延長されて前記第２
電極と接触する第２伝導性ラインと、前記第３コンタク
トを介して第１伝導性ラインの第２脚部分と交差するよ
うに長く延長されるとともに、第３コンタクトから第４
コンタクトまで第１脚部分上に長く延長されて第１電極
と接触する第３伝導性ラインを形成する工程と、 基板の全面に第２絶縁膜を形成する工程と、 第２絶縁膜及び第１絶縁膜を選択的にエッチングして、
一対の第１高濃度不純物領域のうち他の領域と一対の第
２高濃度不純物領域のうち他の領域に第６及び第７コン
タクトを各々形成する工程と、 第４導電性物質を基板の全面に蒸着する工程と、 前記第４導電性物質をパターニングして、第６コンタク
トを介して前記他の第１高濃度不純物領域と接触し、第
１電極上に長く延長形成された第４伝導性ラインと、第
７コンタクトを介して前記他の第２高濃度不純物領域と
接触し、第２電極上に長く延長形成された第５伝導性ラ
インを形成する工程と、を含むことを特徴とする半導体
装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR16637/1994 | 1994-07-11 | ||
| KR1019940016637A KR0136530B1 (ko) | 1994-07-11 | 1994-07-11 | 반도체장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181285A true JPH08181285A (ja) | 1996-07-12 |
| JP2847482B2 JP2847482B2 (ja) | 1999-01-20 |
Family
ID=19387731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7197152A Expired - Lifetime JP2847482B2 (ja) | 1994-07-11 | 1995-07-11 | Ｓｒａｍセル及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6127705A (ja) |
| JP (1) | JP2847482B2 (ja) |
| KR (1) | KR0136530B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6352888B1 (en) | 1995-07-10 | 2002-03-05 | Hyundai Electronics Industries Co., Ltd. | Method of fabricating SRAM cell having a field region |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6800917B2 (en) * | 2002-12-17 | 2004-10-05 | Texas Instruments Incorporated | Bladed silicon-on-insulator semiconductor devices and method of making |
| US7160773B2 (en) * | 2004-05-05 | 2007-01-09 | Spansion Llc | Methods and apparatus for wordline protection in flash memory devices |
| DE102004037087A1 (de) * | 2004-07-30 | 2006-03-23 | Advanced Micro Devices, Inc., Sunnyvale | Selbstvorspannende Transistorstruktur und SRAM-Zellen mit weniger als sechs Transistoren |
| US7280397B2 (en) * | 2005-07-11 | 2007-10-09 | Sandisk 3D Llc | Three-dimensional non-volatile SRAM incorporating thin-film device layer |
| DE102006004409A1 (de) * | 2006-01-31 | 2007-08-09 | Advanced Micro Devices, Inc., Sunnyvale | SRAM-Zelle mit selbststabilisierenden Transistorstrukturen |
| DE102008007029B4 (de) * | 2008-01-31 | 2014-07-03 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Betrieb einer elektronischen Schaltung mit körpergesteuertem Doppelkanaltransistor und SRAM-Zelle mit körpergesteuertem Doppelkanaltransistor |
| JP5576065B2 (ja) * | 2009-06-30 | 2014-08-20 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその設計方法 |
| TWI699781B (zh) * | 2016-12-28 | 2020-07-21 | 聯華電子股份有限公司 | 靜態隨機存取記憶元件 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH046875A (ja) * | 1990-04-24 | 1992-01-10 | Mitsubishi Materials Corp | シリコンウェーハ |
| US5426065A (en) * | 1993-11-30 | 1995-06-20 | Sgs-Thomson Microelectronics, Inc. | Method of making transistor devices in an SRAM cell |
-
1994
- 1994-07-11 KR KR1019940016637A patent/KR0136530B1/ko not_active IP Right Cessation
-
1995
- 1995-07-10 US US08/499,990 patent/US6127705A/en not_active Expired - Lifetime
- 1995-07-11 JP JP7197152A patent/JP2847482B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6352888B1 (en) | 1995-07-10 | 2002-03-05 | Hyundai Electronics Industries Co., Ltd. | Method of fabricating SRAM cell having a field region |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0136530B1 (ko) | 1998-09-15 |
| KR960006042A (ko) | 1996-02-23 |
| US6127705A (en) | 2000-10-03 |
| JP2847482B2 (ja) | 1999-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09186341A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPS6321351B2 (ja) | ||
| JPH02166762A (ja) | コンパクトｃｍｏｓデバイス及びその製造方法 | |
| JP3066365B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH08181285A (ja) | 半導体装置及びその製造方法 | |
| US6031271A (en) | High yield semiconductor device and method of fabricating the same | |
| JP3940495B2 (ja) | Ｓｒａｍセルの構造及びその製造方法 | |
| JPS58170065A (ja) | 薄膜電界効果トランジスタの製造方法 | |
| JP2859363B2 (ja) | 半導体装置及びその製造方法 | |
| US6303966B1 (en) | SRAM cell having overlapping access transistor and drive transistor gates | |
| JPS61224359A (ja) | 薄膜トランジスタアレイの製造法 | |
| JP2773205B2 (ja) | 半導体メモリ | |
| JPH07321324A (ja) | 半導体装置およびその製造方法 | |
| KR940012614A (ko) | 고집적 반도체 접속장치 및 그 제조방법 | |
| JP2699933B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR100713904B1 (ko) | 반도체소자의 제조방법 | |
| KR100772091B1 (ko) | 에스램소자의 제조방법 | |
| KR100214279B1 (ko) | 반도체소자의 제조방법 | |
| KR940000312B1 (ko) | 고부하 저항체를 갖는 sram 및 그 제조방법 | |
| JPH0653441A (ja) | 薄膜トランジスタを備えたセル構造、薄膜トランジスタを備えたｓｒａｍメモリーセル構造、及び薄膜トランジスタを備えたセル構造の形成方法 | |
| JPS6232638A (ja) | 半導体記憶装置 | |
| JPH06295995A (ja) | 半導体装置及びその製造方法 | |
| KR950012553B1 (ko) | 워드라인 구조 및 그 형성방법 | |
| JPS59201463A (ja) | 半導体装置 | |
| JPS5816568A (ja) | 絶縁ゲ−ト型電界効果半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071106 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081106 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091106 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091106 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101106 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101106 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111106 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111106 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121106 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121106 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131106 Year of fee payment: 15 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |