JPH07321324A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH07321324A
JPH07321324A JP6105307A JP10530794A JPH07321324A JP H07321324 A JPH07321324 A JP H07321324A JP 6105307 A JP6105307 A JP 6105307A JP 10530794 A JP10530794 A JP 10530794A JP H07321324 A JPH07321324 A JP H07321324A
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JP
Japan
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film
insulating film
gate electrode
semiconductor
semiconductor device
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Application number
JP6105307A
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English (en)
Inventor
Katsutada Horiuchi
勝忠 堀内
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Abstract

(57)【要約】 【目的】二重ゲート構造のMOSトランジスタの上部ゲ
ート電極、ソース・ドレイン拡散層および埋込ゲート電
極を互いに自己整合の関係で構成し、基本遅延時間を極
めて短くし、高速動作を可能とする。 【構成】支持基板、酸化膜、半導体膜、酸化膜、単結晶
半導体膜の順に積層された多層SOI基板を用い、上部
ゲート電極をマスクに用いて、上記単結晶半導体膜、酸
化膜および半導体膜を所定の形状に加工し、半導体膜側
面からの不純物導入により埋込ゲート電極を形成する。 【効果】寄生容量が極めて低く、高速動作可能な二重ゲ
ート構造のMOSトランジスタを、製造工程数の増加を
ともなわず製造できる。

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、詳しくは、絶縁膜上にMOS型電界効果
トランジスタが形成される,一般にシリコン・オン・イン
シュレータ(Silicon On Insulator: SOI)と呼ばれる構
造を有し、極めて高い速度で動作することが可能な半導
体装置およびその製造方法に関する。

【0002】

【従来の技術】SOI構造を有する半導体装置におい
て、単結晶半導体薄膜の上下にゲート絶縁膜を介して二
つのゲート電極が構成された構造は、例えば特開平5−
167073において提案されており、図2に示した構
造を有している。図2において、(a)はMOS型SO
Iトランジスタのチャネル方向の断面を示し、(b)は
チャネル方向と垂直でゲート電極117中心の断面を示
す図であり、図2以外の図においても、(a)および
(b)は、これと同じ方向の断面構造をそれぞれ示す。

【0003】図2に示した従来の二重ゲートMOS型S
OIトランジスタは,下記工程によって製造されてい
た。すなわち、まず周知のMOS型トランジスタの製造
方法を用いて、素子分離絶縁膜111、ゲート絶縁膜1
12、ゲート電極113等を単結晶半導体基板110に
形成した後、絶縁膜114および厚い多結晶シリコン膜
115を形成する。多結晶シリコン膜115の表面を、
研削および研磨によって平坦化した後、支持基板100
上にあらかじめ形成された絶縁膜101と、接着剤なし
で直接貼合せる。この直接貼合せは、貼合せるべき両表
面をいずれも極度に平坦にし、かつ、無塵雰囲気中にお
いて上記多結晶シリコン膜115の表面と上記絶縁膜1
01を互いに対向させ、両者に適当な圧力を加えること
によって、接着剤を用いることなしに容易に実現でき
る。直接貼合せを行った後、熱処理を行って貼合せ強度
を向上させる。

【0004】次に、上記単結晶半導体基板110の裏面
側から、研削および研磨を順次行って、上記単結晶半導
体基板110の厚さを薄くして、上記素子分離絶縁膜1
11の裏面によって規定される厚さにした後、薄くされ
た単結晶半導体基板110の露出された面上に、再びゲ
ート絶縁膜116を形成する。

【0005】ゲート電極113上の素子分離絶縁膜11
1の所定の位置に、開口部118を形成した後、再び周
知のMOS型トランジスタの製造方法によって、ゲート
電極117、ソース拡散層119、ドレイン拡散層12
0、ソース電極121およびドレイン電極122などを
形成し、トランジスタを製造していた。

【0006】上記製造方法から明らかなように、従来の
二重ゲートMOS型SOIトランジスタにおいては、上
部ゲート電極117は、埋込まれて形成されたゲート電
極113と重なるように、通常のホトエッチングを用い
て所定の形状にパターニングされていたため、位置合わ
せの際における合わせずれが、発生するのは避けられ
ず、上記ゲート電極117の位置が変動して一定にでき
なかった。

【0007】特に半導体基板上への膜の形成とそのパタ
ーニングを連続して行うと、半導体基板内に応力が発生
し、そのため、半導体基板内に形成された微細パターン
の形状が、初期の形状より1μm以上歪むことは避けら
れなかった。このような形状の歪は、半導体基板110
を薄くするために行われる、上記研削および研磨によっ
てさらに助長されてしまう。

【0008】また、ソース拡散層119およびドレイン
拡散層120は、上部ゲート電極117と自己整合の関
係で形成されるが、上部ゲート電極117を形成する際
に生ずる上記位置合わせずれのために、ソース拡散層1
19およびドレイン拡散層120は、下部ゲート電極1
13とは自己整合にならない。そのため、ソース・ゲー
ト間、およびドレイン・ゲート間容量が増大するばかり
でなく、トランジスタの特性が、製品ごとに変動してし
まうという問題があった。

【0009】さらに、従来の二重ゲートMOS型SOI
トランジスタの製造においては、ゲート電極の製造工程
を2回行う必要があるため、通常のMOS型トランジス
タにくらべて製造工程が煩雑で、製品価格が上昇するな
は避けられなかった。

【0010】

【発明が解決しようとする課題】本発明の目的は、従来
の二重ゲートMOS型SOIトランジスタにおける上記
問題を解決し、ソース・ゲート間、およびドレイン・ゲー
ト間容量の増大を防止することができ、かつ、製品ごと
の特性の変動が少ない二重ゲートMOS型SOIトラン
ジスタを提供することである。

【0011】本発明の他の目的は、単結晶半導体基板の
表裏両面に、当該単結晶半導体基板を介して互いに対向
して形成される二つのゲート電極、ソース拡散層および
ドレイン拡散層のすべてを、それぞれ自己整合の関係で
形成することのできる二重ゲートMOS型SOIトラン
ジスタの製造方法を提供することにある。

【0012】本発明のさらに他の目的は、工程数が通常
のMOS型トランジスタの製造方法とほとんど同じであ
って、製造価格の上昇を回避することができる、二重ゲ
ートMOS型SOIトランジスタ製造方法を提供するこ
とにある。

【0013】

【課題を解決するための手段】上記目的を解決するた
め、本発明は、支持基板上に厚い絶縁膜、半導体膜、薄
い絶縁膜および単結晶半導体層を積層してして多層構造
SOI基板を形成し、上記単結晶半導体層からなるSO
I層に、二重ゲートMOS型SOIトランジスタを製造
するものである。

【0014】ここで、上記SOI層の上部に形成された
ゲート電極をパターニングした後、同一マスクを用い
て、さらに下地の単結晶半導体層(SOI層)および上記
半導体膜もパターニングされて、埋込ゲート電極が形成
される。上記多層構造SOI基板の製造には、ウエーハ
直接貼合せ技術が用いられ、実用上十分な貼合せ強度を
得るために1、100℃程度の熱処理が行われる。しか
し、上記薄い絶縁膜の厚さは、ゲート絶縁膜として使用
できるように10nm以下と極めて薄いので、上記半導
体膜に、低抵抗化するために高濃度の不純物があらかじ
め添加されていると、この不純物が、上記熱処理によっ
て上記薄い絶縁膜を介してSOI層に拡散する恐れがあ
る。そのため、多層構造SOI基板における上記半導体
膜としては、不純物が添加されていない高抵抗半導体膜
が用いられる。ただし、貼合せ強度向上のための熱処理
温度が低温化された場合は高濃度の不純物をあらかじめ
ドープして低抵抗にしておいてもよいことは、いうまで
もない。

【0015】パターニングされた高抵抗の半導体膜の抵
抗を低くして、埋込ゲート電極として用いるために、本
発明では、上記SOI層と高抵抗半導体膜を、上部ゲー
ト電極と自己整合の関係でパターニングした後、SOI
層の側壁を耐拡散、耐酸化性膜で覆い、上記高抵抗半導
体膜の側壁から気相拡散によって不純物拡散を選択的に
行って低抵抗化させる。しかる後、半導体膜の側壁を選
択的に酸化して絶縁膜を形成し、埋込ゲート電極を絶縁
分離する。上部ゲート電極と埋込ゲート電極の接続は素
子間分離領域に形成された接続孔を介して行われるが、
上記素子間分離領域下部の半導体膜に選択的に高濃度不
純物を導入し、低抵抗化してから素子間分離絶縁膜を形
成すれば、上下のゲート接続箇所は低抵抗化される。

【0016】ソース・ドレイン領域は、上記埋込ゲート
電極の側壁に絶縁膜を形成した後、SOI層側壁の耐拡
散、耐酸化性膜を選択除去し、高濃度不純物が添加され
た半導体膜を形成し、所定の形状にパターニングするこ
とによってにより実現される。

【0017】また、上部ゲート電極と自己整合でパター
ニングされた、SOI層の下部に配置された半導体層
に、側壁から不純物を導入する代わりに、側壁絶縁膜の
形成を先行させても良い。この場合、埋込ゲート電極の
側壁絶縁膜を形成した後、素子間分離絶縁膜領域におけ
る上部ゲート電極と埋込ゲート電極の接続孔を介して、
上部ゲート電極および埋込ゲート電極材料を選択的に除
去した後、低抵抗半導体膜、または低抵抗金属材料によ
って埋め戻される。低抵抗材料で埋め戻される領域は、
各ゲート側壁絶縁膜で規定される。ソース・ドレイン領
域は、上記のように高濃度不純物が添加された半導体膜
を形成し、所定の形状にパターニングして形成される、

【0018】

【作用】薄い単結晶半導体層(SOI層)を上下から挾
み込むように構成された二重ゲートMOS型SOIトラ
ンジスタの、上部ゲート電極、SOI層および埋込ゲー
ト電極を自己整合の関係で形成できる。さらに、上部ゲ
ート電極のパターニングに続いて、埋込電極のパターニ
ングを行うことができるので、余分のマスク合わせ工程
等は不要であり、通常のMOS型トランジスタとほぼ同
程度の簡略な製造工程で製造できる。

【0019】また、清浄で無塵雰囲気を要求される半導
体装置の製造工程の途中では、半導体基板の研削および
研磨という発塵工程を行わなくてもよいため、同一の無
塵室内で製造することができ、製造場所間の移動など煩
雑な作業を行う必要がない。

【0020】さらに、SOI層の厚さを100nm以下
と薄くし、かつ、不純物濃度を10 16/cm3以下と低くす
ることにより、上下のゲート電極からのゲート電界によ
ってドレイン電界の横方向拡がりを抑制できる。そのた
め、パンチスルー耐圧を従来の構造を有するトランジス
タより向上でき、ゲート寸法の微細化にともなって閾電
圧が低下する現象(短チャネル効果)が緩和されて、素
子寸法の微細化が実現される。

【0021】上下のゲート電界によってSOI層全体を
電流経路とすることができので、ソース・ドレイン間電
流を、従来の半導体基板に製造されたトランジスタに比
べて約3倍に増加させることができる。SOI層の下部
に絶縁膜が存在するので、配線容量が形成されるが、上
記のように、上下のゲート電極とソース・ドレイン領域
は自己整合の関係で形成されるので、配線容量は従来よ
りはるかに小さい。また、接合の底面部が絶縁膜上に構
成される構造を有しているため、接合容量が大幅に低減
される。これにより全寄生容量は、ゲート容量の増大に
もかかわらず、半導体基板に製造された従来のMOS型
トランジスタの全寄生容量とほとんど同等にすることが
できる。そのため、遅延時間を従来の半導体装置に比べ
て1/3以下することができ、3倍以上の高速化が実現
される。

【0022】上部ゲート電極を、埋込ゲート電極に位置
合わせして製造される従来の二重ゲートMOS型薄膜S
OIトランジスタにおいては、ゲート電極とソース・ド
レイン領域の重なりが、製造条件によって異なるのは避
けられないため、寄生容量が増大して動作速度の低下と
変動は避けられなかったが、本発明によって、このよう
な問題はすべて解決された。

【0023】

【実施例】以下、本発明を実施例によりさらに詳細に説
明する。理解を容易にするため、図面を用いて説明し、
要部は他の部分よりも拡大して示されている。各部の材
質、導電型、および製造条件などは、本実施例の記載に
限定されるものではなく、それぞれ多くの変形が可能で
あることはいうまでもない。

【0024】〈実施例1〉図1は本発明による半導体装
置の一例を示す断面図、図3から図8はこの半導体装置
の製造方法を示す工程図である。上記のように、各図に
おいて、(a)はトランジスタのチャネル方向(チャネ
ル長方向)の断面図を、(b)はチャネルに垂直な方向
(チャネル幅方向)の断面図である。

【0025】面方位(100)、抵抗率30Ωcm、直径
12.5cmのp型単結晶シリコン基板を、支持基板10
0として用いた。この支持基板100の主表面の全面に
おける平坦度は2μm以下であり、0.5μm平方の微小
領域における平均表面粗さは4nm以下と極めて平坦で
あった。上記支持基板100の主表面には、厚さ500
nmのシリコン酸化膜(単に酸化膜と称する)101を、
周知の熱酸化法によって形成し、さらに上記支持基板1
00と同一仕様で、主表面上に厚さ8nmの酸化膜2お
よび厚さ500nmのSi薄膜3が積層して形成された
Si基板1を別途準備した。上記Si薄膜3は、原料ガ
スとしてSi26(ジシラン)を用い、温度520℃で化
学気相蒸着法によって形成したが、形成された膜は非晶
質であり、表面の平均粗さは4nm以下と極めて平坦で
あった。

【0026】洗浄処理を行って、上記支持基板100と
Si基板1の主表面上のゴミ等の異物を除去した後、両
者の主表面を、気泡が生じないように無塵環境の下で直
接貼合せ、さらに、貼合せの接合力を強化するため、1
100℃、1時間の熱処理を行った。この熱処理によっ
て、貼合せの接合強度は、単結晶Si基板の破壊強度と
同程度にまで強化された。

【0027】次に、貼合せた単結晶Si基板1の裏面側
から、周知の研削および研磨を行って厚さを減少させ、
図3に示したように、酸化膜2上に厚さ約3μmの単結
晶Si層(SOI層)1を形成した。得られたSOI層
1の面内厚さ分布を光学的方法によって測定し、測定値
を計算機に蓄積した。この測定は、SOI面を1024
分割し、各分割面ごとにその位置の関数として厚さを求
めた。

【0028】上記SOI基板をマイクロ波ドライエッチ
ング装置に移し、SF6を反応ガスとして用い、直径1
mmに絞ったプラズマビームによって、SOI層1の全
面をSOI層の膜厚に応じて局所エッチングし、膜厚の
差を減少させた。このエッチングは、あらかじめ測定し
ておいた膜厚分布にもとづいてエッチング量を制御して
行った。上記局所エッチングにより、SOI層1の厚さ
は100nmの設定膜厚に対して5nm以内の誤差で制
御できた。

【0029】図4に示したように、厚さ12nmの酸化
膜と厚さ50nm厚のシリコン窒化膜(以降、単に窒化膜
と称する)からなる重合せ膜4を上記SOI層1の上に
形成し、活性領域に対応する箇所を選択的に覆うレジス
ト膜5をエッチングマスクとして、活性領域以外の重合
せ膜4を選択的に除去した。引続き、SOI層1の露出
された部分を選択的に除去しても良い。

【0030】上記レジスト膜5をマスクとして、ドーズ
量5×1015/cm3の燐イオンを、イオン注入法を用
いて活性領域以外のSi薄膜3中に導入し、レジスト膜
5を除去した後、熱処理を行って上記燐イオンを活性化
し、上記領域のSi薄膜3の抵抗を低下させた。

【0031】重合せ膜4を酸化阻止膜として用いて、S
i薄膜6のうち、活性領域以外の領域に形成された部分
6を選択酸化して、図5に示したように、活性領域を囲
む厚さ0.3μmの素子分離絶縁膜7を形成した。

【0032】次に、上記重合せ膜4を除去した後、上記
SOI層1の表面に厚さ8nmのゲート酸化膜8を形成
し、さらに、素子分離絶縁膜7の所望箇所に開口部9を
形成して、その下のSi薄膜6の表面を露出させた。n
型不純物が高濃度に添加された厚さ0.35μmのSi
膜10と厚さ0.3μmのゲート保護酸化膜11を全面
に形成し、パターニングを行って上部ゲート電極10お
よびゲート保護絶縁膜11を形成した。なお、上部ゲー
ト電極長は、最大0.3μmに設定した。

【0033】上記ゲート保護酸化膜11と上部ゲート電
極10をマスクとしてイオン注入を行い、最大不純物濃
度が3×1018/cm3の燐イオンをSOI層1に注入
した後、さらに熱処理を行って、導入された燐イオンを
活性化させ、低濃度ソース拡散層12および低濃度ドレ
イン拡散層13を形成した。

【0034】次に厚さ0.1μmの酸化膜を全面に形成
した後、平坦部上に形成された部分を異方性ドライエッ
チングによってエッチングして除去し、上部ゲート電極
10とゲート保護酸化膜11の側壁部上に選択的に残し
て、図5に示したように、ゲート側壁絶縁膜14を形成
した。

【0035】次に、上部ゲート電極10、ゲート保護酸
化膜11およびゲート側壁絶縁膜14をマスクとして、
ゲート酸化膜8およびSOI層1の露出されている部分
を異方性ドライエッチングによって除去し、さらに厚さ
5nmの酸化膜と厚さ50nmの窒化膜からなる重合せ
膜15を全面に形成した。

【0036】再び異方性ドライエッチングを行って、上
記重合せ膜15のうち、平面部分上に形成された部分を
選択的に除去し、図6に示したように、ゲート側壁絶縁
膜14およびSOI層1の側壁部上に重合せ膜15を選
択的に残した。続いて、ゲート保護酸化膜11、ゲート
側壁絶縁膜14、および側壁重合せ膜15をマスクとす
る異方性ドライエッチングを行って、露出された酸化膜
2およびSi薄膜3を選択的に除去して、埋込ゲート電
極3を形成した。埋込ゲート電極3の電極長は最大0.
6μmとした。

【0037】拡散源POCl3、温度875℃という条
件で熱拡散を行い、露出された埋込ゲート電極3の側面
から高濃度の燐を拡散させた。上記埋込ゲート電極3は
多結晶Si膜からなり、拡散速度は単結晶Siに比べて
数倍速いので、最大0.6μmのゲート長を有する埋込
ゲート電極3は、完全に低抵抗化された。SOI層1へ
の燐の拡散は、酸化膜2によって阻止された。

【0038】次に露出された 埋込ゲート電極3の側壁
を、700℃の低温湿式酸化法によって酸化し、厚さ
0.3μmの酸化膜16を形成した。この酸化によっ
て、埋込ゲート電極3の最大電極長は、0.3μmにな
った。側壁重合せ膜15を除去し図7に示したように、
SOI層1の側壁12、13を露出させた。

【0039】燐を高濃度に添加しながら、周知のCVD
を用いてSi膜を全面に形成し、不要部分をエッチング
によって除去して、ソース引き出し電極17およびドレ
イン引き出し電極18を図8に示したように形成した。

【0040】配線保護絶縁膜19を全面に厚く形成した
後、図1に示したように、所望箇所に開口部20を含む
開口部を形成し、アルミニウム(Al)を主材料とする金
属膜を全面に形成し、所望回路構成に従ってパターニン
グして、ソース電極21、ドレイン電極22およびゲー
ト配線電極23などを形成した。

【0041】上記製造工程を経て製造された半導体装置
においては、上部ゲート電極10と活性領域を形成する
SOI層1および埋込ゲート電極3は、同一マスクによ
って自己整合の関係で形成される。そのため、埋込ゲー
ト電極が形成された半導体基板に、貼合せ処理と研削お
よび研磨による薄層化処理を行った後に、上部ゲート電
極形成工程を実施して形成される従来の半導体装置に比
べて、工程数を2%減少させることができた。

【0042】特に、本実施例では、研磨および研削工程
が、製造工程の最初に実施されるため、通常の半導体基
板と同様に、多層構造基板を半導体基板製造メーカから
購入することも可能となる。従って、余分の設備投資は
不要であり、従来の半導体製造装置のみを用いて本実施
例の半導体装置を製造することができる。さらにパター
ンが既に形成された半導体基板を貼合せる際に、必然的
に生じるパターン歪と位置合わせ誤差にもとづくゲート
・ソース、およびゲート・ドレイン間容量の変動の増加を
解消することができた。これにより、全寄生容量を、通
常の半導体基板に製造された従来のMOS型トランジス
タの0.9倍に低減し、かつ駆動電流値を3倍に向上す
ることがでた。これにより、動作遅延時間を、通常の半
導体基板に製造されたMOS型トランジスタの、0.3
倍に低減することができた。

【0043】本実施例において、埋込ゲート電極3の抵
抗を十分低くできたのは、埋込ゲートのゲート長が極め
て短くて、埋込ゲート電極の厚さより小さいので、側壁
からの横方向拡散によって、不純物を埋込ゲート全体に
分布できたためである。

【0044】本実施例においては、酸化膜2とゲート酸
化膜8の膜厚を8nmと同一にしたが、酸化膜2とゲー
ト酸化膜8の膜厚が、互いに異なるようにしてもよい。
この場合、上部ゲート電極10と埋込ゲート電極3に同
一電圧を印加しても、SOI層内部の電界分布は上下対
称とはならず、電流電圧特性に差異が生じるが、問題は
ない。さらに、上部ゲート電極10と埋込ゲート電極3
に異なる電圧が印加されるように配線を接続してもよ
く、埋込ゲート電極3への印加電圧を、閾電圧値を制御
するような値に設定してもよい。

【0045】本実施例では、埋込ゲート電極3のゲート
長が、上部ゲート電極10のゲート長と最終的に等しく
なるように設定したが、埋込ゲート電極3を形成する際
に,Si薄膜3の横方向エッチング量を制御することに
よって、上部に構成されたSOI層1よりも狭く構成す
ることも、広く構成することも可能であり、形成すべき
回路の種類によって、上記エッチング量を設定すればよ
い。

【0046】〈実施例2〉図9は本発明の他の実施例に
おける半導体装置を示す断面図である。上記実施例1に
おいては、ソース引き出し電極17およびドレイン引き
出し電極18は、すでに形成されている上部ゲート電極
10およびゲート保護酸化膜11と位置合わせを行っ
て、パターニングされて形成された。本実施例において
は、上記実施例1において、ソース引き出し電極17お
よびドレイン引き出し電極18を形成するために、燐を
高濃度に添加しながらSi膜24を全面に堆積して形成
した後に、厚さ1μmのレジスト膜25を全面に塗布
し、ゲート保護酸化膜11より片側で1μmずつ幅広な
開口部を、上記上部ゲート電極10と位置合わせして、
上記レジスト膜25に形成した。

【0047】再びレジスト膜26を全面に塗布して、表
面を平坦化させた後、上記レジスト膜26、25を同じ
速度でエッチングし、図9に示したように、Si膜24
の表面を露出させた。

【0048】次に、露出されたSi膜24を、残ったレ
ジスト膜25、26をマスクとしてエッチングし、ゲー
ト保護酸化膜11上のSi膜24を、上部ゲート電極1
0と自己整合の関係で除去した。レジスト膜25、26
を除去した後、ソース引き出し電極17およびドレイン
引き出し電極18のパターニングを行い、さらに上記実
施例1と同様にして配線を形成した。

【0049】上記実施例1に示した半導体装置において
は、ソース、ドレイン引き出し電極17、18を、微細
なゲート電極に対して厳密に位置合わせして形成しない
と、引き出し電極自体によってソース・ドレイン間が短
絡される恐れがあったが、本実施例においては、ゲート
電極3、10、ソース引き出し電極17およびドレイン
引き出し電極18のすべてが、自己整合の関係で構成さ
れるので、そのような恐れはなく、さらにすぐれた半導
体装置が実現された。

【0050】〈実施例3〉図10は本発明の他の実施例
を示す断面図である。本実施例では、上記実施例1にお
いて、レジスト膜5をマスクとしてSi薄膜6に導入さ
れる不純物および上部ゲート電極10となるべき厚さ
0.35μmのSi膜へ導入される不純物として、いず
れも硼素を用いた。さらに、側壁16から埋込ゲート電
極3へ拡散される不純物としても硼素を用いた。

【0051】本実施例では、n導電型トランジスタであ
るが、上部ゲート電極10および埋込ゲート電極3が、
いずれもp導電型を有している。そのため、実施例1に
示した半導体装置では、閾値が負の値になり、ゲート印
加電圧が零であっても、ソース・ドレイン間に電流が流
れて、完全に遮断されなかったのに対し、本実施例によ
れば、ゲート電極がn導電型からp導電型に変わること
によって、仕事関数が大きくなり、半導体装置の閾値を
正の値に保持できるようになった。これにより、ソース
・ドレイン電流を完全に遮断することが可能となった。

【0052】〈実施例4〉図11は本発明の他の実施例
を示す断面図、図12はその価回路図である。本実施例
においては、前記実施例3に示した導電型の半導体装置
Tr1と、反対導電型の半導体装置Tr2は、同一支持
基板100上に形成され、配線によって両装置を接続し
た。図11において、n導電型の半導体装置Tr1の上
部ゲート電極10および埋込ゲート電極3は、p導電型
の不純物がドープされて低抵抗化され、p導電型の半導
体装置Tr2の低濃度ソース拡散層28および低濃度ド
レイン拡散層27は、硼素のイオン注入により形成し
た。p導電型の半導体装置Tr2の上部ゲート電極10
および埋込ゲート電極3は、n導電型の不純物をドープ
して低抵抗化した。n導電型の半導体装置Tr1のソー
ス引き出し電極17およびp導電型の半導体装置Tr2
のソース引き出し電極30は各々接地電位配線21およ
び電源電位配線33と接続した。Tr1およびTr2の
各々のゲート電極も互いに配線金属で接続し、入力端子
とした。さらにn導電型の半導体装置Tr1のドレイン
引き出し電極18およびp導電型の半導体装置Tr2の
ドレイン引き出し電極29も配線金属で接続し出力端子
32とした。

【0053】本実施例に示した相補型MOSトランジス
タにおいては、n導電型およびp導電型トランジスタ
が、いずれも通常の半導体基板に製造された、同一ゲー
ト長のトランジスタの約3倍の速度で動作することが可
能であり、相補型MOSトランジスタとしても3倍の速
度で動作することが確認された。

【0054】〈実施例5〉図13および図14は、本発
明の他の実施例を示す製造工程図であり、図15は形成
された半導体装置の断面構造を示す図である。各図にお
いて(a)および(b)は、実施例1と同様にそれぞれ
トランジスタのチャネル長方向の断面構造およびチャネ
ル幅方向の断面構造を示す図ある。

【0055】上記実施例1に示した半導体装置の製造工
程において、図3に示した多層SOI基板を用い、上記
実施例1と同様に活性領域に対応する領域を、レジスト
膜5で選択的に覆い、該レジスト膜5をマスクとして活
性領域以外のSOI層1を選択的に除去し、続いて該レ
ジスト膜5をマスクとするイオン注入を行い、活性領域
以外の領域6におけるSi薄膜3を低抵抗化した。な
お、本実施例では、酸化膜と窒化膜からなる重合せ膜4
は形成せず、図13に示したように、レジスト膜5をS
OI層1の上に直接形成した。

【0056】レジスト膜5を除去した後、上記実施例1
と同様に処理して、ゲート酸化膜8など形成した。ただ
し、本実施例では素子間分離絶縁膜7は形成しなかっ
た。側壁重合せ膜15を選択的に形成した状態を図14
に示した。次に、上記実施例1と同様に処理を行って、
図15に示す半導体装置を形成した。

【0057】上記製造工程を経て製造された半導体装置
においては、得られる電気的特性は上記実施例1乃至4
に示した半導体装置と同様であったが、製造に要する工
程数をさらに5%低減することができた。これにより、
二重ゲート電極構造という複雑な構造を有しているにも
かかわらず、通常の半導体基板を用いた従来の相補型M
OS型トランジスタとほぼ同一の製造工程数で、本実施
例の二重ゲート電極構造を有する相補型MOS型トラン
ジスタを製造することができた。

【0058】本実施例において、上部ゲート電極10
を、低抵抗の多結晶シリコン膜の代わりに、低抵抗の多
結晶シリコン膜と高融点金属珪化膜の重合せ膜で構成し
てもよく、高融点金属膜で構成しても良い。これによ
り、ゲート抵抗は1/10から1/100に低減でき、基
本遅延時定数をさらに低減できる。上記高融点金属とし
てはW、Ti、Mo、Ta、Ni、Coなどが好まし
い。

【0059】〈実施例6〉図16から図20は、本発明
の他の実施例を示す工程図、図21は得られた半導体装
置の断面構造を示す図である。各図において(a)およ
び(b)は上記実施例1および実施例5と同じである。

【0060】上記実施例1では、図3に示した多層SO
I基板の、活性領域以外の領域6のSi薄膜3にイオン
注入を行って低抵抗化したが、本実施例ではこのイオン
注入を省略し、図16に示したように、活性領域以外の
領域上に素子分離絶縁膜7を形成した。続いて該素子分
離絶縁膜7の所定部分に、酸化膜101に達する溝を形
成して活性領域を囲み、当該溝内を絶縁物で充填して溝
分離絶縁膜35を形成した。

【0061】次に、上記実施例1と同様にして、ゲート
酸化膜8の形成以降ゲート側壁絶縁膜14の選択的な形
成までの工程を行い、図17に示す構造を形成した。た
だし、上部ゲート電極36は、不純物が導入されない高
抵抗の多結晶Si膜から形成した。

【0062】さらに、上記実施例1と同様に処理して、
図18に示したように、所定の形状を有する埋込ゲート
電極3を形成し、その側壁上に酸化膜16を選択的に形
成した。ただし、上記上部ゲート電極36と同様に、埋
込ゲート電極3も、不純物が導入されない高抵抗の多結
晶Si膜3から形成した。

【0063】上記保護絶縁膜11および多結晶Si膜3
6のうち、上記素子分離絶縁膜7の所定部分上に位置す
る部分を選択的に除去して、図19に示したように、開
口部20を形成し、当該開口部20を介して上記多結晶
Si膜36および多結晶Si膜3を選択エッチング液を
用いて完全に除去し、空洞37および38を形成した。
本実施例では、ヒドラジン(N24)を選択エッチング液
として用いたが、他のアルカリ系エッチング液を用いた
等方性湿式エッチングを行ってもよい。さらに等方性ド
ライエッチング法を用いて、上記多結晶Si膜36、3
のみを選択的に除去しても良い。なお、この段階で酸化
膜2およびゲート酸化膜8を除去し、改めて所望膜厚の
酸化膜を熱酸化法によって形成しても良い。

【0064】SOI層1の側壁上の側壁重合せ膜15を
選択的に除去してSOI層1の側面を露出させた後、不
純物が高濃度に添加されたSi膜41を周知の化学気相
蒸着法を用いて全面に堆積するとともに、図20に示し
たように、上記トンネル37および38内も、上記Si
膜41で充填した。これにより、低抵抗な上部ゲート電
極10および埋込ゲート電極3が形成された。

【0065】上記実施例1と同様に処理して、図21に
示したように、ソース引き出し電極17およびドレイン
引き出し電極18を形成し、さらに所望の回路構成に従
ってAlを主原料とする電極および配線を形成して、ソ
ース電極21、ドレイン電極22およびゲート電極43
などを形成した。

【0066】本実施例ににおいては、上部ゲート電極1
0および埋込ゲート電極3を、いずれも同一条件で形成
でき、かつ高濃度不純物とゲート酸化膜との接触が、製
造工程のほぼ最終工程で行われるため、高温熱処理によ
る不純物のゲート酸化膜突き抜けなどの不良が生ずる恐
れはない。

【0067】また、上記空洞37および38内への充填
をSi膜41によって行うのではなく、不純物が高濃度
に添加されたSi膜を薄く堆積した後、高融点金属珪化
膜をその上に堆積した重合せ膜であっても良い。さらに
は高融点金属膜単独であっても良い。これによりゲート
抵抗は1/10から1/100に低減でき、基本遅延時定
数をさらに低減できた。上記高融点金属としては、例え
ばW、Ti、Mo、Ta、Ni、Coなどを用いること
ができる。

【0068】本実施例では、上記多結晶Si膜3を用い
て空洞38を形成したが、多結晶Si膜3の代わりに、
例えば窒化膜など、酸化膜101、2に対して選択的に
除去できるものであれば、同様に使用できる。化学気相
蒸着法によって形成されたシリコン窒化膜の表面は極め
て平坦であり、何ら問題を生ずることなしに貼合せを実
施できる。

【0069】〈実施例7〉他も実施例を図22の計算機
構成図で説明する。本実施例は、本発明の半導体集積回
路を、命令や演算を処理するプロセッサ500が、複数
個並列に接続された高速大型計算機に適用した例であ
る。本実施例では、本発明による半導体装置が、従来の
バイポーラトランジスタを用いた集積回路よりも集積度
が高いため、命令や演算を処理するプロセッサ500、
システム制御装置501および主記憶装置502など
を、1辺が約10〜30mmのシリコン半導体チップで
構成できた。

【0070】これら命令や演算を処理するプロセッサ5
00、システム制御装置501および化合物半導体集積
回路からなるデータ通信インタフェース503を、同一
セラミック基板506に実装した。また、データ通信イ
ンタフェース503およびデータ通信制御装置504
を、同一セラミック基板507に実装した。これらセラ
ミック基板506および507と、主記憶装置502が
実装されたセラミック基板を、大きさが1辺約50cm
程度、あるいはそれ以下の基板に実装し、大型計算機の
中央処理ユニット508を形成した。この中央処理ユニ
ット508内データ通信や、複数の中央処理ユニット間
データ通信、あるいはデータ通信インタフェース503
と入出力プロセッサ505を実装した基板509との間
のデータの通信は、図中の両端矢印線で示される光ファ
イバ510を介して行なわれた。

【0071】この計算機では、命令や演算を処理するプ
ロセッサ500、システム制御装置501および主記憶
装置502などのシリコン半導体集積回路が、並列に高
速で動作し、また、データの通信が光を媒体に行なわれ
るため、1秒間当りの命令処理回数を大幅に増加するこ
とができた。

【0072】

【発明の効果】上記説明から明らかなように、本発明に
よれば、薄い単結晶半導体層がSOI層の上下に対向し
て配置された構造を有する、二重構造MOS型SOIト
ランジスタにおいて、上部ゲート電極、SOI層および
埋込ゲート極を自己整合の関係で形成することができ
る。上部ゲート電極と埋込電極を、同一のマスクを用い
て所定の形状にすることができるので、余分のマスク合
わせ工程などが不要で、通常のMOS型トランジスタと
ほぼ同程度の簡略な製造工程でよい。

【0073】さらに、清浄で無塵雰囲気が要求される、
半導体装置の従来の製造工程の途中で、半導体基板の研
削や研磨という発塵工程が行われないため、同一無塵室
内で製造することができ、製造場所間の移動などの煩雑
な作業が不要である。

【0074】本発明によれば、上下のゲート電極による
ゲート電界によって、ドレイン電界の横方向拡がりを抑
制できるので、パンチスルー耐圧が、従来構造のトラン
ジスタよりも向上される。これにより、短チャネル効果
と称されるゲート寸法の微細化と共に閾電圧が低下する
現象が緩和され、素子寸法の微細化に極めて有効であ
る。

【0075】さらに、上下のゲート電界によってSOI
層全体を電流経路とすることができるので、ソース・ド
レイン間電流を従来半導体基板に製造されたトランジス
タに比べて約3倍の大電流が得られる。ここにおいて、
SOI層下部の絶縁膜の存在により配線容量が、上下の
ゲート電極とソース・ドレイン領域が自己整合の関係で
構成され、かつ接合底面部が絶縁膜上に構成される構造
のため接合容量が大幅に低減される。これにより全寄生
容量はゲート容量の増大にもかかわらずつ半導体基板に
製造された従来MOS型トランジスタの全寄生容量とほ
とんど同等にすることができる。従って、基本遅延時間
は従来半導体装置に比べて1/3以下になり、3倍以上
の高速化が実現される。

【図面の簡単な説明】

【図1】本発明の実施例1の半導体装置を示す断面図。

【図2】従来の半導体装置を示す断面図。

【図3】本発明の実施例1の半導体装置の製造工程を示
す図。

【図4】本発明の実施例1の半導体装置の製造工程を示
す図。

【図5】本発明の実施例1の半導体装置の製造工程を示
す図。

【図6】本発明の実施例1の半導体装置の製造工程を示
す図。

【図7】本発明の実施例1の半導体装置の製造工程を示
す図。

【図8】本発明の実施例1の半導体装置の製造工程を示
す図。

【図9】本発明の実施例2の半導体装置の製造工程を示
す図。

【図10】本発明の実施例3の半導体装置を示す断面
図。

【図11】本発明の実施例4の半導体装置の断面図。

【図12】本発明の実施例4の半導体装置のなど価回路
を示す図。

【図13】本発明の実施例5の半導体装置の製造工程を
示す図。

【図14】本発明の実施例5の半導体装置の製造工程を
示す図。

【図15】本発明の実施例5の半導体装置を示す断面
図。

【図16】本発明の実施例6の半導体装置の製造工程を
示す図。

【図17】本発明の実施例6の半導体装置の製造工程を
示す図。

【図18】本発明の実施例6の半導体装置の製造工程を
示す図。

【図19】本発明の実施例6の半導体装置の製造工程を
示す図。

【図20】本発明の実施例6の半導体装置の製造工程を
示す図。

【図21】本発明の実施例6の半導体装置を示す断面
図。

【図22】本発明の実施例7を説明するための計算機構
成図。

【符号の説明】

1…単結晶半導体層、2…酸化膜、3…多結晶Si膜、
4…重合せ膜、5…レジスト膜、6…多結晶Si膜、7
…素子分離絶縁膜、8…ゲート酸化膜、9…開口部、1
0…上部ゲート電極、11…ゲート保護絶縁膜、12…
ソース拡散層、13…ドレイン拡散層、14…側壁絶縁
膜、15…側壁重合せ膜、16…側壁酸化膜、17…ソ
ース引き出し電極、18…ドレイン引き出し電極、20
…開口部、21…ソース電極、22…ドレイン電極、2
3…ゲート配線電極、24…Si膜、25、26…レジ
スト膜、27…ドレイン拡散層、28…ソース拡散層、
29…ドレイン引き出し電極、30…ソース引き出し電
極、32…出力端子、33…電源電位線、100…支持
基板、101…酸化膜、500…プロセッサ、501…
システム制御装置、502…主記憶装置、503…デー
タ通信インタフェース、504…データ通信制御装置、
505…入出力プロセッサ、506…セラミック基板、
507…セラミック基板、508…中央処理ユニット、
509…入出力プロセッサ実装基板、510…データ通
信用光ファイバ。

Claims (17)

    【特許請求の範囲】
  1. 【請求項1】支持基板の主表面上に形成された絶縁膜
    と、当該絶縁膜の所定部分上に形成された第1のゲート
    電極と、当該第1のゲート電極上に形成された第1のゲ
    ート絶縁膜と、当該第1のゲート絶縁膜上に形成された
    単結晶半導体層と、当該単結晶半導体層内に所定の間隔
    を介してそれぞれ形成された低抵抗領域と、上記単結晶
    半導体層上に形成された第2のゲート絶縁膜と、当該第
    2のゲート絶縁膜上に形成された第2のゲート電極を有
    し、上記第2のゲート電極の側面と上記単結晶半導体層
    の端部の、上記支持基板の主表面方向における距離は実
    質的に一定であることを特徴とする半導体装置。
  2. 【請求項2】上記第1のゲート電極の側面と上記第2の
    ゲート電極の側面の、上記支持基板の主表面方向におけ
    る距離は実質的に一定であることを特徴とする請求項1
    に記載の半導体装置。
  3. 【請求項3】上記低抵抗領域は、低抵抗の多結晶半導体
    層にそれぞれ接続されていることを特徴とする請求項1
    若しくは2に記載の半導体装置。
  4. 【請求項4】上記多結晶半導体層の外縁部と上記第2の
    ゲート電極の側面の距離は一定であることを特徴とする
    請求項3に記載の半導体装置。
  5. 【請求項5】上記低抵抗領域は、それぞれ絶縁ゲート形
    電界効果トランジスタのソース領域およびドレイン領域
    であることを特徴とする請求項1から4のいずれか一に
    記載の半導体装置。
  6. 【請求項6】上記第2のゲート電極の側面上には側壁絶
    縁膜が形成されていることを特徴とする請求項1から5
    のいずれか一に記載の半導体装置。
  7. 【請求項7】上記第1のゲート電極の側面上には絶縁膜
    が形成されていることを特徴とする請求項1から6のい
    ずれか一に記載の半導体装置。
  8. 【請求項8】上記第1および第2のゲート電極の導電型
    は、上記多結晶半導体層の導電型とは異なることを特徴
    とする請求項1から7のいずれか一に記載の半導体装
    置。
  9. 【請求項9】上記第1のゲート電極の膜厚は、当該第1
    のゲート電極の幅よりも大きいことを特徴とする請求項
    1から8のいずれか一に記載の半導体装置。
  10. 【請求項10】上記第1のゲート絶縁膜と上記第2のゲ
    ート絶縁膜は、互いに等しい膜厚を有していることを特
    徴とする請求項1から9のいずれか一に記載の半導体装
    置。
  11. 【請求項11】上記単結晶半導体層の幅は、上記第1の
    ゲート電極および第2のゲート電極の幅よりも大きいこ
    とを特徴とする請求項1から10のいずれか一に記載の
    半導体装置。
  12. 【請求項12】上記第1のゲート電極と上記第二のゲー
    ト電極は、互いに電気的に接続されていることを特徴と
    する請求項1から11のいずれか一に記載の半導体装
    置。
  13. 【請求項13】支持基板の主表面上に、第1の厚い絶縁
    膜、第1の半導体膜、第1の薄い絶縁膜および単結晶半
    導体層を順次積層して形成する工程と、上記単結晶半導
    体層を所望形状にパターニングする工程と、上記単結晶
    半導体層の除去された部分の下の上記第1の半導体層に
    不純物をドープして低抵抗にする工程と、上記単結晶半
    導体層の表面上に第2の薄い絶縁膜を形成する工程と、
    低抵抗の第2の半導体膜若しくは多層膜を全面に形成す
    る工程と、当該第2の半導体膜若しくは多層膜を所定の
    形状にパターニングしてゲート電極を形成する工程と、
    当該ゲート電極の側面上に側壁絶縁膜を選択的に形成す
    る工程と、上記第2の薄い絶縁膜の露出された部分およ
    び当該露出された部分の下の上記単結晶半導体層を選択
    的に残置して、上記側壁絶縁膜上および上記単結晶半導
    体層の側面上に耐酸化性膜を選択的に形成した後、上記
    第1の半導体膜の露出された部分を選択的に除去する工
    程と、当該第1の半導体膜の露出された側部から不純物
    を拡散して、当該第1の半導体膜を低抵抗化する工程
    と、当該第1の半導体膜の側面上に選択的に絶縁膜を形
    成する工程と、上記耐酸化性膜を除去する工程と、低抵
    抗な第3の半導体膜を全面に形成した後、当該第3の半
    導体膜を所望形状にパターニングする工程を含むことを
    特徴とする半導体装置の製造方法。
  14. 【請求項14】上記第1の半導体層に不純物をドープし
    て低抵抗にする工程および上記第2の薄い絶縁膜を形成
    する工程の後に、それぞれ、第2の厚い絶縁膜を上記第
    1の半導体膜の表面上に形成する工程および当該第2の
    絶縁膜に開口部を形成する工程が付加されることを特徴
    とする請求項13記載の半導体装置の製造方法。
  15. 【請求項15】上記多層膜は低抵抗の半導体膜と金属珪
    化膜からなることを特徴とする請求項13若しくは14
    記載の半導体装置の製造方法。
  16. 【請求項16】支持基板の主表面上に、第1の厚い絶縁
    膜、第1の半導体膜、第1の薄い絶縁膜および単結晶半
    導体層を順次積層して形成する工程と、上記単結晶半導
    体層の所望領域を選択的に酸化して、上記単結晶半導体
    層を包囲する第2の厚い絶縁膜を形成する工程と、当該
    第2の厚い絶縁膜の所定部分をエッチして、上記単結晶
    半導体層の所望領域を包囲し、上記第1の厚い絶縁膜に
    達する溝を形成する工程と、当該溝内を絶縁膜で充填す
    る工程と、上記単結晶半導体層の表面上に第2の薄い絶
    縁膜を形成する工程と、第2の半導体膜と絶縁膜からな
    る多層膜を全面に形成する工程と、当該多層膜を所定の
    形状にパターニングしてゲート電極を形成する工程と、
    当該ゲート電極の側面上に側壁絶縁膜を選択的に形成す
    る工程と、上記第2の薄い絶縁膜の露出された部分およ
    び当該露出された部分の下の上記単結晶半導体層、上記
    薄い第1の絶縁膜および上記第1の半導体膜をエッチし
    て除去する工程と、上記単結晶半導体層の側面および上
    記側壁絶縁膜上に耐酸化性膜を選択的に形成する工程
    と、上記第1の半導体膜の露出された部分を選択的に除
    去する工程と、該第1の半導体膜の側面上に絶縁膜を選
    択的に形成する工程と、上記多層膜および上記第2の絶
    縁膜に開口部を形成した後、当該開口部を介して上記第
    2の半導体膜および上記第1の半導体膜を選択的に除去
    して、空洞を形成する工程と、上記耐酸化性膜を除去す
    る工程と、上記空洞を低抵抗の半導体膜によって充填す
    る工程と、当該低抵抗の半導体膜を所定の形状にパター
    ニングする工程を含むことを特徴とする半導体装置の製
    造方法。
  17. 【請求項17】上記空洞は、金属膜、金属珪化膜および
    低抵抗の半導体膜と上記金属膜若しくは金属珪化膜の多
    重膜から選ばれた膜によって充填されることを特徴とす
    る請求項16記載の半導体装置の製造方法。
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