KR100476377B1 - 박막트랜지스터제조방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조 방법.
2. 발명이 해결하고자 하는 기술적 과제
소스 및 드레인을 갖는 박막 트랜지스터의 제조시, 턴온전류를 감소시키지 않고, 누설전류 특성이 크게 향상된 구조를 갖는 박막 트랜지스터의 제조 방법을 제공함을 그 목적으로 한다.
3. 발명의 해결 방법의 요지
반도체기판 상에 패터닝된 게이트 전도막을 형성하는 단계; 상기 게이트 전도막 상에 게이트 절연막과 채널 형성용 전도막을 차례로 형성하는 단계; 상기 채널 형성용 전도막 상에 불순물이 도핑된 소스 및 오프셋을 갖는 드레인을 형성하는 단계; 상기 게이트 전도막 상부를 제외한 부분의 상기 채널 형성용 전도막에 불소를 첨가하는 단계; 상기 결과물 전면을 따라 층간절연막을 형성하는 단계; 및 채널 영역을 제외한 영역에서 불소가 첨가된 상기 채널 형성용 전도막과 상기 게이트 절연막의 반응을 통해 상기 게이트 절연막을 부분적으로 성장시켜 상기 게이트 절연막이 채널 영역에 비해 다른 영역에서의 두께가 더 두꺼워지도록 하며, 상기 층간절연막을 플로우시키기 위해 열처리하는 단계를 포함하는 반도체 장치의 박막 트랜지스터 제조 방법을 제공한다.
4. 발명의 중요한 용도
반도체 장치 제조 공정 중 박막 트랜지스터 공정에 이용됨.
Description
본 발명은 SRAM(Static Random Access Memory;이하 에스램)과 같은 반도체 장치의 제조 공정에서, 풀업 소자로 사용되는 박막 트랜지스터(TFT: Thin Film Transistor)제조 방법에 관한 것이다.
일반적으로 에스램셀은 전달(Transfer) 트랜지스터 2개, 풀다운 N채널(pull down)구동(driver) 트랜지스터 2개, 풀업 부하 소자 2개로 구성되는데, 집적회로 제조시 소자가 고집적화, 소규모화 되어 가면서 반도체 장치 제조 공정에 여러 가지 문제가 따른다. 이에 에스램에서 풀업 소자로 사용되던 풀업 벌크(bulk) 트랜지스터의 면적을 40% 감소시킬 수 있도록 하기 위하여 부하 소자를 저항으로 구성하는 HLR(high load resistor)형 셀을 사용하기도 한다. 그러나 저항을 풀업 소자로 사용할 경우, 정보 저장의 어려움이 따른다.
이에 좀더 개선된 방안으로 정보 저장 및 면적의 감소가 가능하도록, 부하 소자를 P채널 박막 트랜지스터로 구성한 TFT형 셀이 많이 사용되고 있다. 에스램 회로에서 풀업 부하 소자로 사용되는 박막 트랜지스터는 턴온전류가 크고, 턴오프전류가 작을수록 에스램셀에서 풀업 소자로서 제 역할을 수행하는 특성을 갖는다.
도1a 및 도1b는 종래 기술에 의한 에스램셀의 박막 트랜지스터 부위를 나타내는 단면도로서, 도면 부호 “11” 은 채널 형성을 위한 폴리실리콘막을, 도면 부호 “12” 는 게이트 산화막, 도면 부호 “13” 은 게이트 전극 형성을 위한 폴리실리콘막을 각각 나타낸다.
먼저, 도1a는 탑 게이트 형 박막 트랜지스터를 나타내는 단면도로서, 도면에 도시된 바와 같이, 소정 공정이 완료된 하부층상에 채널 형성을 위한 폴리실리콘막(11) 및 모스 트랜지스터의 게이트 산화막(12)을 차례로 적층한다. 그 상부에 게이트 전극을 형성하기 위한 폴리실리콘막(13)을 형성한후 패터닝하여 게이트 전극을 형성한다. 이에 채널 영역이 게이트의 하부에 형성되도록 한다.
다음으로, 도1b는 바틈(BOrTOM)게이트 형 박막 트랜지스터를 나타내는 단면도로서, 도면에 도시된 바와 같이, 게이트 전극의 형성을 위한 폴리실리콘막(13)을 적층한 후, 패터닝한 다음 그 상부에 하부의 단차를 따라 게이트 산화막(12)을 형성한다. 그 상부에 채널 형성을 위한 폴리실리콘막(11)을 형성하여 마스크 공정을 실시하여 소스 및 드레인 영역을 갖는 박막 트랜지스터를 형성한다.
전술한 바와 같은 종래의 박막 트랜지스터는 게이트 형성을 위한 폴리실리른막(13)과 채널 형성을 위한 폴리실리콘막(11)이 오버랩 되는 부분의 게이트 전극의 형성을 위한 폴리실리콘막(13)의 한 면에서만(도면 참조) 채널이 존재하게 되기 때문에, 게이트 전극의 형성을 위한 폴리실리콘막(13)과 채널 형성을 위한 폴리실리콘막(11)의 오버랩 되는 길이에 비례하는 턴온전류를 증가시키는데 한계가 있다. 따라서 박막 트랜지스터의 턴온(Turn on) 전류를 증가시켜서 셀의 안정성을 증가시켜야 하는 고속 저전압 에스램셀에 종래 기술을 적용할 수 없는 문제점이 따른다.
또한 박막 트랜지스터의 누설전류를 줄이고자 할 경우 박막 트랜지스터 자체의 크기를 크게 하는데 이는 공정상 능력의 한계가 따르고, 셀 자체의 크기가 커지는 문제점이 유발된다. 또다른 누설전류의 해결책으로는 게이트 산화막 두께 증가와 채널 두께의 감소를 들 수 있으나, 이들은 모두 턴온전류를 감소시키는 원인이 된다.
따라서, 전술한 바와 같이, 박막 트랜지스터의 턴온전류의 증가 및 누설전류의 감소를 위해서는 종래 기술에 의한 방법보다 개선된 새로운 구조의 박막 트랜지스터의 개발이 필요하게 되었다.
전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 소스 및 드레인을 갖는 박막 트랜지스터의 제조시, 턴온전류를 감소시키지 않고, 누설전류 특성이 크게 향상된 구조를 갖는 반도체 장치의 박막 트랜지스터의 제조 방법을 제공함을 그 목적으로 한다.
상기의 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 패터닝된 게이트 전도막을 형성하는 단계; 상기 게이트 전도막 상에 게이트 절연막과 채널 형성용 전도막을 차례로 형성하는 단계; 상기 채널 형성용 전도막 상에 불순물이 도핑된 소스 및 오프셋을 갖는 드레인을 형성하는 단계; 상기 게이트 전도막 상부를 제외한 부분의 상기 채널 형성용 전도막에 불소를 첨가하는 단계; 상기 결과물 전면을 따라 층간절연막을 형성하는 단계; 및 채널 영역을 제외한 영역에서 불소가 첨가된 상기 채널 형성용 전도막과 상기 게이트 절연막의 반응을 통해 상기 게이트 절연막을 부분적으로 성장시켜 상기 게이트 절연막이 채널 영역에 비해 다른 영역에서의 두께가 더 두꺼워지도록 하며, 상기 층간절연막을 플로우시키기 위해 열처리하는 단계를 포함하는 반도체 장치의 박막 트랜지스터 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 패터닝된 게이트 전도막을 형성하는 단계; 상기 게이트 전도막 상에 게이트 절연막과 채널 형성용 전도막을 차례로 형성하는 단계; 상기 게이트 전도막 상부를 제외한 부분의 상기 채널 형성용 전도막에 불소를 첨가하는 단계; 상기 채널 형성용 전도막 상에 불순물이 도핑된 소스 및 오프셋을 갖는 드레인을 형성하는 단계; 상기 결과물 전면을 따라 충간절연막을 형성하는 단계; 및 채널 영역을 제외한 영역에서 불소가 첨가된 상기 채널 형성용 전도막과 상기 게이트 절연막의 반응을 통해 상기 게이트 절연막을 부분적으로 성장시켜 상기 게이트 절연막이 채널 영역에 비해 다른 영역에서의 두께가 더 두꺼워지도록 하며, 상기 층간절연막을 플로우시키기 위해 열처리하는 단계를 포함하는 반도체 장치의 박막 트랜지스터 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도2a 내지 도2e는 본 발명의 일실시예에 따른 박막 트랜지스터의 제조 공정도를 나타낸다. 먼저, 도2a에 도시된 바와 같이, 소정 공정이 완료된 하부층(21)상에 게이트 전극의 형성을 위한 폴리실리콘막(22, 이하 게이트 폴리실리콘막이라 함)을 적층한 후 패터닝한다.
다음으로, 도2b에 도시된 바와 같이, 그 상부에 게이트 산화막(23) 및 채널 형성을 위한 비도핑된 폴리실리콘막(24, 채널 폴리실리콘막이라 함)을 차례로 형성한다. 다음으로 채널 폴리실리론막(24)의 그레인 성장을 위한 열처리 공정을 실시한다.
다음으로, 도2c에 도시된 바와 같이, 기 형성된 채널 폴리실리콘막(24)에 이온 주입하여 소스영역(25)과 드레인 오프셋 영역(A)을 갖는 드레인 영역(26)을 형성한다.
다음으로, 도2d에 도시된 바와 같이, 전체 구조 상부에 포토레지스트를 도포하여 기 형성된 게이트 전극(22) 상부만을 덮는, 즉 채널 영역(24)에만 포토레지스트 패턴(201)을 형성한다.
이러한 포토레지스트 패턴(201)을 이온주입 장벽으로 하여 불소를 주입하는데, 채널 영역(24)을 제외한 드레인 오프셋 영역(A), 드레인 영역(26) 및 소스영역(25)에 주입한다. 여기서 이러한 불소의 주입은 각각 하부에 형성되어 있는 게이트 산화막(23)까지 전달될 수 있을 정도로 조절하여 주입한다.
다음으로, 도2e에 도시된 바와 같이, 전체 구조 상부에 소자의 절연을 위하여 절연막(27)을 형성하고, 절연막(27)의 플로우 현상을 유도하기 위하여 열처리 공정을 실시한다.
여기서 비도핑된 폴리실리콘막(24)에 기 주입된 불소와 게이트 산화막(23)의 반응으로 채널 영역(24)을 제외한 게이트 산화막(23)의 두께가 두꺼워 진다. 여기서 불소는 게이트 산화막(23)의 성장을 돕는 촉매 역할을 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 소스 및 드레인을 갖는 박막 트랜지스터의 제조시, 소스 및 드레인 영역과 드레인 오프셋 영역에 불소기를 첨가함으로 인하여 이에 불소기와 각각 그들 하부의 게이트 산화막과의 반응으로 부분적으로 성장한 산화막을 얻을 수 있다. 이에 두꺼워진 게이트 산화막으로 게이트 전극으로부터 유도된 드레인 누설전류의 문제는 충분히 방지하고, 이에 소자의 수율을 증대시킨다.
도1a및 도1b는 종래의 박막 트랜지스터 제조 공정 단면도.
도2a내지 도2e는 본 발명의 일실시예에 따른 박막 트랜지스터 제조 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 실리콘 기판
22 : 게이트 전극
23 : 게이트 산화막
24 : 채널 영역
25, 26 : 소스영역 및 드레인 영역
27 : 절연막
Claims (4)
- 반도체기판 상에 패터닝된 게이트 전도막을 형성하는 단계;상기 게이트 전도막 상에 게이트 절연막과 채널 형성용 전도막을 차례로 형성하는 단계;상기 채널 형성용 전도막 상에 불순물이 도핑된 소스 및 오프셋을 갖는 드레인을 형성하는 단계,상기 게이트 전도막 상부를 제외한 부분의 상기 채널 형성용 전도막에 불소를 첨가하는 단계;상기 결과물 전면을 따라 층간절연막을 형성하는 단계; 및채널 영역을 제외한 영역에서 불소가 첨가된 상기 채널 형성용 전도막과 상기 게이트 절연막의 반응을 통해 상기 게이트 절연막을 부분적으로 성장시켜 상기 게이트 절연막이 채널 영역에 비해 다른 영역에서의 두께가 더 두꺼워지도록 하며, 상기 층간절연막을 플로우시키기 위해 열처리를 하는 단계를 포함하는 반도체 장치의 박막 트랜지스터 제조 방법.
- 반도체기판 상에 패터닝된 게이트 전도막을 형성하는 단계;상기 게이트 전도막 상에 게이트 절연막과 채널 형성용 전도막을 차례로 형성하는 단계;상기 게이트 전도막 상부를 제외한 부분의 상기 채널 형성용 전도막에 불소를 첨가하는 단계;상기 채널 형성용 전도막 상에 불순물이 도핑된 소스 및 오프셋을 갖는 드레인을 형성하는 단계;상기 결과물 전면을 따라 층간절연막을 형성하는 단계; 및채널 영역을 제외한 영역에서 불소가 첨가된 상기 채널 형성용 전도막과 상기 게이트 절연막의 반응을 통해 상기 게이트 절연막을 부분적으로 성장시켜 상기 게이트 절연막이 채널 영역에 비해 다른 영역에서의 두께가 더 두꺼워지도록 하며, 상기 층간절연막을 플로우시키기 위해 열처리하는 단계를 포함하는 반도체 장치의 박막 트랜지스터 제조 방법.
- 제1항 또는 제2항에 있어서,상기 채널 형성용 전도막은 비도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 장치의 박막 트랜지스터 제조 방법.
- 제3항에 있어서,상기 채널 형성용 전도막에 불소는 첨가시 적어도 상기 게이트 절연막까지 첨가되도록 하는 것을 특징으로 하는 반도체 장치의 박막 트랜지스터 제조 방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20110222 Year of fee payment: 7 |
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