JPH0541518A - 半導体装置 - Google Patents
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- JPH0541518A JPH0541518A JP3196245A JP19624591A JPH0541518A JP H0541518 A JPH0541518 A JP H0541518A JP 3196245 A JP3196245 A JP 3196245A JP 19624591 A JP19624591 A JP 19624591A JP H0541518 A JPH0541518 A JP H0541518A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 239000010409 thin film Substances 0.000 claims abstract description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 claims description 8
- 239000012535 impurity Substances 0.000 abstract description 9
- 150000002500 ions Chemical class 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 108091006146 Channels Proteins 0.000 description 27
- 239000010408 film Substances 0.000 description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 230000035515 penetration Effects 0.000 description 4
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
(57)【要約】
【目的】 半導体装置、特に絶縁ゲート型薄膜トランジ
スタの構造に関し、オフ電流を増加させることなくオン
電流増大を図り、且つソース・ドレイン領域形成時間の
短縮及び不純物イオンの突き抜け防止を図ることが可能
なＴＦＴの提供を目的とする。 【構成】 チャネル領域６とソース・ドレイン領域５、
７がシリコン薄膜４に形成されてなる絶縁ゲート型薄膜
トランジスタを有し、該シリコン薄膜４が、該薄膜トラ
ンジスタの該チャネル領域６で薄く、該ソース・ドレイ
ン領域５、７で該チャネル領域６よりも厚く形成されて
なるように構成する。
スタの構造に関し、オフ電流を増加させることなくオン
電流増大を図り、且つソース・ドレイン領域形成時間の
短縮及び不純物イオンの突き抜け防止を図ることが可能
なＴＦＴの提供を目的とする。 【構成】 チャネル領域６とソース・ドレイン領域５、
７がシリコン薄膜４に形成されてなる絶縁ゲート型薄膜
トランジスタを有し、該シリコン薄膜４が、該薄膜トラ
ンジスタの該チャネル領域６で薄く、該ソース・ドレイ
ン領域５、７で該チャネル領域６よりも厚く形成されて
なるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に絶縁ゲ
ート型薄膜トランジスタの構造に関する。近年半導体装
置の高集積化の進行に伴い、ＳＲＡＭ(Static Random A
ccess Memory) においても同様に高集積化が進んでい
る。その際ＳＲＡＭにおいては、従来基板に形成されて
いたトランジスタ負荷に代えて、駆動トランジスタや転
送トランジスタの上層に形成することが可能で集積度の
向上が図れる薄膜状の高抵抗負荷が主として用いられる
ようになった。しかしこの高抵抗負荷を用いたＳＲＡＭ
においては、待機時にも負荷に微小の電流が流れるた
め、１チップ当たりの待機時消費電流を低く抑えること
が難しく、発熱、電源容量の増大等種々の問題があっ
た。
ート型薄膜トランジスタの構造に関する。近年半導体装
置の高集積化の進行に伴い、ＳＲＡＭ(Static Random A
ccess Memory) においても同様に高集積化が進んでい
る。その際ＳＲＡＭにおいては、従来基板に形成されて
いたトランジスタ負荷に代えて、駆動トランジスタや転
送トランジスタの上層に形成することが可能で集積度の
向上が図れる薄膜状の高抵抗負荷が主として用いられる
ようになった。しかしこの高抵抗負荷を用いたＳＲＡＭ
においては、待機時にも負荷に微小の電流が流れるた
め、１チップ当たりの待機時消費電流を低く抑えること
が難しく、発熱、電源容量の増大等種々の問題があっ
た。
【０００２】そこで近時、高抵抗負荷同様に駆動トラン
ジスタや転送トランジスタの上層に形成することが可能
で集積度の向上を妨げず、且つ待機時消費電流を大幅に
減少させることが可能な絶縁ゲート型薄膜トランジスタ
（以下、ＴＦＴと称す）を負荷に用いるＳＲＡＭが提案
されている。
ジスタや転送トランジスタの上層に形成することが可能
で集積度の向上を妨げず、且つ待機時消費電流を大幅に
減少させることが可能な絶縁ゲート型薄膜トランジスタ
（以下、ＴＦＴと称す）を負荷に用いるＳＲＡＭが提案
されている。
【０００３】しかし、この薄膜トランジスタを負荷に用
いるＳＲＡＭにおいては、負荷の駆動能力の低下による
動作マージンの減少（誤動作の原因になる）の問題があ
り、改善が望まれている。
いるＳＲＡＭにおいては、負荷の駆動能力の低下による
動作マージンの減少（誤動作の原因になる）の問題があ
り、改善が望まれている。
【０００４】
【従来の技術】図４は従来のＴＦＴの一例を示す模式断
面図で、図中、51は下部絶縁膜、52はゲート電極、53は
ゲート酸化膜、54はポリシリコン薄膜、55はソース領
域、56はチャネル領域、57はドレイン領域を示す。
面図で、図中、51は下部絶縁膜、52はゲート電極、53は
ゲート酸化膜、54はポリシリコン薄膜、55はソース領
域、56はチャネル領域、57はドレイン領域を示す。
【０００５】この図のように、従来のＴＦＴにおいて
は、基体となるポリシリコン薄膜54の膜厚は均一に形成
されており、ソース領域55、チャネル領域56、ドレイン
領域57は同一の膜厚を有していた。
は、基体となるポリシリコン薄膜54の膜厚は均一に形成
されており、ソース領域55、チャネル領域56、ドレイン
領域57は同一の膜厚を有していた。
【０００６】上記のように従来のＴＦＴにおいては、チ
ャネル領域56とソース領域55及びドレイン領域57が同一
の厚さに形成されていたために、チャネル領域56の膜厚
を薄くしてオフ電流を０に近づけようとした際には、ソ
ース領域55及びドレイン領域57の膜厚も同様に薄くな
る。そのため、ソース領域55及びドレイン領域57の抵抗
が増大してオン電流が減少し、セルのリーク電流に対す
るマージンの低下を招くという問題が生ずる。
ャネル領域56とソース領域55及びドレイン領域57が同一
の厚さに形成されていたために、チャネル領域56の膜厚
を薄くしてオフ電流を０に近づけようとした際には、ソ
ース領域55及びドレイン領域57の膜厚も同様に薄くな
る。そのため、ソース領域55及びドレイン領域57の抵抗
が増大してオン電流が減少し、セルのリーク電流に対す
るマージンの低下を招くという問題が生ずる。
【０００７】また、ソース領域55及びドレイン領域57が
薄くなることによって、これら領域へ不純物を高濃度に
導入する際のイオン注入を高エネルギーで行うことがで
きず、低エネルギーでの注入がなされるために、ソース
及びドレイン領域55、57の形成に非常に長時間を要する
という問題や、また別に注入イオンの突き抜けの問題も
あった。
薄くなることによって、これら領域へ不純物を高濃度に
導入する際のイオン注入を高エネルギーで行うことがで
きず、低エネルギーでの注入がなされるために、ソース
及びドレイン領域55、57の形成に非常に長時間を要する
という問題や、また別に注入イオンの突き抜けの問題も
あった。
【０００８】なお、従来のＴＦＴには上記例の他に上部
にゲート電極を有するもの、上部及び下部にゲート電極
を有するもの等あるが、何れも、ソース領域、チャネル
領域、ドレイン領域の形成されるシリコン薄膜は均一な
膜厚を有し、上記例と同様の問題を生ずる。
にゲート電極を有するもの、上部及び下部にゲート電極
を有するもの等あるが、何れも、ソース領域、チャネル
領域、ドレイン領域の形成されるシリコン薄膜は均一な
膜厚を有し、上記例と同様の問題を生ずる。
【０００９】
【発明が解決しようとする課題】上記のように従来のＴ
ＦＴにおいては、オフ電流の低減を図るために基体であ
るシリコン膜を薄膜化した際にはオン電流も減少して駆
動能力が低下するという問題や、ソース・ドレイン領域
の形成に非常に長時間を要し、且つ不純物イオンの突き
抜けを生ずるという問題があった。
ＦＴにおいては、オフ電流の低減を図るために基体であ
るシリコン膜を薄膜化した際にはオン電流も減少して駆
動能力が低下するという問題や、ソース・ドレイン領域
の形成に非常に長時間を要し、且つ不純物イオンの突き
抜けを生ずるという問題があった。
【００１０】そこで本発明は、オフ電流を増加させるこ
となくオン電流の増大を図り、且つソース・ドレイン領
域形成時間の短縮及び不純物イオンの突き抜け防止を図
ることが可能なＴＦＴの提供を目的とする。
となくオン電流の増大を図り、且つソース・ドレイン領
域形成時間の短縮及び不純物イオンの突き抜け防止を図
ることが可能なＴＦＴの提供を目的とする。
【００１１】
【課題を解決するための手段】上記課題の解決は、チャ
ネル領域とソース・ドレイン領域がシリコン薄膜に形成
されてなる絶縁ゲート型薄膜トランジスタを有し、該シ
リコン薄膜が、該薄膜トランジスタの該チャネル領域で
薄く、該ソース・ドレイン領域で該チャネル領域よりも
厚く形成されてなる本発明による半導体装置によってな
される。
ネル領域とソース・ドレイン領域がシリコン薄膜に形成
されてなる絶縁ゲート型薄膜トランジスタを有し、該シ
リコン薄膜が、該薄膜トランジスタの該チャネル領域で
薄く、該ソース・ドレイン領域で該チャネル領域よりも
厚く形成されてなる本発明による半導体装置によってな
される。
【００１２】
【作用】図１は本発明の原理説明用模式断面図である。
図において、１は下部絶縁膜、２はゲート電極、３はゲ
ート酸化膜、４はシリコン薄膜、５はソース領域、６は
チャネル領域、７はドレイン領域を示す。
図において、１は下部絶縁膜、２はゲート電極、３はゲ
ート酸化膜、４はシリコン薄膜、５はソース領域、６は
チャネル領域、７はドレイン領域を示す。
【００１３】この図に示されるように本発明に係るＴＦ
Ｔにおいては、ＴＦＴを形成するシリコン薄膜４の膜厚
を部分的に変え、チャネル領域６の膜厚(t)を、ゲート
電極３による制御によって０に近いオフ電流が得られる
ように十分に薄い膜厚に形成し、またソース及びドレイ
ン領域５及び７の膜厚(T) を、所望の大きさのオン電流
が得られる十分に低い抵抗値が得られるように厚く形成
する。
Ｔにおいては、ＴＦＴを形成するシリコン薄膜４の膜厚
を部分的に変え、チャネル領域６の膜厚(t)を、ゲート
電極３による制御によって０に近いオフ電流が得られる
ように十分に薄い膜厚に形成し、またソース及びドレイ
ン領域５及び７の膜厚(T) を、所望の大きさのオン電流
が得られる十分に低い抵抗値が得られるように厚く形成
する。
【００１４】このように本発明に係る構造においては、
ソース・ドレイン領域５、７の膜厚に拘束されることな
くチャネル領域６の膜厚が十分に薄く形成でき、またチ
ャネル領域６の膜厚に拘束されることなくソース・ドレ
イン領域５、７の膜厚が十分厚く形成できるので、オフ
電流の減少とオン電流の増大を共に達成できるＴＦＴが
提供される。また、ソース・ドレイン領域５、７の膜厚
(T) が十分に厚く形成されるので、ソース・ドレイン領
域５、７への不純物のイオン注入を高ドーズ量、高エネ
ルギーで行うことができ、イオン注入時間の短縮が図れ
る。また前記イオン注入に際して、下部へのイオンの突
き抜けも減少するので、ソース・ドレイン領域５、７の
高不純物濃度が確保できると共に、下部絶縁膜への悪影
響も防止される。
ソース・ドレイン領域５、７の膜厚に拘束されることな
くチャネル領域６の膜厚が十分に薄く形成でき、またチ
ャネル領域６の膜厚に拘束されることなくソース・ドレ
イン領域５、７の膜厚が十分厚く形成できるので、オフ
電流の減少とオン電流の増大を共に達成できるＴＦＴが
提供される。また、ソース・ドレイン領域５、７の膜厚
(T) が十分に厚く形成されるので、ソース・ドレイン領
域５、７への不純物のイオン注入を高ドーズ量、高エネ
ルギーで行うことができ、イオン注入時間の短縮が図れ
る。また前記イオン注入に際して、下部へのイオンの突
き抜けも減少するので、ソース・ドレイン領域５、７の
高不純物濃度が確保できると共に、下部絶縁膜への悪影
響も防止される。
【００１５】なお、ＴＦＴには、図１の構造以外に、ゲ
ート電極がチャネル領域の上部に配設される構造あるい
はチャネル領域の上下両方に配設される構造があるが、
これらの場合も、図示のようなチャネル領域とソース・
ドレイン領域の構造を用いることにより、図１の構造と
全く同様の効果が得られる。
ート電極がチャネル領域の上部に配設される構造あるい
はチャネル領域の上下両方に配設される構造があるが、
これらの場合も、図示のようなチャネル領域とソース・
ドレイン領域の構造を用いることにより、図１の構造と
全く同様の効果が得られる。
【００１６】
【実施例】以下本発明を、本発明に係るＴＦＴをＳＲＡ
Ｍセルの負荷に用いた際の実施例について、図２及び図
３を参照して具体的に説明する。
Ｍセルの負荷に用いた際の実施例について、図２及び図
３を参照して具体的に説明する。
【００１７】なお、図２は本発明に係るＴＦＴを負荷に
用いたＳＲＡＭセルの回路図、図３は本発明の一実施例
の模式断面図である。全図を通じ同一対象物は同一符合
で示す。
用いたＳＲＡＭセルの回路図、図３は本発明の一実施例
の模式断面図である。全図を通じ同一対象物は同一符合
で示す。
【００１８】図２において、DT1 、DT2 は駆動トランジ
スタ、TT1 、TT2 は転送トランジスタ、TFT1、TFT2は負
荷用の絶縁ゲート型薄膜トランジスタ（ＴＦＴ）、WLは
ワード線、BL、BL′はビット線、Vcc は電源線、Vss は
接地線を示す。
スタ、TT1 、TT2 は転送トランジスタ、TFT1、TFT2は負
荷用の絶縁ゲート型薄膜トランジスタ（ＴＦＴ）、WLは
ワード線、BL、BL′はビット線、Vcc は電源線、Vss は
接地線を示す。
【００１９】本発明に係るＴＦＴは例えば図２の回路図
に示すＳＲＡＭセルの負荷トランジスタTFT1及びTFT2と
して用いられる。図３は、その際の、片側の駆動トラン
ジスタDT1 と負荷トランジスタTFT1の部分の断面を模式
的に示したもので、図中、11はｐ型シリコン基板、12は
ｎ+ 型ソース領域、13はｎ+ 型ドレイン領域、14は第１
のゲート酸化膜、15はゲート電極、16は第２のゲート酸
化膜、17はポリシリコン薄膜、18はｐ+ 型ソース領域、
19はｎ型チャネル領域、20はｐ+ 型ドレイン領域、21は
絶縁膜、22はコンタクト窓、n-DT1 はｎチャネル駆動ト
ランジスタ、p-TFT1はｐチャネルＴＦＴからなる負荷ト
ランジスタを示す。
に示すＳＲＡＭセルの負荷トランジスタTFT1及びTFT2と
して用いられる。図３は、その際の、片側の駆動トラン
ジスタDT1 と負荷トランジスタTFT1の部分の断面を模式
的に示したもので、図中、11はｐ型シリコン基板、12は
ｎ+ 型ソース領域、13はｎ+ 型ドレイン領域、14は第１
のゲート酸化膜、15はゲート電極、16は第２のゲート酸
化膜、17はポリシリコン薄膜、18はｐ+ 型ソース領域、
19はｎ型チャネル領域、20はｐ+ 型ドレイン領域、21は
絶縁膜、22はコンタクト窓、n-DT1 はｎチャネル駆動ト
ランジスタ、p-TFT1はｐチャネルＴＦＴからなる負荷ト
ランジスタを示す。
【００２０】本発明に係るＴＦＴをＳＲＡＭセルの負荷
トランジスタに用いる際には、例えば図３に示すよう
に、ｎチャネル型の駆動トランジスタ(n-DT1) の上部に
ゲート電極15を共用し、且つ第２のゲート酸化膜16を介
してｐチャネルＴＦＴからなる負荷トランジスタ(p-TFT
1)が形成される。そしてこのｐチャネルＴＦＴからなる
負荷トランジスタ(p-TFT1)のｐ+ 型ドレイン領域20とｎ
チャネル型の駆動トランジスタ(n-DT1) のｎ+ 型ドレイ
ン領域13とがコンタクト窓22を介して順方向接続され
る。
トランジスタに用いる際には、例えば図３に示すよう
に、ｎチャネル型の駆動トランジスタ(n-DT1) の上部に
ゲート電極15を共用し、且つ第２のゲート酸化膜16を介
してｐチャネルＴＦＴからなる負荷トランジスタ(p-TFT
1)が形成される。そしてこのｐチャネルＴＦＴからなる
負荷トランジスタ(p-TFT1)のｐ+ 型ドレイン領域20とｎ
チャネル型の駆動トランジスタ(n-DT1) のｎ+ 型ドレイ
ン領域13とがコンタクト窓22を介して順方向接続され
る。
【００２１】この構造において、例えば、上記負荷トラ
ンジスタ(p-TFT1)に関わる第２のゲート酸化膜16の厚さ
は 300〜400 Å程度、負荷トランジスタ(p-TFT1)のｎ型
チャネル領域19の厚さ(t1)は 300〜400 Å程度、ｎ+ 型
ソース領域12及びｎ+ 型ドレイン領域13の厚さ(T1)は 6
00〜800 Å程度にそれぞれ形成される。
ンジスタ(p-TFT1)に関わる第２のゲート酸化膜16の厚さ
は 300〜400 Å程度、負荷トランジスタ(p-TFT1)のｎ型
チャネル領域19の厚さ(t1)は 300〜400 Å程度、ｎ+ 型
ソース領域12及びｎ+ 型ドレイン領域13の厚さ(T1)は 6
00〜800 Å程度にそれぞれ形成される。
【００２２】このようなＳＲＡＭセルにおいて、転送ト
ランジスタ(TT2) が〔オン〕してゲート電極15に所定の
正電位が印加されると、駆動トランジスタ(n-DT1) が
〔オン〕するが、負荷トランジスタ(p-TFT1)は〔オフ〕
になる。そして本発明に係る負荷用の絶縁ゲート型ＴＦ
Ｔ即ちp-TFT1においては、チャネル領域19が薄く形成さ
れているためオフ電流が殆ど０に近くなるので、この際
（待機時）に電源線Vccと接地線Vss の間に流れるリー
ク電流は極めて小さくなる。また転送トランジスタ(T
T2) が〔オフ〕になってゲート電極15に電圧が印加され
ない動作時には、駆動トランジスタ(n-DT1) が〔オフ〕
になり、負荷トランジスタ(p-TFT1)は〔オン〕になる。
そして、電源線(Vcc) から負荷トランジスタ(p-TFT1)を
介し駆動トランジスタ(n-DT1) のドレイン領域13に電源
電流が流入し蓄積されるが、本発明に係る負荷用薄膜ト
ランジスタ(p-TFT1)においては図示のようにソース及び
ドレイン領域18及び20の膜厚が厚く形成されているため
に抵抗が低く大きな駆動電流が流れるので、短時間で所
定の電荷の蓄積がなされる。そのためＳＲＡＭセルの動
作マージンが増して誤動作を生じ難くなる。
ランジスタ(TT2) が〔オン〕してゲート電極15に所定の
正電位が印加されると、駆動トランジスタ(n-DT1) が
〔オン〕するが、負荷トランジスタ(p-TFT1)は〔オフ〕
になる。そして本発明に係る負荷用の絶縁ゲート型ＴＦ
Ｔ即ちp-TFT1においては、チャネル領域19が薄く形成さ
れているためオフ電流が殆ど０に近くなるので、この際
（待機時）に電源線Vccと接地線Vss の間に流れるリー
ク電流は極めて小さくなる。また転送トランジスタ(T
T2) が〔オフ〕になってゲート電極15に電圧が印加され
ない動作時には、駆動トランジスタ(n-DT1) が〔オフ〕
になり、負荷トランジスタ(p-TFT1)は〔オン〕になる。
そして、電源線(Vcc) から負荷トランジスタ(p-TFT1)を
介し駆動トランジスタ(n-DT1) のドレイン領域13に電源
電流が流入し蓄積されるが、本発明に係る負荷用薄膜ト
ランジスタ(p-TFT1)においては図示のようにソース及び
ドレイン領域18及び20の膜厚が厚く形成されているため
に抵抗が低く大きな駆動電流が流れるので、短時間で所
定の電荷の蓄積がなされる。そのためＳＲＡＭセルの動
作マージンが増して誤動作を生じ難くなる。
【００２３】また、上記実施例における絶縁ゲート型Ｔ
ＦＴ(p-TFT1)の形成に際しては、基体となるｎ型ポリシ
リコン薄膜17に、チャネル領域19上をマスク膜で覆って
硼素等の不純物のイオン注入を行い、ｐ+ 型ソース領域
18及びｐ+ 型ドレイン領域20の形成がなされるが、本発
明に係る構造においては、ポリシリコン薄膜17における
ソース及びドレイン領域18及び20を形成する領域が予め
厚く形成されるので、上記イオン注入のエネルギーをあ
る程度高めても、下部への不純物イオンの突き抜けを生
じない。従って、高エネルギー、高ドーズ量による不純
物のイオン注入が可能になり、ソース・ドレイン領域1
8、20の形成時間が従来に比べ大幅に短縮できる。
ＦＴ(p-TFT1)の形成に際しては、基体となるｎ型ポリシ
リコン薄膜17に、チャネル領域19上をマスク膜で覆って
硼素等の不純物のイオン注入を行い、ｐ+ 型ソース領域
18及びｐ+ 型ドレイン領域20の形成がなされるが、本発
明に係る構造においては、ポリシリコン薄膜17における
ソース及びドレイン領域18及び20を形成する領域が予め
厚く形成されるので、上記イオン注入のエネルギーをあ
る程度高めても、下部への不純物イオンの突き抜けを生
じない。従って、高エネルギー、高ドーズ量による不純
物のイオン注入が可能になり、ソース・ドレイン領域1
8、20の形成時間が従来に比べ大幅に短縮できる。
【００２４】上記実施例では、本発明に係る絶縁ゲート
型ＴＦＴのゲート電極を下部に配設される駆動トランジ
スタのゲート電極で兼ねているが、構造により本発明に
係る絶縁ゲート型ＴＦＴが独自のゲート電極を有するの
は勿論である。
型ＴＦＴのゲート電極を下部に配設される駆動トランジ
スタのゲート電極で兼ねているが、構造により本発明に
係る絶縁ゲート型ＴＦＴが独自のゲート電極を有するの
は勿論である。
【００２５】また、本発明に係る絶縁ゲート型ＴＦＴに
おけるゲート電極の配置は、上記実施例のようにチャネ
ル領域の下部のみに限られるものではなく、チャネル領
域の上部あるいはチャネル領域の上部と下部の両方に配
置してもよい。なおチャネル領域の上部と下部の両方に
配置した場合には、オフ電流の減少効果が一層顕著にな
る。
おけるゲート電極の配置は、上記実施例のようにチャネ
ル領域の下部のみに限られるものではなく、チャネル領
域の上部あるいはチャネル領域の上部と下部の両方に配
置してもよい。なおチャネル領域の上部と下部の両方に
配置した場合には、オフ電流の減少効果が一層顕著にな
る。
【００２６】また、本発明に係る絶縁ゲート型ＴＦＴの
形成に用いるシリコン薄膜は、オフ電流をより０に近づ
けるために、通常の気相成長によるポリシリコン薄膜よ
りも気相成長による非晶質シリコンを 600〜650 ℃の温
度で固相成長させたポリシリコン薄膜の方が望ましく、
更にレーザアニール等で少なくともチャネル領域を単結
晶化した再結晶シリコン薄膜であれば一層望ましい。
形成に用いるシリコン薄膜は、オフ電流をより０に近づ
けるために、通常の気相成長によるポリシリコン薄膜よ
りも気相成長による非晶質シリコンを 600〜650 ℃の温
度で固相成長させたポリシリコン薄膜の方が望ましく、
更にレーザアニール等で少なくともチャネル領域を単結
晶化した再結晶シリコン薄膜であれば一層望ましい。
【００２７】
【発明の効果】以上説明によれば、オフ電流を極度に小
さく抑え、且つソース・ドレイン領域の抵抗が低くオン
電流が大きくとれる絶縁ゲート型薄膜トランジスタが提
供される。従って本発明によれば、絶縁ゲート型薄膜ト
ランジスタを負荷に用いるＳＲＡＭの、待機時のリーク
電流を極度に小さく抑えて待機時消費電力の大幅な低減
が図れると同時に、駆動時の注入電流を増大させて動作
マージンを増大させることができる。
さく抑え、且つソース・ドレイン領域の抵抗が低くオン
電流が大きくとれる絶縁ゲート型薄膜トランジスタが提
供される。従って本発明によれば、絶縁ゲート型薄膜ト
ランジスタを負荷に用いるＳＲＡＭの、待機時のリーク
電流を極度に小さく抑えて待機時消費電力の大幅な低減
が図れると同時に、駆動時の注入電流を増大させて動作
マージンを増大させることができる。
【００２８】また本発明によれば、ソース・ドレイン領
域の形成時間が大幅な短縮されるので、絶縁ゲート型薄
膜トランジスタの製造手番の短縮が図れる。
域の形成時間が大幅な短縮されるので、絶縁ゲート型薄
膜トランジスタの製造手番の短縮が図れる。
【図１】 本発明の原理説明用模式断面図
【図２】 本発明に係るＴＦＴを負荷に用いたＳＲＡＭ
セルの回路図
セルの回路図
【図３】 本発明の一実施例の模式断面図
【図４】 従来のＴＦＴの一例を示す模式断面図
１ 下部絶縁膜 ２ ゲート電極 ３ ゲート酸化膜 ４ シリコン薄膜 ５ ソース領域 ６ チャネル領域 ７ ドレイン領域 11 ｐ型シリコン基板 12 ｎ+ 型ソース領域 13 ｎ+ 型ドレイン領域 14 第１のゲート酸化膜 15 ゲート電極 16 第２のゲート酸化膜 17 ポリシリコン薄膜 18 ｐ+ 型ソース領域 19 ｎ型チャネル領域 20 ｐ+ 型ドレイン領域 21 絶縁膜 22 コンタクト窓 n-DT1 ｎチャネル駆動トランジスタ p-TFT1 ｐチャネルＴＦＴ DT1 、DT2 駆動トランジスタ TT1 、TT2 転送トランジスタ TFT1、TFT2 負荷用の絶縁ゲート型薄膜トランジスタ WL ワード線 BL、BL′ ビット線 Vcc 電源線 Vss 接地線
Claims (2)
- 【請求項１】 チャネル領域とソース・ドレイン領域
がシリコン薄膜に形成されてなる絶縁ゲート型薄膜トラ
ンジスタを有し、 該シリコン薄膜が、該薄膜トランジスタの該チャネル領
域で薄く、該ソース・ドレイン領域で該チャネル領域よ
りも厚く形成されてなることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の絶縁ゲート型薄膜トラン
ジスタを、負荷トランジスタに用いたＳＲＡＭセルを有
することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196245A JPH0541518A (ja) | 1991-08-06 | 1991-08-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196245A JPH0541518A (ja) | 1991-08-06 | 1991-08-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541518A true JPH0541518A (ja) | 1993-02-19 |
Family
ID=16354605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3196245A Withdrawn JPH0541518A (ja) | 1991-08-06 | 1991-08-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541518A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193144A (ja) * | 1991-11-30 | 1995-07-28 | Samsung Electron Co Ltd | 半導体メモリ装置及びその製造方法 |
| KR100401488B1 (ko) * | 2000-06-26 | 2003-10-11 | 주식회사 하이닉스반도체 | 에스램의 풀-업 소자용 박막 트랜지스터의 제조방법 |
-
1991
- 1991-08-06 JP JP3196245A patent/JPH0541518A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193144A (ja) * | 1991-11-30 | 1995-07-28 | Samsung Electron Co Ltd | 半導体メモリ装置及びその製造方法 |
| KR100401488B1 (ko) * | 2000-06-26 | 2003-10-11 | 주식회사 하이닉스반도체 | 에스램의 풀-업 소자용 박막 트랜지스터의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |