JPH0214567A

JPH0214567A - 半導体集積回路装置の製法

Info

Publication number: JPH0214567A
Application number: JP1128812A
Authority: JP
Inventors: Shuji Ikeda; 修二池田; Koichi Nagasawa; 幸一長沢; Satoshi Meguro; 目黒　怜; Akira Yamamoto; 昌山本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-05-24
Filing date: 1989-05-24
Publication date: 1990-01-18
Anticipated expiration: 2009-01-05
Also published as: JPH061822B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、半導体集積回路装置に関するものであり、特
に、スタティック型ランダムアクセスメモリを備えた半
導体集積回路装置〔以下、ＳＲＡＭ　（Ｓｔａｔｉｃ　
Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）という〕
に適用して有効な技術に関するものである。

〔背景技術〕

ＳＲＡＭのメモリセルは、その占有面積を縮小するため
に、負荷ＭＩＳＦＥＴに替えて多結晶シリコン膜で形成
した抵抗素子で構成される傾向にある。

この抵抗素子は、不純物導入用マスクで高電位が印加さ
れる電源電圧用配線と同一の多結晶シリコン膜に抵抗値
を低減する不純物を導入させず、この後、所定のパター
ンニングを施して形成する。

このため、不純物導入用マスク、不純物の拡散状態、パ
ターンニング等の加工のバラツキにより、メモリセルの
抵抗素子の抵抗値にバラツキを生じ易い。また集積度を
向上させるために、抵抗素子と電源電圧配線とを一体化
して、フリップフロップ回路のＭＩＳＦＥＴのゲート電
極より上に絶縁膜を介し、なおかつ、ゲート電極と同方
向に抵抗素子を形成する方法をとる傾向がある。この場
合、抵抗素子をゲート電極の真上に重ね合わせることが
最も望ましい。しかしながら、ゲート電極上に抵抗素子
を重ねる場合、例えば、パターンニングを施すための露
光やエツチングの歩留りを良くするために、素子相互間
を等間隔にする場合、抵抗素子をゲート電極の真上から
半導体領域にずらして重ねることが多い。その場合、半
導体領域からの電界の影響を受は所望の抵抗値を得られ
ない場合がある。

かかる技術における検討の結果、本発明者は以下の理由
によって、ＳＲＡＭの電気的信頼性を向上することがで
きないという問題点を見い出した。

すなわち（１）　　メモリセルに書き込まれた情報（電圧）に対
して、抵抗素子から供給される電流値が異なるので、清
報の安定な保持をすることができず、情報の読み出し動
作における動作マージンが小さくなる。

（２）　　ドレイン電圧による電界の影響を受けやすい
ので、十分に高い抵抗値が得られず、スタンバイ電流が
大きくなる。

なお、ＳＲＡＭのメモリ・セルを構成する抵抗素子の抵
抗値を制御する技術として、例えば、特開昭５７−１７
８３５９号公報がある。

〔発明の概要〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、２つの抵抗素子と２つのＭＩ　５ＦＥＴとで
フリップフロップ回路を構成するメモリセルな有するＳ
ＲＡＭにおいて、前記ＭＩＳＦＥＴのゲート′五極及び
ゲート電極の側壁に設けられた不純物導入用マスクと、
前記抵抗素子とを重ね合わせる。

これによって、メモリセルに書き込まれた情報（電圧）
に対し、電圧のかかつているゲート電極上の抵抗素子の
抵抗値は、ゲート電極の電界効果によって抵抗値を下げ
、電圧のかからないゲート電極上の抵抗素子の抵抗値は
、ドレイン領域の電昇の影響を不純物導入用マスクによ
って遮断されるので、高抵抗値を得られる。このように
抵抗素子の抵抗値を変化させ、′″１”、′０″の電圧
差を明確にする方向に電流を供給（セルフバイアス）す
ることができるので、情報の安定な保持をすることがで
きる。

この結果、情報の読み出し動作における動作マージンを
大きくすることができるので、ＳＲＡＭの電気的信頼性
を向上することができる。

以下、本発明の構成について、本発明を、２つの抵抗素
子と２つのＭＩＳＦＥＴとでメモリセルのフリップフロ
ップ回路を構成したＳＲＡＭを用いて説明する。

〔実施例〕第１図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図である。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第】図において、ＷＬはワード線であり、行方向に延在
し、列方向に複数本設けも几でいる（以下、ワード線の
延在する方向を行方向という）。

ワード線ＷＬは、後述するスイッチ用ＭＩＳＦＥＴを制
御するためのものである。

ＤＬ　、ＤＬはデータ線であり、列方向に延在し、行方
向に複数本設けられている（以下、データ線の延在する
方向を列方向という）。このデータ線ＤＬ　、ＤＬは、
後述するメモリセルと書込回路又は読出回路との間で情
報となる電荷を伝達するためのものである。

Ｑ、、Ｑ、はＭＩＳＦＥＴであり、一端が後述する抵抗
素子を介して電源電圧用配線Ｖｃｃ　　（例えば５．０
ＣＶ））、他方のＭＩＳＦＥＴＱｔ、Ｑｔのゲート電極
及びスイッチ用ＭＩＳＦＥＴに接続され、他端が基準電
圧用配線Ｖｓｓ　　（例えば、０〔Ｖ〕〕に接続されて
いる。

Ｒ，、Ｒ，は抵抗素子である。この抵抗素子Ｒ，，Ｒ，
は、電源電圧用配線ＶＣＣから流れる電流量を制御し、
書き込まれた情報を安定に保持するためのものである。

抵抗素子Ｒ，、Ｒ，は、後述するがセルフバイアスされ
るようになっている。

一対の入出力端子を有するフリップフロップ回路は、２
つのＭＩ　５ＦＥＴＱ＋　、Ｑｔと抵抗素子Ｒ，，Ｒ，
とによって構成されている。このフリップフロップ回路
は、前記データ線ＤＬ、ＤＬから伝達される“１”０″
の情報を記憶保持するためのものである。

Ｑｓ　ｌ、Ｑｓ　２はスイッチ用ＭＩＳＦＥＴであり、
一端がデータ線ＤＬ、ＤＬに接続され、他端が前記フリ
ップフロップ回路の一対の入出力端子に接続されている
。このスイッチ用ＭＩＳＦＥＴＱｓｘ、Ｑｓｚは、ワー
ド線ＷＬによって制御され、フリップフロップ回路とデ
ータ線ＤＬ、ＤＬとの間でスイッチ機能をするためのも
のである。

Ｃは情報蓄積用容量（寄生容量）であり、主として、一
方のＭＩ　５ＦＥＴＱ＋　、Ｑｔのゲート電極及び他方
のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　（Ｌ　、　Ｑｔの一方の半
導体領域（ンース領域又はドレイン領域）に付加されて
いる。この情報蓄積用容量Ｃは、メモリセルの情報とな
る電荷を蓄積するためのものである。

ＳＲＡＭのメモリセルは、一対の入出力端子を有するフ
リップフロップ回路とスイッチ用ＭＩＳＦＥＴＱｓ１、
ＱＳ２とによって構成されている。

そして、メモリセルは、ワード線ＷＬとデータ線ＤＬ、
ＤＬとの所定交差部に複数配置されて設けられており、
メモリセル了レイを構成している。

次に、本実施例の具体的な構成について説明する。

第２図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す要部平面図、第３図は、第２図のＩ
ＩＩ　−ＩＩＩ切断線における断面図である。

なお、第２図及び後述する第４図乃至第６図に示す平面
図は、本実施例の構成をわかり易くするために、各導電
層間に設けられるフィールド絶縁膜以外の絶縁膜は図示
しない。

第２図及び第３図において、】は単結晶シリコンからな
るｎ−型の半導体基板である。この半導体基板１は、Ｓ
ＲＡＭを構成するためのものである。

２はｐ−型のウェル領域であり、半導体基板】の所定主
面部に設けられている。このウェル領域２は、相補型の
ＭＩＳＦＥＴを構成するためのものである。

３はフィールド絶縁膜であり、半導体素子形成領域間の
半導体基板】及びウェル領域２の主面上部に設けられて
いる。このフィールド絶縁膜３は、半導体素子間を電気
的に分離するだめのものである。

メモリセルな構成するＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｔ　
、Ｑ２及びスイッチ用ＭＩＳＦＥＴＱＳＩ、ＱＳ２は、
フィールド絶縁膜３によってその周囲を囲まれ規定され
ている。そして、ＭＩＳＦＥＴＱ２　とスイッチ用ＭＩ
　Ｓ　Ｆ　ＥＴ　Ｑｓ　２は、一体的にフィールド絶縁
膜３によって規定されている。ＭＩ　５ＦＥＴＱ、とス
イッチ用ＭＩＳＦＥＴＱｓ１は、前記Ｍ　Ｉ　Ｓ　Ｆ　
Ｅ　Ｔ　Ｑ　２　　とスイッチ用ＭＩＳＦＥＴＱＳ２と
に対して交差する位置に設けられる。ＭＩＳＦＥＴＱ＋
　、Ｑｓ　１は互いにフィールド絶縁膜３によって分離
され、その周囲を規定され℃いる。ＭＩＳＦＥＴＱＩ　
　とスイッチ用ＭＩＳＦＥＴＱｓｔとは、フィールド絶
縁膜３の上部に設けられる導電層により交差結合が施さ
れるようになっている。

４はｐ型のチャネルストッパ領域であり、フィールド絶
縁膜３下部のウェル領域２の主面部に設けられている。

このチャネルストッパ領域４は、寄生ＭＩＳＦＥＴを防
止し、半導体素子間を電気的により分離するためのもの
である。

５は絶縁膜であり、半導体素子形成領域となる半導体基
板１及びウェル領域２の主面上部に投げられている。こ
の絶縁膜５は、主として、ＭＩＳＦＥＴのゲート絶縁膜
を構成するためのものである。

６は接続孔であり、所定部の絶縁膜５を除去して設けら
れている。この接続孔６は、半導体素子（半導体領域）
と配置（半導体領域を形成するために不純物導入用マス
クとして用いる導電層）とを電気的に接続するためのも
のである。

７Ａ乃至７Ｄは導電層であり、フィールド絶縁膜３又は
絶縁膜５の所定上部に延在して設けられている。

導電層７人は、スイッチ用ＭＩＳＦＥＴＱＳ１、ＱＳ２
形成領域の絶縁膜５上部に設けられ、フィールド絶縁膜
３上部を行方向に延在して設けられている。この導電層
７Ａは、スイッチ用ＭＩＳＦＥＴ　Ｑｓ　１　、　Ｑｓ
　２形成領域でゲート電標を構成し、それ以外の部分で
は、ワード線ＷＬを構成するためのものである。

導電層７Ｂは、接続孔６を通してフリップフロップ回路
を構成するＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ＋　、　Ｑ２の
一方の半導体領域と電気的に接続するように設けられ、
導電層７人と同様に、フィールド絶縁膜３上部を行方向
に延在して設けられている。この導電層７Ｂは、行方向
に配置される複数のメモリセルのそれぞれの一方の半導
体領域に接続される基準電圧用配線ｖ８ｓを構成するた
めのものである。

導電層７Ａと導電層７Ｂとは、同一導電性材料で、同一
導電層に設けられており、それらが交差しないように、
互に離隔し、略平行に設けられている。

導電層７Ｃの一端部は、接続孔６を通してスイッチ用Ｍ
ＩＳＦＥＴＱＳＩの半導体領域と電気的に接続する。導
電層７Ｃの他端部は、フィールド絶縁膜３及び一方のＭ
ＩＳＦＥＴＱ＊形成領域の絶縁膜５上部を延在し、接続
孔６を通して他方のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　＋の
半導体領域と電気的に接続するように設けられている。

この導電層７Ｃは、絶縁膜５上部でＭＩＳＦＥＴＱｇの
ゲート電極を構成し、かつ、スイッチ用ＭＩＳＦＥＴＱ
ＳＩと他方のＭＩＳＦＥＴＱ＋　との交差結合をするた
めのものである。

導を層７Ｄは、一端部が、接続孔６を通してスイッチ用
ＭＩＳＦＥＴＱＳ２０半導体領域と電気的に接続し、他
端部が、フィールド絶縁膜３及び他方のＭ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑ　＋形成領域の絶縁膜５上部を延在するよ
うに設けられている。この導電層７Ｄは、絶縁膜５上部
でＭＩＳＦＥＴＱ＋のゲート電極を構成するためのもの
である。スイッチ用ＭＩＳＦＥＴＱＳ２とＭＩＳＦＥＴ
Ｑｔ　とは、前述したように、半導体領域を一体的に構
成しであるので、この導′Ｌｍで交差結合させる必要は
ない。

なお、スイッチ用ＭＩＳＦＥＴＱＳ２とＭＩＳＦＥＴＱ
、とは、スイッチ用ＭＩＳＦＥＴＱｓ！とＭＩＳＦＥＴ
Ｑ、の交差結合と同様に、導電層７Ｄを所定の形状にし
て交差結合させてもよい。

導電層７人乃至７Ｄは、半導体領域よりも低い抵抗値の
導電性材料である、多結晶シリコンの上部にシリコンと
高融点金属との化合物であるシリサイドを設けたポリサ
イド（ＭｏＳ　ｉｔ／ｐｏｌｙｓｉ　。

ＴｉＳｉ、／ｐｏｌｙｓｉ、ＴａＳｉ２／ｐｏｌｙｓｉ
、ＷＳｉ２／ｐｏｌｙｓｉ）で構成する。また、導電層
７人乃至７Ｄは、その導電性材料として、シリサイド（
Ｍｏ　Ｓ　ｌ　２　。

ＴｉＳｉ２　、　Ｔａｘｉ、　、　ＷＳｉ２　）　、高
融点金属（Ｍｏ　。

Ｔｉ、Ｔａ、Ｗ）等で構成してもよい。

導電層７Ａ乃至７Ｄは、ポリサイド、シリサイド、高融
点金属等の導電性材料で構成することにより、数〔Ω／
口〕以下の抵抗値にすることができる。これによって、
導電層７Ｂ（基準電圧用配線Ｖｓｓ）は、半導体領域で
構成した場合に比べその抵抗値が１衝程度以下に小さく
なる。これに縮小できるので、特に、メモリセルアレイ
におげろ行方行の占有面積を著しく低減することができ
る。さらに、所定毎のメモリセル間にアルミニウム配線
を走らせ、導電層７Ｂと接続してその電位の変動を抑制
する等の必要があるが、導電層７Ｂは、その抵抗値が低
く、前記アルミニウム配線の本数を低減することができ
るので、特に、メモリセルアレイにおける列方向の集積
度を向上することができる。

また、導′ｒｔ層７Ｂは、抵抗値が低いので、メモリセ
ルを流れる電流によってその電位に変動を生じることを
抑制することができる。これによって、情報の書き込み
及び読み出し動作におけるマージンを太き（することが
できるので、誤動作を防止することができる。

また、低い抵抗値の導電層７Ｃを延在してフリップフロ
ップ回路の交差結合をすることにより、導電層７Ｃと導
電層７Ｄとの間に交差結合のための導電層を同−導電層
又は異なる導′鑞層で設けるＦ　Ｅ　Ｔ　Ｑ　ｌ、　Ｑ
　ｚのゲート電極間ピッチ）を縮小することができる。

これによって、フリップフロップ回路、すなわち、メモ
リセルの占有面積を縮小することができるので、特に、
メモリセルアレイにおける列方向の集積度を向上するこ
とができる。

導電層７Ａ乃至７Ｄは、製造工程における第１層目の導
電層形成工程により形成される。

８はｎ−型の半導体領域であり、スイッチ用ＭＩ　Ｓ　
Ｆ　Ｅ　Ｔ　Ｑ　Ｓ　１、ＱＳ２、ＭＩＳＦＥＴＱＱ、
形成領域となる導電層７Ａ、７Ｃ１７Ｄの両側部（ソー
ス領域又はドレイン領域とチャネルが形成される領域と
の間）のウェル領域２の主面部に設けられている。この
半導体領域８は、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ
　Ｄｒａｉｎ）構造を構成するためのものである。

この半導体領域８は、後述する実質的なソース領域又は
ドレイン領域となる半導体領域に比べて低い不純物濃度
を有して（・る。これによって、ドレイン接合近傍にお
ける電界強度を低くできるので、ＭＩＳＦＥＴのｐｎ接
合耐圧（ドレイン耐圧）を向上することができる。

また、半導体領域８は、接合深さ（ｘｊ）を浅く形成す
るので、ゲート電極下部（チャネルが形成される領域）
への回り込みを小さくすることができる。これによって
、短チヤネル効果を抑制することができる。

半導体領域８は、主として、導電層７人、７Ｃ１７Ｄを
不純物導入用マスクとして用い、イオン注入技術によっ
て形成するので、導電層７人、７Ｃ１７Ｄに対して自己
整合で構成される。

９は不純物導入用マスクであり、導電層７Ａ乃至７Ｄの
両側部にそれらに対して自己整合で投げられている。こ
の不純物導入用マスク９は、実質的なソース領域又はド
レイン領域を構成するのに使用されるもので、主として
、ＬＤＤ構造を構成するためのものである。なお、不純
物導入用マスク９は、フリップフロップ回路のＭＩＳＦ
ＥＴのゲート電極上に形成された抵抗素子が、ゲート電
臘とずれて重ねられた場合に、半導体領域から抵抗素子
が受ける電界の影響を低減することができる。

】Ｏはｎ＋型の半導体領域であり、導電層７Ａ、７Ｃ１
７Ｄの両側部の絶縁膜５を介したウェル領域２主面部、
又は、導電層７Ｂ、７Ｃ１７Ｄの下部の接続孔６部のウ
ェル領域２主面部に設けられている。この半導体領域】
０は、ＭＩＳＦＥＴの実質的なソース領域又はドレイン
領域、或いは、クリップフロップ回路の交差結合用配線
を構成するためのものである。

半導体領域１０は、前記不純物導入用マスク９を用い、
イオン注入技術で不純物を導入して形成するので、不純
物導入用マスク９、又は、導電層７人乃至７Ｄに対して
自己整合で構成される。

１１はｐ＋型の半導体領域であり、所定の半導体領域１
０下部のウェル領域２主面部に、半導体領域】０と接触
して設けられている。

この半導体領域１】は、特に、フリップフロップ回路の
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ＋　、Ｑ２の半導体領域１
０の下部、スイッチ用ＭＩ　ＳＦＥＴＱＳ１１ＱＳ２の
一方の半導体領域１０の下部（第２図では、１］（ｐ＋
）と表示して点線で囲まれた領域の半導体領域１０下部
）に設けられている。すなわち、半導体領域１】は、メ
モリセルにおける情報となる電荷の蓄積量を増大させる
のに寄与する部分に設けられている。半導体領域１】は
、ウェル領域２と半導体領域ＩＯとのｐｎ接合に比べて
不純物濃度が高いもの同志のｐｎ接合であり、接合容量
を増大させ、情報蓄積用容量Ｃの情報となる電荷の蓄積
量を増大させている。この情報となる電荷の蓄積量を増
大させることによって、アルファ（以下、αという）線
により生じるソフトエラーを防止することができる。ま
た、半導体領域】１は、ウェル領域２に比べて高い不純
物濃度で構成しているので、α線により生じる少数キャ
リアの不要な侵入を抑制するバリア効果を高めることが
でき、前記と同様にソフトエラーを防止することができ
る。

また、半導体領域１１は、前記不純物導入用マくぺ９を
用い、イオン注入技術で不純物を導入して形成するので
、チャネルが形成される領域に達しないように構成され
、不純物導入用マスク９、又は、導を層７Ｃ１７Ｄに対
して自己整合で構成される。これによって、半導体領域
１１を構成するための製造工程におけるマスク合せ余裕
度を必要としなくなるので、ＳＲＡＭの集積度を向上す
ることができる。

また、半導体領域１１を構成する不純物（例えば、ボロ
ンイオン）は、半導体領域１０を構成する不純物（例え
ば、ヒ素イオン）に比べて拡散速度が速く、同一の不純
物導入用マスク９を使用するので、半導体領域１】は、
半導体領域】０にそって或いは半導体領域１０を包み込
むように設けられる。これによって、半導体領域１１と
半導体領域１０とのｐｎ接合面積を増大させることがで
きるので、接合容量をより増大又はバリア効果をより高
めることができる。

また、半導体領域】】は、少なくとも半導体領域８下部
、すなわち、半導体領域】０とウェル領域に伸びる空乏
領域を抑制する部分に設げられている。これによって、
ソース領域及びドレイン領域間となる半導体領域１０間
の空乏領域の結合を防止することができるので、バンチ
スルーを防止することができる。このパンチスルーを防
止することによって、短チヤネル効果を低減することが
できる。

なお、半導体領域１１は、単にバリア効果を高めるため
に使用してもよく、その場合には、半導体領域〕０と適
度に離隔させてもよい。

また、半導体領域１０は導を層７人、７Ｃ１７Ｄを不純
物導入用マスクとして用いてｍ成し、半導体領域】１は
不純物導入用マスク９を用いて構成し、半導体領域８を
設けなくともよい。

スイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｓ　１、Ｑ　
ｓ　ｚは、主として、ウェル領域２、絶縁膜５、導ｔ／
ｍ７Ａ、一対の半導体領域８、一対の半導体領域１０及
び半導体領域１１によって構成されている。

ＭＩＳＦＥＴＱ＋は、主として、ウェル領域２、絶縁膜
５、導電層７Ｄ、一対の半導体領域８、−対の半導体領
域１０及び半導体領域１１によって構成されている。

ＭＩＳＦＥＴＱｘは、主として、ウェル領域２、絶縁膜
５、導電層７Ｃ１一対の半導体領域８、−対の半導体領
域１０及び半導体領域】１によって構成されている。

１２は絶縁膜であり、導電層７Ａ乃至７Ｄ、岸導体領域
１０等を覆うように設けられている。この絶縁膜１２は
、導電層７人乃至７Ｄ、半導体領域１０等とその上部に
設けけられる導電層とを電気的に分離するためのもので
ある。

また、絶縁ＰＡ１２は、抵抗素子Ｒ，、Ｒ，をセルフバ
イアスさせるＭＩＳ型構造を構成するためのゲート絶縁
膜として、さらに、情報蓄積用容量Ｃを構成するための
絶縁膜として使用される。

１３は接続孔であり、所定の導電１ｍ　７　Ｃ１７Ｄ及
び半導体領域１０上部の絶縁膜１２を除去して設けられ
ている。この接続孔１３は、所定の導電層７Ｃ１７Ｄ及
び半導体領域１０とその上部に設げられる導Ｘ層とを電
気的に接続するためのものである。

１４Ａは導電層であり、導電層７Ｂ（基準電圧用配線Ｖ
ｓｓ）と重ね合わされ、かつ、絶縁膜１２上部を導電層
７Ｂと略同様の行方向に延在して設けられている。この
導電層１４Ａは、行方向に配置されるメモリセルのそれ
ぞれに接続される電源電圧用配置Ｖｃｃを構成するため
のものである。

導電層１４Ａ（電源電圧用配線Ｖｃｃ）と導電層７Ｂ（
基準電圧用配ＲＶｓｓ）とを絶縁膜】２を介在させて重
ね合わせたことによって、情報蓄積用容量Ｃの情報とな
る電荷の蓄積量を増大することができる。この情報蓄積
用容量Ｃの蓄積量の増大は、導電層１４Ａと半導体領域
で構成した基準電圧用配線とを重ね合わせたものに比べ
て、絶縁膜の膜厚が薄くなるので、大きなものにするこ
とができる。情報蓄積用容量Ｃの蓄積量の増大によって
、α線により生じるソフトエラーな防止することができ
る。

また、導電層７Ｂの所定部を、その他の部分よりも大き
な面積で構成し、導電層１４Ａの所定部を、その他の部
分よりも大きな面積で構成し、導電層７Ｂの所定部と導
電層１４Ａの所定部とを重ね合わせて、さらに情報蓄積
用容量Ｃの蓄積量を増大させてもよい。

１４Ｂは抵抗素子であり、一端部が導電層１４人に電気
的に接続され、他端部が接続孔６．１３を通して導電層
７Ｃ１半導体領域１０又は導′ｆＩＬ層７Ｄ、半導体領
域１０に電気的に接続されている。

この抵抗素子１４Ｂは、抵抗素子Ｒｒ　、Ｒ１を構成す
るためのものである。

抵抗素子１４Ｂは、絶縁膜１２を介して、導電層７Ｃ又
は導電層７Ｄと重ね合わされ、略同様の列方向に延在し
て設けられている。すなわち、導電層７Ｃ又は導電層７
Ｄをゲート電極、絶縁膜】２を絶縁物、抵抗素子１４Ｂ
を半導体とするＭＩｓ型構造を構成している。これは、
ＭＩＳＦＥＴＱ＋の導電層７Ｄ（ゲート電極）がＨｉｇ
ｈ”レベルの電位に印加され、ＭＩＳＦＥＴＱｚの導電
／１ｉ７Ｃ（ゲート電極）が’　Ｌｏｗ”レベルの電位
に印加された時に、抵抗素子１４Ｂ（Ｒｔ）は、導電層
７Ｄの電界効果によって電源電圧用配線ＶＣＣからの電
流が流れ易くなり、抵抗素子１４Ｂ（田〕は、導電層７
Ｃ及び不純物導入用マスク９がＭＩＳＦＥＴＱ、のドレ
イン領域１０からの電界を遮断するので電源電圧用配線
ＶＣＣからの電流が流れにくくなる（セルフバイアス）
。すなわち、抵抗素子１４　Ｂ　（１４−Ｒｔ　）は、
メモリセルに書き込まれた情報（電圧）によってその抵
抗値を変化させ、１”　　０”の電圧差を明確にする方
向に′電流を供給することができるので、情報となる′
電荷を安定に保持することができる。

導電層１４Ａ及び抵抗素子１４Ｂは、製造工程における
第２層目の導電層形成工程によって形成され、例えば、
化学的気相析出（以下、ＣＶＤという）技術で形成した
多結晶シリコンで構成する。

そして、導電層１４Ａは、多結晶シリコンに抵抗値を低
減するための不純物を導入し、抵抗素子１４Ｂは、多結
晶７リコ／のまま又はそれに適度に２４を層１４Ａより
も少ない童の不純物を導入して形成する。この前記導電
層１４Ａを構成する不純物の導入は、例えば、ヒ素イオ
ンを用い、イオン注入技術で導入する。イオン注入技術
による不純物の導入は、熱拡散技術に比べ、導電層１４
Ａの抵抗値の制御性は極めて良好になる。

また、イオン注入技術による不純物の導入は、熱拡散技
術に比べて、不純物導入用マスク下部への回り込みが小
さいので、加工寸法の余裕度を低減することができ、抵
抗素子１４Ｂの縮小又は抵抗素子１４Ｂを充分に長く構
成することができる。

また、第２層目の導電層形成工程では、フリップフロッ
プ回路の交差結合等の配線を構成する必要がなく、導電
層１４Ａと抵抗素子１４Ｂとのマスク合せ余裕度を考慮
するだけでよいので、抵抗素子１４Ｂの縮小又は抵抗素
子１４Ｂを導電層１４Ａと接続孔１３との間で充分に長
（構成することができる。

前記抵抗素子１４Ｂを充分に長く構成することＫより、
その抵抗値を増大することができ、情報を保持するため
に、抵抗素子１４Ｂから流れるスタンバイ電流を小さく
することができる。

また、前記抵抗素子１４Ｂを充分に長く構成することに
より、抵抗素子１４Ｂと導電層１４Ａとの接合部、又は
、抵抗素子１４Ｂと半導体領域】Ｏ１導電層７Ｃ１７Ｄ
との接合部から抵抗素子１４Ｂの内部に形成される空乏
領域間の結合を防止することができる。これによって、
抵抗素子１４Ｂにおけるパンチスルーを防止することが
できる。

イオン注入技術による不純物の導入は、抵抗値の制御性
が良いので、周辺回路、例えば、入力保護回路の抵抗素
子の構成に使用してもよく、又、この入力保護回路の抵
抗素子は、導電層１４Ａと同一製造工程で、かつ、同程
度の抵抗値で構成してもよい。

１５は絶縁膜であり、導電層１４Ａ及び抵抗素子１４Ｂ
上部に設けられている。この絶縁膜１５は、導電層１４
Ａ及び抵抗素子１４Ｂとその上部に設けられる導電層と
の電気的な分離をするためのものである。

１６は接続孔であり、スイッチ用ＭＩ　５ＦＥＴＱＳＩ
、ＱＳ２の一方の半導体領域１ｏ上部の絶縁膜５、】２
、Ｊ５を除去して設げられている。

この接続孔１６は、半導体領域１０と絶縁膜１５の上部
に設けられる導電層との電気的な接続をするためのもの
である。

】７は導電層であり、接続孔１６を通して所定の半導体
領域１０と電気的に接続し、絶縁膜１５上部を導電層７
人、７Ｂ、１４Ｂと交差するように列方向に延在し、導
電層７Ｃ１７Ｄ、抵抗素子１４Ｂと重ね合わされて設け
られている。この導電層１７は、データ線ＤＬ、πＴを
構成するためのものである。そして、導電層７Ｃ１１７
、抵抗素子１４Ｂ又は導電層７Ｄ、】７、抵抗素子１４
Ｂを重ね合わせることにより、平面的な面積を縮小する
ことができるので、ＳＲＡＭの集積度を向上することが
できる。

導電層１７は、製造工程における第３層目の導電層形成
工程により形成される。

−Ｘａ線又はｘｂ−ｘｂ線に路線対称で行方向に複数配
置され、Ｙａ又はＹｂに略１８ｏ〔度〕の回転角度の回
転対称で列方向に複数配置され、メモリセルアレイを構
成している。

次に、本実施例の製造方法について説明する。

第４図乃至第１０図は、・本発明の一実施例の製造方法
を説明するための各製造工程におけるＳＲＡＭのメモリ
セルな示す図であり、第４図乃至第６図は、その要部平
面図、第７図乃至第１０図は、その断面図である。なお
、第７図は、第４図の■−ｖｎ切断線における断面を示
し、第９図は、第５図のＤＣ−１Ｘ切断線における断面
を示し、第１０図は、８ｇ６図のＸ−Ｘ切断線における
断面を示している。

まず、単結晶シリコンからなるｎ−型の半導体基板１を
用意する。この半導体基板１の所定の主面部にｐ−型の
ウェル領域２を形成する。

前記ウェル領域２は、例えば、３　Ｘ　１０”（ａｔｏ
ｍｓ／ｃｍ　”　：）程度のＢＦ、イオンを６０（Ｋｅ
Ｖ）　　程度き伸し拡散を施すことにより形成する。

そして、半導体基板１及びウェル領域２の所定の主面上
部に、フィールド絶縁膜３を形成し、ウェル領域２の所
定の主面部に、ｐ型のチャネルストッパ領域４を形成す
る。

フィールド絶縁膜３は、選択的な熱酸化技術で形成した
酸化シリコン膜を用いる。

チャネルストッパ領域４は、例えば４Ｘ］Ｏ”（ａｔｏ
ｍｓ／　ｃｍ”　］程度のＢＦ、イオンを６０　ＣＫｅ
Ｖ）程度のエネルギのイオン注入技術によって導入し、
フィールド絶縁膜３の熱酸化技術で引き伸し拡散を施す
ことにより形成する。

次に、第４図及び第７図に示すように、半導体素子形成
領域となる半導体基板１及びウェル領域２の主面上部に
、絶縁膜５を形成する。

絶縁膜５は、ＭＩＳＦＥＴのゲート絶縁膜を構成するよ
うに、例えば、熱酸化技術で形成した酸化シリコン膜を
用い、その膜厚な２００〜３００〔オングストローム（
以下、Ａというン〕で形成第４図及び第７図に示す絶縁
膜５を形成する工程の後に、絶縁膜５０所定部を除去し
、接続孔６を形成する。

そして、フィールド絶縁膜３上部、絶縁膜５上部又は接
続孔６を通して所定のウェル領域２の主面と接続するよ
うに、導電層７Ａ乃至７Ｄを形成する。

この導電層７人乃至７Ｄは、例えば、ＣＶＤ技術で形成
し、抵抗値を低減するためにリンイオンを拡散した多結
晶シリコン膜７ａと、その上部にスパッタ技術で形成し
たモリブデンシリサイド膜７ｂとで形成する。多結晶シ
リコン膜７ａの膜厚は、例えば２０００１：Ａ）程度で
形成し、モリブデンシリサイド膜７ｂは、例えば、３０
００　［：Ａ］程度で形成すればよい。

導電層７Ａ乃至７Ｄは、その一部をモリブデンプリサイ
ド７ｂで構成しているので、その抵抗値は、数〔Ω／口
〕程度にすることができる。

なお、接続孔６を通して導電層７Ｂ、７Ｃ又は結晶シリ
コン膜７ａに導入されたリンイオンが拡散し、ｎ型の半
導体領域が形成されるようになっている。

次に、第８図に示すように、絶縁膜５を介した導電層７
Ａ、７Ｃ１７Ｄの両側部のウェル領域２の主面部に、Ｌ
ＤＤ構造を構成するために、ｎ型の半導体領域８を形成
する。

半導体領域８は、導電層７Ａ、７Ｃ１７Ｄ及びフィール
ド絶縁膜３を不純物導入用マスクとして用い、例えば、
ｌＸｌ０’コ（ａ　ｔ　ｏｍｓ　７ｃｍ”　）程度のリ
ンイオンを５０　（ＫｅＶ：）程度のエネルギのイオン
注入技術によって導入し、引き伸し拡散を施して形成す
る。

第８図に示す半導体領域８を形成する工程の後に、導電
層７Ａ乃至７Ｄに対して自己整合でその両側部に、不純
物導入用マスク９を形成する。この不純物導入用マスク
９は、例えば、ＣＶＤ技術で形成した酸化シリコン膜に
異方性エツチング技術を施して形成する。また、不純物
導入用マスク９として、ＣＶＤ技術で形成した多結晶シ
リコン膜を用いてもよい。

そして、不純物導入用マスク９を用いて、該不純物導入
用マスク９又は導電層７Ａ乃至７Ｄに対して自己整合で
ウェル領域２の所定の主面部にｎ＋型の半導体領域１０
を形成する。

この半導体領域ｌＯは、ＭＩＳＦＥＴのソース領域又は
ドレイン領域を構成するように、例えば、］　ｘ　１０
　”　（ａｔｏｍｓ／ｍ”　：］程度のヒ素イオンを８
０ＣＫｅＶ：ｌ程度のエネルギのイオン注入技術によっ
て導入し、引き伸し拡散を施して形成する。

この後、主として、情報となる電荷の蓄積量を増大させ
るｐ＋型の不純物を導入するために、不純物導入用マス
ク（図示して（・な〜・）を形成する。

そして、第５図及び第９図に示すように、この不純物導
入用マスク及び前記不純物導入用マスク９を用いて、該
不純物導入用マスク９又は導電層７Ｃ１７Ｄに対して自
己整合で所定の半導体領域１０下部のウェル領域２主面
部にｐ＋型の半導体値域１１を形成する。

ｃＩｎ”）程度のポロンイオンを５０ＣＫｅＶ）程度の
エネルギのイオン注入技術によって導入し、引き伸し拡
散を施して形成する。

なお、第５図において、半導体領域１１を形成する不純
物は、１１（１）”）と表示する点線で囲まれた領域内
の絶縁膜５を通したウェル領域２の主面部に導入される
。この点［１１（ｐ“）は、前記不純物導入用マスクの
パターンを示している。

このとき、導電層７Ａ乃至７Ｄ、半導体領域８．１０は
、周辺回路を構成するＭＩＳＦＥＴの形成工程と同一製
造工程により形成されるよ５になっており、半導体領域
１１を所定のｎ＋型の半導体領域下部、例えば、入力保
護回路を構成するＭＩＳＦＥＴのソース領域及びドレイ
ン領域下部に形成してもよい。

第５図及び第９図に示す半導体領域】１を形成する工程
の後に、絶縁膜１２を形成する。この絶縁膜】２は、例
えば、ＣＶＤ技術によって形成した酸化シリコン膜を用
い、その膜厚を１０００〜そして、所定の導電層７Ｃ１
７Ｄ及び半導体領域１０上部の絶縁膜】２を除去して接
続孔１３を形成する。

この後、電源電圧用配線及び抵抗素子を形成するために
、接続孔１３を通して所定の半導体領域１０と接続し、
絶縁膜１２上部を覆うように多結晶シリコン膜を形成す
る。この多結晶シリコン膜は、例えば、ＣＶＤ技術によ
って形成し、その膜厚を１０００〜２０００１：Ａ〕程
度に形成すればよい。

そして、抵抗素子形成領域以外の電源電圧用配線形成領
域となる多結晶シリコン膜Ｋ、抵抗値を低減するための
不純物を導入する。この不純物は、ヒ素イオンを用い、
イオン注入技術によって導入し、熱拡散技術によって拡
散させる。

この後、第６図及び第１０図に示すように、前記多結晶
シリコン膜にパターンニングを施し、電源電圧用配線Ｖ
ＣＣとして使用される導電層１４Ａ及び抵抗素子Ｒ，、
Ｒ，として使用される抵抗なお、導電層１４Ａ及び導電
層１４Ｂを形成するために導入される不純物は、第６図
の１４Ｂと表示される点線で凹まれた領域外の前記多結
晶シリコン膜に導入される。

第６図及び第１０図に示す導電層１４Ａ及び抵抗素子１
４Ｂを形成する工程の後に、絶縁膜１５を形成する。こ
の絶縁膜１５は、例えば、ＣＶＤ技術によって形成した
フォスフオシリケードガラス膜を用い、その膜厚を３０
００〜４０００ＣＡ）程度に形成すればよい。

そして、所定の半導体領域１０上部の絶縁膜５、】２．
１５を除去し、接続孔１６を形成する。

この後、前記第２図及び第３図に示すように、接続孔１
６を通して所定の半導体領域１０と電気的に接続し、絶
縁膜１５上部を導電層７Ａと交差するように列方向に延
在して導電／１１１１７を形成する。

導電層１７は、例えば、スパッタ蒸着技術によって形成
されたアルミニウム膜を用いる。

〕・些ら一連の製造工程によって、本実施例のＳ、１．
′Ｑ〜ＲＡＭは完成する。なお、この後に、保護膜等の処理工
程を施してもよい。

〔効果〕

以上説明したように、本発明によって特に得られる効果
としては、以下に述べるような効果がある。

（１）　　メモリセルのフリップフロップ回路を構成す
るＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのゲート電極及び該ゲート電
極の側部に設けられた不純物導入用マスクと、抵抗素子
とを重ね合わせることにより、メモリセルに書き込まれ
た清報（を圧〕に対し、電圧のかかっているゲート電極
上の抵抗素子の抵抗値はゲート電極の電界効果によって
抵抗値を下げ、電圧のかからないゲート電極上の抵抗素
子の抵抗値は、ドレイン領域の電界の影響が不純物導入
用マスクによって連断されるので高抵抗値を得られる。

したがって１″、“０″の電圧差を明確にする方向に電
流を供給（セルフバイアス）することができるので、情
報の安定な保持をすることができる。

（２）前記（１）によって、情報の読み出し動作におけ
る動作マージンを大きくすることができるので、ＳＲＡ
Ｍの電気的信頼性を向上することができる。

更に、本願によって開示された新規な技術手段によれば
、以下に述べるような効果を得ることができる。

（１）　　メモリセルに接続される基準電圧用配線を、
ポリサイド、クリサイド、高融点金属等の抵抗値の小さ
な導電層で形成したので、メモリセルアレイでの基準電
圧用配線の占有面積を縮小することができる。

（２）　　メモリセルに接続される基準電圧用配線を、
メモリセルを構成する抵抗値の小さなＭＩＳＦＥＴのゲ
ート電極と同一導電性材料で形成したので、メモリセル
アレイでの基準電圧用配線の占有面積を縮小することが
できる。

（３）前記（１）及び（２）により、基準電圧用配線に
接続されるアルミニウム配線を所定毎に走らせる本数を
低減することができるので、メモリセルアレイでのアル
ミニウム配線の占有面積を縮小することかでＨ０（４）　　前記（１）乃至（３）により、メモリセルア
レイでの基準電圧用配線又はアルミニウム配線の占有面
積を縮小することができるので、ＳＲＡＭの集積度を同
上することができる。

（５）前記（１）及び（２）により、基準電圧用配線の
抵抗値を小さくすることができ、その電位の安定度を良
好にすることができるので、情報の書き込み及び読み出
し動作マージンを大きくすることができる。

（６）　　前記（５）により、情報の薔き込み及び読み
出し動作における誤動作を抑制することができるので、
ＳＲＡＭの電気的信頼性を向上することができる。

（７）基準電圧用配線Ｖｓｓと電源電圧用配線ＶＣＣと
を重ね合わせたので、メモリセルの情報蓄積用容量の情
報となる電荷蓄積量を増大することができる。

（８）前記（７）により、情報となる電荷の蓄積ｆを増
大することができるので、α線により生じるソフトエラ
ーを防止することができる。

量を増大し、ソフトエラーを防止することができるので
、メモリセルの占有面積を縮小することができる。

αＱ　前記（９）により、メモリセルの占有面積を縮小
することができるので、ＳＲＡＭの集積度を向上するこ
とができる。

αＤ　前記（７）により、情報となる電荷の蓄積量を増
大することができるので、情報の読み出し動作の信頼性
を向上することができる。

αｚ　２つのＭＩＳＦＥＴで構成されたフリップフロッ
プ回路の一方のＭＩＳＦＥＴのゲート電極を延在して交
差結合をすることにより、ゲート電極間に交差結合のた
めの配線を設ける必要がな（なるので、ゲート電極間ピ
ッチを縮小することができる。

α階　前記（１２により、メモリセルの占有面積を縮小
することができるので、ＳＲＡＭの集積度を同上するこ
とができる。

α荀　メモリセルを構成する所定のＭＩＳＦＥＴのゲー
ト電極の側部に不純物導入用マスクを自己整合で設け、
該不純物導入用マスクに対して自己整合でソース領域又
はドレイン領域となる第１の半導体領域と、その下部に
反対導電型の第２の半導体領域とを設けたことにより、
ゲート電極と第２の半導体領域とのマスク合せ余裕度を
必要としなくなるので、ＳＲＡＭの集積度を向上するこ
とができる。

（１５）　　前記（１４１により、不純物導入用マスク
で第２の半導体領域を形成し、チャネル領域への第２半
導体領域への回り込みを防止することができるので、Ｍ
ＩＳＦＥＴのしきい値電圧の変動及び基板効果の増大を
防止することができる。

ｕ６）前記０４及びり急により、ＳＲＡＭの集積度の向
上及び電気的信頼性を向上することができる。

卸　第１半導体領域にそってその下部に、第２の半導体
領域を設けることによって、第１の半導体領域と第２の
半導体領域とのｐｎ接合容量を増大させることができる
ので、情報蓄積用容量の情報となる電荷の蓄積量を増大
させることができる。

（，１印　　第１半導体領域にそってその下部に、第２
の半導体領域を設けることＫよって、第１の半導体領域
と第２の半導体領域と対向面積を増大させることができ
るので、バリア効果を高めることができる。

（１１前記α力により、情報蓄積用容量の情報となる電
荷の蓄積量を増大させることができるので、α線により
生じるソフトエラーを防止することができる。

■　前記α→により、メモリセルの占有面積を縮小する
ことができるので、ＳＲＡＭの集積度を向上することが
できる。

Ｃυ　第２の半導体領域を、チャネルが形成される領域
に伸びる空乏領域を抑制する部分に設けることによって
、ソース領域及びドレイン領域間の空乏領域の結合を防
止することができるので、バンチスルーを防止すること
ができる。

＠　前記（２１１により、バンチスルーを防止すること
ができるので、短チヤネル効果を低減することができる
、１　前記（社）により、短チヤネル効果を低減すること
ができるので、ＳＲＡＭの集積度を向上することができ
る。

（至）メモリセルのフリップフロップ回路を構成するＭ
ＩＳＦＥＴのゲート電極及び不純物導入用マスクと抵抗
素子とを重ね合わせることにより、抵抗素子をセルフバ
イアスすることができるので、情報となる電荷を安定に
保持することができる。

１２団　　多結晶シリコンからなる導電層の抵抗値を低
減する不純物を、イオン注入技術で導入することにより
、熱拡散技術に比べて抵抗値の制御性を良好にすること
ができる。

■　多結晶シリコンからなる導電Ｊ＠の抵抗値を低減す
る不純物を、イオン注入技術で導入することにより、抵
抗素子を形成する不純物導入用マスク下部への不純物の
回り込みを小さくすることができるので、抵抗素子の加
工寸法の余裕度を低減することができる。

罰　前記ｃ！ｅにより、抵抗素子の加工寸法の余裕度上
することができる。

０秒　前記（２６）により、抵抗素子の加工寸法の余裕
度を低減することができるので、抵抗素子を充分に長く
構成することができる。

１２１　　前記Ｃ２８）により、抵抗素子を充分に長く
構成することができるので、抵抗素子から流れるスタン
バイ電流を小さくすることができる。

（７）前記（２８１により、抵抗素子の内部に伸びる空
乏領域間の結合を防止することができるので、抵抗素子
におけるバンチスルーを防止することができる。

Ｇυ　メモリセルを構成するＭＩＳＦＥＴのゲート電極
、抵抗素子及びメモリセルに接続されるデータ線を重ね
合せることにより、平面的な面積を縮小することができ
るので、ＳＲＡＭの集積度を向上することができる。

以上、本発明者によってなされた発明を、実施例にもと
づき具体的に説明したが、本発明は、前勿論、である。

例えば、前記実施例は、２つの抵抗素子と２つのＭＩ　
５ＦＥＴとでメモリセルのフリップフロップ回路を構成
した例について説明したが、４つのＭ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔでフリップフロップ回路を構成してもよい。

また、前記実施例は、フリップフロップ回路及びスイッ
チング素子を構成するＭＩＳＦＥＴを半導体基板に形成
した例について説明したが、半導体基板上部に単結晶シ
リコン層を設け、該単結晶シリコン層にＭＩＳＦＥＴを
構成してもよい。５

【図面の簡単な説明】

第１図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図、第２図は、本発明の一
実施例を説明するためのＳＲＡＭのメモリセルを示す要
部断面図、第３図は、第２図の■−■切断線における断
面図、第４図乃至第１０図は、本発明の一実施例の製造方法を
説明するだめの各製造工程におけるＳＲＡＭのメモリセ
ルを示す図であり、第４図乃至第６図は、その要部平面図、第７図乃至第１
０図は、その断面図である。図中、１・・・半導体基板、２・・・ウェル領域、３・
・・フィールド絶縁膜、４・・・チャネルストッパ領域
、５．１２．１５・・・絶縁膜、６．１３．１６・・・
接続孔、７Ａ乃至７Ｄ、１４Ａ、１７・・・導電層、８
、］０．１１・・・半導体領域、９・・・不純物導入用
マスク、１４Ｂ・・・抵抗素子、ＤＬ、ＤＬ・・・デー
タ線、Ｗ　Ｌ　・・・ワード線、Ｑ＋　、Ｑｔ　、ＱＳ
ｌ、Ｑ３２−Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ、　Ｊ　、　Ｒ２
・・・抵抗素子、Ｃ・・・情報蓄積用容量、ＶＳＳ・・
・基準電圧用配線、ＶＣＣ・・・電源電圧用配線である
。＼゛ニニ：ノ第 ■ 図第図４（Ｐ）第図４（Ｐ）

Claims

【特許請求の範囲】１、抵抗素子とＭＩＳＦＥＴとの直列回路の一対を互い
に交差結合してなるフリップフロップ回路と、該フリッ
プフロップ回路の前記直列回路の抵抗素子とＭＩＳＦＥ
Ｔとの接続部のそれぞれに電気的接続された一対のスイ
ッチ用ＭＩＳＦＥＴとを半導体基板に構成してなるメモ
リセルを具備する半導体集積回路装置であって、前記メ
モリセルの前記交差結合された一対のＭＩＳＦＥＴのそ
れぞれは、そのゲート電極の両側部に対し自己整合的に
前記半導体基板中に形成された低不純物濃度のソース領
域およびドレイン領域と、そのゲート電極の両側部に連
続的に形成された不純物導入用マスクに対し自己整合的
に前記半導体基板中に形成され、かつ、前記低不純物濃
度のソース領域およびドレイン領域の外側に連続して形
成された高不純物濃度のソース領域およびドレイン領域
とを具備してなり、前記一対の抵抗素子のそれぞれは、
前記ゲート電極上およびそのゲート電極の両側部に連続
的に形成された一対の前記不純物導入用マスクの少なく
とも一方の上に絶縁膜を介して重ね合わせて形成された
多結晶シリコン層によって構成してなることを特徴とす
る半導体集積回路装置。２、前記メモリセルの交差結合された一対のＭＩＳＦＥ
Ｔの各ゲート電極は、高融点金属材料、高融点金属とシ
リコンの化合物であるシリサイド材料、多結晶シリコン
上部にシリサイドが設けられたポリサイド材料から選ば
れた少なくとも一つの材料から構成したことを特徴とす
る特許請求の範囲第１項に記載の半導体集積回路装置。３、前記抵抗素子の多結晶シリコン層は、前記メモリセ
ルに電圧を供給する電源電圧用配線としての多結晶シリ
コン層と一体形成されたものであることを特徴とする特
許請求の範囲第１項又は第２項に記載の半導体集積回路
装置。