JPS5923559A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5923559A JPS5923559A JP57133220A JP13322082A JPS5923559A JP S5923559 A JPS5923559 A JP S5923559A JP 57133220 A JP57133220 A JP 57133220A JP 13322082 A JP13322082 A JP 13322082A JP S5923559 A JPS5923559 A JP S5923559A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- capacity
- electrode
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、％にアルファ線のソフト
エラ一対策の施された牛導体記憶装ｒＩＬＫ関する。
エラ一対策の施された牛導体記憶装ｒＩＬＫ関する。
近年半導体記憶装置は高集積化、太餐童化が急激に進め
られ、それに伴ない１チツプ内に於ける個々の記憶セル
は微細化され、記憶セルの持つ記憶信号保持能力は減少
し、これに対し種々の回路上、構造上の工夫が施されて
きた。しかし記憶信号保持能力の減少はα線のソフトエ
ラー等で明らかなように大きな問題となってきている。
られ、それに伴ない１チツプ内に於ける個々の記憶セル
は微細化され、記憶セルの持つ記憶信号保持能力は減少
し、これに対し種々の回路上、構造上の工夫が施されて
きた。しかし記憶信号保持能力の減少はα線のソフトエ
ラー等で明らかなように大きな問題となってきている。
第１図は従来のスタティック型記憶セルの回路図である
。図において、１，２は多結晶シリコン層よりなる高抵
抗負荷素子、３．４は絖み出し書き込み用ＭＯ８）ラン
ジスタ、５，６はドライバー用ＭＯ８）ランジスタであ
り、７．８はアルミニウム等の低抵抗層よりなる信号線
を示す。ここで記憶セルの信号保持能力は図中９，１０
で表わされた対接地電圧に対接弛噌丼相対する容量の太
きさとして考えられるー なお第１図に示すいわゆるＭＯＳスタティックＲＡＭで
は高抵抗を負荷に使い消費電力をさげ、したがって電流
が低いのでα線の影響を受は易くなっている。しかし従
来の記憶セルは意識的に容量を増すための配線ヲ、シか
も効果的に配置するというような対策はとられていない
ため、第１図の９，１０に相当する容量は小さく、従っ
て微細化に伴う信号保持能力は小さくなりα線によるソ
フトエラーを防ぐことが困難となっていた。
。図において、１，２は多結晶シリコン層よりなる高抵
抗負荷素子、３．４は絖み出し書き込み用ＭＯ８）ラン
ジスタ、５，６はドライバー用ＭＯ８）ランジスタであ
り、７．８はアルミニウム等の低抵抗層よりなる信号線
を示す。ここで記憶セルの信号保持能力は図中９，１０
で表わされた対接地電圧に対接弛噌丼相対する容量の太
きさとして考えられるー なお第１図に示すいわゆるＭＯＳスタティックＲＡＭで
は高抵抗を負荷に使い消費電力をさげ、したがって電流
が低いのでα線の影響を受は易くなっている。しかし従
来の記憶セルは意識的に容量を増すための配線ヲ、シか
も効果的に配置するというような対策はとられていない
ため、第１図の９，１０に相当する容量は小さく、従っ
て微細化に伴う信号保持能力は小さくなりα線によるソ
フトエラーを防ぐことが困難となっていた。
本発明は以上の問題点に対処してなされたもので、大容
量のスタティック型記憶素子において。
量のスタティック型記憶素子において。
従来プロセスの容易さを損なうことなく１個々の信号保
持能力の高い半導体装置を提供するにある。
持能力の高い半導体装置を提供するにある。
本発明の袂旨は、半導体基板上に形成さｎたスタティッ
ク型半導体記憶装置において、該半導体記憶装置を構成
する記憶セルの少なくとも一部を絶縁膜を介して接地電
極で覆ったことを特徴とする半導体装置にある。
ク型半導体記憶装置において、該半導体記憶装置を構成
する記憶セルの少なくとも一部を絶縁膜を介して接地電
極で覆ったことを特徴とする半導体装置にある。
本鉦明によｎば記憶素子の信号保持能力を左右する対接
地ｔｉ圧に対する容量が大きくできるのでα線の照射に
よる電荷の変動や、拡散層よりのリークによる電荷の変
動に対し信号の反転はより起きにくくなシα線照射によ
る半導体記憶装置のソフトエラーを防ぐことができる。
地ｔｉ圧に対する容量が大きくできるのでα線の照射に
よる電荷の変動や、拡散層よりのリークによる電荷の変
動に対し信号の反転はより起きにくくなシα線照射によ
る半導体記憶装置のソフトエラーを防ぐことができる。
以下本発明を一実施例に基き図面を参照して詳細に説明
する。第２図は本発明の一実施例による半導体装置の模
式平面図、第３図は第２図のＡ−Ａ′線の断面図である
。なお両図に付した番号は各図共通で同じ番号は同一部
位をあられす。
する。第２図は本発明の一実施例による半導体装置の模
式平面図、第３図は第２図のＡ−Ａ′線の断面図である
。なお両図に付した番号は各図共通で同じ番号は同一部
位をあられす。
以下主として第３図をもとに第２図を引用しながら本発
明を説明する。本実施例ではｎチャンネルＭＯ８構造の
記憶セルについて説明する。第３図において、１９はＰ
型牛祷体基板であり、１５゜１６は砒素のイオン注入に
より形成された拡散層であり、第２図並びに第１図に表
示されているように読み出し書き込み用トランジスタ；
３，４を介して低抵抗層の信号線７及び８に接続される
。１７は同様に形成されたｎ型拡散層であ５．ＧＮＤ［
位に接続されて伝る。Ｓ／ 、 ６／は第１層目のｎ型
導電型を有する多結晶シリコン層で形成されたドライバ
トランジスタのゲートである。
明を説明する。本実施例ではｎチャンネルＭＯ８構造の
記憶セルについて説明する。第３図において、１９はＰ
型牛祷体基板であり、１５゜１６は砒素のイオン注入に
より形成された拡散層であり、第２図並びに第１図に表
示されているように読み出し書き込み用トランジスタ；
３，４を介して低抵抗層の信号線７及び８に接続される
。１７は同様に形成されたｎ型拡散層であ５．ＧＮＤ［
位に接続されて伝る。Ｓ／ 、 ６／は第１層目のｎ型
導電型を有する多結晶シリコン層で形成されたドライバ
トランジスタのゲートである。
また１４は本発明の主たる特徴となる接地電極であり、
ｎ型導電型を有する多結晶シリコン層よシなり、開孔１
８を介してＧＮＤ拡散層１７に接続し、また薄い絶縁膜
（２１はシリコン酸化膜。
ｎ型導電型を有する多結晶シリコン層よシなり、開孔１
８を介してＧＮＤ拡散層１７に接続し、また薄い絶縁膜
（２１はシリコン酸化膜。
２２はシリコン窒化膜）を介して記憶セル領域を情う様
に形成される。
に形成される。
次いで気相成長によりシリコン酸化膜２３を形成し、そ
の上に筒抵抗負荷累子を３層目の多結晶シリコン１，２
で形成し、その後気相成長によるリンガラス層２４、金
属電極７，８．２５ を設けると記憶セルは完成する。
の上に筒抵抗負荷累子を３層目の多結晶シリコン１，２
で形成し、その後気相成長によるリンガラス層２４、金
属電極７，８．２５ を設けると記憶セルは完成する。
本記憶セルでは拡散層１５とそれに連なるゲート電極５
′の上には十分に薄い絶縁膜２１．２２を介してＧＮＤ
電極１４があるので１５．５’と１４がオーバーラツプ
した部分はそのま＼容量となる。同様に１６と６′と１
４がオーバーラツプした部分も容量となり、第１図に示
した９、１０に相当する対接地電圧容量は大幅に増大す
る。従って前記し７たようにこの容量が太きければ、α
線照射による電荷の変動や、拡散層よりのリークによる
電荷の変動に対し信号の反転はより起きにくくなるわけ
であシ、第１図の１２、及び１３の液酸電圧はα線によ
り変ることがなくなる。
′の上には十分に薄い絶縁膜２１．２２を介してＧＮＤ
電極１４があるので１５．５’と１４がオーバーラツプ
した部分はそのま＼容量となる。同様に１６と６′と１
４がオーバーラツプした部分も容量となり、第１図に示
した９、１０に相当する対接地電圧容量は大幅に増大す
る。従って前記し７たようにこの容量が太きければ、α
線照射による電荷の変動や、拡散層よりのリークによる
電荷の変動に対し信号の反転はより起きにくくなるわけ
であシ、第１図の１２、及び１３の液酸電圧はα線によ
り変ることがなくなる。
なお以上の説明はｎチャンネルＭＯ８ｉ造の記憶セルに
ついて説明したがｐチャンネルＭＯＢ及び相補型Ｍ Ｏ
Ｓ構造の記憶セルについても同様実施することができ同
様の効果を得ることができる。
ついて説明したがｐチャンネルＭＯＢ及び相補型Ｍ Ｏ
Ｓ構造の記憶セルについても同様実施することができ同
様の効果を得ることができる。
以上説明したとおり本発明によれば大容量のスタティッ
ク型記憶素子において、従来のプロセスの容易さを損な
うことなく１個々の信号保持能力の高い半導体装置が得
られる、
ク型記憶素子において、従来のプロセスの容易さを損な
うことなく１個々の信号保持能力の高い半導体装置が得
られる、
第１図は従来のスタティック型記憶セルの回路図、第２
図および第３図は本発明の一実施例による半導体装置の
模式平面図および第２図のｈ−Ａ′鎖線部の断面図であ
る。 １．２・・・・・・高抵抗負荷素子（多結晶シリコン）
。 ３．４・・・・・読み出し書き込み用ＭＯ８）ランジス
タ、５，６・・・・・・ドライバー用ＭＯ８）ランジス
タ。 ５／ 、 ６／・・・・・・ＭＯＳ）ランジスタのゲー
ト、７．８・・・・・・低抵抗層（信号線）、９，１０
・・・・・容量、１１・・・・・・拡散層パターン、１
２．１３・・・・・多結晶シリコン層（接点）、１４・
・・・・・ＧＮＤ電極（接地を極）。 １５．１６・・・・・・砒素注入層、１７・・・・ｎ型
拡散層。 １８・・・・・・開孔、１９・・・・・ｐ型半導体基板
、２０・・・・・・厚い酸化膜、２１・・・・・・薄い
酸化膜、２２・・・・・薄い窒化膜、２３・・・・・・
気相成長シリコン酸化膜、２４・・・・・リンガラス層
、２５・・・・・・金属電極。 第 １図
図および第３図は本発明の一実施例による半導体装置の
模式平面図および第２図のｈ−Ａ′鎖線部の断面図であ
る。 １．２・・・・・・高抵抗負荷素子（多結晶シリコン）
。 ３．４・・・・・読み出し書き込み用ＭＯ８）ランジス
タ、５，６・・・・・・ドライバー用ＭＯ８）ランジス
タ。 ５／ 、 ６／・・・・・・ＭＯＳ）ランジスタのゲー
ト、７．８・・・・・・低抵抗層（信号線）、９，１０
・・・・・容量、１１・・・・・・拡散層パターン、１
２．１３・・・・・多結晶シリコン層（接点）、１４・
・・・・・ＧＮＤ電極（接地を極）。 １５．１６・・・・・・砒素注入層、１７・・・・ｎ型
拡散層。 １８・・・・・・開孔、１９・・・・・ｐ型半導体基板
、２０・・・・・・厚い酸化膜、２１・・・・・・薄い
酸化膜、２２・・・・・薄い窒化膜、２３・・・・・・
気相成長シリコン酸化膜、２４・・・・・リンガラス層
、２５・・・・・・金属電極。 第 １図
Claims (1)
- 半導体基板上に形成されたスタティック型半導体記憶装
置において、該半導体記憶装置を構成する記憶セルの少
なくとも一部を絶縁膜を介して接地電極で覆ったことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133220A JPS5923559A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133220A JPS5923559A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923559A true JPS5923559A (ja) | 1984-02-07 |
Family
ID=15099534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133220A Pending JPS5923559A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923559A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189253A (ja) * | 1984-03-08 | 1985-09-26 | Fujitsu Ltd | スタテイツク型半導体記憶装置 |
| JPS6159867A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61100958A (ja) * | 1984-10-22 | 1986-05-19 | Nec Corp | 半導体メモリ集積回路装置 |
| JPS61128557A (ja) * | 1984-11-28 | 1986-06-16 | Hitachi Ltd | 半導体メモリ装置 |
| JPS61276254A (ja) * | 1985-05-30 | 1986-12-06 | Nec Corp | Ｍｏｓ型半導体集積回路装置 |
| JPS62293670A (ja) * | 1986-10-29 | 1987-12-21 | Sony Corp | 半導体メモリ装置 |
| JPS62293668A (ja) * | 1986-06-12 | 1987-12-21 | Sony Corp | 半導体メモリ装置 |
| JPH0214567A (ja) * | 1989-05-24 | 1990-01-18 | Hitachi Ltd | 半導体集積回路装置の製法 |
| JPH02112275A (ja) * | 1988-10-21 | 1990-04-24 | Seiko Epson Corp | 半導体記憶装置 |
| US5714778A (en) * | 1994-11-11 | 1998-02-03 | Nec Corporation | Semiconductor device including memory cell having a capacitance element added to a node of the cell |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107574A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory storage device |
| JPS56107575A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Manufacture of semicondutor device |
| JPS58155752A (ja) * | 1982-03-12 | 1983-09-16 | Hitachi Ltd | 半導体記憶装置 |
-
1982
- 1982-07-30 JP JP57133220A patent/JPS5923559A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107574A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory storage device |
| JPS56107575A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Manufacture of semicondutor device |
| JPS58155752A (ja) * | 1982-03-12 | 1983-09-16 | Hitachi Ltd | 半導体記憶装置 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189253A (ja) * | 1984-03-08 | 1985-09-26 | Fujitsu Ltd | スタテイツク型半導体記憶装置 |
| JPS6159867A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61100958A (ja) * | 1984-10-22 | 1986-05-19 | Nec Corp | 半導体メモリ集積回路装置 |
| JPH0438145B2 (ja) * | 1984-10-22 | 1992-06-23 | Nippon Electric Co | |
| JPS61128557A (ja) * | 1984-11-28 | 1986-06-16 | Hitachi Ltd | 半導体メモリ装置 |
| JPS61276254A (ja) * | 1985-05-30 | 1986-12-06 | Nec Corp | Ｍｏｓ型半導体集積回路装置 |
| JPS62293668A (ja) * | 1986-06-12 | 1987-12-21 | Sony Corp | 半導体メモリ装置 |
| JPS62293670A (ja) * | 1986-10-29 | 1987-12-21 | Sony Corp | 半導体メモリ装置 |
| JPH02112275A (ja) * | 1988-10-21 | 1990-04-24 | Seiko Epson Corp | 半導体記憶装置 |
| JPH0214567A (ja) * | 1989-05-24 | 1990-01-18 | Hitachi Ltd | 半導体集積回路装置の製法 |
| US5714778A (en) * | 1994-11-11 | 1998-02-03 | Nec Corporation | Semiconductor device including memory cell having a capacitance element added to a node of the cell |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6646300B2 (en) | Semiconductor memory device | |
| US6429065B2 (en) | Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device | |
| JPS6319847A (ja) | 半導体記憶装置 | |
| US5675160A (en) | Semiconductor memory device having an internal amplification function | |
| JPH0260163A (ja) | 半導体メモリの製造方法 | |
| JPS5923559A (ja) | 半導体装置 | |
| JPS60189964A (ja) | 半導体メモリ | |
| JPS6155258B2 (ja) | ||
| US6638817B2 (en) | Method for fabricating dram cell array not requiring a device isolation layer between cells | |
| JP3103900B2 (ja) | 半導体メモリ | |
| JPH0691216B2 (ja) | 半導体記憶装置 | |
| KR900007233B1 (ko) | 반도체장치 | |
| JPH0372671A (ja) | 半導体メモリ装置 | |
| JPS6113389B2 (ja) | ||
| JPH0279468A (ja) | 半導体記憶装置およびその製造方法 | |
| JPS6120148B2 (ja) | ||
| JPH036665B2 (ja) | ||
| JPH02238660A (ja) | 半導体記憶装置及びその製造方法 | |
| JPS5811103B2 (ja) | ハンドウタイメモリ | |
| JPS59112646A (ja) | 半導体記憶装置 | |
| JPS6410945B2 (ja) | ||
| JPS60182761A (ja) | 半導体記憶装置 | |
| JPS62226657A (ja) | 半導体記憶装置 | |
| JPH04340765A (ja) | 強誘電体メモリ | |
| JPH04123468A (ja) | スタテイツクラム型集積回路装置 |