JPH0372671A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0372671A JPH0372671A JP1208702A JP20870289A JPH0372671A JP H0372671 A JPH0372671 A JP H0372671A JP 1208702 A JP1208702 A JP 1208702A JP 20870289 A JP20870289 A JP 20870289A JP H0372671 A JPH0372671 A JP H0372671A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000003860 storage Methods 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims description 16
- 239000013078 crystal Substances 0.000 claims description 9
- 239000010410 layer Substances 0.000 abstract description 12
- 239000011229 interlayer Substances 0.000 abstract description 7
- 239000010408 film Substances 0.000 description 22
- 230000010354 integration Effects 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、いわゆる２トランジスタ型のメモリセルを有
する半導体メモリ装置に関し、特に高集〔発明の概要〕 本発明は、半導体メモリ装置のメモリセルの構成を、単
結晶半導体基体に形成されたいわゆるバルク型の書込用
ＭＯＳトランジスタと、多結晶半導体基体に形成された
いわゆる薄膜型の読出用ＭＯＳトランジスタとを積層し
た構成とすることにより、メモリセルの占有面積を減少
させて高集積化を可能とし、またメモリ素子の構成要素
から容量素子を排除してα線によるソフトエラー発生の
虞れを低減し、信頼性の向上を図るものである。
する半導体メモリ装置に関し、特に高集〔発明の概要〕 本発明は、半導体メモリ装置のメモリセルの構成を、単
結晶半導体基体に形成されたいわゆるバルク型の書込用
ＭＯＳトランジスタと、多結晶半導体基体に形成された
いわゆる薄膜型の読出用ＭＯＳトランジスタとを積層し
た構成とすることにより、メモリセルの占有面積を減少
させて高集積化を可能とし、またメモリ素子の構成要素
から容量素子を排除してα線によるソフトエラー発生の
虞れを低減し、信頼性の向上を図るものである。
従来実用化されている２５６にビット、あるいはＩＭビ
ット級の大容量ＤＲＡＭにおいては、１個のトランジス
タと１個の容量素子とで１個のメモリセルを構成したも
のが主流となっている。さらには、これらのＤＲＡＭの
技術の延長により、４ＭビットＤＲＡＭも実用化されつ
つある。
ット級の大容量ＤＲＡＭにおいては、１個のトランジス
タと１個の容量素子とで１個のメモリセルを構成したも
のが主流となっている。さらには、これらのＤＲＡＭの
技術の延長により、４ＭビットＤＲＡＭも実用化されつ
つある。
これらのＤＲＡＭでは、容量素子に蓄積される電荷の有
無により情報を記憶している。集積度が４Ｍビットを越
えると容量素子の構造としては、スタックドキャパシタ
やトレンチキャパシタ等の複雑な三次元構造を採用して
容量を確保することが必要となってくる。
無により情報を記憶している。集積度が４Ｍビットを越
えると容量素子の構造としては、スタックドキャパシタ
やトレンチキャパシタ等の複雑な三次元構造を採用して
容量を確保することが必要となってくる。
ソフトエラーを防止するために高度なα線対策が必要と
なること等、技術的に解決すべき課題が多い。
なること等、技術的に解決すべき課題が多い。
そこで本発明は、メモリセルの占有面積を小さくし、ソ
フトエラーの発生を防止できる半導体メモリ装置を提供
することを目的とする。
フトエラーの発生を防止できる半導体メモリ装置を提供
することを目的とする。
〔発明が解決しようとする課題］
ＤＲＡＭの集積度は今後とも増大し、将来は１６Ｍビッ
ト級、さらには６４Ｍビット級のＤＲＡＭを実現するべ
く研究が進められている。ところで、６４ＭビットＤＲ
ＡＭでは、１個のメモリセルの占有面積は１，５μｍ２
程度ないしはそれ以下に縮小されるものと予測されるが
、対向する電極の面積により容量値が決定される容量素
子をかかる小さい面積内に所望の蓄積電荷量を達成すべ
く形成することは、極めて困難である。
ト級、さらには６４Ｍビット級のＤＲＡＭを実現するべ
く研究が進められている。ところで、６４ＭビットＤＲ
ＡＭでは、１個のメモリセルの占有面積は１，５μｍ２
程度ないしはそれ以下に縮小されるものと予測されるが
、対向する電極の面積により容量値が決定される容量素
子をかかる小さい面積内に所望の蓄積電荷量を達成すべ
く形成することは、極めて困難である。
さらに、このような高集積化を実現するには、耐圧の低
下をカバーするために電源電圧も従来の５Ｖから３Ｖに
低下させることが必須となること〔課題を解決するため
の手段〕 本発明にかかる半導体メモリ装置は、」−述の目的を達
成するために提案されるものであり、単結晶半導体基体
に形成された書込用ＭＯＳトランジスタと、該単結晶半
導体基体上に絶縁膜を介して積層された島状の多結晶半
導体領域に形成された読出用ＭＯＳトランジスタにより
メモリセルが構成され、上記書込用ＭＯＳトランジスタ
のソースドレイン領域の一方が上記読出用ＭＯＳ トラ
ンジスタのチャネル領域に電気的に接続されてなること
を特徴とするものである。
下をカバーするために電源電圧も従来の５Ｖから３Ｖに
低下させることが必須となること〔課題を解決するため
の手段〕 本発明にかかる半導体メモリ装置は、」−述の目的を達
成するために提案されるものであり、単結晶半導体基体
に形成された書込用ＭＯＳトランジスタと、該単結晶半
導体基体上に絶縁膜を介して積層された島状の多結晶半
導体領域に形成された読出用ＭＯＳトランジスタにより
メモリセルが構成され、上記書込用ＭＯＳトランジスタ
のソースドレイン領域の一方が上記読出用ＭＯＳ トラ
ンジスタのチャネル領域に電気的に接続されてなること
を特徴とするものである。
本発明の半導体メモリ装置は、絶縁膜を挟んで積層され
た２個のＭＯＳトランジスタ、すなわちバルク型の書込
用ＭＯＳトランジスタおよび薄膜型の読出用ＭＯＳトラ
ンジスタによりメモリセルが構成されたものである。上
記半導体メモリ装置における情報の記憶は、上記読出用
ＭＯＳトランジスタのチャネル領域に電荷を蓄積し、そ
の際の電位を２値情報に対応させることにより行われる
。
た２個のＭＯＳトランジスタ、すなわちバルク型の書込
用ＭＯＳトランジスタおよび薄膜型の読出用ＭＯＳトラ
ンジスタによりメモリセルが構成されたものである。上
記半導体メモリ装置における情報の記憶は、上記読出用
ＭＯＳトランジスタのチャネル領域に電荷を蓄積し、そ
の際の電位を２値情報に対応させることにより行われる
。
したがって、容量素子に電荷を蓄積する従来の一般的な
半導体メモリ装置とは本質的に異なる。さらに、容量素
子を持たないことに加えて、電荷の蓄積される領域が素
子内においてα線の影響を比較的受けにくい場所に位置
しているため、ソフトエラーの発生の虞れが少ない。
半導体メモリ装置とは本質的に異なる。さらに、容量素
子を持たないことに加えて、電荷の蓄積される領域が素
子内においてα線の影響を比較的受けにくい場所に位置
しているため、ソフトエラーの発生の虞れが少ない。
本発明の半導体メモリ装置の１個のメモリセルの占有面
積は、ＭＯＳ）ランジス５１個分に等しい１〜２μｍ”
にまで縮小することが可能なため、将来の６４Ｍピッ）
ＤＲＡＭの実現に必要な高集積度を達成することが可能
となる。さらに、読出用ＭＯＳトランジスタをいわゆる
薄膜トランジスタとして形成することにより、厚み方向
の縮小も可能となる。
積は、ＭＯＳ）ランジス５１個分に等しい１〜２μｍ”
にまで縮小することが可能なため、将来の６４Ｍピッ）
ＤＲＡＭの実現に必要な高集積度を達成することが可能
となる。さらに、読出用ＭＯＳトランジスタをいわゆる
薄膜トランジスタとして形成することにより、厚み方向
の縮小も可能となる。
以下、本発明の好適な実施例について図面を参照しなが
ら説明する。
ら説明する。
実施例１
本実施例は、バルク型の書込用ＭＯＳトランジスタの上
に薄膜型の読出用ＭＯＳトランジスタが絶縁膜を介して
積層され、これら２個のトランジスタが少なくとも上記
絶Ｉ！膜を貫通する埋め込みコンタクト層により電気的
に接続された半導体メモリ装置の例である。
に薄膜型の読出用ＭＯＳトランジスタが絶縁膜を介して
積層され、これら２個のトランジスタが少なくとも上記
絶Ｉ！膜を貫通する埋め込みコンタクト層により電気的
に接続された半導体メモリ装置の例である。
第１図および第２図は、本発明の半導体メモリ装置のメ
モリセルの一構成例を概略的に示すものであり、第１図
は断面図、第２図はさらにそのＡＡ線断面図である。
モリセルの一構成例を概略的に示すものであり、第１図
は断面図、第２図はさらにそのＡＡ線断面図である。
上記メモリセルは、単結晶半導体基体（１）に形成され
た書込用ＭＯＳトランジスタＩと、上記単結晶半導体基
体（１）とは反対の導電型を有する多結晶半導体領域（
１１）に形成された読出用ＭＯＳトランジスタ■とが絶
縁膜（ｌＯ）を介して上下に積層されてなり、書込用Ｍ
ＯＳトランジスタ１のソース・ドレイン領域の一方〔こ
こではｎ゛型ソース・ドレイン領域（５）〕が少なくと
も絶縁膜（１０）を貫通する埋め込みコンタクト層（２
３）によって読出用ＭＯＳトランジスタ■のチャネル領
域に接続されてなるものである。
た書込用ＭＯＳトランジスタＩと、上記単結晶半導体基
体（１）とは反対の導電型を有する多結晶半導体領域（
１１）に形成された読出用ＭＯＳトランジスタ■とが絶
縁膜（ｌＯ）を介して上下に積層されてなり、書込用Ｍ
ＯＳトランジスタ１のソース・ドレイン領域の一方〔こ
こではｎ゛型ソース・ドレイン領域（５）〕が少なくと
も絶縁膜（１０）を貫通する埋め込みコンタクト層（２
３）によって読出用ＭＯＳトランジスタ■のチャネル領
域に接続されてなるものである。
上記書込用ＭＯＳ トランジスタＩは、予め素子分離領
域（２）が形成されたｐ型の単結晶半導体基体（１）上
に第１のゲート酸化膜（３）を介して形成されライト・
ワード・ライン（ＷＷＬ）として機能するＷＷＬゲート
電極（４）、該ＷＷＬゲート電極（４）を挟んで形成さ
れたｎ゛型ソース・ドレイン領域（５）、（６） 、基
体のほぼ全面に形成された第１の眉間絶縁膜（７）を上
記ｎ゛型ソース・ドレイン領域（６）に臨んで開口した
第１のコンタクトホール（８）を覆って形成されライト
・ビット・ライン（ＷＢＬ）として機能するＷＢＬ金属
配線層（９）等から構成される。
域（２）が形成されたｐ型の単結晶半導体基体（１）上
に第１のゲート酸化膜（３）を介して形成されライト・
ワード・ライン（ＷＷＬ）として機能するＷＷＬゲート
電極（４）、該ＷＷＬゲート電極（４）を挟んで形成さ
れたｎ゛型ソース・ドレイン領域（５）、（６） 、基
体のほぼ全面に形成された第１の眉間絶縁膜（７）を上
記ｎ゛型ソース・ドレイン領域（６）に臨んで開口した
第１のコンタクトホール（８）を覆って形成されライト
・ビット・ライン（ＷＢＬ）として機能するＷＢＬ金属
配線層（９）等から構成される。
一方の読出用ＭＯＳトランジスタ■は、上記書込用ＭＯ
ＳトランジスタＩ上に絶縁膜（１０）を介して島状に形
成されたｎ型の多結晶半導体領域（１１）上に第２のゲ
ート酸化膜（１３）を介して形成されリード・ワード・
ライン（ＲＷＬ）として機能するＲ’ＷＬゲート電極（
１４）、該ＲＷＬゲート電極（１４）を挟んで形成され
たｐ゛型ソース・ドレイン領域（１５） 、 （１６）
、基体の全面に形成された第２の層間絶縁膜（１７）
を上記ｐ゛型ソース・ドレイン領域（１５）に臨んで開
口した第２のコンタク１−ホール（１８）を覆って形成
されリード・ビット・ライン（ＲＢＬ）として機能する
ＲＢＬ金属配線層（１９）、上記第２の層間絶縁膜（１
７）をｐ゛型ソース・ドレイン領域（１６）に臨んで開
口した第３のコンタクトホール（２０）を覆って形成さ
れ電源電圧０．５ＶＤＤを供給する電源ライン（２１）
から構成される。
ＳトランジスタＩ上に絶縁膜（１０）を介して島状に形
成されたｎ型の多結晶半導体領域（１１）上に第２のゲ
ート酸化膜（１３）を介して形成されリード・ワード・
ライン（ＲＷＬ）として機能するＲ’ＷＬゲート電極（
１４）、該ＲＷＬゲート電極（１４）を挟んで形成され
たｐ゛型ソース・ドレイン領域（１５） 、 （１６）
、基体の全面に形成された第２の層間絶縁膜（１７）
を上記ｐ゛型ソース・ドレイン領域（１５）に臨んで開
口した第２のコンタク１−ホール（１８）を覆って形成
されリード・ビット・ライン（ＲＢＬ）として機能する
ＲＢＬ金属配線層（１９）、上記第２の層間絶縁膜（１
７）をｐ゛型ソース・ドレイン領域（１６）に臨んで開
口した第３のコンタクトホール（２０）を覆って形成さ
れ電源電圧０．５ＶＤＤを供給する電源ライン（２１）
から構成される。
さらに、上記書込用ＭＯＳトランジスタＩと読出用ＭＯ
Ｓトランジスタ■は、上記絶縁膜（１０）と第１の層間
絶縁膜（７）をｎ゛型ソース・ドレイン領域（５）に臨
んで開口したピアホール（２２）に埋め込まれた埋め込
みコンタクト層（２３）により電気的に接続されている
。
Ｓトランジスタ■は、上記絶縁膜（１０）と第１の層間
絶縁膜（７）をｎ゛型ソース・ドレイン領域（５）に臨
んで開口したピアホール（２２）に埋め込まれた埋め込
みコンタクト層（２３）により電気的に接続されている
。
かかる半導体メモリ装置における情報の記憶は、読出用
ＭＯＳトランジスタ■のチャネル電位を２値情報に対応
させることにより行われる。この動作は以下の通りであ
る。
ＭＯＳトランジスタ■のチャネル電位を２値情報に対応
させることにより行われる。この動作は以下の通りであ
る。
まず、書込時には、ライト・ワード・ライン（ＷＷＬ）
の信号により書込用ＭＯＳトランジスタＩがオン状態と
なる。ここで、ライト・ビット・ライン（ＷＢＬ）の電
位が電源電圧０．５ＶＤＤと等しければ、書込用ＭＯＳ
トランジスタＩのｎ“型ソース領域（５）の電位は０．
５Ｖ、Ｄ−Ｖい、、（ただし、Ｖいわは書込用ＭＯＳト
ランジスタＩの闇値電圧を表す。）となり、上記ｎ゛型
ソース・ドレイン領域（５）と埋め込みコンタクト層（
２３）を介して接続されているｎ型の多結晶半導体領域
（１１）、すなわち読出用ＭＯＳトランジスタ■のチャ
ネル領域の電位も０．５Ｖ、、−Ｖい、となる。また、
ライト・ビット・ライン（ＷＢＬ）の電位が０■であれ
ば、読出用ＭＯＳトランジスタ■のチャネル領域の電位
はＯＶとなる。
の信号により書込用ＭＯＳトランジスタＩがオン状態と
なる。ここで、ライト・ビット・ライン（ＷＢＬ）の電
位が電源電圧０．５ＶＤＤと等しければ、書込用ＭＯＳ
トランジスタＩのｎ“型ソース領域（５）の電位は０．
５Ｖ、Ｄ−Ｖい、、（ただし、Ｖいわは書込用ＭＯＳト
ランジスタＩの闇値電圧を表す。）となり、上記ｎ゛型
ソース・ドレイン領域（５）と埋め込みコンタクト層（
２３）を介して接続されているｎ型の多結晶半導体領域
（１１）、すなわち読出用ＭＯＳトランジスタ■のチャ
ネル領域の電位も０．５Ｖ、、−Ｖい、となる。また、
ライト・ビット・ライン（ＷＢＬ）の電位が０■であれ
ば、読出用ＭＯＳトランジスタ■のチャネル領域の電位
はＯＶとなる。
一方、読出用ＭＯＳトランジスタ■においては、チャネ
ル領域の電位がＯＶの時にはオン、 ０．５ＶｏａＶｔ
ｈｎの時にはオフとなるように闇値電圧■い。
ル領域の電位がＯＶの時にはオン、 ０．５ＶｏａＶｔ
ｈｎの時にはオフとなるように闇値電圧■い。
が調節されている。したがって、上記読出用ＭＯＳトラ
ンジスタ■はリード・ワード・ライン（ＲＷＬ）から信
号を受けた際、チャネル領域の電位がＯＶであればオン
状態となって０．５ＶＤＤのビット信号を、また０、５
ＶＤＤ Ｖｔｌ、−の時にＡ１オフ状態となって０■
のピント信号をそれぞれリードビット・ライン（ＲＢＬ
）を通して出力する。
ンジスタ■はリード・ワード・ライン（ＲＷＬ）から信
号を受けた際、チャネル領域の電位がＯＶであればオン
状態となって０．５ＶＤＤのビット信号を、また０、５
ＶＤＤ Ｖｔｌ、−の時にＡ１オフ状態となって０■
のピント信号をそれぞれリードビット・ライン（ＲＢＬ
）を通して出力する。
かかる半導体メモリ装置は、たとえば以下のような工程
により製造することができる。これらの工程を第３図（
Ａ、）ないし第３図（Ｃ）を参照しながら説明する。
により製造することができる。これらの工程を第３図（
Ａ、）ないし第３図（Ｃ）を参照しながら説明する。
まず第３図（Ａ）に示すように、通常のＭＯＳトランジ
スタの製造方法にならって、素子分離領域（２）を形成
したｐ型車結晶半導体基体（１）上に第１のゲート酸化
膜（３）を介して多結晶シリコン等からなるＷＷＬゲー
ト電極（４）を形成し、ｎ型不純物をイオン注入により
導入してｎ３型ソース・ドレイン領域（５） 、 （６
）を形成し、全面に酸化シリコン等からなる第１の層間
絶縁膜（７）を形成した後、該第１の眉間絶縁膜（７）
を上記ｎ°型ソース・ドレイン領域（６）に臨んで開口
して第１のコンタクトホール（８）を形成し、さらに少
なくとも該第１のコンタクトホール（８）を覆ってタン
グステン。
スタの製造方法にならって、素子分離領域（２）を形成
したｐ型車結晶半導体基体（１）上に第１のゲート酸化
膜（３）を介して多結晶シリコン等からなるＷＷＬゲー
ト電極（４）を形成し、ｎ型不純物をイオン注入により
導入してｎ３型ソース・ドレイン領域（５） 、 （６
）を形成し、全面に酸化シリコン等からなる第１の層間
絶縁膜（７）を形成した後、該第１の眉間絶縁膜（７）
を上記ｎ°型ソース・ドレイン領域（６）に臨んで開口
して第１のコンタクトホール（８）を形成し、さらに少
なくとも該第１のコンタクトホール（８）を覆ってタン
グステン。
モリブデン等の高融点金属もしくはポリサイド等からな
るＷＢＬ金属配線層（９）を形成する。なお、上述の工
程ではｎ゛型ソース・ドレイン領域（５）に臨むコンタ
クトホール〔すなわちピアホール（２２） ）は第１の
コンタクトホール（８）の形成と同時番こは行われず、
この点が通常のＭＯＳトランジスタの製造工程とは異な
っている。
るＷＢＬ金属配線層（９）を形成する。なお、上述の工
程ではｎ゛型ソース・ドレイン領域（５）に臨むコンタ
クトホール〔すなわちピアホール（２２） ）は第１の
コンタクトホール（８）の形成と同時番こは行われず、
この点が通常のＭＯＳトランジスタの製造工程とは異な
っている。
次に第３図（Ｂ）に示すように、基体の全面にたとえば
酸化シリコンをＣＶＤ等により被着して絶縁膜（ｌＯ）
を形成し、該絶縁膜（１０）と第１の眉間絶縁＃ （７
）をｎ゛型ソース・ドレインＭ域（５）に臨んで開口し
てピアホール（２２）を形成し、該ピアホール（２２）
内にタングステン等の導電材料を選沢威長させて埋め込
みコンタク１７ｇ （２３）を形成し、さらにエッチバ
ックにより基体の表面を平坦化する。
酸化シリコンをＣＶＤ等により被着して絶縁膜（ｌＯ）
を形成し、該絶縁膜（１０）と第１の眉間絶縁＃ （７
）をｎ゛型ソース・ドレインＭ域（５）に臨んで開口し
てピアホール（２２）を形成し、該ピアホール（２２）
内にタングステン等の導電材料を選沢威長させて埋め込
みコンタク１７ｇ （２３）を形成し、さらにエッチバ
ックにより基体の表面を平坦化する。
次に第３図（Ｃ）に示すように、基体の表面に多結晶シ
リコンを被着し、これを島状にパターニングし、たとえ
ばリン等のｎ型不純物を導入してｎ型の多結晶半導体領
域（１１）を形成する。
リコンを被着し、これを島状にパターニングし、たとえ
ばリン等のｎ型不純物を導入してｎ型の多結晶半導体領
域（１１）を形成する。
その後、前述の第１図に示すように、通常のＭ○Ｓトラ
ンジスタの製造工程にしたがい、第２のゲート酸化膜（
１３）を介してＲＷＬゲート電極（１４〉を形成し、ｎ
型不純物をイオン注入により導入してｐ“型ソース・ド
レイン領域（１５） 、 （１６）を形成し、全面に酸
化シリコン等からなる第２の層間絶縁膜（１７）を形成
した後、該第２の層間絶縁膜（１７）をＰ゛型ソース・
ドレイン領域（１５）に臨んで開口して第２のコンタク
トホール（１８）を、またｐ′″型ソース・ドレイン領
域（１６）に臨んで開口して第３のコンタクトホール（
２０）を形成し、さらにアルミニウム等の金属材料を被
着してパターニングを行１ うことにより、少なくとも上記第２のコンタクトホール
（１８）を覆ってＲＢＬ金属配線層（１９）を、また少
なくとも上記第３のコンタクトホール（２０）を覆って
電源ライン（２１〉を形成し、半導体メモリ装置を完成
する。
ンジスタの製造工程にしたがい、第２のゲート酸化膜（
１３）を介してＲＷＬゲート電極（１４〉を形成し、ｎ
型不純物をイオン注入により導入してｐ“型ソース・ド
レイン領域（１５） 、 （１６）を形成し、全面に酸
化シリコン等からなる第２の層間絶縁膜（１７）を形成
した後、該第２の層間絶縁膜（１７）をＰ゛型ソース・
ドレイン領域（１５）に臨んで開口して第２のコンタク
トホール（１８）を、またｐ′″型ソース・ドレイン領
域（１６）に臨んで開口して第３のコンタクトホール（
２０）を形成し、さらにアルミニウム等の金属材料を被
着してパターニングを行１ うことにより、少なくとも上記第２のコンタクトホール
（１８）を覆ってＲＢＬ金属配線層（１９）を、また少
なくとも上記第３のコンタクトホール（２０）を覆って
電源ライン（２１〉を形成し、半導体メモリ装置を完成
する。
実施例２
本実施例は、上述の実施例１のように埋め込みコンタク
ト層（２３）を形成せず、ピアホール（２２）内におい
て読出用トランジスタのチャネル領域につながる多結晶
半導体領域の一部を利用して電気的接続を図った半導体
メモリ装置の例である。
ト層（２３）を形成せず、ピアホール（２２）内におい
て読出用トランジスタのチャネル領域につながる多結晶
半導体領域の一部を利用して電気的接続を図った半導体
メモリ装置の例である。
上記半導体メモリ装置のメモリセルの一槽底例を第４図
に示す。なお、この図において第１図と共通の部分につ
いては同一の番号を付した。
に示す。なお、この図において第１図と共通の部分につ
いては同一の番号を付した。
この半導体メモリ装置においては、ｎ型の多結晶半導体
領域（２４）の一端がピアホール（２２〉の内部を充填
し、これにまり書込用ＭＯＳトランジスタＩのｎ＋型ソ
ース・ドレイン領域（５）と読出用ＭＯＳトランジスタ
Ｈのチャネル領域との電気的接２ 続が図られている。動作は実施例１において上述したと
おりである。
領域（２４）の一端がピアホール（２２〉の内部を充填
し、これにまり書込用ＭＯＳトランジスタＩのｎ＋型ソ
ース・ドレイン領域（５）と読出用ＭＯＳトランジスタ
Ｈのチャネル領域との電気的接２ 続が図られている。動作は実施例１において上述したと
おりである。
かかる半導体メモリ装置を製造するには、ピアホール（
２２）を形成した後、基体の全面に多結晶シリコンを被
着し、これを少なくとも上記ピアホール（２２）が覆わ
れるように島状にパターニングし、ｎ型不純物を導入し
てｎ型の多結晶半導体領域（２４）を形成すれば良い。
２２）を形成した後、基体の全面に多結晶シリコンを被
着し、これを少なくとも上記ピアホール（２２）が覆わ
れるように島状にパターニングし、ｎ型不純物を導入し
てｎ型の多結晶半導体領域（２４）を形成すれば良い。
以上の説明からも明らかなように、本発明の半導体メモ
リ装置においては、書込用ＭＯＳトランジスタと読出用
ＭＯＳトランジスタが上下に積層されてひとつのメモリ
セルを構成しているため、占有面積が極めて少なく、高
集積化を図るのに好適である。また、容量素子を持たな
いことに加えて電荷が蓄積される場所が素子内において
α線の影響を比較的受けにくい場所に位置しているので
、ソフトエラー発生の虞れが少ない。さらに、メモリセ
ルの構造がいわゆるゲインセル型であるため、センス増
幅器の構成を単純化できるという利点も有する。この半
導体メモリ装置は、通常のＭＯＳトランジスタの製造技
術を適用することにより容易に製造することができ、生
産性、経済性にも極めて優れるものである。
リ装置においては、書込用ＭＯＳトランジスタと読出用
ＭＯＳトランジスタが上下に積層されてひとつのメモリ
セルを構成しているため、占有面積が極めて少なく、高
集積化を図るのに好適である。また、容量素子を持たな
いことに加えて電荷が蓄積される場所が素子内において
α線の影響を比較的受けにくい場所に位置しているので
、ソフトエラー発生の虞れが少ない。さらに、メモリセ
ルの構造がいわゆるゲインセル型であるため、センス増
幅器の構成を単純化できるという利点も有する。この半
導体メモリ装置は、通常のＭＯＳトランジスタの製造技
術を適用することにより容易に製造することができ、生
産性、経済性にも極めて優れるものである。
第１図は本発明の半導体メモリ装置の一構成例を示す概
略断面図、第２図はそのＡ−Ａ線断面図である。第３図
（Ａ）ないし第３図（Ｃ）は同し半導体メモリ装置の製
造方法の一例をその工程順にしたがって示す概略断面図
であり、第３図（Ａ）は書込用ＭＯＳ トランジスタの
形成工程、第３図（Ｂ）は絶縁膜、ピアホールおよび埋
め込みコンタクト層の形成工程、第３図（Ｃ）は読出用
ＭＯＳトランジスタを形成するための島状の多結晶半導
体領域の形成工程をそれぞれ示すものである。 第４図は本発明の半導体メモリ装置の他の槽底例を示す
概略断面図である。 ■ ■ ■ ５．６ １２４ ３ 書込用ＭＯＳトランジスタ 読出用ＭＯ３Ｉ−ランジスク 単結晶半導体基体 ｎ１型ソース・ドレイン領域 多結晶半導体領域 埋め込みコンタクト層
略断面図、第２図はそのＡ−Ａ線断面図である。第３図
（Ａ）ないし第３図（Ｃ）は同し半導体メモリ装置の製
造方法の一例をその工程順にしたがって示す概略断面図
であり、第３図（Ａ）は書込用ＭＯＳ トランジスタの
形成工程、第３図（Ｂ）は絶縁膜、ピアホールおよび埋
め込みコンタクト層の形成工程、第３図（Ｃ）は読出用
ＭＯＳトランジスタを形成するための島状の多結晶半導
体領域の形成工程をそれぞれ示すものである。 第４図は本発明の半導体メモリ装置の他の槽底例を示す
概略断面図である。 ■ ■ ■ ５．６ １２４ ３ 書込用ＭＯＳトランジスタ 読出用ＭＯ３Ｉ−ランジスク 単結晶半導体基体 ｎ１型ソース・ドレイン領域 多結晶半導体領域 埋め込みコンタクト層
Claims (1)
- 【特許請求の範囲】 単結晶半導体基体に形成された書込用ＭＯＳトランジス
タと、該単結晶半導体基体上に絶縁膜を介して積層され
た島状の多結晶半導体領域に形成された読出用ＭＯＳト
ランジスタによりメモリセルが構成され、 上記書込用ＭＯＳトランジスタのソース・ドレイン領域
の一方が上記読出用ＭＯＳトランジスタのチャネル領域
に電気的に接続されてなることを特徴とする半導体メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208702A JPH0372671A (ja) | 1989-08-11 | 1989-08-11 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208702A JPH0372671A (ja) | 1989-08-11 | 1989-08-11 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0372671A true JPH0372671A (ja) | 1991-03-27 |
Family
ID=16560665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1208702A Pending JPH0372671A (ja) | 1989-08-11 | 1989-08-11 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0372671A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0601590A2 (en) * | 1992-12-10 | 1994-06-15 | Sony Corporation | Semiconductor memory cell |
| JP2015172993A (ja) * | 2010-08-06 | 2015-10-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1989
- 1989-08-11 JP JP1208702A patent/JPH0372671A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0601590A2 (en) * | 1992-12-10 | 1994-06-15 | Sony Corporation | Semiconductor memory cell |
| EP0601590A3 (en) * | 1992-12-10 | 1997-05-02 | Sony Corp | Semiconductor memory cell. |
| EP0971360A1 (en) * | 1992-12-10 | 2000-01-12 | Sony Corporation | Semiconductor memory cell |
| JP2015172993A (ja) * | 2010-08-06 | 2015-10-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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