KR100273504B1 - 반도체기억장치 및 그 제조방법과 사용방법 - Google Patents

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시게노부 마에다
시게토 마에가와
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다니구찌 이찌로오
미쓰비시 덴키 가부시키가이샤
기타오카 다카시
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Abstract

SRAM의 메모리셀에 있어서, 부하 트랜지스터 Q5(Q6)는, 채널영역13b(15b)를 규정하도록 형성된 1쌍의 소스/드레인 영역 13a, 13c(15a,15c)와, 채널영역 13b(15b)와 절연층(65)을 개재해서 마주보는 게이트전극층 11a(11b)를 가지고 있다. VVP층(1)은 게이트전극층 11a(11b)와의 사이에서 채널영역13b(15b)을 끼도록, 또한 채널영역 13b(15b)와 절연층(67)을 개재해서 마주보도록 형성되어 있다. 이 VVP층(1)은 액티브시에 GND전위, 스탠바이시에 Vcc전위가 인가되도록 설치되어 있다. 이것에 의해, 저전압에 의해 전원전압이 작아진 경우라도, TFT가 작은 OFF 전류를 유지한 채로 ON전류를 실현할 수가 있다.

Description

반도체기억장치 및 그 제조방법과 사용방법
제1도는 본 발명의 실시예 1에서의 SRAM의 메모리셀의 등가회로도.
제2(a)도와 제2(b)도는 본 발명의 실시예 1에서의 반도체 기억장치의 구성을 나타내는 제3도∼제8도의 A-A선 및 B-B선에 따르는 개략단면도.
제3도∼제8도는 본 발명의 실시예 1에서의 SRAM의 메모리셀 구조를 하층에서 차례로 나타내는 평면구조도.
제9도는 본 발명의 실시예 1에서의 SRAM의 구성을 개략적으로 나타내는 블록도.
제10도는 VVP전압 발생회로의 구성을 나타내는 회로도.
제11도는 본 발명의 실시예 1에서의 패키지의 구성을 나타내는 개략평면도.
제12도는 본 발명의 실시예 1에서의 다른 패키지의 구성을 나타내는 개략평면도.
제13도는 제12도에 나타나는 패키지에서의 /CS신호를 얻기 위한 논리 회로도.
제14도는 본 발명의 실시예 1의 패키지를 실장한 프린트기판의 결선도(結線圖).
제15(a)도와 제15(b)도는 본 발명의 실시예 1에서의 SRAM의 메모리셀 구조의 제조방법의 제1공정을 나타내는, 제2(a)도와 제2(b)도에 대응하는 개략단면도.
제16(a)도와 제16(b)도는 본 발명의 실시예 1에서의 SRAM의 메모리셀 구조의 제조방법의 제2공정을 나타내는 제2(a)도와 제2(b)도에 대응하는 개략단면도.
제17(a)도와 제17(b)도는 본 발명의 실시예 1에서의 SRAM의 메모리셀구조의 제조방법의 제3공정을 나타내는 제2(a)도와 제2(b)도에 대응하는 개략단면도.
제18(a)도와 제18(b)도는 본 발명의 실시예 1에서의 SRAM의 메모리셀 구조의 제조방법의 제4공정을 나타내는 제2(a)도와 제2(b)도에 대응하는 개략단면도.
제19(a)도와 제19(b)도는 본 발명의 실시예 1에서의 SRAM의 메모리셀 구조의 제조방법의 제5공정을 나타내는 제2(a)도와 제2(b)도에 대응하는 개략단면도.
제20도는 본 발명의 실시예 1에서의 SRAM의 액티브시에서의 VG-ID특성을 나타내는 그래프.
제21도는 본 발명의 실시예 1에서의 SRAM의 스탠바이시에서의 VG-ID특성을 나타내는 그래프.
제22도는 본 발명의 실시예 1에서의 SRAM의 전원전압 Vcc와 절연층(67)의 막두께 tBOX와의 관계를 나타내는 그래프.
제23도는 본 발명의 실시예 1에서의 SRAM의 절연층(65)의 막두께tBOX와, 절연층(67)의 막두께tBOX와의 관계를 나타내는 그래프.
제24도는 본 발명의 실시예 1에서의 SRAM의 △Vth와 절연층(67)의 막두께 tBOX와의 관계를 나타내는 그래프.
제25도는 본 발명의 실시예 1에서의 SRAM의 제1 및 제2의 반도체층의 막두께 tBOX와 절연층(67)의 막두께 tBOX와의 관계를 나타내는 그래프.
제26도는 절연층(67)의 막두께 범위에서 막두께가 어긋난 경우에 생기는 폐해를 설명하기 위한 VG-ID특성을 나타내는 그래프.
제27(a)도와 제27(b)도는 본 발명의 실시예 2에서의 SRAM의 메모리셀 구조를 제28도∼제31도의 A-A선과 B-B선에 따르는 개략 단면도.
제28도∼제31도는 본 발명의 실시예 2에서의 SRAM의 메모리셀 구조를 하층에서 차례로 나타내는 평면구조도.
제32(a)도와 제32(b)도는 본 발명의 실시예 2에서의 SRMA의 메모리셀 구조의 제조방법의 제1공정을 나타내는 제27(a)도와 제27(b)도에 대응하는 개략 단면도.
제33(a)도와 제33(b)도는 본 발명의 실시예 2에서의 SRAM의 메모리셀 구조의 제조방법의 제2공정을 나타내는 제27(a)도와 제27(b)도에 대응하는 개략 단면도.
제34(a)도와 제34(b)도는 본 발명의 실시예 2에서의 SRAM의 메모리셀 구조의 제조방법의 제3공정을 나타내는 제27(a)도와 제27(b)도에 대응하는 개략 단면도.
제35(a)도와 제35(b)도는 본 발명의 실시예 2에서의 SRAM의 메모리셀 구조의 제조방법의 제4공정을 나타내는 제27(a)도와 제27(b)도에 대응하는 개략 단면도.
제36도는 본 발명의 그외의 실시예에서의 SRAM의 6비트분의 메모리셀 구조를 나타내는 개략 평면도.
제37도는 TFT가 더블게이트형인 경우의 게이트구조를 나타내는 개략 평면도.
제38도는 VVP층의 전위가 SRAM 칩내의 전 셀에 공통의 전위가 되는 경우의 VVP층과 VVP전압 발생회로와의 콘택부의 위치를 나타내는 개략평면도.
제39도는 VVP층의 전위가 블록마다 다른 경우의 VVP층과 VVP전압 발생회로와의 콘택부의 위치를 나타내는 개략평면도.
제40도는 블록마다의 VVP 전압발생회로에 신호가 입력되는 경우에 이용되는 논리회로도.
제41도는 VVP층의 전위가 블록마다 다른 경우의 VVP층과 VVP전압발생회로와의 콘택부의 위치를 나타내는 1블록의 개략평면도.
제42도는 일반적인 SRAM의 메모리셀 구조를 나타내는 등가회로도.
제43도는 종래의 SRAM의 메모리셀 구조에 채용되는 보텀게이트형의 부하 트랜지스터의 구성을 개략적으로 나타내는 단면도.
제44도는 종래의 SRAM의 메모리셀 구조에 채용되는 톱게이트형의 부하 트랜지스터의 구성을 개략적으로 나타내는 단면도.
제45도는 TFT의 게이트전압 VG-드레인전류 ID의 특성을 나타내는 그래프.
제46도는 판독, 기록직후의 High를 기억하고 있는 기억노드의 부분의 전압을 나타낸 등가 회로도.
[발명이 속하는 기술분야]
본 발명은 반도체기억장치 및 그 제조방법과 사용방법에 관계되고, 보다 특정적으로는 수시로 기록 판독이 가능한 기억장치(SRAM : Static Random Access Memory)를 포함하는 반도체 기억장치 및 그 제조방법과 사용방법에 관계되는 것이다.
[종래의 기술]
종래로부터 반도체기억장치의 하나로써 SRAM이 알려져 있다.
이 SRAM은, DRAM(Dynamic Random Access Memory)에 비교해서 리플레시 동작이 필요치 않고, 기억상태가 안정되어 있다고 하는 이점이 이다.
제42도는 종래의 SRAM의 하나인 메모리셀의 등가(等價)회로도이다.
제42도를 참조해서, 이 메모리셀은 부하(負荷)로써 p형 MOS(Metal Oxide Semiconductor)트랜지스터를 사용하고, 또한 여섯 개의 트랜지스터로 구성되어 있다.
즉 1쌍의 액세스 트랜지스터(3), (Q4)(n형 MOS 트랜지스터)와 플립플롭 회로를 구성하는 1쌍의 드라이버 트랜지스터(Q1), (Q2)(n형 MOS 트랜지스터) 및 1쌍의 부하트랜지스터(Q5), (Q6)로 구성되어 있다.
1쌍의 부하트랜지스터(Q5), (Q6)의 소스/드레인 영역의 한쪽은 Vcc 전원에 접속되고, 소스/드레인 영역의 다른쪽은 각각 기억노드 (N1), (N2)에 접속되어 있다.
드라이버 트랜지스터(Q1), (Q2)의 소스/드레인 영역의 한쪽은 GND에 접속되고, 소스/드레인 영역의 다른 쪽은 기억노드(N1), (N2)에 접속되어있다.
드라이버 트랜지스터(Q1)과 부하트랜지스터(Q5)의 각 게이트는 기억노드(N2)에, 드라이버 트랜지스터(Q2)와 부하 트랜지스터(Q6)의 각 게이트는 기억노드(N1)에 각각 접속되어 있다.
또 1쌍의 액세스 트랜지스터(Q3), (Q4)의 소스/드레인 영역의 한편은 각각 기억노드(N1), (N2)에 접속되어 있다.
그리고 액세스 트랜지스터(Q3), (Q4)의 소스/드레인 영역의 다른쪽은 비트선 BL,/BL에 각각 접속되어 있다.
또 액세스 트랜지스터(Q3), (Q4)의 게이트전극은 워드선 WL에 접속되어 있다.
이 SRAM 메모리셀에서는 1쌍의 부하 트랜지스터 Q5, Q6에 일반적으로 박막 트랜지스터(TFT:Thin Film Transistor)가 이용되고 있다.
제43도와 제44도는 보텀게이트형과 톱게이트형의 박막 트랜지스터로 이루어지는 부하 트랜지스터의 개략단면도이다.
제43도를 참조해서, 부하 트랜지스터Q5(Q6)은 게이트 전극층(301)과 채널 영역(303b)를 규정하도록 반도체층에 형성된 1쌍의 소스/드레인 영역(303a), (303c)를 가지고 있다.
게이트전극층(301)은 이 채널영역(303b)와 게이트 절연막을 개재해서 마주 보도록 형성되어 있다.
이 부하 트랜지스터Q5(Q6)는 이른바 보텀게이트형 박막 트랜지스터이기 때문에 게이트전극층(301)이 채널영역(303b)의 아랫쪽에 배치되어 있다.
제44도를 참조해서, 이 부하 트랜지스터Q5(Q6)는 이른바 톱 게이트형의 박막 트랜지스터이기 때문에 게이트전극층(301)이 채널영역(303b)의 윗쪽에 배치되어 있다.
제43도와 제44도에 나타나는 종래의 박막 트랜지스터의 구성에서는 저전압화에 의해 전원전압이 작아진 경우에 메모리셀의 동작의 안정성이 나빠진다고 하는 문제점이 있었다.
이하, 그것에 관해서 상세하게 설명하겠다.
제45도는 전형적인 P채널 TFT의 드레인 전류 ID-게이트전압 VG의 특성을 나타내는 도면이다.
제45도를 참조해서, 이 TFT의 특성에는 (1)TFT가 OFF의 상태로 흐르는 전류(OFF전류)를 감소시키는 것, (2)TFT가 ON의 상태로 흐르는 전류(ON전류)를 증가시키는 것,의 두가지가 요구되고 있다.
상기 (1)은 스탠바이시의 소비전력을 적게 하기 위함이다.
스탠바이시의 소비전력은, 하나의 TFT의 OFF전류×셀 수로 정해지기 때문이다.
또 상기 (2)는 메모리셀의 동작의 안정성을 향상시키기 위함이다.
온 전류가 증가하면 그 ON상태에 있는 TFT의 소스/드레인 영역의 한쪽에 접속된 기억노드의 전위가 보다 Vcc에 가깝고, 그 기억노드의 High의 전위와 다른쪽의 기억노드의 Low의 전위와의 차가 명확해지기 때문이다.
TFT의 ON전류가 많으면 많을수록 메모리셀의 동작이 안정된 것은 틀림없지만, 이 ON전류가 어느 정도 필요한가를 이하에 나타내겠다.
제46도는 판독, 기록 직후의 High를 기억하고 있는 기억노드 부분의 전압을 나타낸, SRAM의 회로도의 일부를 나타내는 도면이다.
제46도를 참조해서, 판독/기록 직후에는 기억노드(N1)의 전위는 High라고 해도 완전하게 Vcc까지 도달하지 않고, Vcc-VthA가 되어 있다.
여기에서 Vcc는 전원전압이고, VthA는 액세스 트랜지스터의 드레숄드 전압이다.
기억노드(N1)의 전위의 VthA누락분 때문에 판독/기록 직후의 메모리셀의 동작은 불안정하다.
이 VthA누락분을 충전하는 것이 TFT(Q5)의 역할이다.
여기에서 VthA가 1V로서 기억노드(N1)의 용량이 5fF이고, 이것을 5nsec의 시간에 충전한다면 TFT의 ON전류는,
[수 1]
필요하다고 하는 것이 된다.
TFT에서는 채널 영역이 다결정 실리콘으로 되어 있기 때문에, 제45도에 나타나는 ID-VG특성의 S팩터가 커진다(기울기가 작아진다).
여기에서 S팩터란 I가 1자리수 늘어나는데 필요한 게이트전압 VG를 의미하고 있다.
그 때문에 제45도에서, 저전압에 의해 전원전압이 -Vcc에서 -Vcc’로 작아지면 이 TFT의 ON전류는 ID1에서 ID2로 감소하게 된다.
따라서 종래의 SRAM에 이용되는 TFT의 구조에서는 작은 OFF전류를 유지한 채로 큰 ON전류를 실현시키는 것은 어렵다고 하는 문제점이 있었다.
또 채널영역은 다결정 실리콘으로 되어 있기 때문에, 이 채널영역에 결정입계(grain boundary)가 존재하는지 아닌지에 의해서 TFT의 특성이 변해 버린다.
상기의 ON전류에 대한 제한(요구치 : 1μA)은 TFT의 특성이 변한 경우라도 성립하지 않으면 안된다.
이 때문에 이 TFT의 특성의 변함을 고려한 경우, 작은 OFF전류를 유지한 채로 큰 ON전류를 실현시키는 것은 더 한층 어려웠다.
[발명의 개요]
본 발명의 목적은, 저전압하에서 전원전압이 작아진 경우라도 TFT가 작은 OFF전류를 유지한 채로 큰 ON전류를 실현하는 것이다.
본 발명의 반도체 기억장치 및 그 제조방법과 사용방법은 플립플롭회로를 구성하는 1쌍의 제1도전형의 구동용 트랜지스터 및 1쌍의 제2도전형의 부하 트랜지스터와, 1쌍의 액세스 트랜지스터를 가지는 스태틱형 메모리셀을 구비한 반도체 기억장치, 그 제조방법 및 그 사용방법인 것을 전제로 해서 이하의 특징을 가지고 있다.
본 발명의 반도체기억장치에서는, 부하 트랜지스터는 박막 트랜지스터로 되어 있고 반도체층과 게이트전극층을 가지고 있다.
반도체층은 채널영역을 규정하도록 소정의 거리를 두고 형성된 1쌍의 소스/드레인 영역을 가지고 있다.
게이트 전극층은 반도체층의 채널영역과 게이트절연층을 끼고 마주보도록 설치되어 있다.
이 게이트전극층과의 사이에서 채널영역을 끼우도록, 또한 채널영역과 절연층을 끼고 마주 보도록 설치되고, 또 스탠바이시에는 Vcc전위, 액티브시에는 GND전위가 되도록 도전층이 설치되어 있다.
본 발명의 반도체기억장치에서는, 도전층이 채널영역의 안쪽과 절연층을 개재해서 마주보고 있다.
또 도전층은 액티브시에는 GND전위로 된다.
이 때문에 p채널 TFT에 있어서는 채널영역의 안쪽에서 마이너스 전위가 더해진 것과 같은 상태가 된다.
이 때문에 채널영역의 안쪽의 퍼텐셜이 내려져서 홀이 발생하기 쉽게 되고, TFT의 드레숄드 전압 Vth가 내려간다.
따라서 액티브시의 TFT의 ON전류를 향상할 수가 있다.
한편 도전층은 스탠바이시에는 Vcc 전위로 된다.
이 때문에 p채널 TFT에 있어서는 채널영역의 안쪽에 가해지는 전압은 OV이다.
이 때문에 스탠바이시의 TFT는 게이트전압이 OV일 때의 OFF전류가 작아지는 특성을 나타낸다.
이상으로, 저전압화에 의해 전원전압이 작아진 경우라도, TFT가 작은 OFF전류를 유지한 채로 큰 ON전류를 실현할 수가 있다.
본 발명의 바람직한 하나의 국면에 따르는 반도체기억장치에서는, 절연층의 막두께는 39nm이상 323nm이하이다.
본 발명의 바람직한 하나의 국면에 따르는 반도체기억장치에서는, 소스/드레인 영역 및 채널 영역이 p형의 도전체이다.
또 절연층의 막두께는 66nm이상 323nm이하이다.
본 발명의 바람직한 하나의 국면에 따르는 반도체기억장치에서는, 소스/드레인 영역이 P형의 도전형이고, 채널영역이 n형의 도전형이다.
박막 트랜지스터가 ON상태일 때에, 채널영역의 게이트전극층과 마주보는 표면에서 공핍층이 뻗어나가는 깊이가 채널영역의 막두께보다도 커지도록 박막트랜지스터가 구성되어 있다.
절연층의 막두께는 39nm이상 123nm이하이다.
본 발명의 바람직한 하나의 국면에 따르는 반도체기억장치에서는, 소스/드레인 영역이 p형의 도전형이고, 채널영역이 n형의 도전형이다.
박막 트랜지스터가 ON상태일 때에 채널영역의 게이트전극층과 마주보는 표면에서 공핍층이 뻗어나는 깊이가 채널 영역의 막두께보다도 작아지도록 박막 트랜지스터가 구성되어 있다.
절연층의 막두께는 46nm이상 153nm이하이다.
본 발명의 상기한 네 개의 바람직한 국면에 따르는 반도체기억장치에서는, 각종의 TFT에 따라서 절연층의 막두께 범위가 규정되어 있다.
이 막두께 범위의 하한보다도 절연층의 막두께가 작아지면, 액티브시에서의 TFT의 OFF전류가 현저하게 상승하고 소비전력이 커진다.
한편 막두께 범위의 상한보다도 절연층의 막두께가 커지면 액티브시에서의 ON전류가 현저하게 저하하고, TFT의 안정된 동작이 얻어지지 않게 된다.
본 발명의 반도체기억장치의 제조방법은 이하의 공정을 구비하고 있다.
채널영역을 규정하도록 소정의 거리를 두고 형성된 1쌍의 소스/드레인 영역을 가지는 반도체층과, 반도체층의 채널영역과 게이트 절연층을 끼고 마주보는 게이트 전극층을 형성하는 것으로, 박막 트랜지스터로 이루어지는 부하 트랜지스터가 형성된다.
그리고 게이트전극층과의 사이에서 채널영역을 끼도록, 또한 채널 영역과 절연층을 끼고 마주보도록, 또한 스탠바이시에는 Vcc전위, 액티브시에는 GND전위가 되도록 도전층이 형성된다.
본 발명의 반도체 기억장치의 제조방법에서는, 저전압화에 의해 전원전압이 작아진 경우라도, TFT가 작은 OFF 전류를 유지한 채로 큰 ON전류를 실현할 수 있는 반도체 기억장치를 제조할 수가 있다.
본 발명의 반도체 기억장치의 사용방법에서는 부하 트랜지스터는 박막 트랜지스터로 이루어지고, 반도체층과 게이트전극층을 가지고 있다.
반도체층은 채널 영역을 규정하도록 소정의 거리를 두고 형성된 1쌍의 소스/드레인 영역을 가지고 있다.
게이트 전극층은 반도체층의 채널 영역과 게이트절연층을 끼고 마주보도록 설치되어 있다.
게이트전극층과의 사이에 채널영역을 끼도록, 또한 채널 영역과 절연층을 끼고 마주보도록 도전층이 설치되어 있다.
이 도전층에 스탠바이시에는 Vcc전위, 액티브시에는 GND전위를 인가시킨다.
본 발명의 반도체기억장치의 사용방법에서는, 저전압에 의해 전원전압이 작아진 경우라도, TFT가 작은 OFF 전류를 유지한 채로 큰 ON전류를 실현할 수 있도록 반도체 기억장치를 동작시킬수가 있다.
[발명의 실시의 형태]
아하 본 발명의 실시예에 관해서 도면에 의거해서 설명하겠다.
[실시예 1]
제1도를 참조해서, 본 실시예의 SRAM의 메모리셀에서는, 가변전압 플레이트(Variable Voltage Plate : VVP)(1)이, 부하 트랜지스터 (Q5), (Q6)로 되는 박막 트랜지스터의 채널의 안쪽에 설치되어 있는 점에서 종래예와 다르다.
이 VVP(1)은 VVP전압(VVVP)발생회로(72)에 전기적으로 접속되어 있다.
이것에 의해 VVP(1)은 액티브시에는 GND전위, 스탠바이 시에는 Vcc 전위로 된다.
또 여기에서 액티브시라고 하는 것은 메모리셀 어레이에 판독/기록이 되는 상태를 말하고, 스탠바이시란 데이터를 간직하고 있을 뿐인 상태를 말한다.
이 외의 구성에 관해서는 제42도에서 설명한 종래예와 거의 같기 때문에, 같은 부재에 관해서는 같은 부호를 붙이고 그 설명을 생략한다.
또 제2(a)도와 제2(b)도란 제3도∼제8도의 A-A선과 B-B선에 따르는 단면에 대응하는 도면이다.
구체적으로는 제3도는 기판에 형성된 1쌍의 드라이버 트랜지스터 (Q1), (Q2)와, 1쌍의 액세스 트랜지스터 (Q3), (Q4)와의 구성을 나타내고 있다.
또 제4도는 접지용 도전층의 구성을 나타내고, 제5도와 제6도란 1쌍의 부하트랜지스터 (Q5), (Q6)의 구성을 나타내고 있다.
주로 제2(a)도와 제2(b)도 및 제3도를 참조해서, 일점쇄선(一点鎖線)(제3도)으로 둘러싼 영역 MC는 하나의 메모리셀이 형성되는 영역(이하, 메모리셀 영역이라고 한다)이다.
이 메모리셀 영역 MC에 있어서, 반도체기판(51)의 표면에는 SRAM의 메모리셀을 구성하는 1쌍의 드라이버 트랜지스터 (Q1), (Q2)와, 1쌍의 액세스 트랜지스터 (Q3), (Q4)가 형성되어 있다.
드라이버 트랜지스터 (Q1)은 1쌍의 소스/드레인 영역(23a), (23b)와, 게이트 절연층(도시하지 않음)과 게이트 전극층(21a)를 가지고 있다.
1쌍의 소스/드레인 영역 (23a), (23b)는 n형의 확산영역으로 이루어지고, 채널 영역을 규정하도록 소정의 거리를 두고 제3도중 가로 방향으로 배치되어 있다.
게이트 전극층(21a)은 게이트 절연층을 개재해서 이 채널 영역과 마주보도록 제3도중의 세로 방향으로 뻗어서 형성되어 있다.
드라이버 트랜지스터(Q2)는 1쌍의 소스/드레인 영역 (25a), (25b)와, 게이트 절연층 (27b)과, 게이트전극층 (21b)을 가지고 있다.
한 쌍의 소스/드레인 영역 (25a), (25b)는, n형의 확산영역으로 이루어지고, 채널영역을 규정하도록 서로 소정의 거리를 두고 제3도중의 가로방향으로 배치되어 있다.
게이트 전극층(21b)는 게이트 절연층(27b)를 개재해서 채널 영역과 마주보도록 제3도중 세로 방향으로 뻗어서 형성되어 있다.
액세스 트랜지스터(Q3)은, 1쌍의 소스/드레인 영역(23b), (23c)와, 게이트 절연층 (27c)와, 게이트 전극층 (21c)를 가지고 있다.
1쌍의 소스/드레인 영역(23b, 23b)는, n형의 확산 영역에 의해 이루어지고, 채널 영역을 규정하도록 서로 소정의 거리를 두고 제3도중의 방향으로 배치되어 있다.
게이트 전극층(21c)은 게이트 절연층(27c)을 개재해서 채널 영역과 마주보도록 형성되어 있다.
또 이 게이트전극층 (21c)은 워드선과 일체화되고, 메모리셀 영역 MC를 제3도중 가로방향으로 횡단하도록 연재(涎在)하고 있다.
액세스 트랜지스터 (Q4)는, 1쌍의 소스/드레인 영역(25b), (25c)과, 게이트 절연층(도시하지 않음)과, 게이트 전극층(21d)을 가지고 있다.
1쌍의 소스/드레인 영역 (25b), (25c)는 n형의 확산영역으로 이루어지고, 채널 영역을 규정하도록 서로 소정의 거리를 두고 제3도중의 세로방향으로 배치되어 있다.
게이트전극층 (21d)는 게이트 절연층을 개재해서 채널영역과 마주보도록 형성되어 있다.
또 이 게이트 전극층 (21d)은 워드선과 일체화되어, 메모리셀 영역 MC를 제3도중 가로 방향으로 횡단하도록 연재하고 있다.
드라이버 트랜지스터 (Q1)의 소스/드레인 영역(23b)과, 액세스 트랜지스터 (Q3)의 소스/드레인 영역 (23b)은, 단일의 n형의 확산영역에 의해 형성되어 있다.
또 드라이버 트랜지스터(Q2)의 소스/드레인 영역 (25b)와, 액세스 트랜지스터 (Q4)의 소스/드레인 영역 (25b)은 단일의 n형의 확산영역에 의해 형성되어 있다.
게이트 전극층 (21a)은, 절연층에 설치된 콘택홀(27e)을 통해서 n형의 확산영역 (25b)에 전기적으로 접속되어 있다.
또 게이트 전극층 (21b)는, 절연층에 설치된 콘택홀 (27f)를 통해서 n형의 확산영역 (23b)과 전기적으로 접속되어 있다.
주로 제2(a)도, 제2(b)도와 제4도를 참조해서, 1쌍의 드라이버 트랜지스터 (Q1), (Q2)와 1쌍의 액세스 트랜지스터 (Q3), (Q4)를 덮도록 절연층(61)이 형성되어 있다.
이 절연층 (61)에는 콘택홀 (61a), (61b)가 형성되어 있다.
콘택홀(61a)를 통해서, 드라이버 트랜지스터 (Q1)의 소스/드레인 영역 (23a)와 전기적으로 접속하도록, 또한 콘택홀 (61b)를 통해서 드라이버 트랜지스터(Q2)의 소스/드레인 영역(25a)에 전기적으로 접속하도록 접지용 도전층(31)이 절연층(61)위에 형성되어 있다.
또 이 접지용 도전층(31)은 제4도에 나타나는 것처럼, 메모리셀 영역MC를 규정하는 장방형 모양의 대각선위에 연재하고 있다.
주로 제2(a)도, 제2(b)도와 제5도를 참조해서, 접지용 도전층(31)을 덮도록 절연층(63)이 형성되어 있다.
절연층(63), (61)에는 이들의 절연층을 관통하는 콘택홀 (63a), (63b)가 형성되어 있다.
이 콘택홀(63a)를 통해서 드라이버 트랜지스터 (Q1)의 게이트 전극층 (21a)와 전기적으로 접속하도록 부하 트랜지스터 (Q5)의 게이트 전극층 (11a)가 절연층 (63)위에 형성되어 있다.
또 콘택홀(63b)를 통해서 드라이버 트랜지스터 (Q2)의 게이트 전극층 (21b)과 전기적으로 접속하도록 부하 트랜지스터 Q6의 게이트전극층 (11b)이 절연층 (63)상에 형성되어 있다.
게이트 전극층 (11a), (11b)는 서로 전기적으로 절연하도록 설치되어 있다.
주로 제2(a)도, 제2(b)도 및 제6도를 참도해서, 부하트랜지스터 (Q5), (Q6)을 덮도록 예를 들면 실리콘 산화막으로 이루어지는 절연층(65)이 형성되어 있다.
절연층(65)에는 개구(65a), (65b)가 설치되어 있다.
이 개구(65a)를 통해서 부하 트랜지스터(Q6)의 게이트전극층 (11b)와 전기 적으로 접속하도록, 예를 들면 다결정 실리콘으로 이루어지는 제1의 반도체층(13)이 절연층(65)상에 형성되어 있다.
또 개구(65b)를 통해서 부하 트랜지스터 (Q5)의 게이트 전극층(11a)과 전기 적으로 접속하도록 예를 들면 다결정 실리콘으로 이루어지는 제2의 반도체층(15)이 형성되어 있다.
제1의 반도체층(13)에는 채널 영역(13b)을 규정하도록 1쌍의 소스/드레인 영역(13a), (13c)이 형성되어 있다.
이 1쌍의 소스/드레인영역(13a), (13c)에는 p형의 불순물이 도입되어 있다.
또 제2의 반도체층(15)에는 채널영역 (15b)을 규정하도록 1쌍의 소스/드레인 영역(15a), (15c)가 형성되어 있다.
이 1쌍의 소스/드레인 영역(15a), (15c)에는 p형의 불순물이 도입되어 있다.
또 제1의 반도체층(13)의 소스/드레인 영역(13c)과 제2의 반도체층(15)의 소스/드레인 영역(15c)은 전원전위(Vcc)에 전기적으로 접속되어 있다.
또 제1 및 제2의 반도체층 (13), (15)는 메모리셀 영역 MC내에서 서로 분리해서 설치되어 있다.
이 제1과 제2의 부하 트랜지스터 (Q5), (Q6)은 오프셋형의 트랜지스터이다.
주로 제2(a)도, 제2(b)도 및 제7도를 참조해서, 제1 및 제2의 반도체층 (13), (15)을 덮도록 예를 들면 실리콘 산화막으로 이루어지는 절연층 (67)이 형성되어 있다.
이 절연층 (67)상에는 적어도 제1 및 제2반도체층의 채널영역 (13b), (15b)위를 덮듯이 가변전압 플레이트(VVP)층 (1)이 형성되어 있다.
이 VVP층(1)은, 예를 들면 불순물이 도입된 다결정 실리콘(이하, 도프된 폴리실리콘이라 칭한다), 실리사이드, 텅스텐(W), 알루미늄(Al)등으로 되어있다.
주로 제2(a)도, 제2(b)도 및 제8도를 참조해서, VVP층(1)을 덮도록 절연층(69)이 형성되어 있다.
절연층(69), (67), (65), (63), (61)등에는 이들의 층을 관통하는 콘택트홀(69a), (69b)가 형성되어 있다.
콘택트홀 (69a)를 통해서 액세스 트랜지스터(Q4)의 소스/드레인영역 (25c)에 전기적으로 접속하도록 비트선(41a)이 절연층 (69)위에 형성되어 있다.
또 콘택트홀 (69b)를 통해서 액세스 트랜지스터 (Q3)의 소스/드레인 영역 (23c)과 전기적으로 접속하도록 비트선(41b)이 절연층(69)상에 형성되어 있다.
이 비트선(41a), (41b)는 메모리셀 영역 MC를 제8도중 세로방향으로 횡단하도록 연재하고 있다.
이 비트선(41a), (41b)은, 예를 들면 알루미늄 등으로 되어 있다.
다음에 본 실시예의 SRAM에 있어서의 VVP의 접속상태에 관해서 설명하겠다.
제9도를 참조해서 SRAM은 메모리셀 어레이(71)와 VVP전압(VVVP)발생 회로(72)와, X디코더·드라이버(73)와, 센스회로(74)와, Y디코더·드라이버(75)와, 출력 버퍼(76)와 판독·기록제어회로(77)를 가지고 있다.
메모리셀 어레이(71)는 기억정보의 데이터신호를 축적하는 역할을 하고 있다.
X디코더 드라이버(73)와 Y디코더 드라이버(75)는 외부에서 입력된 X어드레스 신호 및 Y어드레스 신호를 해독하는것에 의해 메모리셀을 지정하는 역할을 하고 있다.
센스회로(74)는, 지정된 메모리셀에 축적된 신호를 증폭해서 판독하는 역할을 하고 있다.
출력버퍼(76)와 판독·기록 제어회로(77)는 데이터를 입력 또는 출력하는 역할을 하고 있다.
VVP전압 발생회로(72)는, /CS 패드(78)에서 받은 신호를 메모리셀 어레이(71)내의 VVP층에 전달하는 역할을 하고 있다.
이 VVP전압 발생회로(72)는 제10도에 나타나는 것처럼 두 개의 인버터 회로(81), (82)에 의해 구성되어 있다.
이러한 본 실시예의 SRAM을 가지는 반도체칩은 제11도와 제12도에 나타나는 것처럼 패키지에 짜넣어져 있다.
제11도를 참조해서, 반도체칩 (85a)가 패키지(87)에 짜넣어진 상태에서 반도체칩(85a)의 /CS패드 (78)은, /S 칩 실렉트 입력(/CS)핀에 전기적으로 접속되어 있다.
또 제12도에 나타나는 8핀이상의 배치를 가지는 패키지 (89)에서는, 칩실렉트 신호 입력의 핀이 /S1 과 S2의 2개이다.
이러한 경우에는 제13도에 나타나는 논리회로를 거쳐서 /CS신호가 제9도에 나타나는 VVP전압 발생회로(72)에 입력된다.
또 제13도에 나타나는 논리회로는 인버터 회로(91)와 OR회로(92)를 가지고 있다.
/S1의 핀은 OR회로(92)를 개재해서 VVP전압 발생회로에 접속되고, (S2)의 핀은 인버터 회로(91)와 OR회로(92)를 개재해서 VVP 전압발생회로에 접속되어 있다.
이러한 논리회로에 있어서는 예를 들면 /S1에 Low, S2에 High의 신호가 각각 입력되면 /CS신호로써 Low의 신호가 얻어지고, 이 신호가 VVP전압 발생회로에 전달되게 된다.
여기에서 칩 실렉트핀이란 액티브시에 Low, 스탠바이 시에는 High를 인가해서 칩내부에 상태를 알리는 핀이다.
또 제9도와 제10도에 나타나는 것처럼, VVP전압 발생회로(72)를 예를 들면 2개의 인버터(81), (82)에 의해 구성하고, VVP층(1)에 접속하는 것에 의해 상술한 VVVP를 발생할 수가 있다.
또 인버터의 개수는 짝수개이면 2개에 한정되지 않는다.
또 이 VVP 전압발생회로 (72)는 C(Complementary)MOS인버터로 구성되어 있기 때문에 인버터의 스위치가 교체할 때에 제10도의 노드N에 비축된 전류가 GND에 흐르는 이른바 관통전류가 작아진다.
이 때문에 DRAM(Dynamic Random Access Memory)에서 이용되는 기판 전압 발생회로 등에서는 대전류가 소비되어 버리는 것에 비해서, 이 VVP전압 발생회로(72)에서는 소비전류를 작게 할 수가 있다.
이 제11도, 제12도에 나타나는 패키지는 다시 프린트 기판에 실장된다. 제14도를 참조해서, SRAM 칩으로 이루어지는 메모리 LSI(Large Scale Integrated Circuit)(93)이 m×n개의 매트릭스 모양으로 배치되어 있다.
도면중 가로방향으로 배열된 메모리 LSI(93)의 각 칩 실렉트핀은, 전기적으로 접속되어 있다.
이 도면중 가로방향으로 배열된 메모리 LSI(93)마다에 /CS0, /CS1, …,/CSm의 신호가 입력가능하게 되어 있다.
또 각 메모리 LSI(93)에는 DIO, DI, …, DIn의 신호를 전하는 데이터입력핀 및 DO0DO1, …, DOn의 신호를 전하는 데이터 출력핀이 접속되어 있다.
또 각 메모리 LSI(93)에는 어드레스 신호 및/CS신호가 입력가능하게 되어있다.
또 이 프린트 기판에는 메모리 LSI(93)을 선택·비선택하는 회로가 설치되어 있다.
다시 말하면, /CS0, /CS1, …,/CSm의 신호의 어느것인가를 GND(Low)의 전위로 해서, 그 신호가 입력된 메모리 LSI(93)을 선택상태로 하고, 그 이외의 신호를 Vcc(High)전위로 해서, 그 신호가 입력된 메모리 LSI(93)을 비선택상태로 하는 회로가 설치되어 있다.
다음에 본 실시예의 SRAM 메모리셀의 제조방법에 관해서 설명하겠다.
먼저 제15(a)도, 제15(b)도를 참조해서, 반도체기판(51)의 표면에는 분리 절연층(53)에 의해 그 표면이 전기적으로 분리되어 있다.
이 분리된 표면에 드라이버 트랜지스터(Q1), (Q2)와 액세스 트랜지스터(Q3), (Q4)가 각각 제3도에 나타난 것처럼 형성된다.
이 드라이버 트랜지스터(Q1), (Q3)와 액세스 트랜지스터 (Q3), (Q4)를 덮도록 절연층(61)이 형성된다.
이 절연층(61)에는 통상의 사진제판기술 및 에칭기술에 의해, 드라이버 트랜지스터 (Q1)의 소스/드레인 영역(23a)에 이르는 콘택홀(61a)와, 드라이버 트랜지스터(Q2)의 소스/드레인 영역(25a)에 이르는 콘택홀 (61b)이 제4도에 나타나는 것처럼 형성된다.
이 콘택홀 (61a), (61b)을 통해서 드라이버 트랜지스터 (Q1)의 소스/드레인 영역(23a)과 드라이버 트랜지스터 (Q2)의 소스/드레인영역 (25a)에 전기적으로 접속하도록 접지용 도전층(31)이 제4도에 나타나는 원하는 모양으로 형성된다.
이 접지용 도전층(31)을 덮도록 절연층(63)이 형성된다.
절연층(61), (63)에는 이들 두층을 관통해서 드라이버 트랜지스터(Q1)의 게이트 전극층(21a)에 이르는 콘택홀 (63a)과, 드라이버 트랜지스터(Q2)의 게이트전극층(21b)에 이르는 콘택홀(63b)이 통상의 사진제판 기술 및 에칭기술에 의해 형성된다.
이 콘택홀(63a), (63b)를 통해서 각 게이트전극층 (21a), (21b)에 전기적으로 접속하도록 도프된 폴리 실리콘층이 절연층(63)상에 형성된다.
이 다음 통상의 사진제판기술 및 에칭기술에 의해 이 도프된 폴리실리콘층이 제5도에 나타나는 원하는 형상으로 패터닝된다.
이것에 의해 부하 트랜지스터(Q5), (Q6)의 게이트전극층 (11a), (11b)이 형성된다.
게이트전극층(11a)은 게이트전극층 (21a)에, 또 게이트전극층(11b)는 게이트전극층 (21b)에 각각 전기적으로 접속된다.
제16(a)도, 제16(b)도를 참조해서, 게이트전극층 (11a), (11b)를 덮도록 예를들면 실리콘 산화막으로 이루어지는 절연층(65)이 CVD(Chemical Vapor Deposition)법에 의해 형성된다.
이 절연층(65)은 예를 들면 20nm의 막두께로 형성된다.
또 이 절연층(65)은 게이트 전극층 (11a), (11b)의 도프된 폴리실리콘을 산화하는 것에 의해 형성되어도 된다.
이 다음, 이 절연층(65)에는 통상의 사진 제판기술 및 에칭기술에 의해 게이트전극층 (11a), (11b)의 각 일부표면을 노출하는 개구(65a), (65b)가 형성된다.
제17(a)도, 제17(b)도를 참조해서, 예를 들면 Si2H6가스를 이용해서 460℃정도의 온도로 어모퍼스 실리콘(a-Si)층이 기판 전면에 퇴적된다.
이 어모퍼스 실리콘층에 600℃정도의 온도로 N2분위기 중에서 24시간정도의 애닐(固相成長)이 실시된다.
이것에 의해 절연층(65)상에 30nm의 막두께를 가지는 다결정 실리콘층이 형성된다.
또 다결정 실리콘층의 막두께는 어모퍼스 실리콘층을 30nm의 막두께를 형성하는것에 의해 이루어져도 되고 또 어모퍼스 실리콘층을 30nm이상의 막두께로 고상성장시킨 후에 에칭이나 산화등의 방법으로 박막화한다.
이것에 의해 30nm의 막두께로 이루어져도 된다.
이 다음 이 다결정실리콘층(13), (15)에 채널주입으로써 예를 들면 BF2가 주입에네르기 : 30keV, 도스량 : 1×1012/cm2의 조건으로 주입된다.
이 주입에 의해 스탠바이시의 드레숄드 전압 Vth가 결정됨과 동시에, 스탠바이시의 OFF전류가 훨씬 작아지도록 결정된다.
이 다음 통상의 사진제판기술 및 에칭기술에 의해 다결정 실리콘층이 패터닝 된다.
이것에 의해 제6도에 나타나는 원하는 형상을 가지는 제1과 제2의 반도체층(13), (15)이 형성된다.
제1 및 제2의 반도체층(13), (15)의 채널영역이 되는 부분위에 레지스트 마스크를 형성한 상태에서, 제1 및 제2의 반도체층(13), (15)에 p형의 불순물이 주입된다.
이 주입조건은 BF2를 불순물로써 이용하는 경우에는 주입에네르기 : 30keV, 도스량 : 5×1014/cm2이다.
제18(a)도, 제18(b)도를 참조해서, 이 이온주입에 의해 채널영역(13b)를 규정하도록 1쌍의 소스/드레인 영역 (13a), (13c)가 제1의 반도체층 (13)에 형성된다.
또 채널영역(15b)를 규정하도록 1쌍의 소스/드레인 영역(15a), (15c)가 제2의 반도체층(15)에 형성된다.
또 제1의 반도체층(13)의 소스/드레인 영역(13a)는 개구(65a)를 통해서 게이트전극층(11b)에 전기적으로 접속하도록 형성된다.
또 제2의 반도체층(15)의 소스/드레인 영역(15a)는 개구(65b)를 통해서 게이트전극층(11a)에 전기적으로 접속하도록 형성된다.
제19(a)도, 제19(b)도를 참조해서, 제1 및 제2의 반도체층 (13), (15)를 덮도록 기판전면에 절연층(67)이 예를들면 실리콘 질화막이나, 실리콘 질화막과 실리콘 산화막과의 복합막에 의해 형성된다.
또 이 절연층(67)의 막두께는, 예를 들면 120nm이지만 후술의 조건등에 따라서 적당한 수치를 선택해도 된다.
그러나, 게이트절연층과 절연층(67)이 동시에 같은 막으로 형성되어 있으면 절연층(67)의 막두께의 설정은 용이해진다.
또 게이트절연층과 절연층(67)이 실리콘산화막이면, 다결정 실리콘의 채널층 과의 사이의 계면준위(界面準位)의 양을 적게 할수 있기 때문에 보다 바람직하다.
그리고 또 실리콘산화막이라도 제법에 의해 약간 유전율이 달라지기 때문에 게이트절연층과 절연층(67)을 동일의 제법에 의해 형성하는 것이 가장 바람직하다.
이 절연층(67)상에 예를들면 도프된 폴리실리콘, 실리사이드, 텅스텐, 알루미늄등으로 이루어지는 도전층(1)이 형성된다.
이 도전층(1)은 통상의 사진제판기술 및 에칭기술에 의해 패터닝되고, 제7도에 나타나는 소망의 형상을 가지는 VVP층 (1)이 된다.
또 VVP층(1)의 재질에는 저저항 재료가 바람직하다.
이것은 VVP 전압이 스탠바이시와 액티브시에, Vcc 전위와 GND 전위의 사이에서 스윙(swing)하기 때문에, 그 충방전에 시간이 걸리면 곤란하기 때문이다.
다시 말하면, VVP층(1)의 재질을 저저항 재료로 하는 것은 고속동작을 가능하게 한다.
그 다음, 절연층(69)을 형성하고 콘택홀(69a), (69b)를 형성하고, 다시 비트선(41a), (41b)를 형성하는 것에 의해 후술의 <규정1>의 조건을 만족시키고, 또한 제2(a)도, 제2(b)도에 나타나는 SRAM의 메모리셀이 완성한다.
다음에 본 실시예의 SRAM의 제어방법에 관해서 설명하겠다.
먼저 제14도를 참조해서, 위에 말한 메모리LSI(93)을 선택, 비선택하는 회로에 의해 메모리LSI(93)이 선택된다.
구체적으로는 /CS 에 Low가 인가되면 각 SRAM칩(1, 0)∼(1, n)이 선택되어 액티브상태가 된다.
이것에 의해 각각의 메모리LSI(93)의 내부의 VVP가 GND전위가 된다.
한편 다른 (i≠1)메모리 LSI(i, j)는 /CSi가 High 로 되기 때문에 비선택이고, 스탠바이상태가 된다.
이것에 의해 비선택의 각 메모리LSI(93)의 내부의 VVP는 Vcc 전위가 된다.
이상에 의해 제2(a)도, 제2(b)도 및 제7도에 나타나는 VVP층(1)에는 액티브시에는 GND(0V)전위가되고, 스탠바이시에는 Vcc(전원전압)전위가 된다.
이처럼 VVP층(1)에 VVP층(1)에 전압을 인가한 경우의 액티브시 및 스탠바이시의 TFT의 특성은 각각 제20도 및 제21도에 나타나는 것처럼 된다.
제20도를 참조해서, 액티브시에는 VVVP=GND 이기 때문에 TFT로써는 제2(a)도, 제2(b)도에 나타나는 것처럼 TFT의 채널의 안쪽(게이트전극층과 반대쪽)에서 마이너스 전위가 더해진것과 같은 상태가 된다.
이것에 의해 채널의 안쪽의 퍼텐셜이 내려지고 홀이 발생하기 쉽게 되기 때문에, TFT의 드레숄드 전압 Vth가 내려간다.
그것에 의해 Ion-active을 크게 할 수가 있다.
또 이 경우 당연히 Ioff-active도 커지지만 액티브시에는 수십 mA의 전류가 주변 회로에 흐르기 때문에 Ioff-active는 1nA정도로 억제해 놓으면 된다.
이 경우 4M의 SRAM의 경우를 상정해 보면, Ioff-active는 전체에서 1nA×4M(개)=4mA가 된다.
따라서 4MSRAM을 만들어도 Ioff-active는 4mA이고 주변회로에 흐르는 수십 mA의 전류에 비교해서 훨씬 작은 수치이기 때문에 문제는 없다.
제21도를 참조해서, 스탠바이시에는 VVVP=Vcc이기 때문에 TFT로써는 채널의 안쪽에 더하는 전압은 0V이다.
이때는 통상의 VG=OV일 때의 OFF전류가 작아지는 특성을 나타낸다.
이 때문에 OFF전류를 작게 유지할 수가 있다.
또 이 스탠바이시에서는 메모리셀의 판독/기록을 하지 않기 때문에 Ion-standby는 Ion-active만큼 높게 할 필요는 없다.
이상에 의해 본 실시예에서는 VVP층(1)에 액티브시에는 CND 전위를, 스탠바이시에는 Vcc전위를 인가하는 것으로 했기 때문에 낮은 OFF전류를 유지한 채로 높은 ON전류를 실현하는 것이 가능해진다.
다음에 제2(a)도에서의 절연층(67)의 막두께 tBOX에 관해서 고찰하겠다.
VVP층(1)에 인가하는 전압 VVVP을 상술과 같이 변화시킬 때 TFT의 특성을 제20도 및 제21도와 같이 변화시키기 위해서는 절연층(67)의 막두께 tBOX를 주변에 설정할 필요가 있다.
제21도에 나타나는 것처럼 스탠바이시의 드레숄드전압 Vth(Vth-standby)가 결정되어 있다.
또 절연층 (65)의 막두께를tOX, 절연층(67)의 막두께를 tBOX, 제1 및 제2의 반도체층(13), (15)의 막두께를 tSOI, 또 이들 막이 가지는 용량을 COX, CBOX, CSOI라고 정의한다.
또 전원전압을 Vcc, 액티브시와 스탠바이시의 드레숄드전압 Vth의 차를 △Vth (=Vth-active-Vth-standby)로 한다.
여기에서 실리콘 산화막과 실리콘과의 유전율을 εOX, εsi로 하면, 상기의 각 용량은,
[수 2]
의 식으로 나타난다.
〈규정1〉
제2(a)도, 제2(b)도에 있어서, 부하 트랜지스터 (Q5), (Q6)의 소스/드레인영역 (13a), (13c), (15a), (15c)에 p형의 불순물에 도입되고, 또한 채널영역 (13b), (15b)에도 p형의 불순물이 도입되어 있는 경우, 이 부하 트랜지스터의 상태를 어큐무레이션모드(Acumlation Mode:AM)라고 부른다.
이 경우에는,
[수 3]
의 식을 만족시키도록 tBOX가 설정된다.
이 식에 위에 설명한 각 용량의 정의를 도입하면,
[수 4]
가 된다.
여기에서 예를들면 Vcc=2V, △Vth=0.5V, tSOI=30nm, tOX=20nm으로 하면 (εOX/ εsi=0.33이다), tBOX=120nm이 된다.
〈규정2〉
제2(a)도, 제2(b)도에 있어서, 부하 트랜지스터의 소스/드레인영역 (13a), (13c), (15a), (15c)에 p형의 불순물이 도입되고, 채널영역 (13b), (15b)에 n형의 불순물이 도입되고, 다시 이 부하트랜지스터가 on 상태일 때에 채널영역(13b), (15b)의 게이트전극층 (11a), (11b)와 마주보는 표면에서 공핍층이 뻗어나는 깊이가 채널영역 (13b), (15b)의 막두께보다 커질 때, 이 부하 트랜지스터의 상태를 완전공핍화모드(Full Depletion Mode : FD)라고 부른다.
이 상태에서는,
[수 5]
의 식을 만족시키도록 tBOX가 설정된다.
이 식에 상술의 각 용량의 정의를 도입하면,
[수 6]
가 된다.
여기에서 예를들면 Vcc=2V, △Vth=0.5V, tSOI=30nm, tOX=20nm으로 하면 tBOX=70nm이 된다.
〈규정3〉
제2(a)도, 제2(b)도에 있어서, 부하 트랜지스터의 소스/드레인영역 (13a), (13c), (15a), (15c)에 p형의 불순물이 도입되고, 채널영역 (13b), (15b)에 n형의 불순물이 도입되며, 다시 이 부하트랜지스터가 ON 상태일 때에 채널영역(13b), (15b)의 게이트전극층 (11a), (11b)와 마주보는 표면에서 공핍층이 뻗어나는 깊이가 채널영역 (13b), (15b)의 막두께보다도 작아질때, 이 부하 트랜지스터의 상태를 부분공핍화모드(Partial Depletion Mode : PD)라고 부른다.
이 상태에서는
[수 7]
의 식을 만족시키도록 tBOX가 설정된다.
이 식에 상술의 각 용량의 정의를 도입하면,
[수 8]
이 된다.
여기에서 예를들면 Vcc=2V, △Vth=0.5V, tOX=20nm, tSOI=30nm 으로 하면, tBOX=80nm이 된다.
이와 같이 각 규정에서 절연층(67)의 막두께 tBOX에 적당한 수치를 구할 수가 있다.
다음에 이 막두께 tBOX의 방향과 그 여유도에 관해서 설명하겠다.
제22도는 전원전압과 절연층(67)의 막두께 tBOX와의 관계를 나타내는 그래프이다.
제23도는 절연층(65)의 막두께 tOX와 절연층(67)의 막두께 tBOX와의 관계를 나타내는 그래프이다.
제24도는 액티브시와 스탠바이시의 드레숄드전압 Vth의 차 △Vth와 절연층(67)의 막두께 tBOX의 관계를 나타내는 그래프이다.
제25도는 반도체층 (13), (15)의 막두께 tSOI와 절연층(67)의 막두께 tBOX와의 관계를 나타내는 그래프이다.
또 제22도는 표 1의 조건하에서 얻어진 표 2의 데이터에 의거해서 작성된 그래프이다.
[표 1]
[표 2]
또 제23도는 표 3의 조건하에서 얻어진 표 4의 데이터에 의거해서 작성된 그래프이다.
[표 3]
[표 4]
또 제24도는 표 5의 조건하에서 얻어진 표 6의 데이터에 의거해서 작성된 그래프이다.
[표 5]
[표 6]
또 제25도는 표 7의 조건하에서 얻어진 표 8의 데이터에 의거해서 작성된 그래프이다.
[표 7]
[표 8]
또 아래의 표 9는 각 조건하에서의 절연층(67)의 막두께 tBOX의 막두께의 범위를 나타내고 있다.
[표 9]
또 상기 막두께 범위의 하한보다 tBOX가 작은 경우에는, 제26도에 나타나는 것처럼 ID-VG곡선이 도면중의 우측에 시프트하고, Ioff-active의 수치가 현저하게 상승하기 때문에 소비전력이 커져버린다.
한편 막두께 범위의 상한보다 막두께 tBOX가 큰 경우에는 제26도에 나타나는 ID-VG곡선이 도면중의 좌측에 시프트하고, Ion-active가 현저하게 저하하며, TFT의 안정된 동작이 얻어지지 않게 되어 버린다.
그러므로 부하 트랜지스터 (Q5), (Q6)에 P채널 TFT를 이용하는 경우에는, 절연층(67)의 막두께는 39nm∼323nm이 된다.
또 부하 트랜지스터 (Q5), (Q6)이, P채널 TFT의 어큐무레이션 모드(AM)의 경우에는, 절연층 (67)의 막두께는 66nm∼323nm이 된다.
또 부하 트랜지스터 (Q5), (Q6)이 P채널 TFT의 완전 공핍화 모드(FD)의 경우에는, 절연층(67)의 막두께는 39nm∼123nm이 된다.
또 부하 트랜지스터 (Q5), (Q6)이 P채널 TFT의 부분공핍화모드(PD)의 경우에는 절연층(67)의 막두께는 46nm∼153nm이 된다.
또 제22도∼제25도와 표 1∼표 9에서의 AM, FD, PD는, 각각 어큐무레이션 모드, 완전공핍화모드, 부분공핍화모드에 대응하고 있다.
또 절연층(65), (67)이 실리콘 산화막이외의 막이나, 실리콘산화막과 다른막과의 복합막인 경우에는, 막두께 tOX, tBOX에 관해서는, 그들 막의 유전율을 고려해서 실리콘 산화막의 막두께로 환산한 수치로 생각하면 된다.
[실시예 2]
또 제27(a)도, 제27(b)도는 제28도∼제31도의 A-A선과 B-B선에 따르는 단면에 대응하는 도면이다.
본 실시예의 SRAM의 메모리셀 구조는, 실시예 1과 비교해서 VVP층과 부하트랜지스터의 구성이 다르다.
특히 부하 트랜지스터는 톱게이트형이고, 또한 LDD(Lightly Doped Drain)구조의 TFT이다.
본 실시예의 메모리셀 구조에서의 1쌍의 드라이버 트랜지스터 (Q1), (Q2)와 1쌍의 액세스 트랜지스터 (Q3), (Q4)와 접지용 도전층 (31)과는, 상술한 제3도와 제4도에 나타나는 구성과 거의 같다.
주로 제27(a)도, 제27(b)도 및 제28도를 참조해서, 접지용 도전층(31)위를 덮도록 절연층(63)이 형성되어 있다.
이 절연층(63)상에는 VVP층 (101a), (101b)가 메모리셀 영역MC내에서 서로 분리하고, 또한 메모리셀 영역 MC를 제28도중의 가로방향으로 횡단하도록 형성되어 있다.
이 VVP층(101a), (101b)는 액티브시에는 GND전위, 스탠바이시에는 Vcc전위가 인가되도록 구성되어 있다.
주로 제27(a)도, 제27(b)도 및 제29도를 참조해서, 이 VVP층 (101a), (101b)를 덮도록 절연층(167)이 형성되어 있다.
이 절연층 (167), (63), (61)에는 이들 절연층을 관통하는 콘택홀 (167a)과 콘택홀(167b)이 형성되어 있다.
이 콘택홀(167b)를 통해서 드라이버 트랜지스터(Q2)의 게이트 전극층(21b)와 전기적으로 접속하도록 제1의 반도체층(113)이 형성되어 있다.
또 콘택홀 (167a)를 통해서 드라이버 트랜지스터(Q1)의 게이트전극층(21a)과 전기적으로 접속하도록 제2의 반도체층(115)이 형성되어 있다.
제1의 반도체층(113)에는 채널영역 (113b)을 규정하도록 서로 소정의 거리를 두고 1쌍의 소스/드레인영역이 형성되어 있다.
이 1쌍의 소스/드레인 영역은, LDD구조를 가지고 있어 비교적 불순물 농도가 낮은 불순물 영역(113a1), (113c1)과 비교적 불순물 농도가 높은 불순물 영역(113a), (113c)의 2층 구조로 되어 있다.
또, 채널영역 (113b)는 VVP층 (101a)과 적어도 마주보도록 설치되어 있다.
또 제2의 반도체층(115)에는, 채널영역(115b)을 규정하도록 서로 소정의 거리를 두고 1쌍의 소스/드레인영역이 형성되어 있다.
이 1쌍의 소스/드레인 영역은, LDD구조를 가지고, 비교적 불순물농도가 낮은 불순물영역(115a1), (115c1)과 비교적 불순물 농도가 높은 불순물 영역(115a), (115c)과의 2층 구조로 되어 있다.
또, 채널영역 (115b)는 적어도 VVP층 (101a)과 마주보도록 설치되어 있다.
이 제1 및 제2의 반도체층 (113), (115)의 소스/드레인영역(113c), (115c)는 전원전위선에 전기적으로 접속되어 있다.
또 제1 및 제2의 반도체층(113), (115)는 예를들면 다결정실리콘으로 되어있다.
주로 제27(a)도, 제27(b)도 및 제30도를 참조해서, 제1 및 제2의 반도체층 (113), (115)를 덮도록 예를들면 실리콘 산화막으로 이루어지는 절연층(165)이 형성되어 있다.
이 절연층(165)에는 제1 및 제2의 반도체층(113), (115)의 일부표면을 노출하는 개구(165a), (165b)가 형성되어 있다.
이 개구(165a)를 통해서 제1의 반도체층(113)과 전기적으로 접속하도록 게이트전극층(111b)이 절연층(165)위에 형성되어 있다.
이 게이트전극층(111b)은 제2의 반도체층(115)에 형성된 채널영역(115b)과 마주보도록 형성되어 있다.
또 개구(165b)를 통해서 제2의 반도체층(115)과 전기적으로 접속하도록 게이트전극층(111a)이 절연층(165)위에 형성되어 있다.
이 게이트전극층 (111a)는, 제1의 반도체층 (113)에 형성된 채널영역(113b)과 마주보도록 형성되어 있다.
또 이 게이트전극층(111a), (111b)는 서로 전기적으로 절연되어 있다.
또 게이트전극층 (111a), (111b)의 측벽에는, 측벽절연층(171)이 형성되어 있다.
주로 제27(a)도, 제27(b)도 및 제31도를 참조해서, 게이트전극층(111a), (111b)를 덮도록 절연층(69)이 형성되어 있다.
절연층(69), (165), (167), (63), (61)등에는, 이들 층을 관통하는 콘택홀(69a), (69b)가 형성되어 있다.
이 콘택홀(69a)을 통해서 액세스 트랜지스터(Q4)의 소스/드레인영역(25c)과 전기적으로 접속하도록 비트선(41a)이 절연층(69)상에 형성되어 있다.
이 콘택홀(69b)을 통해서 액세스 트랜지스터(Q3)의 소스/드레인영역(23c)와 전기적으로 접속하도록 절연층(69)상에 비트선(41b)가 형성되어 있다.
이 비트선 (41a)와 (41b)는 메모리셀 영역MC내에서는 서로 분리해서 형성되고, 또한 메모리셀 영역MC를 제31도중의 세로방향으로 횡단하도록 형성되어 있다.
또 이외의 구성에 관해서는 실시예 1과 거의 같기 때문에, 같은 부재에 관해서는 같은 부호를 붙이고, 그 설명을 생략한다.
다음에 본 실시예의 SRAM의 메모리셀 구조의 제조방법에 관해서 설명한다.
또 반도체기판(51)상에 1쌍의 드라이버 트랜지스터(Q1), (Q2)와, 1쌍의 액세스 트랜지스터 (Q3), (Q4)와, 접지용 도전층(31)을 형성하는 공정은 실시예 1과 거의 같기 때문에 그 설명은 생략한다.
제32(a)도, 제32(b)도를 참조해서, 절연층(63)상에 VVP층(101a), (101b)가 제28도에 나타나는 원하는 형상으로 형성된다.
이 VVP층(101a), (101b)는 저저항 재료로 만드는 것이 바람직하기 때문에 알미늄등의 금속을 사용하는 것이 바람직하다.
그러나 이 VVP층 (101a), (101b)에 알미늄등의 금속을 사용하면 후공정의 프로세스로 500도C 이상의 열처리를 사용할수 없게 되기 때문에 알미늄등의 금속을 사용하는 것은 불가능하다.
그래서, VVP층(101a, 101b)에는 텅스텐, 실리사이드막 등을 사용하는 것이 효과적이다.
또 VVP층(101a), (101b)에는 실리사이드와 폴리실리콘의 2층막을 이용할 수가 있고 이 경우에는 실리사이드의 위에 폴리실리콘을 배치하는 것이 바람직하다.
이것은 실리사이드가 게이트절연막과 직접 접촉하면 계면준위(界面準位)가 생성되고, TFT의 전기특성이 악화하는것에 근거를 둔 것이다.
제33(a)도, 제33(b)도를 참조해서, VVP층(101a), (101b)를 덮도록 절연층(167)이 형성된다.
이 절연층(167), (63), (61)에는 이들 층을 관통하는 콘택홀(167a), (167b)기 형성된다.
이 콘택홀(167a)를 통해서 드라이버 트랜지스터(Q1)의 게이트전극층(21a)과 접하도록, 또한 콘택홀(167a)를 통해서 드라이버 트랜지스터(Q2)의 게이트 전극층 (21b)과 접하도록 반도체층이 기판전면에 형성된다.
이 반도체층은 예를들면 다결정실리콘으로 이루어진다.
이 반도체층에 채널주입이 행해진다.
이 채널주입은 예를들면 BF2를 주입에네르기 : 30keV, 도스량 : 1×1012/cm2의 조건에서 이온주입하는 것으로 행해진다.
이것에 의해, 스탠바이시에서의 부하 트랜지스터 (Q5), (Q6)의 드레숄드 전압 Vth가 결정된다.
그 다음 통상의 사진제판기술 및 에칭에의해, 제29도에 나타나는 원하는 형상을 가지는 제1 및 제2의 반도체층(113), (115)가 형성된다.
제34(a)도, 제34(b)도를 참조해서, 제1 및 제2의 반도체층(113) (115)을 덮도록, 예를들면 실리콘산화막으로 이루어지는 절연층(165)이 형성된다.
이 절연층 (165)에는 통상의 사진제판기술 및 에칭기술에 의해, 제1 및 제2의 반도체층(113), (115)의 일부표면을 노출하는 개구(165a), (165b)가 형성된다.
이 개구(165a)를 통해서 제1의 반도체층(113)과 전기적으로 접속하도록 게이트전극층(111b)가, 개구(165b)를 통해서 제2의 반도체층(115)과 전기적으로 접속하도록 게이트전극층(111a)가, 각각 제30도에 나타나는 원하는 형상으로 형성된다.
이 게이트전극층 (111a), (111b)는, 예를 들면 도프된 폴리실리콘에 의해 형성된다.
그 다음 p형의 불순물이 이온이 제1 및 제2의 반도체층에 주입된다.
이것에 의해 제1 및 제2의 반도체층에 비교적 불순물농도가 낮은 불순물 영역(113a1), (113c1), (115a1), (115c1)이 채널영역을 규정하도록 형성된다.
제35(a)도, 제35(b)도를 참조해서, 게이트전극층 (111a), (111b)의 측벽에 측벽절연층(171)이 예를들면 실리콘산화막으로 형성된다.
그다음 p형의 불순물이온이 다시 주입된다.
이것에 의해, 제1 및 제2의 반도체층에 비교적 p형의 불순물농도가 높은 불순물영역 (113a), (113c), (115a), (115c)가 형성된다.
이것에 의해, 비교적 불순물농도가 낮은 영역(113a1), (113c1), (115a1), (115c1)과 비교적 불순물농도가 높은 영역 (113a), (113c), (115a), (115c)과의 2층구조로 이루어지는 LDD 구조의 TFT를 얻을 수가 있다.
그 다음 절연층 (69) 및 콘택홀(69a), (69b), 비트선(41a), (41b)를 형성하는 것에 의해 제27도에 나타나는 본 실시예의 SRAM 메모리셀이 완성된다.
본 실시예의 SRAM의 메모리셀 구조에서도 제27도에 나타나는 VVP층 (101a), (101b)에 실시예 1과 같은 구성에 의해, 액티브시에는 GND전위, 스탠바이 시에는 Vcc 전위가 인가된다.
이 때문에 실시예 1과 마찬가지로 작은 OFF 전류를 유지한 채로 ON 전류를 향상하는 것이 가능해진다.
또 절연층 (167)의 막두께 tBOX는 실시예 1과 같이 설정하면 된다.
제36도를 참조해서, VVP층(201)은 부하트랜지스터의 채널영역(203)과 마주보도록 설치하려면, 실시예 1 및 2의 구성에 한정되지 않고, 2비트분의 메모리셀에 걸쳐지도록 해서 도면중의 가로방향으로 연재(延在)하도록 설치해도 된다.
이 경우에는 비트선의 콘택부(205)는 도면중의 세로방향으로 2비트마다 배치되게 된다.
이처럼 VVP층(201)은, 비트선 콘택트의 위치만 열리도록 형성하면 되기 때문에, 매우 큰 패턴으로 할 수가 있다.
제37도를 참조해서, 더블게이트를 구성하는 게이트(217)는, 1쌍의 부하트랜지스터의 한편의 채널영역(213)에만 마주보도록 설치하지 않으면 안된다.
이것에 대해서 본 발명에서의 VVP층은, 1쌍의 부하 트랜지스터의 양 채널 영역에 마주해 있어도 된다.
이 때문에 이 본 발명에서의 VVP층의 패터닝은 더블게이트형의 게이트의 패터닝보다 용이하다.
또 더블게이트를 구성하는 게이트(217)는, 메모리셀영역 MC내에서 하층의 드라이버 트랜지스터나 액세스 트랜지스터에 접속되지 않으면 안된다.
이 때문에 더블게이트를 구성하는 게이트(217)를 다른층과 접속하기 위한 콘택부(219)가 메모리셀 영역MC내에 필요해진다.
따라서 메모리셀영역MC내에서 미세한 패터닝이 필요해진다.
이것에 대해서 본 발명의 VVP층은, 단지 부하트랜지스터의 채널영역에 마주하고 있으면 되기 때문에, 드라이버 트랜지스터나 액세스 트랜지스터등에 전기적으로 접속될 필요는 없다.
따라서 본 발명의 VVP층을 다른 층과 접속하기 위한 콘택을, 메모리셀내에 설치할 필요는 없다.
그러므로 관련되는 콘택이 필요없게 되는 분량만큼 메모리셀 영역 MC내에서의 패터닝이 용이해진다.
먼저 제38도를 참조해서, VVP층을 SRAM칩내의 전 셀에 공통되는 전위로 하는 경우에는 SRAM 메모리셀 어레이(221)내에 VVP전압발생회로와의 콘택부(223)를 하나 설치하면 좋다.
한편 제39도를 참조해서, 블록마다 VVP층의 전위를 나누는 경우에는, SRAM의 메모리셀을 구성하는 블록마다 VVP전압발생회로와의 콘택부(233)를 설치하면 된다.
이 경우에는 VVP전압발생회로는 블록(231)마다 필요해지고, 이 블록마다의 VVP전압발생회로에 입력되는 신호는, 제40도에 나타나는 바와같은 논리회로를 사용하며, 블록이 선택되고 또한 CS(칩셀렉트)신호가 Low일 때 GND이고, 그 이외일 때는 Vcc가 되도록 하면 된다.
제41도를 참조해서, VVP층(241)을 알미늄등의 금속재료 이외의 재료로 형성한 경우에는, 특히 VVP층(241)을 전위를 정확히 제어하기 위해, VVP층(241)의 주위에 다수의 콘택부(245)가 설치되어도 좋다.
이것에 의해 VVP전압발생회로에서의 전위가 알미늄등으로 이루어지는 도전층(243)을 개재해서 충분히 VVP층(241)에 전달할 수가 있다.
또 실시예 1, 2에서는, 오프셋 드레인구조와 LDD구조의 부하 트랜지스터에 관해서 설명했지만, 이 부하 트랜지스터는 싱글드레인 구조여도 된다.
본 발명의 반도체기억장치에서는, 도전층이 채널영역의 안쪽과 절연층을 개재해서 마주하고 있다.
또 도전층은 액티브시에는 CND전위가 된다.
이 때문에 액티브시의 TFT의 ON전류를 향상할 수가 있다.
한편 도전층은 스탠바이시에는 Vcc전위로 된다.
이 때문에 이 스탠바이시의 TFT는 게이트전압이 OV일 때의 OFF전류가 작아지는 특성을 나타낸다.
따라서, 저전압화에 의해 전원전압이 작아진 경우에도, TFT가 작은 OFF전류를 유지한 채로 큰 ON전류를 실현할 수가 있다.
본 발명의 바람직한 반도체기억장치에서는 각종의 TFT에 응해서 절연층의 막두께 범위가 규정되어 있다.
이 막두께 범위의 하한보다도 절연층의 막두께가 작아지면, 액티브시에서의 TFT의 OFF전류가 현저하게 상승하고, 소비전력이 커지고 만다.
한편 막두께 범위의 상한보다도 절연층의 막두께가 커지면, 액티브시에서의 ON전류가 현저하게 저하하고, TFT의 안정된 동작이 얻어지지 않게 되어 버린다.
본 발명의 반도체 기억장치의 제조방법으로는, 저전압화에 의해 전원전압이 작아진 경우라도 TFT가 작은 OFF전류를 유지한 채로 큰 ON전류를 실현할 수 있는 반도체 기억장치를 제조할 수가 있다.
본 발명의 반도체 기억장치의 사용방법으로는, 저전압화에 의해 전원전압이 작아진 경우라도 TFT가 작은 OFF전류를 유지한 채로 큰 ON전류를 실현할 수 있는 반도체 기억장치를 동작시킬 수가 있다.
이번에 개시된 실시예는 모든 점에서 예시로써 제한적인 것은 아니라고 생각해야 한다.
본 발명의 범위는 상기한 설명 뿐만 아니라 특허청구의 범위에 의해서 개시되고 특허청구의 범위와 같은 의미 및 범위내에서의 모든 변경이 포함되는 것으로 의도된다.

Claims (20)

  1. 플립플롭회로를 구성하는 1쌍의 제1도전형의 구동용 트랜지스터 및 1쌍의 제2도전형의 부하 트랜지스터와, 1쌍의 액세스 트랜지스터를 가지는 스태틱형 메모리셀을 구비한 반도체기억장치에 있어서, 상기 부하 트랜지스터는 박막 트랜지스터이고, 채널 영역을 규정하도록 소정의 거리를 두고 형성된 1쌍의 소스/드레인 영역을 가지는 반도체층과, 상기 반도체층의 상기 채널 영역과, 게이트 절연층을 개재하여 마주보도록 설치된 게이트전극층을 가지고, 상기 게이트전극층과의 사이에서 상기 채널 영역을 끼도록, 상기 채널영역과 절연층을 개재해서 마주 보도록 설치되고, 스탠바이시에는 Vcc전위, 액티브시에는 GND전위가 되도록 설치된 도전층을 구비하고 있는 반도체기억장치.
  2. 제1항에 있어서, 상기 스태틱형 메모리셀과 상기 도전층을 가지는 반도체칩을 편입시킨 패키지는 칩실렉트 핀을 포함하는 복수의 핀을 가지고, 상기 도전층은 상기 반도체칩에 형성된 패드 전극을 개재해서 상기 칩실렉트핀에 전기적으로 접속되어 있는 반도체기억장치.
  3. 제2항에 있어서, 상기 패키지는 프린트기판에 실장되어 있고, 상기 프린트기판은 Vcc전위와 GND전위를 선택적으로 인가가 가능한 회로를 가지고, 상기 패키지의 상기 칩실렉트핀은 상기 회로에 전기적으로 접속되어 있는 반도체기억장치.
  4. 제1항에 있어서, 상기 절연층의 막두께는 39nm이상 323nm이하인 반도체기억장치.
  5. 제4항에 있어서, 상기 소스/드레인 영역 및 상기 채널영역이 p형의 도전형이고, 상기 절연층의 막두께는 66nm이상 323nm이하인 반도체기억장치.
  6. 제5항에 있어서, 상기 Vcc전위가 5.0V이고 상기 게이트 절연층의 막두께가 30nm이고, 상기 반도체층의 막두께가 100nm일 때, 상기 절연층의 막두께는 216nm이상 323nm이하인 반도체기억장치.
  7. 제5항에 있어서, 상기 Vcc전위가 3.3V이고, 상기 게이트절연층의 막 두께가 25nm이며, 상기 반도체층의 막두께가 80nm일 때, 상기 절연층의 막두께는 174nm이상 260nm이하인 반도체기억장치.
  8. 제5항에 있어서, 상기 Vcc전위가 2.5V이고, 상기 게이트 절연층의 막두께가 22nm이며, 상기 반도체층의 막두께가 50nm일 때, 상기 절연층의 막두께는 132nm이상 197nm이하인 반도체기억장치.
  9. 제5항에 있어서, 상기 Vcc전위가 2.0V이고, 상기 게이트 절연층의 막두께가 20nm이며, 상기 반도체층의 막두께가 30nm일 때, 상기 절연층의 막두께는 98nm이상, 147nm이하인 반도체기억장치.
  10. 제5항에 있어서, 상기 Vcc전위가 1.5V이고, 상기 게이트 절연층의 막두께가 15nm이며, 상기 반도체층의 막두께가 20nm일 때, 상기 절연층의 막두께는 66nm이상 99nm이하인 반도체기억장치.
  11. 제4항에 있어서, 상기 소스/드레인 영역이 p형의 도전형이고, 상기 채널영역이 n형의 도전형이며, 상기 박막 트랜지스터가 ON상태일 때에, 상기 채널영역의 상기 게이트전극층을 마주보는 표면에서, 공핍층이 뻗어나는 깊이가 상기 채널영역의 막두께보다도 커지도록 상기 박막트랜지스터가 구성되고, 상기 절연층의 막두께는 39nm이상 123nm이하인 반도체기억장치.
  12. 제11항에 있어서, 상기 Vcc전위가 5.0V이고, 상기 게이트 절연층의 막두께가 30nm이며, 상기 반도체층의 막두께가 100nm일 때, 상기 절연층의 막두께는 66nm이상 123nm이하인 반도체기억장치.
  13. 제11항에 있어서, 상기 Vcc전위가 3.3V이고, 상기 게이트 절연층의 막두께가 25nm이며, 상기 반도체층의 막두께가 80nm일 때, 상기 절연층의 막두께는 55nm이상 102nm이하인 반도체기억장치.
  14. 제11항에 있어서, 상기 Vcc전위가 2.5V이고, 상기 게이트 절연층의 막두께가 22nm이며, 상기 반도체층의 막두께가 50nm일 때, 상기 절연층의 막두께는 57nm이상 97nm이하인 반도체기억장치.
  15. 제11항에 있어서, 상기 Vcc전위가 2.0V이고, 상기 게이트 절연층의 막두께가 20nm이며, 상기 반도체층의 막두께가 30nm일 때, 상기 절연층의 막두께는 54nm이상 89nm이하인 반도체기억장치.
  16. 제11항에 있어서, 상기 Vcc전위가 1.5V이고, 상기 게이트 절연층의 막두께가 15nm이며, 상기 반도체층의 막두께가 20nm일 때, 상기 절연층의 막두께는 39nm이상 63nm이하인 반도체기억장치.
  17. 제1항에 있어서, 상기 게이트절연층과 상기 절연층은, 실리콘 산화막을 가지고 있는 반도체 기억장치.
  18. 플립플롭 회로를 구성하는 1쌍의 제1도전형의 구동용 트랜지스터 및 1쌍의 제2도전형의 부하트랜지스터와, 1쌍의 액세스트랜지스터를 가지는 스태틱형 메모리셀을 구비한 반도체기억장치의 제조방법에 있어서, 채널영역을 규정하도록 서로 소정의 거리를 두는 1쌍의 소스/드레인 영역을 가지는 반도체층과, 상기 반도체층의 채널 영역과 게이트 절연층을 개재하여 마주보는 게이트 전극층을 형성하는 것으로 박막 트랜지스터를 형성하는 부하 트랜지스터를 형성하는 공정과, 상기 게이트 전극층과의 사이에서 상기 채널 영역을 끼도록하고, 상기 채널 영역과 절연층을 개재하여 마주보도록 하며, 스탠바이시에는 Vcc전위, 액티브시에는 GND전위가 되도록 도전층을 형성하는 공정을 구비한 반도체장치의 제조방법.
  19. 제18항에 있어서, 상기 게이트절연층과 상기 절연층은 실리콘 산화막을 가지도록 형성됨과 동시에 동일방법으로 형성되는 반도체장치의 제조방법.
  20. 플립플롭 회로를 구성하는 1쌍의 제1도전형의 구동용 트랜지스터 및 1쌍의 제2도전형의 부하 트랜지스터와, 1쌍의 액세스 트랜지스터를 가지는 스태틱형 메모리셀을 구비한 반도체기억장치의 사용방법에 있어서, 상기 부하 트랜지스터는 박막 트랜지스터로 형성되고, 채널 영역을 규정하도록 소정의 거리를 두고 형성된 1쌍의 소스/드레인 영역을 가지는 반도체 층과, 상기 반도체층의 상기 채널 영역과 게이트절연층을 개재하여 마주보도록 설치된 게이트전극층을 가지고, 상기 게이트전극층의 사이에서 상기 채널 영역을 끼도록하고, 상기 채널영역과 절연층을 개재하여 마주보도록 설치된 도전층을 구비하며, 상기 도전층에, 스탠바이시에는 Vcc전위, 액티브시에는 GND전위를 인가하는 공정을 가지는 반도체장치의 사용방법.
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