JPH0927558A - 半導体記憶装置、その製造方法およびその使用方法 - Google Patents

Abstract

(57)【要約】 【課題】 低電圧化により電源電圧が小さくなった場合
でも、ＴＦＴの小さいＯＦＦ電流を維持したまま大きい
ＯＮ電流を実現する。 【解決手段】 ＳＲＡＭのメモリセルにおいて、負荷ト
ランジスタＱ５（Ｑ６）は、チャネル領域１３ｂ（１５
ｂ）を規定するように形成された１対のソース／ドレイ
ン領域１３ａ、１３ｃ（１５ａ、１５ｃ）と、チャネル
領域１３ｂ（１５ｂ）と絶縁層６５を介在して対向する
ゲート電極層１１ａ（１１ｂ）とを有している。ＶＶＰ
層１は、ゲート電極層１１ａ（１１ｂ）との間でチャネ
ル領域１３ｂ（１５ｂ）を挟むように、かつチャネル領
域１３ｂ（１５ｂ）と絶縁層６７を介在して対向するよ
うに形成されている。このＶＶＰ層１は、アクティブ時
にＧＮＤ電位、スタンバイ時にＶｃｃ電位が印加される
ように設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
その製造方法およびその使用方法に関し、より特定的に
は随時書込読出可能な記憶装置（ＳＲＡＭ：Static Ran
dom Access Memory ）を含む半導体記憶装置、その製造
方法およびその使用方法に関するものである。

【０００２】

【従来の技術】従来から半導体記憶装置の１つとして、
ＳＲＡＭが知られている。このＳＲＡＭは、ＤＲＡＭ
（Dynamic Random Access Memory）に比較し、リフレッ
シュ動作が不要であり、記憶状態が安定しているという
利点を有する。

【０００３】図４２は、従来のＳＲＡＭの１つのメモリ
セルの等価回路図である。図４２を参照して、このメモ
リセルは、負荷としてｐ型ＭＯＳ（Metal Oxide Semico
nductor ）トランジスタを用いており、かつ６つのトラ
ンジスタで構成されている。すなわち、１対のアクセス
トランジスタＱ３、Ｑ４（ｎ型ＭＯＳトランジスタ）
と、フリップフロップ回路を構成する１対のドライバト
ランジスタＱ１、Ｑ２（ｎ型ＭＯＳトランジスタ）およ
び１対の負荷トランジスタＱ５、Ｑ６とで構成されてい
る。

【０００４】１対の負荷トランジスタＱ５、Ｑ６のソー
ス／ドレイン領域の一方は、Ｖｃｃ電源に接続されてお
り、ソース／ドレイン領域の他方は各々記憶ノードＮ
１、Ｎ２に接続されている。ドライバトランジスタＱ
１、Ｑ２のソース／ドレイン領域の一方はＧＮＤに接続
されており、ソース／ドレイン領域の他方は各々記憶ノ
ードＮ１、Ｎ２に接続されている。ドライバトランジス
タＱ１と負荷トランジスタＱ５の各ゲートは記憶ノード
Ｎ２に、ドライバトランジスタＱ２と負荷トランジスタ
Ｑ６の各ゲートは記憶ノードＮ１に各々接続されてい
る。

【０００５】さらに、１対のアクセストランジスタＱ
３、Ｑ４のソース／ドレイン領域の一方は各々記憶ノー
ドＮ１、Ｎ２に接続されている。そしてアクセストラン
ジスタＱ３、Ｑ４の各ソース／ドレイン領域の他方は、
ビット線ＢＬ、／ＢＬに各々接続されている。また、ア
クセストランジスタＱ３、Ｑ４のゲート電極はワード線
ＷＬに接続されている。

【０００６】このＳＲＡＭのメモリセルでは、１対の負
荷トランジスタＱ５、Ｑ６に、一般に薄膜トランジスタ
（ＴＦＴ：Thin Film Transistor）が用いられている。

【０００７】図４３と図４４とは、ボトムゲート型およ
びトップゲート型の薄膜トランジスタよりなる負荷トラ
ンジスタの概略断面図である。図４３を参照して、負荷
トランジスタＱ５（Ｑ６）は、ゲート電極層３０１と、
チャネル領域３０３ｂを規定するように半導体層に形成
された１対のソース／ドレイン領域３０３ａ、３０３ｃ
とを有している。ゲート電極層３０１は、このチャネル
領域３０３ｂとゲート絶縁膜を介在して対向するように
形成されている。この負荷トランジスタＱ５（Ｑ６）
は、いわゆるボトムゲート型の薄膜トランジスタである
ため、ゲート電極層３０１がチャネル領域３０３ｂの下
側に配置されている。

【０００８】図４４を参照して、この負荷トランジスタ
Ｑ５（Ｑ６）は、いわゆるトップゲート型の薄膜トラン
ジスタであるため、ゲート電極層３０１がチャネル領域
３０３ｂの上側に配置されている。

【０００９】

【発明が解決しようとする課題】図４３と図４４とに示
す従来の薄膜トランジスタの構成では、低電圧化により
電源電圧が小さくなった場合に、メモリセルの動作の安
定性が悪くなるという問題点があった。以下、そのこと
について詳細に説明する。

【００１０】図４５は、典型的なｐチャネルＴＦＴのド
レイン電流Ｉ_D −ゲート電圧Ｖ_G の特性を示す図であ
る。図４５を参照して、このＴＦＴの特性には、（１）
ＴＦＴがＯＦＦの状態で流れる電流（ＯＦＦ電流）を減
少させること、（２）ＴＦＴがＯＮの状態で流れる電流
（ＯＮ電流）を増加させること、の２つのことが要求さ
れている。

【００１１】上記（１）は、スタンバイ時の消費電力を
小さくするためである。スタンバイ時の消費電力は、１
つのＴＦＴのＯＦＦ電流×セル数で決まるからである。

【００１２】また上記（２）は、メモリセルの動作の安
定性を向上させるためである。ＯＮ電流が増加すると、
そのＯＮ状態にあるＴＦＴのソース／ドレイン領域の一
方に接続された記憶ノードの電位がよりＶｃｃに近づ
き、その記憶ノードのＨｉｇｈの電位と他方の記憶ノー
ドのＬｏｗの電位との差が明確となるからである。

【００１３】ＴＦＴのＯＮ電流が多ければ多いほど、メ
モリセルの動作が安定であることは間違いないが、この
ＯＮ電流はどの程度必要かを以下に示す。

【００１４】図４６は、読出し、書込み直後のＨｉｇｈ
を記憶している記憶ノードの部分の電圧を示したＳＲＡ
Ｍの回路図の一部を示す図である。図４６を参照して、
読出し／書込み直後には、記憶ノードＮ１の電位はＨｉ
ｇｈといっても完全にＶｃｃまで到達しておらず、Ｖｃ
ｃ−Ｖｔｈ_A となっている。ここで、Ｖｃｃは電源電圧
であり、Ｖｔｈ_A はアクセストランジスタのしきい値電
圧である。記憶ノードＮ１の電位のＶｔｈ_A 落ち分のた
め、読出し／書込み直後のメモリセルの動作は不安定で
ある。このＶｔｈ_A 落ち分を充電するのがＴＦＴＱ５の
役割である。

【００１５】ここで、Ｖｔｈ_A が１Ｖで、記憶ノードＮ
１の容量が５ｆＦであり、これを５ｎｓｅｃの時間で充
電するならば，ＴＦＴのＯＮ電流は、

【００１６】

【数１】

【００１７】必要ということになる。ＴＦＴでは、チャ
ネル領域が多結晶シリコンよりなっているため、図４５
に示すＩ_D −Ｖ_G 特性のＳファクタが大きくなる（傾き
が小さくなる）。ここでＳファクタとは、Ｉ_D が１桁増
えるのに必要なゲート電圧Ｖ_G を意味している。

【００１８】そのため、図４５において、低電圧化によ
り、電源電圧が−Ｖｃｃから−Ｖｃｃ′へと小さくなる
と、このＴＦＴのＯＮ電流はＩ_D1からＩ_D2へと減少する
ことになる。したがって、従来のＳＲＡＭに用いられる
ＴＦＴの構造では、小さいＯＦＦ電流を維持したまま、
大きいＯＮ電流を実現させることは難しいという問題点
があった。

【００１９】またチャネル領域は多結晶シリコンよりな
っているため、このチャネル領域に結晶粒界（グレイン
バウンダリー）が存在するか否かによって、ＴＦＴの特
性がばらついてしまう。上記のＯＮ電流に対する制限
（要求値：１μＡ）は、ＴＦＴの特性がばらついた場合
でも、成り立たなければならない。このため、このＴＦ
Ｔの特性のばらつきを考慮した場合、小さいＯＦＦ電流
を維持したまま、大きいＯＮ電流を実現させることはよ
り一層難しかった。

【００２０】それゆえ、本発明の目的は、低電圧下によ
り電源電圧が小さくなった場合でも、ＴＦＴの小さいＯ
ＦＦ電流を維持したまま大きいＯＮ電流を実現すること
である。

【００２１】

【課題を解決するための手段】本発明の半導体記憶装
置、その製造方法およびその使用方法は、フリップフロ
ップ回路を構成する１対の第１導電型の駆動用トランジ
スタおよび１対の第２導電型の負荷トランジスタと、１
対のアクセストランジスタとを有するスタティック型メ
モリセルを備えた半導体記憶装置、その製造方法および
その使用方法であることを前提として、以下の特徴を有
している。

【００２２】請求項１に記載の半導体記憶装置では、負
荷トランジスタは薄膜トランジスタよりなっており、半
導体層とゲート電極層とを有している。半導体層は、チ
ャネル領域を規定するように所定の距離を隔てて形成さ
れた１対のソース／ドレイン領域を有している。ゲート
電極層は、半導体層のチャネル領域とゲート絶縁層を挟
んで対向するように設けられている。このゲート電極層
との間でチャネル領域を挟むように、かつチャネル領域
と絶縁層を挟んで対向するように設けられ、かつスタン
バイ時にはＶｃｃ電位、アクティブ時にはＧＮＤ電位と
なるように導電層が設けられている。

【００２３】請求項２に記載の半導体記憶装置では、ス
タティック型メモリセルと導電層とを有する半導体チッ
プを組込んだパッケージは、チップセレクトピンを含む
複数のピンを有している。導電層は、半導体チップに形
成されたパッド電極を介在してチップセレクトピンに電
気的に接続されている。

【００２４】請求項３に記載の半導体記憶装置では、パ
ッケージは、プリント基板に実装されている。プリント
基板は、Ｖｃｃ電位とＧＮＤ電位とを選択的に印加可能
な回路を有している。パッケージのチップセレクトピン
はこの回路に電気的に接続されている。

【００２５】請求項１〜３に記載の半導体記憶装置で
は、導電層がチャネル領域の裏側と絶縁層を介在して対
向している。また、導電層はアクティブ時にはＧＮＤ電
位とされる。このため、ｐチャネルＴＦＴにとっては、
チャネル領域の裏側からマイナス電位が加わったような
状態となる。このため、チャネル領域の裏側のポテンシ
ャルが下げられて、ホールが発生しやすくなり、ＴＦＴ
のしきい値電圧Ｖｔｈが下がる。したがって、アクティ
ブ時のＴＦＴのＯＮ電流を向上することができる。

【００２６】一方、導電層はスタンバイ時にはＶｃｃ電
位とされる。このため、ｐチャネルＴＦＴにとってはチ
ャネル領域の裏側に加わる電圧は０Ｖである。このた
め、スタンバイ時のＴＦＴは、ゲート電圧が０Ｖのとき
のＯＦＦ電流が小さくなる特性を示す。

【００２７】以上より、低電圧化により電源電圧が小さ
くなった場合でも、ＴＦＴの小さいＯＦＦ電流を維持し
たまま、大きいＯＮ電流を実現することができる。

【００２８】請求項４に記載の半導体記憶装置では、絶
縁層の膜厚は３９ｎｍ以上３２３ｎｍ以下である。

【００２９】請求項５に記載の半導体記憶装置では、ソ
ース／ドレイン領域およびチャネル領域がｐ型の導電型
である。また絶縁層の膜厚は６６ｎｍ以上３２３ｎｍ以
下である。

【００３０】請求項６に記載の半導体記憶装置では、ソ
ース／ドレイン領域がｐ型の導電型であり、チャネル領
域がｎ型の導電型である。薄膜トランジスタがＯＮ状態
のときに、チャネル領域のゲート電極層と対向する表面
から空乏層の延びる深さがチャネル領域の膜厚よりも大
きくなるように薄膜トランジスタが構成されている。絶
縁層の膜厚は３９ｎｍ以上１２３ｎｍ以下である。

【００３１】請求項７に記載の半導体記憶装置では、ソ
ース／ドレイン領域がｐ型の導電型であり、チャネル領
域がｎ型の導電型である。薄膜トランジスタがＯＮ状態
のときに、チャネル領域のゲート電極層と対向する表面
から空乏層の延びる深さがチャネル領域の膜厚よりも小
さくなるように薄膜トランジスタが構成されている。絶
縁層の膜厚は、４６ｎｍ以上１５３ｎｍ以下である。

【００３２】請求項４〜７に記載の半導体記憶装置で
は、各種のＴＦＴに応じて絶縁層の膜厚範囲が規定され
ている。この膜厚範囲の下限よりも絶縁層の膜厚が小さ
くなると、アクティブ時におけるＴＦＴのＯＦＦ電流が
著しく上昇し、消費電力が大きくなる。一方、膜厚範囲
の上限よりも絶縁層の膜厚が大きくなると、アクティブ
時におけるＯＮ電流が著しく低下し、ＴＦＴの安定した
動作が得られなくなる。

【００３３】請求項８に記載の半導体記憶装置では、ゲ
ート絶縁層と絶縁層とはシリコン酸化膜を有している。

【００３４】請求項９に記載の半導体記憶装置の製造方
法は以下の工程を備えている。チャネル領域を規定する
ように所定の距離を隔てて形成された１対のソース／ド
レイン領域を有する半導体層と、半導体層のチャネル領
域とゲート絶縁層を挟んで対向するゲート電極層とを形
成することで、薄膜トランジスタよりなる負荷トランジ
スタが形成される。そしてゲート電極層との間でチャネ
ル領域を挟むように、かつチャネル領域と絶縁層を挟ん
で対向するように、かつスタンバイ時にはＶｃｃ電位、
アクティブ時にはＧＮＤ電位となるように導電層が形成
される。

【００３５】請求項９に記載の半導体記憶装置の製造方
法では、請求項１に記載の半導体記憶装置を製造するこ
とができる。

【００３６】請求項１０に記載の半導体記憶装置の製造
方法では、ゲート絶縁層と絶縁層とはシリコン酸化膜を
有するように形成され、かつ同じ方法で形成される。

【００３７】請求項１１に記載の半導体記憶装置の使用
方法では、負荷トランジスタは、薄膜トランジスタより
なっており、半導体層とゲート電極層とを有している。
半導体層は、チャネル領域を規定するように所定の距離
を隔てて形成された１対のソース／ドレイン領域を有し
ている。ゲート電極層は、半導体層のチャネル領域とゲ
ート絶縁層を挟んで対向するように設けられている。ゲ
ート電極層との間でチャネル領域を挟むように、かつチ
ャネル領域と絶縁層を挟んで対向するように導電層が設
けられている。この導電層に、スタンバイ時にはＶｃｃ
電位、アクティブ時にはＧＮＤ電位を印加される。

【００３８】請求項１１に記載の半導体記憶装置の使用
方法では、請求項１に記載の半導体記憶装置をその効果
を得るように動作させることができる。

【００３９】

【発明の実施の形態】以下、本発明の実施例について図
に基づいて説明する。

【００４０】実施例１ 図１は、本発明の実施例１におけるＳＲＡＭのメモリセ
ル構造を示す等価回路図である。図１を参照して、本実
施例のＳＲＡＭのメモリセルでは、可変電圧プレート
（Variable Voltage Plate：ＶＶＰ）１が、負荷トラン
ジスタＱ５、Ｑ６となる薄膜トランジスタのチャネルの
裏側に設けられている点で、従来例と異なる。このＶＶ
Ｐ１は、ＶＶＰ電圧（Ｖ_VVP ）発生回路７２に電気的に
接続されている。これにより、ＶＶＰ１は、アクティブ
時にはＧＮＤ電位、スタンバイ時にはＶｃｃ電位とされ
る。

【００４１】なおここでアクティブ時というのは、メモ
リセルアレイに読出し／書込みができる状態をいい、ス
タンバイ時とは、データを保持しているだけの状態をい
う。

【００４２】これ以外の構成については、図４２で説明
した従来例とほぼ同様であるため同一の部材については
同一の符号を付し、その説明を省略する。

【００４３】次に、本実施例のＳＲＡＭメモリセルの具
体的構成について説明する。図２（ａ）、（ｂ）は、本
発明の実施例１におけるＳＲＡＭのメモリセル構造を示
す概略断面図である。また図３〜図８は、本発明の実施
例１におけるＳＲＡＭの１ビット分のメモリセル構造を
下層から順に６段階に分割して示した平面構造図であ
る。

【００４４】なお、図２（ａ）と図２（ｂ）とは、図３
〜図８のＡ−Ａ線とＢ−Ｂ線とに沿う断面に対応する図
である。

【００４５】具体的には、図３は基板に形成された１対
のドライバトランジスタＱ１、Ｑ２と、１対のアクセス
トランジスタＱ３、Ｑ４との構成を示している。また図
４は接地用導電層の構成を示し、図５と図６とは１対の
負荷トランジスタＱ５、Ｑ６の構成を示している。また
図７はＶＶＰの構成を示し、図８は１対のビット線の構
成を示している。

【００４６】主に図２（ａ）、（ｂ）および図３を参照
して、一点鎖線（図３）で囲む領域ＭＣは１つのメモリ
セルが形成される領域（以下、メモリセル領域とする）
である。このメモリセル領域ＭＣにおいて、半導体基板
５１の表面には、ＳＲＡＭのメモリセルを構成する１対
のドライバトランジスタＱ１、Ｑ２と、１対のアクセス
トランジスタＱ３、Ｑ４とが形成されている。

【００４７】ドライバトランジスタＱ１は１対のソース
／ドレイン領域２３ａ、２３ｂと、ゲート絶縁層（図示
せず）と、ゲート電極層２１ａとを有している。１対の
ソース／ドレイン領域２３ａ、２３ｂは、ｎ型の拡散領
域よりなり、チャネル領域を規定するように所定の距離
を隔てて図３中横方向に配置されている。ゲート電極層
２１ａは、ゲート絶縁層を介在してこのチャネル領域と
対向するように図３中縦方向に延びて形成されている。

【００４８】ドライバトランジスタＱ２は、１対のソー
ス／ドレイン領域２５ａ、２５ｂと、ゲート絶縁層２７
ｂと、ゲート電極層２１ｂとを有している。１対のソー
ス／ドレイン領域２５ａ、２５ｂは、ｎ型の拡散領域よ
りなり、チャネル領域を規定するように互いに所定の距
離を隔てて図３中横方向に配置されている。ゲート電極
層２１ｂは、ゲート絶縁層２７ｂを介在してチャネル領
域と対向するように図３中縦方向に延びて形成されてい
る。

【００４９】アクセストランジスタＱ３は、１対のソー
ス／ドレイン領域２３ｂ、２３ｃと、ゲート絶縁層２７
ｃと、ゲート電極層２１ｃとを有している。１対のソー
ス／ドレイン領域２３ｂ、２３ｂは、ｎ型の拡散領域よ
りなり、チャネル領域を規定するように互いに所定の距
離を隔てて図３中縦方向に配置されている。ゲート電極
層２１ｃは、ゲート絶縁層２７ｃを介在してチャネル領
域と対向するように形成されている。また、このゲート
電極層２１ｃは、ワード線と一体化されており、メモリ
セル領域ＭＣを図３中横方向に横断するように延在して
いる。

【００５０】アクセストランジスタＱ４は、１対のソー
ス／ドレイン領域２５ｂ、２５ｃと、ゲート絶縁層（図
示せず）と、ゲート電極層２１ｄとを有している。１対
のソース／ドレイン領域２５ｂ、２５ｃは、ｎ型の拡散
領域よりなり、チャネル領域を規定するように互いに所
定の距離を隔てて図３中縦方向に配置されている。ゲー
ト電極層２１ｄは、ゲート絶縁層を介在してチャネル領
域と対向するように形成されている。また、このゲート
電極層２１ｄは、ワード線と一体化されており、メモリ
セル領域ＭＣを図３中横方向に横断するように延在して
いる。

【００５１】ドライバトランジスタＱ１のソース／ドレ
イン領域２３ｂと、アクセストランジスタＱ３のソース
／ドレイン領域２３ｂとは、単一のｎ型の拡散領域によ
り形成されている。またドライバトランジスタＱ２のソ
ース／ドレイン領域２５ｂと、アクセストランジスタＱ
４のソース／ドレイン領域２５ｂとは、単一のｎ型の拡
散領域により形成されている。

【００５２】ゲート電極層２１ａは、絶縁層に設けられ
たコンタクトホール２７ｅを通じてｎ型の拡散領域２５
ｂに電気的に接続されている。またゲート電極層２１ｂ
は、絶縁層に設けられたコンタクトホール２７ｆを通じ
てｎ型の拡散領域２３ｂと電気的に接続されている。

【００５３】主に図２（ａ）、（ｂ）および図４を参照
して、１対のドライバトランジスタＱ１、Ｑ２と１対の
アクセストランジスタＱ３、Ｑ４とを覆うように絶縁層
６１が形成されている。この絶縁層６１には、コンタク
トホール６１ａ、６１ｂが形成されている。

【００５４】コンタクトホール６１ａを通じて、ドライ
バトランジスタＱ１のソース／ドレイン領域２３ａと電
気的に接続するように、かつコンタクトホール６１ｂを
通じてドライバトランジスタＱ２のソース／ドレイン領
域２５ａに電気的に接続するように接地用導電層３１が
絶縁層６１上に形成されている。またこの接地用導電層
３１は、図４に示すようにメモリセル領域ＭＣを規定す
る長方形状の対角線上に延在している。

【００５５】主に図２（ａ）、（ｂ）および図５を参照
して、接地用導電層３１を覆うように絶縁層６３が形成
されている。絶縁層６３、６１には、これらの絶縁層を
貫通するコンタクトホール６３ａ、６３ｂが形成されて
いる。このコンタクトホール６３ａを通じてドライバト
ランジスタＱ１のゲート電極層２１ａと電気的に接続す
るように負荷トランジスタＱ５のゲート電極層１１ａが
絶縁層６３上に形成されている。またコンタクトホール
６３ｂを通じてドライバトランジスタＱ２のゲート電極
層２１ｂと電気的に接続するように負荷トランジスタＱ
６のゲート電極層１１ｂが絶縁層６３上に形成されてい
る。ゲート電極層１１ａ、１１ｂは、互いに電気的に絶
縁するように設けられている。

【００５６】主に図２（ａ）、（ｂ）および図６を参照
して、負荷トランジスタＱ５、Ｑ６を覆うように、たと
えばシリコン酸化膜よりなる絶縁層６５が形成されてい
る。絶縁層６５には、開口６５ａ、６５ｂが設けられて
いる。この開口６５ａを通じて、負荷トランジスタＱ６
のゲート電極層１１ｂと電気的に接続するように、たと
えば多結晶シリコンよりなる第１の半導体層１３が絶縁
層６５上に形成されている。また開口６５ｂを通じて負
荷トランジスタＱ５のゲート電極層１１ａと電気的に接
続するようにたとえば多結晶シリコンよりなる第２の半
導体層１５が形成されている。

【００５７】第１の半導体層１３には、チャネル領域１
３ｂを規定するように１対のソース／ドレイン領域１３
ａ、１３ｃが形成されている。この１対のソース／ドレ
イン領域１３ａ、１３ｃには、ｐ型の不純物が導入され
ている。また第２の半導体層１５には、チャネル領域１
５ｂを規定するように１対のソース／ドレイン領域１５
ａ、１５ｃが形成されている。この１対のソース／ドレ
イン領域１５ａ、１５ｃには、ｐ型の不純物が導入され
ている。

【００５８】また第１の半導体層１３のソース／ドレイ
ン領域１３ｃと第２の半導体層１５のソース／ドレイン
領域１５ｃとは、電源電位（Ｖｃｃ）に電気的に接続さ
れている。また第１および第２の半導体層１３、１５は
メモリセル領域ＭＣ内において、互いに分離して設けら
れている。

【００５９】この第１および第２の負荷トランジスタＱ
５、Ｑ６はオフセット型のトランジスタである。

【００６０】主に図２（ａ）、（ｂ）および図７を参照
して、第１および第２の半導体層１３、１５を覆うよう
に、たとえばシリコン酸化膜よりなる絶縁層６７が形成
されている。この絶縁層６７上には、少なくとも第１お
よび第２半導体層のチャネル領域１３ｂ、１５ｂ上を覆
うように可変電圧プレート（ＶＶＰ）層１が形成されて
いる。このＶＶＰ層１は、たとえば不純物が導入された
多結晶シリコン（以下、ドープトポリシリコンと称す
る）、シリサイド、タングステン（Ｗ）、アルミニウム
（Ａｌ）などよりなっている。

【００６１】主に図２（ａ）、（ｂ）および図８を参照
して、ＶＶＰ層１を覆うように絶縁層６９が形成されて
いる。絶縁層６９、６７、６５、６３、６１などには、
これらの層を貫通するコンタクトホール６９ａ、６９ｂ
が形成されている。コンタクトホール６９ａを通じてア
クセストランジスタＱ４のソース／ドレイン領域２５ｃ
に電気的に接続するようにビット線４１ａが絶縁層６９
上に形成されている。またコンタクトホール６９ｂを通
じてアクセストランジスタＱ３のソース／ドレイン領域
２３ｃと電気的に接続するようにビット線４１ｂが絶縁
層６９上に形成されている。このビット線４１ａ、４１
ｂは、メモリセル領域ＭＣを図８中縦方向に横断するよ
うに延在している。このビット線４１ａ、４１ｂは、た
とえばアルミニウムなどよりなっている。

【００６２】次に、本実施例のＳＲＡＭにおけるＶＶＰ
の接続状態について説明する。図９は、本発明の実施例
１におけるＳＲＡＭの構成を概略的に示すブロック図で
ある。図９を参照して、ＳＲＡＭは、メモリセルアレイ
７１と、ＶＶＰ電圧（Ｖ_VVP ）発生回路７２と、Ｘデコ
ーダ・ドライバ７３と、センス回路７４と、Ｙデコーダ
・ドライバ７５と、出力バッファ７６と、読出し書込み
制御回路７７とを有している。

【００６３】メモリセルアレイ７１は記憶情報のデータ
信号を蓄積する役割をなしている。Ｘデコーダ・ドライ
バ７３とＹデコーダ・ドライバ７５とは、外部から入力
されたＸアドレス信号およびＹアドレス信号を解読する
ことによってメモリセルを指定する役割をなしている。
センス回路７４は、指定されたメモリセルに、蓄積され
た信号を増幅して読出す役割をなしている。出力バッフ
ァ７６と読出し書込み制御回路７７とは、データを入力
または出力する役割をなしている。ＶＶＰ電圧発生回路
７２は、／ＣＳパッド７８から受けた信号をメモリセル
アレイ７１内のＶＶＰ層へ伝達する役割をなしている。

【００６４】このＶＶＰ電圧発生回路７２は、図１０に
示すように、２つのインバータ回路８１、８２により構
成されている。

【００６５】このような本実施例のＳＲＡＭを有する半
導体チップは、図１１と図１２とに示すようにパッケー
ジに組込まれている。

【００６６】図１１を参照して、半導体チップ８５ａ
が、パッケージ８７に組込まれた状態において、半導体
チップ８５ａの／ＣＳパッド７８は、／Ｓチップセレク
ト入力（／ＣＳ）ピンに電気的に接続されている。

【００６７】また、図１２に示す×８品のピン配置を有
するパッケージ８９では、チップセレクト信号入力のピ
ンが／Ｓ１とＳ２との２本ある。このような場合には、
図１３に示す論理回路を経て／ＣＳ信号が図９に示すＶ
ＶＰ電圧発生回路７２へ入力される。

【００６８】なお、図１３に示す論理回路は、インバー
タ回路９１とＯＲ回路９２とを有している。／Ｓ１のピ
ンはＯＲ回路９２を介在してＶＶＰ電圧発生回路に接続
されており、Ｓ２のピンは、インバータ回路９１とＯＲ
回路９２とを介在してＶＶＰ電圧発生回路に接続されて
いる。

【００６９】このような論理回路においては、たとえば
／Ｓ１にＬｏｗ、Ｓ２にＨｉｇｈの信号が各々入力され
ると、／ＣＳ信号としてＬｏｗの信号が得られ、この信
号がＶＶＰ電圧発生回路に伝達されることになる。

【００７０】ここでチップセレクトピンとは、アクティ
ブ時にＬｏｗ、スタンバイ時にはＨｉｇｈを印加してチ
ップ内部に状態を知らせるピンである。

【００７１】また図９と図１０とに示すように、ＶＶＰ
電圧発生回路７２を、たとえば２個のインバータ８１、
８２により構成し、ＶＶＰ層１へ接続することによっ
て、上述したＶ_VVP を発生することができる。なおイン
バータの個数は、偶数個であれば２個に限られない。

【００７２】またこのＶＶＰ電圧発生回路７２は、Ｃ
（Complementary ）ＭＯＳインバータで構成されている
ので、インバータのスイッチが切換わるときに図１０の
ノードＮに蓄えられた電流がＧＮＤに流れる、いわゆる
貫通電流が小さくなる。このため、ＤＲＡＭ（Dynamic
Random Access Memory）で用いられる基板電圧発生回路
などでは大電流が消費されてしまうのに対し、このＶＶ
Ｐ電圧発生回路７２では消費電流を小さくすることがで
きる。

【００７３】この図１１、図１２に示すパッケージは、
さらにプリント基板に実装される。図１４は、本実施例
のパッケージを実装したプリント基板の結線図である。
図１４を参照して、ＳＲＡＭチップよりなるメモリＬＳ
Ｉ（Large Scale Integrated Circuit）９３がｍ×ｎ個
のマトリックス状に配置されている。図中横方向に配列
されたメモリＬＳＩ９３の各チップセレクトピンは、電
気的に接続されている。この図中横方向に配列されたメ
モリＬＳＩ９３毎に、／ＣＳ₀ 、／ＣＳ₁ 、…、／ＣＳ
_m の信号が入力可能となっている。

【００７４】また各メモリＬＳＩ９３には、ＤＩ₀ 、Ｄ
Ｉ₁ 、…ＤＩ_n の信号を伝えるデータ入力ピン、および
ＤＯ₀ 、ＤＯ₁ 、…ＤＯ_n の信号を伝えるデータ出力ピ
ンが接続されている。また各メモリＬＳＩ９３には、ア
ドレス信号および／ＣＳ信号が入力可能となっている。

【００７５】またこのプリント基板には、メモリＬＳＩ
９３を選択・非選択する回路が設けられている。つまり
／ＣＳ₀ 、／ＣＳ₁ 、…、／ＣＳ_m の信号のいずれかを
ＧＮＤ（Ｌｏｗ）の電位として、その信号の入力された
メモリＬＳＩ９３を選択状態とし、それ以外の信号をＶ
ｃｃ（Ｈｉｇｈ）電位として、その信号の入力されたメ
モリＬＳＩ９３を非選択状態とする回路が設けられてい
る。

【００７６】次に、本実施例のＳＲＡＭメモリセルの製
造方法について説明する。図１５〜図１９は、本発明の
実施例１におけるＳＲＡＭメモリセルの製造方法を工程
順に示す概略断面図である。まず図１５を参照して、半
導体基板５１の表面には、分離絶縁層５３によってその
表面が電気的に分離されている。この分離された表面
に、ドライバトランジスタＱ１、Ｑ２とアクセストラン
ジスタＱ３、Ｑ４が各々図３に示すように形成される。

【００７７】このドライバトランジスタＱ１、Ｑ３とア
クセストランジスタＱ３、Ｑ４とを覆うように絶縁層６
１が形成される。この絶縁層６１には、通常の写真製版
技術およびエッチング技術により、ドライバトランジス
タＱ１のソース／ドレイン領域２３ａに達するコンタク
トホール６１ａと、ドライバトランジスタＱ２のソース
／ドレイン領域２５ａに達するコンタクトホール６１ｂ
とが図４に示すように形成される。

【００７８】このコンタクトホール６１ａ、６１ｂを通
じてドライバトランジスタＱ１のソース／ドレイン領域
２３ａとドライバトランジスタＱ２のソース／ドレイン
領域２５ａとに電気的に接続するように接地用導電層３
１が図４に示す所望の形状に形成される。この接地用導
電層３１を覆うように絶縁層６３が形成される。絶縁層
６１、６３には、これら２層を突き抜けてドライバトラ
ンジスタＱ１のゲート電極層２１ａに達するコンタクト
ホール６３ａと、ドライバトランジスタＱ２のゲート電
極層２１ｂに達するコンタクトホール６３ｂとが、通常
の写真製版技術およびエッチング技術により形成され
る。

【００７９】このコンタクトホール６３ａ、６３ｂを通
じて各ゲート電極層２１ａ、２１ｂに電気的に接続する
ようにドープトポリシリコン層が絶縁層６３上に形成さ
れる。この後、通常の写真製版技術およびエッチング技
術により、このドープトポリシリコン層が図５に示す所
望の形状にパターニングされる。これにより、負荷トラ
ンジスタＱ５、Ｑ６のゲート電極層１１ａ、１１ｂが形
成される。ゲート電極層１１ａは、ゲート電極層２１ａ
に、またゲート電極層１１ｂは、ゲート電極層２１ｂに
各々電気的に接続される。

【００８０】図１６を参照して、ゲート電極層１１ａ、
１１ｂを覆うように、たとえばシリコン酸化膜よりなる
絶縁層６５がＣＶＤ（Chemical Vapor Deposition ）法
により形成される。この絶縁層６５は、たとえば２０ｎ
ｍの膜厚で形成される。なお、この絶縁層６５は、ゲー
ト電極層１１ａ、１１ｂのドープトポリシリコンを酸化
することにより形成されてもよい。この後、この絶縁層
６５には、通常の写真製版技術およびエッチング技術に
よりゲート電極層１１ａ、１１ｂの各一部表面を露出す
る開口６５ａ、６５ｂが形成される。

【００８１】図１７を参照した、たとえばＳｉ₂ Ｈ₆ ガ
スを用いて、４６０℃程度の温度でアモルファスシリコ
ン（ａ−Ｓｉ）層が基板全面に堆積される。このアモル
ファスシリコン層に、６００℃程度の温度でＮ₂ 雰囲気
中で２４時間程度のアニール（固相成長）が施される。
これにより、絶縁層６５上に３０ｎｍの膜厚を有する多
結晶シリコン層が形成される。

【００８２】なお、多結晶シリコン層の膜厚は、アモル
ファスシリコン層を３０ｎｍの膜厚で形成することによ
って達成されてもよく、またアモルファスシリコン層を
３０ｎｍ以上の膜厚で固相成長させた後にエッチングや
酸化などの方法で薄膜化することにより３０ｎｍの膜厚
に達成されてもよい。

【００８３】この後、この多結晶シリコン層１３、１５
にチャネル注入として、たとえばＢＦ₂ が、注入エネル
ギ：３０ｋｅＶ、ドーズ量：１×１０¹²／ｃｍ² の条件
で注入される。この注入により、スタンバイ時のしきい
値電圧Ｖｔｈが決定されるとともに、スタンバイ時のＯ
ＦＦ電流が十分小さくなるように決定される。

【００８４】この後、通常の写真製版技術およびエッチ
ング技術により多結晶シリコン層がパターニングされ
る。これにより、図６に示す所望の形状を有する第１お
よび第２の半導体層１３、１５が形成される。

【００８５】第１および第２の半導体層１３、１５のチ
ャネル領域となる部分上にレジストマスクを形成した状
態で、第１および第２の半導体層１３、１５にｐ型の不
純物が注入される。この注入条件は、ＢＦ₂ を不純物と
して用いる場合には、注入エネルギ：３０ｋｅｖ、ドー
ズ量：５×１０¹⁴／ｃｍ² である。

【００８６】図１８を参照して、このイオン注入によ
り、チャネル領域１３ｂを規定するように１対のソース
／ドレイン領域１３ａ、１３ｃが第１の半導体層１３に
形成さる。またチャネル領域１５ｂを規定するように１
対のソース／ドレイン領域１５ａ、１５ｃが第２の半導
体層１５に形成される。

【００８７】なお第１の半導体層１３のソース／ドレイ
ン領域１３ａは、開口６５ａを通じてゲート電極層１１
ｂに電気的に接続するように形成される。また第２の半
導体層１５のソース／ドレイン領域１５ａは、開口６５
ｂを通じてゲート電極層１１ａに電気的に接続するよう
に形成される。

【００８８】図１９を参照して、第１および第２の半導
体層１３、１５を覆うように基板全面に絶縁層６７が、
たとえばシリコン窒化膜や、シリコン窒化膜とシリコン
酸化膜との複合膜により形成される。またこの絶縁層６
７の膜厚は、たとえば１２０ｎｍであるが、後述の条件
等に従って、適当な値が選ばれてもよい。

【００８９】しかしながら、ゲート絶縁層と絶縁層６７
がともに同じ膜で形成されていれば、絶縁層６７の膜厚
の設定は容易になる。

【００９０】さらにゲート絶縁層と絶縁層６７がシリコ
ン酸化膜であれば、多結晶シリコンのチャネル層との間
の界面準位の量を少なくできるのでより好ましい。

【００９１】そしてさらに、シリコン酸化膜でも製法に
より若干誘電率が異なってくるため、ゲート絶縁層と絶
縁層６７を同一の製法により形成するのが最も好まし
い。

【００９２】この絶縁層６７上に、たとえばドープトポ
リシリコン、シリサイド、タングステン、アルミニウム
などからなる導電層１が形成される。この導電層１は、
通常の写真製版技術およびエッチング技術によりパター
ニングされ、図７に示す所望の形状を有するＶＶＰ層１
となる。

【００９３】なお、ＶＶＰ層１の材質には、低抵抗材料
が望まれる。これは、ＶＶＰ電圧がスタンバイ時とアク
ティブ時とでＶｃｃ電位とＧＮＤ電位との間でスイング
（ｓｗｉｎｇ）するため、その充放電に時間がかかると
困るからである。つまり、ＶＶＰ層１の材質を低抵抗材
料とすることは、高速動作を可能にする。

【００９４】この後、絶縁層６９を形成し、コンタクト
ホール６９ａ、６９ｂを形成し、さらにビット線４１
ａ、４１ｂを形成することによって、後述の〈規定１〉
の条件を満たし、かつ図２（ａ）、（ｂ）に示すＳＲＡ
Ｍのメモリセルが完成する。

【００９５】次に、本実施例のＳＲＡＭの制御方法につ
いて説明する。まず図１４を参照して、上述したメモリ
ＬＳＩ９３を選択・非選択する回路によってメモリＬＳ
Ｉ９３が選択される。具体的には、／ＣＳ₁ にＬｏｗが
印加されると各ＳＲＡＭチップ（１、０）〜（１、ｎ）
が選択されてアクティブ状態となる。これにより、それ
ぞれのメモリＬＳＩ９３の内部のＶＶＰがＧＮＤ電位と
なる。

【００９６】一方、他の（ｉ≠１）メモリＬＳＩ（ｉ，
ｊ）は、／ＣＳ_i がＨｉｇｈとされるため非選択であ
り、スタンバイ状態となる。これにより、非選択の各メ
モリＬＳＩ９３の内部のＶＶＰはＶｃｃ電位となる。

【００９７】以上より、図２（ａ）、（ｂ）および図７
に示すＶＶＰ層１には、アクティブ時においてはＧＮＤ
（０Ｖ）電位とされ、スタンバイ時にはＶｃｃ（電源電
圧）電位とされる。このようにＶＶＰ層１に電圧を印加
した場合のアクティブ時およびスタンバイ時のＴＦＴの
特性は、それぞれ図２０および図２１に示すようにな
る。

【００９８】図２０を参照して、アクティブ時にはＶ
_VVP ＝ＧＮＤであるため、ＴＦＴにとっては、図２
（ａ）、（ｂ）に示すようにＴＦＴのチャネルの裏側
（ゲート電極層と反対側）からマイナス電位が加わった
ような状態となる。これにより、チャネルの裏側のポテ
ンシャルが下げられ、ホールが発生しやすくなるため、
ＴＦＴのしきい値電圧Ｖｔｈが下がる。それによってＩ
_on-active を大きくすることができる。

【００９９】なお、この場合、当然にＩ_off-activeも大
きくなるが、アクティブ時には数十ｍＡの電流が周辺回
路に流れるため、Ｉ_off-activeは１ｎＡ程度に抑えてお
けばよい。この場合、４ＭのＳＲＡＭの場合を想定して
みると、Ｉ_off-activeは全体で１ｎＡ×４Ｍ（個）＝４
ｍＡとなる。したがって、４ＭＳＲＡＭを作っても、Ｉ
_off-activeは４ｍＡであり、周辺回路に流れる数十ｍＡ
の電流に比較して十分小さい値であるため、問題はな
い。

【０１００】図２１を参照して、スタンバイ時には、Ｖ
_VVP ＝Ｖｃｃであるため、ＴＦＴにとっては、チャネル
の裏側に加わる電圧は０Ｖである。このときは、通常の
Ｖ_G＝０ＶのときのＯＦＦ電流が小さくなる特性を示
す。このため、ＯＦＦ電流を小さく維持することができ
る。

【０１０１】なお、このスタンバイ時においては、メモ
リセルの読出し／書込みをしないため、Ｉ_on-standbyは
Ｉ_on-active 程高くする必要はない。

【０１０２】以上より、本実施例においては、ＶＶＰ層
１にアクティブ時にはＧＮＤ電位を、スタンバイ時には
Ｖｃｃ電位を印加することとしたため、低いＯＦＦ電流
を維持したまま、高いＯＮ電流を実現することが可能と
なる。

【０１０３】次に、図２（ａ）における絶縁層６７の膜
厚ｔ_BOX について考察する。ＶＶＰ層１に印加する電圧
Ｖ_VVP を上述のように変化させるとき、ＴＦＴの特性を
図２０および図２１のように変化させるためには、絶縁
層６７の膜厚ｔ_BOXを適切に設定する必要がある。

【０１０４】図２１に示すようにスタンバイ時のしきい
値電圧Ｖｔｈ（Ｖｔｈ_-standby）が決定されている。ま
た絶縁層６５の膜厚をｔ_OX、絶縁層６７の膜厚を
ｔ_BOX 、第１および第２の半導体層１３、１５の膜厚を
ｔ_SOI 、またこれらの膜が持つ容量をＣ_OX、Ｃ_BOX 、Ｃ
_SOI と定義する。また電源電圧をＶｃｃ、アクティブ時
とスタンバイ時のしきい値電圧Ｖｔｈの差をΔＶｔｈ
（＝Ｖｔｈ_-active −Ｖｔｈ_{-s tandby}）とする。ここで
シリコン酸化膜とシリコンとの誘電率をε_OX、ε_Siとす
ると、上記の各容量は、

【０１０５】

【数２】

【０１０６】の式で表わされる。 〈規定１〉図２（ａ）、（ｂ）において、負荷トランジ
スタＱ５、Ｑ６のソース／ドレイン領域１３ａ、１３
ｃ、１５ａ、１５ｃにｐ型の不純物が導入されており、
かつチャネル領域１３ｂ、１５ｂにもｐ型の不純物が導
入されている場合、この負荷トランジスタの状態をアキ
ュムレーションモード（Acumlation Mode:AM）と呼ぶ。
この場合には、

【０１０７】

【数３】

【０１０８】の式を満たすようにｔ_BOX が設定される。
この式に上述の各容量の定義を導入すると、

【０１０９】

【数４】

【０１１０】となる。ここで、、たとえばＶｃｃ＝２
Ｖ、ΔＶｔｈ＝０．５Ｖ、ｔ_SOI ＝３０ｎｍ、ｔ_OX＝２
０ｎｍとすると（ε_OX／ε_Si＝０．３３である）、ｔ
_BOX ＝１２０ｎｍとなる。

【０１１１】〈規定２〉図２（ａ）、（ｂ）において、
負荷トランジスタのソース／ドレイン領域１３ａ、１３
ｃ、１５ａ、１５ｃにｐ型の不純物が導入されており、
チャネル領域１３ｂ、１５ｂにｎ型の不純物が導入され
ており、さらにこの負荷トランジスタがＯＮ状態のとき
にチャネル領域１３ｂ、１５ｂのゲート電極層１１ａ、
１１ｂと対向する表面から空乏層の延びる深さがチャネ
ル領域１３ｂ、１５ｂの膜厚よりも大きくなるとき、こ
の負荷トランジスタの状態を完全空乏化モード（Full D
epletion Mode ：ＦD ）と呼ぶ。この状態においては、

【０１１２】

【数５】

【０１１３】の式を満たすようにｔ_BOX が設定される。
この式に上述の各容量の定義を導入すると、

【０１１４】

【数６】

【０１１５】となる。ここで、たとえばＶｃｃ＝２Ｖ、
ΔＶｔｈ＝０．５Ｖ、ｔ_SOI ＝３０ｎｍ、ｔ_OX＝２０ｎ
ｍとすると、ｔ_BOX ＝７０ｎｍとなる。

【０１１６】〈規定３〉図２（ａ）、（ｂ）において、
負荷トランジスタのソース／ドレイン領域１３ａ、１３
ｃ、１５ａ、１５ｃにｐ型の不純物が導入されており、
チャネル領域１３ｂ、１５ｂにｎ型の不純物が導入され
ており、さらにこの負荷トランジスタがＯＮ状態のとき
にチャネル領域１３ｂ、１５ｂのゲート電極層１１ａ、
１１ｂと対向する表面から空乏層の延びる深さがチャネ
ル領域１３ｂ、１５ｂの膜厚よりも小さくなるとき、こ
の負荷トランジスタの状態を部分空乏化モード（Partia
lDepletion Mode:PD ）と呼ぶ。この状態においては、

【０１１７】

【数７】

【０１１８】の式を満たすようにｔ_BOX が設定される。
この式に上述の各容量の定義を導入すると、

【０１１９】

【数８】

【０１２０】となる。ここで、たとえばＶｃｃ＝２Ｖ、
ΔＶｔｈ＝０．５Ｖ、ｔ_OX＝２０ｎｍ、ｔ_SOI ＝３０ｎ
ｍとすると、ｔ_BOX ＝８０ｎｍとなる。

【０１２１】このように各規定において、絶縁層６７の
膜厚ｔ_BOX に適した値を求めることができる。

【０１２２】次にこの膜厚ｔ_BOX のトレンドとその余裕
度について説明する。図２２は、電源電圧と絶縁層６７
の膜厚ｔ_BOX との関係を示すグラフである。

【０１２３】図２３は、絶縁層６５の膜厚ｔ_OXと絶縁層
６７の膜厚ｔ_BOX との関係を示すグラフである。

【０１２４】図２４は、アクティブ時とスタンバイ時と
のしきい値電圧Ｖｔｈの差ΔＶｔｈと絶縁層６７の膜厚
ｔ_BOX との関係を示すグラフである。

【０１２５】図２５は、半導体層１３、１５の膜厚ｔ
_SOI と絶縁層６７の膜厚ｔ_BOX との関係を示すグラフで
ある。

【０１２６】なお図２２は、表１の条件の下で得られた
表２のデータに基づいて作成されたグラフである。

【０１２７】

【表１】

【０１２８】

【表２】

【０１２９】また図２３は、表３の条件の下で得られた
表４のデータに基づいて作成されたグラフである。

【０１３０】

【表３】

【０１３１】

【表４】

【０１３２】また図２４は、表５の条件の下で得られた
表６のデータに基づいて作成されたグラフである。

【０１３３】

【表５】

【０１３４】

【表６】

【０１３５】また図２５は、表７の条件の下で得られた
表８のデータに基づいて作成されたグラフである。

【０１３６】

【表７】

【０１３７】

【表８】

【０１３８】また以下の表９は、各条件下における絶縁
層６７の膜厚ｔ_BOX の膜厚の範囲を示している。

【０１３９】

【表９】

【０１４０】なお、上記膜厚範囲の下限より膜厚ｔ_BOX
が小さい場合には、図２６に示すようにＩ_D −Ｖ_G 曲線
が図中右側にシフトし、Ｉ_off-activeの値が著しく上昇
するため、消費電力が大きくなってしまう。一方、膜厚
範囲の上限より膜厚ｔ_BOX が大きい場合には、図２６に
示すＩ_D −Ｖ_G 曲線が図中左側へシフトし、Ｉ_on-act
ive が著しく低下し、ＴＦＴの安定した動作が得られな
くなってしまう。

【０１４１】それゆえ、負荷トランジスタＱ５、Ｑ６に
ｐチャネルＴＦＴを用いる場合には、絶縁層６７の膜厚
は３９ｎｍ〜３２３ｎｍとなる。

【０１４２】また、負荷トランジスタＱ５、Ｑ６が、ｐ
チャネルＴＦＴのアキュムレーションモード（ＡＭ）の
場合には、絶縁層６７の膜厚は、６６ｎｍ〜３２３ｎｍ
となる。

【０１４３】また負荷トランジスタＱ５、Ｑ６が、ｐチ
ャネルＴＦＴの完全空乏化モード（ＦＤ）の場合には、
絶縁層６７の膜厚は、３９ｎｍ〜１２３ｎｍとなる。

【０１４４】また負荷トランジスタＱ５、Ｑ６が、ｐチ
ャネルＴＦＴの部分空乏化モード（ＰＤ）の場合には、
絶縁層６７の膜厚は、４６ｎｍ〜１５３ｎｍとなる。

【０１４５】なお、図２２〜図２５と、表１〜表９とに
おけるＡＭ、ＦＤ、ＰＤは、各々、アキュムレーション
モード、完全空乏化モード、部分空乏化モードに対応し
ている。

【０１４６】なお、絶縁層６５、６７が、シリコン酸化
膜以外の膜や、シリコン酸化膜と他の膜との複合膜であ
る場合には、膜厚ｔ_OX、ｔ_BOX については、それらの膜
の誘電率を考慮してシリコン酸化膜の膜厚に換算した値
で考えればよい。

【０１４７】実施例２ 図２７（ａ）、（ｂ）は、本発明の実施例２におけるＳ
ＲＡＭのメモリセル構造の概略断面図である。また図２
８〜図３１は本発明の実施例２におけるＳＲＡＭの１ビ
ット分のメモリセル構造を下層から順に４段階に分割し
て示した平面構造図である。

【０１４８】なお、図２７（ａ）と（ｂ）とは、図２８
〜図３１のＡ−Ａ線とＢ−Ｂ線とに沿う断面に対応する
図である。

【０１４９】本実施例のＳＲＡＭのメモリセル構造は、
実施例１と比較してＶＶＰ層と負荷トランジスタとの構
成が異なる。特に負荷トランジスタは、トップゲート型
で、かつＬＤＤ（Lightly Doped Drain ）構造のＴＦＴ
である。

【０１５０】本実施例のメモリセル構造における１対の
ドライバトランジスタＱ１、Ｑ２と１対のアクセストラ
ンジスタＱ３、Ｑ４と接地用導電層３１とは、上述した
図３と図４とに示す構成とほぼ同様である。

【０１５１】主に図２７（ａ）、（ｂ）および図２８を
参照して、接地用導電層３１上を覆うように絶縁層６３
が形成されている。この絶縁層６３上には、ＶＶＰ層１
０１ａ、１０１ｂがメモリセル領域ＭＣ内において互い
に分離し、かつメモリセル領域ＭＣを図２８中横方向に
横断するように形成されている。このＶＶＰ層１０１
ａ、１０１ｂは、アクティブ時にはＧＮＤ電位、スタン
バイ時にはＶｃｃ電位が印加されるように構成されてい
る。

【０１５２】主に図２７（ａ）、（ｂ）および図２９を
参照して、このＶＶＰ層１０１ａ、１０１ｂを覆うよう
に絶縁層１６７が形成されている。この絶縁層１６７、
６３、６１には、これらの絶縁層を貫通するコンタクト
ホール１６７ａとコンタクトホール１６７ｂとが形成さ
れている。このコンタクトホール１６７ｂを通じてドラ
イバトランジスタＱ２のゲート電極層２１ｂと電気的に
接続するように第１の半導体層１１３が形成されてい
る。またコンタクトホール１６７ａを通じてドライバト
ランジスタＱ１のゲート電極層２１ａと電気的に接続す
るように第２の半導体層１１５が形成されている。

【０１５３】第１の半導体層１１３には、チャネル領域
１１３ｂを規定するように互いに所定の距離を隔てて１
対のソース／ドレイン領域が形成されている。この１対
のソース／ドレイン領域は、ＬＤＤ構造を有しており、
比較的不純物濃度の低い不純物領域１１３ａ₁ 、１１３
ｃ₁ と比較的不純物濃度の高い不純物領域１１３ａ、１
１３ｃとの２層構造よりなっている。またチャネル領域
１１３ｂは、少なくともＶＶＰ層１０１ａと対向するよ
うに設けられている。

【０１５４】また第２の半導体層１１５には、チャネル
領域１１５ｂを規定するように互いに所定の距離を隔て
て１対のソース／ドレイン領域が形成されている。この
１対のソース／ドレイン領域は、ＬＤＤ構造を有してお
り、比較的不純物濃度の低い不純物領域１１５ａ₁ 、１
１５ｃ₁ と比較的不純物濃度の高い不純物領域１１５
ａ、１１５ｃとの２層構造よりなっている。またチャネ
ル領域１１５ｂは、ＶＶＰ層１０１ｂと少なくとも対向
するように設けられている。

【０１５５】この第１および第２の半導体層１１３、１
１５のソース／ドレイン領域１１３ｃ、１１５ｃは、電
源電位線に電気的に接続されている。また、第１および
第２の半導体層１１３、１１５は、たとえば多結晶シリ
コンよりなっている。

【０１５６】主に図２７（ａ）、（ｂ）および図３０を
参照して、第１および第２の半導体層１１３、１１５を
覆うように、たとえばシリコン酸化膜よりなる絶縁層１
６５が形成されている。この絶縁層１６５には、第１お
よび第２の半導体層１１３、１１５の一部表面を露出す
る開口１６５ａ、１６５ｂが形成されている。

【０１５７】この開口１６５ａを通じて第１の半導体層
１１３と電気的に接続するようにゲート電極層１１１ｂ
が絶縁層１６５上に形成されている。このゲート電極層
１１１ｂは、第２の半導体層１１５に形成されたチャネ
ル領域１１５ｂと対向するように形成されている。

【０１５８】また開口１６５ｂを通じて第２の半導体層
１１５と電気的に接続するようにゲート電極層１１１ａ
が絶縁層１６５上に形成されている。このゲート電極層
１１１ａは、第１の半導体層１１３に形成されたチャネ
ル領域１１３ｂと対向するように形成されている。

【０１５９】またこのゲート電極層１１１ａ、１１１ｂ
は、互いに電気的に絶縁されている。またゲート電極層
１１１ａ、１１１ｂの側壁には、側壁絶縁層１７１が形
成されている。

【０１６０】主に図２７（ａ）、（ｂ）および図３１を
参照して、ゲート電極層１１１ａ、１１１ｂを覆うよう
に絶縁層６９が形成されている。絶縁層６９、１６５、
１６７、６３、６１などには、これらの層を貫通するコ
ンタクトホール６９ａ、６９ｂが形成されている。この
コンタクトホール６９ａを通じてアクセストランジスタ
Ｑ４のソース／ドレイン領域２５ｃと電気的に接続する
ようにビット線４１ａが絶縁層６９上に形成されてい
る。またコンタクトホール６９ｂを通じてアクセストラ
ンジスタＱ３のソース／ドレイン領域２３ｃと電気的に
接続するように絶縁層６９上にビット線４１ｂが形成さ
れている。このビット線４１ａと４１ｂとはメモリセル
領域ＭＣ内においては、互いに分離して形成されてお
り、かつメモリセル領域ＭＣを図３１中縦方向に横断す
るように形成されている。

【０１６１】なお、これ以外の構成については、実施例
１とほぼ同様であるため、同一の部材については同一の
符号を付し、その説明を省略する。

【０１６２】次に、本実施例のＳＲＡＭのメモリセル構
造の製造方法について説明する。図３２〜図３５は、本
発明の実施例２におけるＳＲＡＭメモリセルの製造方法
を工程順に示す概略断面図である。半導体基板５１上
に、１対のドライバトランジスタＱ１、Ｑ２と１対のア
クセストランジスタＱ３、Ｑ４と、接地用導電層３１と
を形成する工程は実施例１とほぼ同様であるためその説
明は省略する。

【０１６３】図３２を参照して、絶縁層６３上に、ＶＶ
Ｐ層１０１ａ、１０１ｂが、図２８に示す所望の形状に
形成される。このＶＶＰ層１０１ａ、１０１ｂは、低抵
抗材料より作られることが望ましいため、アルミニウム
などの金属を用いることが好ましい。しかしながら、こ
のＶＶＰ層１０１ａ、１０１ｂにアルミニウムなどの金
属を用いると、後工程のプロセスで５００℃以上の熱処
理が使えなくなるため、アルミニウムなどの金属を用い
ることはできない。

【０１６４】そこで、ＶＶＰ層１０１ａ、１０１ｂに
は、タングステンシリサイド膜などを用いることが有効
となる。またＶＶＰ層１０１ａ、１０１ｂには、シリサ
イドとポリシリコンとの２層膜を用いることができ、こ
の場合には、シリサイドの上にポリシリコンを配置する
ことが好ましい。これは、シリサイドがゲート絶縁膜と
直接接触すると、界面準位が生成され、ＴＦＴの電気特
性が悪化することに基づいている。

【０１６５】図３３を参照して、ＶＶＰ層１０１ａ、１
０１ｂを覆うように絶縁層１６７が形成される。この絶
縁層１６７、６３、６１には、これらの層を貫通するコ
ンタクトホール１６７ａ、１６７ｂが形成される。この
コンタクトホール１６７ａを通じてドライバトランジス
タＱ１のゲート電極層２１ａと接するように、かつコン
タクトホール１６７ｂを通じてドライバトランジスタＱ
２のゲート電極層２１ｂと接するように半導体層が基板
全面に形成される。この半導体層は、たとえば多結晶シ
リコンよりなる。

【０１６６】この半導体層にチャネル注入が行なわれ
る。このチャネル注入は、たとえばＢＦ₂ を、注入エネ
ルギ：３０ｋｅＶ、ドーズ量：１×１０¹²／ｃｍ² の条
件でイオン注入することで行なわれる。これにより、ス
タンバイ時における負荷トランジスタＱ５、Ｑ６のしき
い値電圧Ｖｔｈが決定される。この後、通常の写真製版
技術およびエッチングにより、図２９に示す所望の形状
を有する第１および第２の半導体層１１３、１１５が形
成される。

【０１６７】図３４を参照して、第１および第２の半導
体層１１３、１１５を覆うように、たとえばシリコン酸
化膜よりなる絶縁層１６５が形成される。この絶縁層１
６５には、通常の写真製版技術およびエッチング技術に
より、第１および第２の半導体層１１３、１１５の一部
表面を露出する開口１６５ａ、１６５ｂが形成される。

【０１６８】この開口１６５ａを通じて第１の半導体層
１１３と電気的に接続するようにゲート電極層１１１ｂ
が、開口１６５ｂを通じて第２の半導体層１１５と電気
的に接続するようにゲート電極層１１１ａが、各々図３
０に示す所望の形状に形成される。このゲート電極層１
１１ａ、１１１ｂは、たとえばドープトポリシリコンに
より形成される。

【０１６９】この後、ｐ型の不純物イオンが第１および
第２の半導体層に注入される。これによって、第１およ
び第２の半導体層に比較的不純物濃度の低い不純物領域
１１３ａ₁ 、１１３ｃ₁ 、１１５ａ₁ 、１１５ｃ₁ がチ
ャネル領域を規定するように形成される。

【０１７０】図３５を参照して、ゲート電極層１１１
ａ、１１１ｂの側壁に側壁絶縁層１７１が、たとえばシ
リコン酸化膜により形成される。この後、ｐ型の不純物
イオンが再度注入される。これによって、第１および第
２の半導体層に比較的ｐ型の不純物濃度の高い不純物領
域１１３ａ、１１３ｃ、１１５ａ、１１５ｃが形成され
る。これにより、比較的不純物濃度の低い領域１１３ａ
₁ 、１１３ｃ₁ 、１１５ａ₁ 、１１５ｃ₁ と比較的不純
物濃度の高い領域１１３ａ、１１３ｃ、１１５ａ、１１
５ｃとの２層構造よりなるＬＤＤ構造のＴＦＴを得るこ
とができる。

【０１７１】この後、絶縁層６９およびコンタクトホー
ル６９ａ、６９ｂ、ビット線４１ａ、４１ｂを形成する
ことにより図２７に示す本実施例のＳＲＡＭメモリセル
が完成する。

【０１７２】本実施例のＳＲＡＭのメモリセル構造にお
いても、図２７に示すＶＶＰ層１０１ａ、１０１ｂに、
実施例１と同様の構成により、アクティブ時にはＧＮＤ
電位、スタンバイ時にはＶｃｃ電位が印加される。この
ため、実施例１と同様、小さいＯＦＦ電流を維持したま
ま、ＯＮ電流を向上することが可能となる。

【０１７３】また、絶縁層１６７の膜厚ｔ_BOX は、実施
例１と同様に設定されればよい。その他 図３６は、本発明のその他の実施例におけるＳＲＡＭの
６ビット分のメモリセル構造を示す平面構造図である。
図３６を参照して、ＶＶＰ層２０１は、負荷トランジス
タのチャネル領域２０３と対向するように設けられるの
であれば、実施例１および２の構成に限られず、２ビッ
ト分のメモリセルに跨がるようにして図中横方向に延在
するように設けられていてもよい。この場合には、ビッ
ト線のコンタクト部２０５は、図中縦方向に２ビットご
とに配置されることになる。このようにＶＶＰ層２０１
は、ビット線コンタクトの位置だけ開けるように形成さ
れればよいため、非常に大きいパターンにすることがで
きる。

【０１７４】図３７は、ＴＦＴがダブルゲート型の場合
のＳＲＡＭの６ビット分のメモリセル構造を示す平面構
造図である。図３７を参照して、ダブルゲートを構成す
るゲート２１７は、１対の負荷トランジスタの一方のチ
ャネル領域２１３にのみ対向するように設けられねばな
らない。これに対して、本発明におけるＶＶＰ層は、１
対の負荷トランジスタの両チャネル領域に対向していて
もよい。このため、この本発明におけるＶＶＰ層のパタ
ーニングはダブルゲート型のゲートのパターニングより
容易である。

【０１７５】またダブルゲートを構成するゲート２１７
は、メモリセル領域ＭＣ内において下層のドライバトラ
ンジスタやアクセストランジスタに接続されねばならな
い。このため、ダブルゲートを構成するゲート２１７を
他の層と接続するためのコンタクト部２１９がメモリセ
ル領域ＭＣ内に必要になる。したがって、メモリセル領
域ＭＣ内において微細なパターニングが必要となる。

【０１７６】これに対して、本発明のＶＶＰ層は、単に
負荷トランジスタのチャネル領域に対向していればよい
ためドライバトランジスタやアクセストランジスタなど
に電気的に接続される必要はない。よって、本発明のＶ
ＶＰ層を他のレイヤと接続するためのコンタクトをメモ
リセル内に設ける必要はない。ゆえに、かかるコンタク
トが不要となる分だけ、メモリセル領域ＭＣ内でのパタ
ーニングは容易となる。

【０１７７】図３８は、メモリセルアレイ全体でＶＶＰ
層の電位を共通の電位とした場合のＶＶＰ層とＶＶＰ電
圧（Ｖ_VVP ）発生回路とのコンタクト部の位置を示す概
略平面図である。また図３９は、ブロックごとにＶＶＰ
の電位を分けた場合のＶＶＰ層とＶＶＰ電圧発生回路と
のコンタクト部の位置を示す概略平面図である。

【０１７８】まず図３８を参照して、ＶＶＰ層をＳＲＡ
Ｍチップ内の全セルに共通の電位とする場合には、ＳＲ
ＡＭメモリセルアレイ２２１内にＶＶＰ電圧発生回路と
のコンタクト部２２３を１つ設ければよい。

【０１７９】一方、図３９を参照して、ブロックごとに
ＶＶＰ層の電位を分ける場合には、ＳＲＡＭのメモリセ
ルを構成するブロックごとにＶＶＰ電圧発生回路とのコ
ンタクト部２３３を設ければよい。この場合には、ＶＶ
Ｐ電圧発生回路はブロック２３１ごとに必要となり、こ
のブロックごとのＶＶＰ電圧発生回路に入力される信号
は、図４０に示すような論理回路を使い、ブロックが選
択され、かつＣＳ（チップセレクト）信号がＬｏｗのと
きＧＮＤで、それ以外のときはＶｃｃとなるようにすれ
ばよい。

【０１８０】図４１は、ブロックごとにＶＶＰ層の電位
を分けた場合におけるＶＶＰ層とＶＶＰ電圧発生回路と
のコンタクト部の位置を示す概略平面図である。図４１
を参照して、ＶＶＰ層２４１をアルミニウムなどの金属
材料以外の材料で形成した場合には特にＶＶＰ層２４１
の電位を正確に制御するため、ＶＶＰ層２４１の周囲に
多数のコンタクト部２４５が設けられてもよい。これに
より、ＶＶＰ電圧発生回路からの電位がアルミニウムな
どからなる導電層２４３を介在して、十分にＶＶＰ層２
４１に伝えることができる。

【０１８１】なお、実施例１、２においては、オフセッ
トドレイン構造とＬＤＤ構造の負荷トランジスタについ
て説明したが、この負荷トランジスタはシングルドレイ
ン構造であってもよい。

【０１８２】今回開示された実施例はすべての点で例示
であって制限的なものではないと考えられるべきであ
る。本発明の範囲は、上記した説明ではなく、特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１８３】

【発明の効果】請求項１〜３に記載の半導体記憶装置で
は、導電層がチャネル領域の裏側と絶縁層を介在して対
向している。また、導電層はアクティブ時にはＧＮＤ電
位とされる。このため、アクティブ時のＴＦＴのＯＮ電
流を向上することができる。

【０１８４】一方、導電層はスタンバイ時にはＶｃｃ電
位とされる。このため、このスタンバイ時のＴＦＴは、
ゲート電圧が０ＶのときのＯＦＦ電流が小さくなる特性
を示す。

【０１８５】したがって、低電圧化により電源電圧が小
さくなった場合でも、ＴＦＴの小さいＯＦＦ電流を維持
したまま、大きいＯＮ電流を実現することができる。

【０１８６】請求項４〜７に記載の半導体記憶装置で
は、各種のＴＦＴに応じて絶縁層の膜厚範囲が規定され
ている。この膜厚範囲の下限よりも絶縁層の膜厚が小さ
くなると、アクティブ時におけるＴＦＴのＯＦＦ電流が
著しく上昇し、消費電力が大きくなってしまう。一方、
膜厚範囲の上限よりも絶縁層の膜厚が大きくなると、ア
クティブ時におけるＯＮ電流が著しく低下し、ＴＦＴの
安定した動作が得られなくなってしまう。

【０１８７】請求項９に記載の半導体記憶装置の製造方
法では、請求項１に記載の半導体記憶装置を製造するこ
とができる。

【０１８８】請求項１１に記載の半導体記憶装置の使用
方法では、請求項１に記載の半導体記憶装置をその効果
を得るように動作させることができる。

【図面の簡単な説明】

【図１】 本発明の実施例１におけるＳＲＡＭのメモリ
セルの等価回路図である。

【図２】 本発明の実施例１における半導体記憶装置の
構成を概略的に示す図３〜図８のＡ−Ａ線およびＢ−Ｂ
線に沿う概略断面図である。

【図３】 本発明の実施例１におけるＳＲＡＭのメモリ
セル構造の下層からの第１段階目の構成を示す平面構造
図である。

【図４】 本発明の実施例１におけるＳＲＡＭのメモリ
セル構造の下層からの第２段階目の構成を示す平面構造
図である。

【図５】 本発明の実施例１におけるＳＲＡＭのメモリ
セル構造の下層からの第３段階目の構成を示す平面構造
図である。

【図６】 本発明の実施例１におけるＳＲＡＭのメモリ
セル構造の下層からの第４段階目の構成を示す平面構造
図である。

【図７】 本発明の実施例１におけるＳＲＡＭのメモリ
セル構造の下層からの第５段階目の構成を示す平面構造
図である。

【図８】 本発明の実施例１におけるＳＲＡＭのメモリ
セル構造の下層からの第６段階目の構成を示す平面構造
図である。

【図９】 本発明の実施例１におけるＳＲＡＭの構成を
概略的に示すブロック図である。

【図１０】 ＶＶＰ電圧発生回路の構成を示す回路図で
ある。

【図１１】 本発明の実施例１におけるパッケージの構
成を示す概略平面図である。

【図１２】 本発明の実施例１における他のパッケージ
の構成を示す概略平面図である。

【図１３】 図１２に示すパッケージにおける／ＣＳ信
号を得るための論理回路図である。

【図１４】 本発明の実施例１のパッケージを実装した
プリント基板の結線図である。

【図１５】 本発明の実施例１におけるＳＲＡＭのメモ
リセル構造の製造方法の第１工程を示す概略断面図であ
る。

【図１６】 本発明の実施例１におけるＳＲＡＭのメモ
リセル構造の製造方法の第２工程を示す概略断面図であ
る。

【図１７】 本発明の実施例１におけるＳＲＡＭのメモ
リセル構造の製造方法の第３工程を示す概略断面図であ
る。

【図１８】 本発明の実施例１におけるＳＲＡＭのメモ
リセル構造の製造方法の第４工程を示す概略断面図であ
る。

【図１９】 本発明の実施例１におけるＳＲＡＭのメモ
リセル構造の製造方法の第５工程を示す概略断面図であ
る。

【図２０】 本発明の実施例１におけるＳＲＡＭのアク
ティブ時におけるＶ _G −Ｉ_D 特性を示すグラフである。

【図２１】 本発明の実施例１におけるＳＲＡＭのスタ
ンバイ時におけるＶ _G −Ｉ_D 特性を示すグラフである。

【図２２】 本発明の実施例１におけるＳＲＡＭの電源
電圧Ｖｃｃと絶縁層６７の膜厚ｔ_BOX との関係を示すグ
ラフである。

【図２３】 本発明の実施例１におけるＳＲＡＭの絶縁
層６５の膜厚ｔ_OXと絶縁層６７の膜厚ｔ_BOX との関係を
示すグラフである。

【図２４】 本発明の実施例１におけるＳＲＡＭのΔＶ
ｔｈと絶縁層６７の膜厚ｔ_BOX との関係を示すグラフで
ある。

【図２５】 本発明の実施例１におけるＳＲＡＭの第１
および第２の半導体層の膜厚ｔ_SOI と絶縁層６７の膜厚
ｔ_BOX との関係を示すグラフである。

【図２６】 絶縁層６７の膜厚範囲から膜厚がずれた場
合に生ずる弊害を説明するためのＶ_G −Ｉ_D 特性を示す
グラフである。

【図２７】 本発明の実施例２におけるＳＲＡＭのメモ
リセル構造を図２８〜図３１のＡ−Ａ線とＢ−Ｂ線とに
沿う概略断面図である。

【図２８】 本発明の実施例２におけるＳＲＡＭのメモ
リセル構造の下層からの第１の段階目の構成を示す平面
構造図である。

【図２９】 本発明の実施例２におけるＳＲＡＭのメモ
リセル構造の下層からの第２の段階目の構成を示す平面
構造図である。

【図３０】 本発明の実施例２におけるＳＲＡＭのメモ
リセル構造の下層からの第３の段階目の構成を示す平面
構造図である。

【図３１】 本発明の実施例２におけるＳＲＡＭのメモ
リセル構造の下層からの第４の段階目の構成を示す平面
構造図である。

【図３２】 本発明の実施例２におけるＳＲＡＭのメモ
リセル構造の製造方法の第１工程を示す概略断面図であ
る。

【図３３】 本発明の実施例２におけるＳＲＡＭのメモ
リセル構造の製造方法の第２工程を示す概略断面図であ
る。

【図３４】 本発明の実施例２におけるＳＲＡＭのメモ
リセル構造の製造方法の第３工程を示す概略断面図であ
る。

【図３５】 本発明の実施例２におけるＳＲＡＭのメモ
リセル構造の製造方法の第４工程を示す概略断面図であ
る。

【図３６】 本発明のその他の実施例におけるＳＲＡＭ
の６ビット分のメモリセル構造を示す概略平面図であ
る。

【図３７】 ＴＦＴがダブルゲート型の場合のゲート構
造を示す概略平面図である。

【図３８】 ＶＶＰ層の電位がＳＲＡＭチップ内の全セ
ルに共通の電位とされる場合のＶＶＰ層とＶＶＰ電圧発
生回路とのコンタクト部の位置を示す概略平面図であ
る。

【図３９】 ＶＶＰ層の電位がブロックごとに異なる場
合のＶＶＰ層とＶＶＰ電圧発生回路とのコンタクト部の
位置を示す概略平面図である。

【図４０】 ブロックごとのＶＶＰ電圧発生回路に信号
が入力される場合に用いられる論理回路図である。

【図４１】 ＶＶＰ層の電位がブロックごとに異なる場
合のＶＶＰ層とＶＶＰ電圧発生回路とのコンタクト部の
位置を示す１ブロックの概略平面図である。

【図４２】 一般的なＳＲＡＭのメモリセル構造を示す
等価回路図である。

【図４３】 従来のＳＲＡＭのメモリセル構造に採用さ
れるボトムゲート型の負荷トランジスタの構成を概略的
に示す断面図である。

【図４４】 従来のＳＲＡＭのメモリセル構造に採用さ
れるトップゲート型の負荷トランジスタの構成を概略的
に示す断面図である。

【図４５】 ＴＦＴのゲート電圧Ｖ_G −ドレイン電流Ｉ
_D の特性を示すグラフである。

【図４６】 読出し、書込み直後のＨｉｇｈを記憶して
いる記憶ノードの部分の電圧を示した等価回路図であ
る。

【符号の説明】

１ ＶＶＰ層、１１ａ，１１ｂ ゲート電極層、１３
第１の半導体層、１５第２の半導体層、１３ａ，１３
ｃ，１５ａ，１５ｃ ソース／ドレイン領域、１３ｂ，
１５ｂ チャネル領域、６５，６７ 絶縁層、７２ Ｖ
ＶＰ電圧発生回路、Ｑ１，Ｑ２ ドライバトランジス
タ、Ｑ３，Ｑ４ アクセストランジスタ、Ｑ５，Ｑ６
負荷トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 栗山 祐忠 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (11)

【特許請求の範囲】
1. 【請求項１】 フリップフロップ回路を構成する１対の
   第１導電型の駆動用トランジスタおよび１対の第２導電
   型の負荷トランジスタと、１対のアクセストランジスタ
   とを有するスタティック型メモリセルを備えた半導体記
   憶装置であって、 前記負荷トランジスタは、 薄膜トランジスタよりなっており、かつチャネル領域を
   規定するように所定の距離を隔てて形成された１対のソ
   ース／ドレイン領域を有する半導体層と、 前記半導体層の前記チャネル領域とゲート絶縁層を挟ん
   で対向するように設けられたゲート電極層とを有し、 前記ゲート電極層との間で前記チャネル領域を挟むよう
   に、かつ前記チャネル領域と絶縁層を挟んで対向するよ
   うに設けられ、かつスタンバイ時にはＶｃｃ電位、アク
   ティブ時にはＧＮＤ電位となるように設けられた導電層
   を備えている、半導体記憶装置。
2. 【請求項２】 前記スタティック型メモリセルと前記導
   電層とを有する半導体チップを組込んだパッケージは、
   チップセレクトピンを含む複数のピンを有しており、 前記導電層は、前記半導体チップに形成されたパッド電
   極を介在して前記チップセレクトピンに電気的に接続さ
   れている、請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記パッケージは、プリント基板に実装
   されており、 前記プリント基板は、Ｖｃｃ電位とＧＮＤ電位とを選択
   的に印加可能な回路を有しており、 前記パッケージの前記チップセレクトピンは、前記回路
   に電気的に接続されている、請求項２に記載の半導体記
   憶装置。
4. 【請求項４】 前記絶縁層の膜厚は、３９ｎｍ以上３２
   ３ｎｍ以下である、請求項１に記載の半導体記憶装置。
5. 【請求項５】 前記ソース／ドレイン領域および前記チ
   ャネル領域がｐ型の導電型であり、 前記絶縁層の膜厚は６６ｎｍ以上３２３ｎｍ以下であ
   る、請求項４に記載の半導体記憶装置。
6. 【請求項６】 前記ソース／ドレイン領域がｐ型の導電
   型であり、前記チャネル領域がｎ型の導電型であり、 前記薄膜トランジスタがＯＮ状態のときに、前記チャネ
   ル領域の前記ゲート電極層と対向する表面から空乏層の
   延びる深さが前記チャネル領域の膜厚よりも大きくなる
   ように前記薄膜トランジスタが構成されており、 前記絶縁層の膜厚は３９ｎｍ以上１２３ｎｍ以下であ
   る、請求項４に記載の半導体記憶装置。
7. 【請求項７】 前記ソース／ドレイン領域がｐ型の導電
   型であり、前記チャネル領域がｎ型の導電型であり、 前記薄膜トランジスタがＯＮ状態のときに、前記チャネ
   ル領域の前記ゲート電極層と対向する表面から空乏層の
   延びる深さが前記チャネル領域の膜厚よりも小さくなる
   ように前記薄膜トランジスタが構成されており、 前記絶縁層の膜厚は４６ｎｍ以上１５３ｎｍ以下であ
   る、請求項４に記載の半導体記憶装置。
8. 【請求項８】 前記ゲート絶縁層と前記絶縁層とはシリ
   コン酸化膜を有している、請求項１に記載の半導体記憶
   装置。
9. 【請求項９】 フリップフロップ回路を構成する１対の
   第１導電型の駆動用トランジスタおよび１対の第２導電
   型の負荷トランジスタと、１対のアクセストランジスタ
   とを有するスタティック型メモリセルを備えた半導体記
   憶装置の製造方法であって、 チャネル領域を規定するように互いに所定の距離を隔て
   る１対のソース／ドレイン領域を有する半導体層と、前
   記半導体層のチャネル領域とゲート絶縁層を挟んで対向
   するゲート電極層とを形成することで、薄膜トランジス
   タよりなる負荷トランジスタを形成する工程と、 前記ゲート電極層との間で前記チャネル領域を挟むよう
   に、かつ前記チャネル領域と絶縁層を挟んで対向するよ
   うに、かつスタンバイ時にはＶｃｃ電位、アクティブ時
   にはＧＮＤ電位となるように導電層を形成する工程とを
   備えた、半導体記憶装置の製造方法。
10. 【請求項１０】 前記ゲート絶縁層と前記絶縁層とはシ
    リコン酸化膜を有するように形成され、かつ同じ方法で
    形成される、請求項９に記載の半導体記憶装置の製造方
    法。
11. 【請求項１１】 フリップフロップ回路を構成する１対
    の第１導電型の駆動用トランジスタおよび１対の第２導
    電型の負荷トランジスタと、１対のアクセストランジス
    タとを有するスタティック型メモリセルを備えた半導体
    記憶装置の使用方法であって、 前記負荷トランジスタは、 薄膜トランジスタよりなっており、かつチャネル領域を
    規定するように所定の距離を隔てて形成された１対のソ
    ース／ドレイン領域を有する半導体層と、 前記半導体層の前記チャネル領域とゲート絶縁層を挟ん
    で対向するように設けられたゲート電極層とを有し、 前記ゲート電極層の間で前記チャネル領域を挟むよう
    に、かつ前記チャネル領域と絶縁層を挟んで対向するよ
    うに設けられた導電層を備えており、 前記導電層に、スタンバイ時にはＶｃｃ電位、アクティ
    ブ時にはＧＮＤ電位を印加する工程を有する、半導体記
    憶装置の使用方法。