JPH0685209A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】薄膜トランジスタ負荷型メモリセルを配置した
ＳＲＡＭに関し、シールド層に任意の値の電圧を印加す
ることにより、薄膜トランジスタの特性を変化させ、セ
ル特性の試験、実験等の測定を容易に行うことを目的と
する。 【構成】ドライバトランジスタ２０，２１の各ゲート端
子は互いに他方のドライバトランジスタのドレイン端子
に接続してフリップフロップ回路が形成される。ＴＦＴ
２５，２６のチャネル層２８，３１はドライバトランジ
スタ２０，２１のドレイン端子に接続され、ＴＦＴ２５
のゲート電極層２７はノードαに、ＴＦＴ２６のゲート
電極層３０はノードβに接続される。ＴＦＴ２５，２６
のシールド層２９は電源供給線２４を介して電源供給用
パッド１２に接続される。電源供給用パッド１２には任
意の値の電圧を印加する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
詳しくは薄膜トランジスタ（ＴＦＴ：thin film transi
stor）負荷型メモリセルを多数配置したスタティックＲ
ＡＭ（ＳＲＡＭ）に関する。

【０００２】近年、ＴＦＴ負荷型メモリセルで構成され
たＳＲＡＭのセル試験において、試験の簡略化が要求さ
れている。そのため、メモリセルに簡単にストレスを与
える方法が必要である。

【０００３】

【従来の技術】図１９に従来のＴＦＴ負荷型メモリセル
の断面図を示す。Ｎ型半導体基板上に形成されたＰ型ウ
ェル１２０にはＮ型のドレイン領域１２１とソース領域
１２２とが形成されている。ドレイン領域１２１とソー
ス領域１２２との間のチャネル上には絶縁層１２３を介
してポリシリコンからなるゲート層１２４が形成されて
いる。ドレイン領域１２１、ソース領域１２２及びゲー
ト層１２４によりＮチャネルトランジスタ１２５が形成
されている。ドレイン領域１２１上にはポリシリコンよ
りなる電極層１２６が形成されている。

【０００４】前記ゲート層１２４及び電極層１２６の上
方にはポリシリコン２層目の下ゲート電極層１２７が形
成され、その上方にはポリシリコン３層目のチャネル層
１２８が形成されている。チャネル層１２８にはＰ型不
純物がイオン注入されている。チャネル層１２８の上方
にはポリシリコン４層目の上ゲート電極層１２９が形成
されている。下ゲート電極層１２７、チャネル層１２８
及び上ゲート電極層１２９によりＰチャネル型の薄膜ト
ランジスタ（ＴＦＴ）１３０が形成されている。上ゲー
ト電極層１２９は前記電極層１２６上に形成したコンタ
クトホール１３１で電極層１２６に接続されるととも
に、上ゲート電極層１２９は同ホール１３１で下ゲート
電極層１２７に側面コンタクトされている。従って、上
ゲート電極層１２９と下ゲート電極層１２７とは同電位
となっている。

【０００５】上ゲート電極層１２９の上方にはポリシリ
コン５層目の電源配線層１３２が形成されており、同配
線層１３２はコンタクトホール１３３で前記ソース領域
１２２に接続されている。電源配線層１３２には低電位
側電源ＶSSが供給されている。電源配線層１３２上には
絶縁層１３４が形成されている。

【０００６】絶縁層１３４上にはアルミ第１層としての
ビットラインＢＬ，バーＢＬが形成され、ビットライン
ＢＬ，バーＢＬ上には絶縁層１３５が形成されている。
更に、絶縁層１３５上にはアルミ第２層としてのワード
ラインＷＬが形成されている。

【０００７】図２０は上記のように構成されたＴＦＴ負
荷型メモリセルの回路図である。半導体基板上に形成さ
れたＮチャネルのドライバトランジスタ１４０，１４１
の各ゲート端子を互いに他方のドライバトランジスタの
ドレイン端子に接続してフリップフロップ回路が形成さ
れている。

【０００８】各ドライバトランジスタ１４０，１４１の
ドレイン端子にはそれぞれＴＦＴ１４４，１４５が負荷
として接続されている。ＴＦＴ１４４の下ゲート電極層
１４４ａ及び上ゲート電極１４４ｂは共にドライバトラ
ンジスタ１４１のドレイン端子に接続されている。ＴＦ
Ｔ１４５の下ゲート電極層１４５ａ及び上ゲート電極１
４５ｂは共にドライバトランジスタ１４０のドレイン端
子に接続されている。そして、ＴＦＴ１４４及びドライ
バトランジスタ１４０は高電位側電源ＶCC及び低電位側
電源ＶSS間に接続されている。ＴＦＴ１４５及びドライ
バトランジスタ１４１は高電位側電源ＶCC及び低電位側
電源ＶSS間に接続されている。又、ドライバトランジス
タ１４０のドレイン端子とビット線ＢＬとの間、及びド
ライバトランジスタ１４１のドレイン端子とビット線バ
ーＢＬとの間にはゲートトランジスタ１４２，１４３が
接続されている。各ゲートトランジスタ１４２，１４３
のゲート端子はワード線ＷＬに接続されている。そし
て、多数のビット線対及びワード線間にこのようなメモ
リセルがそれぞれ接続されてＳＲＡＭが構成されてい
る。

【０００９】このようなＳＲＡＭにおけるメモリセルで
は、ＴＦＴの上ゲート電極層により電源配線層の電位に
よるＴＦＴに対する影響を受けなくさせるようにしてい
る。そして、ＴＦＴの上ゲート電極層及び下ゲート電極
層は同電位であり、各ＴＦＴ１４４，１４５のオン、オ
フは上ゲート電極層及び下ゲート電極層の電位により決
まる。ワード線ＷＬの非選択状態においてメモリセルの
ノードα，βは一方が「Ｈ」、他方が「Ｌ」レベルとな
る。従って、ＴＦＴのチャネル層のオン、オフ時におけ
る抵抗比は一定となり、ＴＦＴの特性は一定となる。

【００１０】そして、ＴＦＴ負荷型メモリセルの安定性
は、ドライバトランジスタ、ゲートトランジスタ及びＰ
チャネル型ＴＦＴの特性によって決定される。上記のよ
うなＴＦＴ負荷型メモリセルにおけるセル試験では、ド
ライバトランジスタ、ゲートトランジスタ又はＰチャネ
ル型ＴＦＴの特性を変えることにより、ＴＦＴ負荷型メ
モリセルの安定性を変えることができる。

【００１１】従来では、ＴＦＴトランジスタの上ゲート
及び下ゲート電極層は同一電位となっているため、Ｐチ
ャネルＴＦＴの特性を変えることはできない。従って、
ドライバトランジスタ又はゲートトランジスタが形成さ
れているＰ型ウェル１２０のバックバイアスを任意に変
更することにより、Ｎチャネルトランジスタのしきい値
電圧を変更し、Ｎチャネルトランジスタの特性を変更す
るようにしている。この際、オン側のドライバトランジ
スタのオン抵抗とオフ側のドライバトランジスタのオフ
抵抗との比が大きくなることが必要である。

【００１２】

【発明が解決しようとする課題】しかしながら、今日の
半導体装置の高集積化により、フリップフロップ回路を
構成する一対のドライバトランジスタのオン抵抗の値と
オフ抵抗の値とは近づいてきている。従って、セル特性
測定においてＮチャネルトランジスタのセル特性を変化
させることでは不十分であった。

【００１３】本発明は上記問題点を解決するためになさ
れたものであって、シールド層に任意の値の電圧を印加
することにより、薄膜トランジスタの特性を変化させ、
セル特性の試験、実験等の測定を容易にさせ、又、セル
特性を向上させることを目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体基板の上方に絶縁層を介して積層
されたゲート電極層及びポリシリコンからなるチャネル
層で構成される一対の薄膜トランジスタと、半導体基板
上に形成された一対のドライバトランジスタの各ゲート
端子を互いに他方のドライバトランジスタのドレイン端
子に接続したフリップフロップ回路と、チャネル層の上
方に絶縁層を介して積層され、かつ、前記ゲート電極層
とは電気的に分離されたシールド層と、前記シールド層
の上方に絶縁層を介して積層され、かつ、前記シールド
層とは電気的に分離された電源配線層とを備え、一対の
薄膜トランジスタの各チャネル層を各ドライバトランジ
スタのドレイン端子に接続するとともに、各薄膜トラン
ジスタのゲート電極層は互いに他方のドライバトランジ
スタのドレイン端子に接続し、各対の薄膜トランジスタ
及びドライバトランジスタを高電位側電源と低電位側電
源との間に接続した薄膜トランジスタ負荷型メモリセル
を多数配置した半導体記憶装置において、前記シールド
層を電源供給用パッドに接続し、この電源用パッドに任
意の値の電圧を印加するようにした。

【００１５】又、第２発明は、半導体基板の上方に絶縁
層を介して積層されたゲート電極層及びポリシリコンか
らなるチャネル層で構成される一対の薄膜トランジスタ
と、半導体基板上に形成された一対のドライバトランジ
スタの各ゲート端子を互いに他方のドライバトランジス
タのドレイン端子に接続したフリップフロップ回路と、
前記チャネル層の上方に絶縁層を介して積層され、か
つ、前記ゲート電極層とは電気的に分離されたシールド
層と、前記シールド層の上方に絶縁層を介して積層さ
れ、かつ、前記シールド層とは電気的に分離された電源
配線層とを備え、一対の薄膜トランジスタの各チャネル
層を各ドライバトランジスタのドレイン端子に接続する
とともに、各薄膜トランジスタのゲート電極層は互いに
他方のドライバトランジスタのドレイン端子に接続し、
各対の薄膜トランジスタ及びドライバトランジスタを高
電位側電源と低電位側電源との間に接続した薄膜トラン
ジスタ負荷型メモリセルを多数配置した半導体記憶装置
において、出力電圧の値を変更可能な可変型定電圧発生
回路を設ける。そして、この可変型定電圧発生回路の定
電圧出力を前記シールド層に印加するようにした。

【００１６】又、第３発明は、可変型定電圧発生回路
を、任意の値の電圧が印加される電源供給用パッドと、
電源供給用パッドに供給される電圧のレベルが所定レベ
ル以上か否かを判定するレベル判定部と、レベル判定部
による判定結果に基づいて高電位側電源の電圧又は高電
位側電源の電圧よりも低い所定の定電圧を出力する定電
圧発生部とを備えて構成した。

【００１７】更に、第４発明は、可変型定電圧発生回路
を、電源検出部が検出した電圧のレベルが高電位側電源
又は低電位側電源のレベルであるかを判定するレベル判
定部と、レベル判定部による判定結果に基づいて高電位
側電源の電圧又は高電位側電源の電圧よりも低い所定の
定電圧を出力する定電圧発生部とを備えて構成した。

【００１８】

【作用】本発明によれば、シールド層に電源供給用パッ
ド又は可変型定電圧発生回路から任意の値の電位を与え
ることにより、シールド層電位の影響により薄膜トラン
ジスタのトランジスタ特性を極端に変えることができ、
セル特性に大きく影響を及ぼすことが可能になる。従っ
て、試験、実験等の測定を行う場合、容易にそれらが実
行できるようになる。

【００１９】

【実施例】［第１実施例］以下、本発明を具体化したス
タティックＲＡＭ（ＳＲＡＭ）の一実施例を図１〜図１
５に従って説明する。

【００２０】図１はＳＲＡＭ１を示し、メモリセルアレ
イ２にはロー選択回路３が接続されている。ロー選択回
路３はアドレスバッファ４を介してアドレス信号の所定
ビットＡ０〜Ａ７を入力する。ロー選択回路３は入力し
たアドレス信号Ａ０〜Ａ７をデコードしてメモリセルア
レイ２の所定のワード線を選択するようになっている。

【００２１】メモリセルアレイ２にはコラム入出力（Ｉ
／Ｏ）回路５を介してコラム選択回路６が接続されてい
る。コラム選択回路６はアドレスバッファ７を介してア
ドレス信号の所定ビットＡ８〜Ａ１５を入力する。コラ
ム選択回路６は入力したアドレス信号Ａ８〜Ａ１５をデ
コードしてメモリセルアレイ２の所定のビット線対を選
択するようになっている。

【００２２】ＡＮＤ回路よりなる書き込み制御回路１０
は書き込み許可信号バーＷＥと、チップセレクト信号バ
ーＣＳを入力する。書き込み制御回路１０は書き込み許
可信号バーＷＥがＨレベルでチップセレクト信号バーＣ
ＳがＬレベルのとき、Ｈレベルの書き込み制御信号を出
力する。

【００２３】ＡＮＤ回路よりなるチップ選択回路１１は
書き込み許可信号バーＷＥと、チップセレクト信号バー
ＣＳを入力する。チップ選択回路１１は書き込み許可信
号バーＷＥ及びチップセレクト信号バーＣＳに基づく制
御信号をコラムＩ／Ｏ回路５に出力する。

【００２４】コラムＩ／Ｏ回路５には入力データコント
ロール回路８が接続されている。入力データコントロー
ル回路８は書き込み制御回路１０からＨレベルの書き込
み制御信号が入力されると、データバッファ９を介して
複数ビットのデータＩ１〜Ｉ４を入力する。入力データ
コントロール回路８は入力したデータＩ１〜Ｉ４をコラ
ムＩ／Ｏ回路５に出力する。

【００２５】コラムＩ／Ｏ回路５はチップ選択回路１１
からＨレベルの制御信号が入力されている状態で入力デ
ータコントロール回路８からデータが入力されると、コ
ラム選択回路６により選択されたビット線対を介してそ
のデータＩ１〜Ｉ４をメモリセルアレイ２に書き込む。
又、コラムＩ／Ｏ回路５はチップ選択回路１１からＬレ
ベルの制御信号が入力されているときにはコラム選択回
路６により選択されたビット線対を介してメモリセルア
レイ２からデータを読み出す。コラムＩ／Ｏ回路５は読
み出したデータＯ１〜Ｏ４を出力する。

【００２６】メモリセルアレイ２には高電位側電源ＶCC
及び低電位側電源ＶSSが動作電源として供給されるとと
もに、メモリセルアレイ２には電源供給用パッド１２を
介してシールド層電圧が印加されるようになっている。
メモリセルアレイ２は図２に示すように、多数のビット
線対ＢＬ１，バーＢＬ１〜ＢＬ４，バーＢＬ４と、これ
らのビット線対に直交する多数のワード線ＷＬ１〜ＷＬ
５とを備えている。メモリセルアレイ２はビット線対と
ワード線との間にそれぞれメモリセルＣを接続して構成
されている。

【００２７】図３に示すように、各メモリセルＣは薄膜
トランジスタ（ＴＦＴ）を負荷とするメモリセルであ
る。半導体基板上に形成されたＮチャネルのドライバト
ランジスタ２０，２１の各ゲート端子を互いに他方のド
ライバトランジスタのドレイン端子に接続してフリップ
フロップ回路が形成されている。

【００２８】各ドライバトランジスタ２０，２１のドレ
イン端子にはそれぞれＰチャネル型ＴＦＴ２５，２６が
負荷として接続されている。ＴＦＴ２５，２６のチャネ
ル層２８，３１はドライバトランジスタ２０，２１のド
レイン端子にそれぞれ接続されている。ＴＦＴ２５のゲ
ート電極層２７はドライバトランジスタ２１のドレイン
端子に接続され、ＴＦＴ２６のゲート電極層３０はドラ
イバトランジスタ２０のドレイン端子に接続されてい
る。ＴＦＴ２５，２６のシールド層２９は電源供給線２
４を介して前記電源供給用パッド１２に接続されてい
る。

【００２９】そして、ＴＦＴ２５及びドライバトランジ
スタ２０は高電位側電源ＶCC及び低電位側電源ＶSS間に
接続され、ＴＦＴ２６及びドライバトランジスタ２１は
高電位側電源ＶCC及び低電位側電源ＶSS間に接続されて
いる。又、ドライバトランジスタ２０のドレイン端子と
ビット線ＢＬ１との間、及びドライバトランジスタ２１
のドレイン端子とビット線バーＢＬ１との間にはゲート
トランジスタ２２，２３が接続されている。各ゲートト
ランジスタ２２，２３のゲート端子はワード線ＷＬ１に
接続されている。図３のメモリセルＣは図４に示すよう
にレイアウトされている。

【００３０】即ち、図５に示すように、Ｎ型半導体基板
上に形成されたＰ型ウェル４０にはＮ型のドレイン領域
４１とソース領域４２とが形成されている。ドレイン領
域４１とソース領域４２との間のチャネル上には絶縁層
４３を介してポリシリコン４４及びシリサイド４５から
なるゲート層４６が形成されている。ドレイン領域４
１、ソース領域４２及びゲート層４６により前記Ｎチャ
ネルトランジスタ２０〜２３が形成されている。ドレイ
ン領域４１上にはポリシリコン４４及びシリサイド４５
よりなる電極層４７が形成されている。

【００３１】前記ゲート層４６及び電極層４７の上方に
はポリシリコン２層目のゲート電極層２７が形成されて
いる。ゲート電極層２７の上方にはＰ型不純物をイオン
注入したポリシリコン３層目のチャネル層２８が形成さ
れている。チャネル層２８の上方にはポリシリコン４層
目のシールド層２９が形成され、シールド層２９はゲー
ト電極層２７と電気的に分離されている。ゲート電極層
２７、チャネル層２８及びシールド層２９により前記Ｐ
チャネル型のＴＦＴ２５，２６が形成されている。ゲー
ト電極層２７は前記電極層４７上に形成したコンタクト
ホール５４で電極層４７に接続されている。

【００３２】シールド層２９の上方にはポリシリコン４
９及びシリサイド５０からなる５層目の電源配線層５１
が形成されており、同配線層５１はコンタクトホール５
５で前記ソース領域４２に接続されている。電源配線層
５１には低電位側電源ＶSSが供給されている。電源配線
層５１上には絶縁層５２が形成されている。

【００３３】絶縁層５２上にはアルミ第１層としてのビ
ットラインＢＬ１，バーＢＬ１が形成され、ビットライ
ンＢＬ１，バーＢＬ１上には絶縁層５３が形成されてい
る。更に、絶縁層５３上にはアルミ第２層としてのワー
ドラインＷＬ１が形成されている。

【００３４】図６は上記のようなメモリセルの製造工程
を示している。まず、図６（ａ）に示すように、Ｐ型ウ
ェル４０にＮ型不純物をイオン注入することによりドレ
イン領域４１及びソース領域４２を形成する。この後、
半導体基板上にポリシリコン１層目を設け、ドレイン領
域４１及びソース領域４２間のチャネル上にゲート電極
層４６を形成するとともに、ドレイン領域４１上に電極
層４７を形成する。これによってＮチャネルトランジス
タが構成される。図７はＰ型ウェル上に形成するバルク
パターン６０Ａ〜６０Ｃとポリシリコン１層目のレイア
ウトパターン６１Ａ〜６１Ｈを示している。図７ではバ
ルクパターン６０Ａとレイアウトパターン６１Ｂとの交
差部分に前記トランジスタ２２が形成され、バルクパタ
ーン６０Ａとレイアウトパターン６１Ｃとの交差部分に
前記トランジスタ２０が形成される。又、バルクパター
ン６０Ｃとレイアウトパターン６１Ｄとの交差部分に前
記トランジスタ２１が形成され、バルクパターン６０Ｃ
とレイアウトパターン６１Ｇとの交差部分に前記トラン
ジスタ２３が形成される。

【００３５】図６（ｂ）に示すようにゲート電極層４６
及び電極層４７上に絶縁層４３を形成し、絶縁層４３上
にポリシリコン２層目を設け、ＴＦＴのゲート電極層２
７を形成する。図８はポリシリコン１層目のレイアウト
パターン６１Ａ〜６１Ｈと２層目のレイアウトパターン
６２Ａ〜６２Ｄとを示している。

【００３６】次に、図６（ｃ）示すように、ゲート電極
層２７上に絶縁層４３を成長させた後、ポリシリコン３
層目を設け、ＴＦＴのチャネル層２８を形成する。図９
はポリシリコン３層目のレイアウトパターン６３Ａ，６
３Ｂを示し、レイアウトパターン６３Ｂの部分６３ａが
前記チャネル層２８となり、部分６３ｂ，６３ｃがそれ
ぞれドレイン及びソースとなる。図１０はポリシリコン
２層目のレイアウトパターン６２Ａ〜６２Ｄと３層目の
レイアウトパターン６３Ａ，６３Ｂとを示している。図
１０ではレイアウトパターン６２Ａとレイアウトパター
ン６３Ａとの交差部分に前記ＴＦＴ２６が形成され、レ
イアウトパターン６２Ｃとレイアウトパターン６３Ｂと
の交差部分に前記ＴＦＴ２５が形成される。

【００３７】図６（ｄ）示すように、チャネル層２８上
に絶縁層４３を成長させた後、ドレイン領域４１上にコ
ンタクトホール５４を開口させる。この後、図６（ｅ）
に示すように、絶縁層４３上にポリシリコン４層目を設
け、ポリシリコン４層目によりＴＦＴのゲート電極層２
７と前記電極層４７とを接続する。図１１はポリシリコ
ン４層目のレイアウトパターン６４を示し、４つの開口
６４ａ〜６４ｄが形成されている。図１２はポリシリコ
ン２層目〜４層目のレイアウトパターンを示し、４層目
のレイアウトパターン６４は２層目のレイアウトパター
ン６２Ａ〜６２Ｄ及び３層目のレイアウトパターン６３
Ａ，６３Ｂをほぼ覆っている。

【００３８】次に、図６（ｆ）に示すように、コンタク
トホール５４上部のポリシリコン４層目をエッチング除
去してシールド層２９を形成する。この後、シールド層
２９上に絶縁層４３を成長させるとともに、前記ソース
領域４２上にコンタクトホール５５を開口する。

【００３９】図６（ｇ）に示すように、ポリシリコン５
層目の電源配線層５１を形成し、前記ソース領域４２と
電源配線層５１とを接続し、電源配線層５１上に絶縁層
５２を形成する。図１３はポリシリコン４層目のレイア
ウトパターン６４及び５層目のレイアウトパターン６５
Ａ〜６５Ｅを示している。図１４はポリシリコン５層目
のレイアウトパターン６５Ａ〜６５Ｅと、アルミ第１層
のレイアウトパターン６６Ａ〜６６Ｄを示している。

【００４０】このように構成されたＳＲＡＭ１におい
て、通常動作時には電源供給用パッド１２に高電位側電
源ＶCCを供給しておく。すると、図３に示すメモリセル
Ｃにおいて、ＴＦＴ２５，２６のシールド層２９には電
源供給線２４を介して高電位側電源ＶCCが印加される。
従って、ワード線ＷＬの非選択状態においてメモリセル
Ｃのドライバトランジスタ２０，２１のいずれか一方が
オンし、他方がオフしている。オフしているドライバト
ランジスタのドレイン端子のレベルは高電位側電源ＶCC
となり、オンしているドライバトランジスタのドレイン
端子のレベルは低電位側電源ＶSSとなる。例えば、メモ
リセルＣのドライバトランジスタ２１がオンし、ドライ
バトランジスタ２０がオフしているとする。このとき、
ノードαのレベルは低電位側電源ＶSSとなり、ノードβ
のレベルは高電位側電源ＶCCとなる。

【００４１】そして、ＳＲＡＭ１の通常の読み出しは、
ロー選択回路３によりアドレス信号Ａ０〜Ａ７に基づい
ていずれか１つのワード線ＷＬを選択するとともに、コ
ラム選択回路６によりアドレス信号Ａ８〜Ａ１５に基づ
いて所定のビット線対を選択することにより行われる。

【００４２】又、ＳＲＡＭ１の通常の書き込み動作はロ
ー選択回路３によりアドレス信号Ａ０〜Ａ７に基づいて
いずれか１つのワード線ＷＬが選択される。一方、コラ
ム選択回路６によりアドレス信号Ａ８〜Ａ１５に基づい
て所定のビット線対が選択される。そして、コラムＩ／
Ｏ回路５により、選択された各ビット線対のいずれか一
方のビット線をＨレベル、他方をＬレベルとすることに
より書き込み動作が行われる。

【００４３】又、このＳＲＡＭ１のセル試験時には、図
１５に示すように電源供給用パッド１２に高電位側電源
ＶCCよりも電圧値が非常に高いスーパー「Ｈ」を印加す
る。すると、図３に示すメモリセルＣにおいて、ＴＦＴ
２５，２６のシールド層２９には電源供給線２４を介し
てスーパー「Ｈ」が印加される。

【００４４】従って、ＴＦＴ２５，２６のゲート電極層
２７，３０の影響が無視され、シールド層２９に印加し
たスーパー「Ｈ」によってＴＦＴ２５，２６のチャネル
層２８，３１の抵抗値を非常に大きくすることができ
る。このため、ワード線ＷＬの非選択状態においてオフ
しているドライバトランジスタのドレイン端子のレベル
を高電位側電源ＶCCよりも低いレベルに抑制し、メモリ
セルＣの安定性を悪くすることができる。従って、セル
の安定性を試験するポーズ試験、実験等の測定を容易に
行うことができる。

【００４５】尚、本実施例のＳＲＡＭ１をアセンブリに
組むときは電源供給用パッド１２に高電位側電源ＶCCを
ボンディングするようにすればよい。 ［第２実施例］次に、本発明の第２実施例を図１６，１
７に従って説明する。尚、前記実施例と同様の構成につ
いては同一の符号を付してその説明を一部省略する。

【００４６】図１６に示すように、本実施例のＳＲＡＭ
７０は、可変型定電圧発生回路７１を備えており、この
可変型定電圧発生回路７１の定電圧出力をメモリセルア
レイ２におけるＴＦＴのシールド層電位として供給する
ようにしている。

【００４７】図１７に示すように、可変型定電圧発生回
路７１の電源供給用パッド７２にはＮチャネルトランジ
スタよりなるレベル降下トランジスタ７３〜７５が直列
に接続されている。電源供給用パッド７２には必要に応
じて、高電位側電源ＶCCよりも電圧値が非常に高いスー
パー「Ｈ」が印加される。各レベル降下トランジスタ７
３〜７５のゲート端子はそのドレイン端子に接続されて
いる。レベル降下トランジスタ７３〜７５は電源供給用
パッド７２に印加される電圧値を所定値ずつ降下させ
る。

【００４８】レベル降下トランジスタ７５と低電位側電
源ＶSSとの間にはレベル検出抵抗７７が接続されてい
る。レベル検出抵抗７７は同抵抗７７に流れる電流値に
応じた検出電圧を発生させ、その発生した検出電圧をレ
ベル判定部としてのインバータ列７８，７９に出力す
る。レベル検出抵抗７７は電源供給用パッド７２にスー
パー「Ｈ」が印加されている場合にのみインバータ７８
のしきい値電圧を越える検出電圧を出力する。

【００４９】又、レベル降下トランジスタ７５にはレベ
ル検出抵抗７７と並列にインパルス除去用トランジスタ
７６が接続されている。インパルス除去用トランジスタ
７６のゲート端子はそのドレイン端子に接続されてい
る。

【００５０】高電位側電源ＶCCにはＰチャネルトランジ
スタ８０が接続され、Ｐチャネルトランジスタ８０のド
レイン端子は出力端子Ｖｏｕｔに接続されている。Ｐチ
ャネルトランジスタ８０のゲート端子には前記インバー
タ７９の出力信号が印加されている。Ｐチャネルトラン
ジスタ８０は電源供給用パッド７２にスーパー「Ｈ」が
印加されていないとき、高電位側電源ＶCCを出力端子Ｖ
ｏｕｔに供給する。

【００５１】又、高電位側電源ＶCCと低電位側電源ＶSS
との間にはＮチャネルトランジスタよりなるレベル降下
トランジスタ８１〜８４が直列に接続されている。レベ
ル降下トランジスタ８１のゲート端子には前記インバー
タ７９の出力信号が印加されている。各レベル降下トラ
ンジスタ８２〜８４のゲート端子はそのドレイン端子に
接続されている。レベル降下トランジスタ８１〜８４は
電源供給用パッド７２にスーパー「Ｈ」が印加されてい
るとき、高電位側電源ＶCCの電圧値を所定値ずつ降下さ
せる。

【００５２】各レベル降下トランジスタ８２〜８４のド
レイン端子と出力端子Ｖｏｕｔとの間にはＰチャネルト
ランジスタ８５〜８７がそれぞれ接続されている。前記
Ｐチャネルトランジスタ８５〜８７の各ゲート端子は前
記アドレス信号のビットＡ０〜Ａ２を入力するアドレス
バッファ４の反転出力端子に接続されている。

【００５３】従って、電源供給用パッド７２にスーパー
「Ｈ」が印加されているとき、アドレス信号のビットＡ
０〜Ａ２のいずれか１つのみが「１」になると、そのビ
ットに対応したＰチャネルトランジスタがオンする。こ
のオンしたＰチャネルトランジスタを介して高電位側電
源ＶCCのレベルを所定レベルだけ降下させた電圧が出力
端子Ｖｏｕｔに供給される。例えば、ビットＡ１のみが
「１」になると、Ｐチャネルトランジスタ８６のみがオ
ンとなり、高電位側電源ＶCCからレベル降下トランジス
タ８１，８２のしきい値分（２×Ｖth）だけ降下した電
圧が出力端子Ｖｏｕｔに供給される。

【００５４】さて、このように構成されたＳＲＡＭ７０
において、電源供給用パッド７２にスーパー「Ｈ」を印
加し、アドレス信号のビットＡ０〜Ａ２のいずれか１つ
のみを「１」にしてそのビットに対応したＰチャネルト
ランジスタをオンさせる。このオンしたＰチャネルトラ
ンジスタを介して高電位側電源ＶCCのレベルを所定レベ
ルだけ降下した電圧をメモリセルアレイ２のシールト層
電位として供給することができる。

【００５５】この場合、図３に示すメモリセルＣにおい
て、ＴＦＴ２５，２６のシールド層２９には電源供給線
２４を介して高電位側電源ＶCCよりも低い電圧が印加さ
れる。これによって、ＴＦＴ２５，２６のチャネル層２
８，３１の抵抗値を小さくしてチャネル層２８，３１の
電流を流れ易くできる。通常チャネル層２８，３１の電
流を増加させることは、消費電力の増加を招くためよく
ない。ところが、メモリセルＣのＨ側、Ｌ側のノードが
安定することから、ソフトエラーレイト（対α線強度）
を向上することができる。

【００５６】［第３実施例］次に、別の可変型電圧発生
回路９０を図１８に従って説明する。図１８に示すよう
に、高電位側電源ＶCCと低電位側電源ＶSSとの間にはレ
ベル検出抵抗９１及びヒューズ９２が直列に接続されて
いる。レベル検出抵抗９１にはヒューズ９２と並列にレ
ベル判定部としてのインバータ列９３，９４が接続され
ている。レベル検出抵抗９１は同抵抗９１に流れる電流
値に応じた検出電圧を発生させ、その発生した検出電圧
をインバータ列９３，９４に出力する。レベル検出抵抗
９１はヒューズ９２が切断されている場合にのみインバ
ータ９３のしきい値電圧を越える検出電圧を出力する。

【００５７】又、レベル検出抵抗９１と低電位側電源Ｖ
SSとの間にはインパルス除去用トランジスタ９５が接続
されている。インパルス除去用トランジスタ９５のゲー
ト端子はインバータ９３の出力端子に接続されている。

【００５８】従って、ヒューズ９２が切断されていない
場合にはインバータ９４の出力はＬレベルとなり、Ｐチ
ャネルトランジスタ８０がオンして高電位側電源ＶCCを
出力端子Ｖｏｕｔに供給する。

【００５９】Ｐチャネルトランジスタ８５〜８７に対し
てそれぞれ発生電圧設定回路１００が接続されている。
発生電圧設定回路１００はレベル検出抵抗９６、ヒュー
ズ９７、インバータ９８及びＮチャネルトランジスタ９
９とを備えて構成される。レベル検出抵抗９６及びヒュ
ーズ９７は高電位側電源ＶCCと低電位側電源ＶSSとの間
に直列に接続されている。レベル検出抵抗９６にはヒュ
ーズ９７と並列にインバータ９８が接続されている。レ
ベル検出抵抗９６は同抵抗９６に流れる電流値に応じた
検出電圧を発生させ、その発生した検出電圧をインバー
タ列９８に出力する。レベル検出抵抗９６はヒューズ９
７が切断されている場合にのみインバータ９８のしきい
値電圧を越える検出電圧を出力する。レベル検出抵抗９
６と低電位側電源ＶSSとの間にはＮチャネルトランジス
タ９９が接続され、同トランジスタ９９のゲート端子は
インバータ９８の出力端子に接続されている。

【００６０】従って、ヒューズ９２が切断されている場
合にはインバータ９４の出力はＨレベルとなり、レベル
降下トランジスタ８１〜８４がオンして、高電位側電源
ＶCCの電圧値が所定値ずつ降下される。このとき、いず
れかの発生電圧設定回路１００におけるヒューズ９７が
切断されていると、その発生電圧設定回路１００に対応
したＰチャネルトランジスタがオンする。このオンした
Ｐチャネルトランジスタを介して高電位側電源ＶCCのレ
ベルを所定レベルだけ降下した電圧が出力端子Ｖｏｕｔ
に供給される。

【００６１】例えば、Ｐチャネルトランジスタ８６に対
応した発生電圧設定回路１００のヒューズ９７が切断さ
れているとする。すると、Ｐチャネルトランジスタ８６
のみがオンとなり、高電位側電源ＶCCからレベル降下ト
ランジスタ８１，８２のしきい値分（２×Ｖth）だけ降
下した電圧が出力端子Ｖｏｕｔに供給される。

【００６２】この例の可変型電圧発生回路９０でも前記
可変型電圧発生回路７１と同様に高電位側電源ＶCC以下
の所定の電圧値の定電圧を発生することができ、前記可
変型電圧発生回路７１と比較してより好ましい。

【００６３】

【発明の効果】以上詳述したように本発明によれば、シ
ールド層に任意の値の電圧を印加することにより、薄膜
トランジスタの特性を変化させ、セル特性の試験、実験
等の測定を容易に行ったり、セル特性を向上させること
ができる優れた効果がある。

【図面の簡単な説明】

【図１】一実施例のスタティックＲＡＭを示す回路図で
ある。

【図２】メモリセルアレイを示す回路図である。

【図３】ＴＦＴ負荷型メモリセルを示す回路図である。

【図４】ＴＦＴ負荷型メモリセルのレイアウト図であ
る。

【図５】図４のＸ−Ｘ線断面図である。

【図６】製造工程を示す図である。

【図７】バルク及びポリシリコン１層目のレイアウトパ
ターンを示す図である。

【図８】ポリシリコン１層目及び２層目のレイアウトパ
ターンを示す図である。

【図９】ポリシリコン３層目のレイアウトパターンを示
す図である。

【図１０】ポリシリコン２層目及び３層目のレイアウト
パターンを示す図である。

【図１１】ポリシリコン４層目のレイアウトパターンを
示す図である。

【図１２】ポリシリコン２層目〜４層目のレイアウトパ
ターンを示す図である。

【図１３】ポリシリコン４層目及び５層目のレイアウト
パターンを示す図である。

【図１４】ポリシリコン５層目及びアルミ第１層のレイ
アウトパターンを示す図である。

【図１５】作用を説明する図である。

【図１６】別例のスタティックＲＡＭを示す回路図であ
る。

【図１７】一例の可変型定電圧発生回路を示す回路図で
ある。

【図１８】別の可変型定電圧発生回路を示す回路図であ
る。

【図１９】従来のＴＦＴ負荷型メモリセルを示す断面図
である。

【図２０】従来のＴＦＴ負荷型メモリセルを示す回路図
である。

【符号の説明】

２０，２１ ドライバトランジスタ ２５，２６ 薄膜トランジスタ（ＴＦＴ） ２７，３０ ゲート電極層 ２８，３１ （ＴＦＴ）チャネル層 ２９ シールド層 ４３ 絶縁層 ５１ 電源配線層 ７１，９０ 可変型定電圧発生回路 ７２ 電源供給用パッド ７８，７９，９３，９４ レベル判定部としてのインバ
ータ ８０ 定電圧発生部を構成するＰチャネルトランジスタ ８１〜８４ 定電圧発生部を構成するレベル降下トラン
ジスタ ９１ 電源検出部を構成するレベル検出抵抗 ９２ 電源検出部を構成するヒューズ Ｃ ＴＦＴ負荷型メモリセル ＶCC 高電位側電源 ＶSS 低電位側電源

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｔ 8427−4Ｍ 29/784

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板の上方に絶縁層を介して積層
   されたゲート電極層（２７，３０）及びポリシリコンか
   らなるチャネル層（２８，３１）で構成される一対の薄
   膜トランジスタ（２５，２６）と、 半導体基板上に形成された一対のドライバトランジスタ
   （２０，２１）の各ゲート端子を互いに他方のドライバ
   トランジスタのドレイン端子に接続したフリップフロッ
   プ回路と、 前記チャネル層（２８，３１）の上方に絶縁層を介して
   積層され、かつ、前記ゲート電極層（２７，３０）とは
   電気的に分離されたシールド層（２９）と、 前記シールド層（２９）の上方に絶縁層を介して積層さ
   れ、かつ、前記シールド層（２９）とは電気的に分離さ
   れた電源配線層（５１）とを備え、 一対の薄膜トランジスタ（２５，２６）の各チャネル層
   （２８，３１）を各ドライバトランジスタ（２０，２
   １）のドレイン端子に接続するとともに、各薄膜トラン
   ジスタ（２５，２６）のゲート電極層（２７，３０）は
   互いに他方のドライバトランジスタのドレイン端子に接
   続し、各対の薄膜トランジスタ及びドライバトランジス
   タを高電位側電源（ＶCC）と低電位側電源（ＶSS）との
   間に接続した薄膜トランジスタ負荷型メモリセル（Ｃ）
   を多数配置した半導体記憶装置において、 前記シールド層（２９）を電源供給用パッド（１２）に
   接続し、この電源用パッド（１２）に任意の値の電圧を
   印加するようにしたことを特徴とする半導体記憶装置。
2. 【請求項２】 半導体基板の上方に絶縁層を介して積層
   されたゲート電極層（２７，３０）及びポリシリコンか
   らなるチャネル層（２８，３１）で構成される一対の薄
   膜トランジスタ（２５，２６）と、 半導体基板上に形成された一対のドライバトランジスタ
   （２０，２１）の各ゲート端子を互いに他方のドライバ
   トランジスタのドレイン端子に接続したフリップフロッ
   プ回路と、 前記チャネル層（２８，３１）の上方に絶縁層を介して
   積層され、かつ、前記ゲート電極層（２７，３０）とは
   電気的に分離されたシールド層（２９）と、 前記シールド層（２９）の上方に絶縁層を介して積層さ
   れ、かつ、前記シールド層（２９）とは電気的に分離さ
   れた電源配線層（５１）とを備え、 一対の薄膜トランジスタ（２５，２６）の各チャネル層
   （２８，３１）を各ドライバトランジスタ（２０，２
   １）のドレイン端子に接続するとともに、各薄膜トラン
   ジスタ（２５，２６）のゲート電極層（２７，３０）は
   互いに他方のドライバトランジスタのドレイン端子に接
   続し、各対の薄膜トランジスタ及びドライバトランジス
   タを高電位側電源（ＶCC）と低電位側電源（ＶSS）との
   間に接続した薄膜トランジスタ負荷型メモリセル（Ｃ）
   を多数配置した半導体記憶装置において、 出力電圧の値を変更可能な可変型定電圧発生回路（７
   １，９０）を設け、この可変型定電圧発生回路（７１，
   ９０）の定電圧出力を前記シールド層（２９）に印加す
   るようにしたことを特徴とする半導体記憶装置。
3. 【請求項３】 前記可変型定電圧発生回路（７１）は、
   任意の値の電圧が印加される電源供給用パッド（７２）
   と、 電源供給用パッド（７２）に供給される電圧のレベルが
   所定レベル以上か否かを判定するレベル判定部（７８，
   ７９）と、 レベル判定部（７８，７９）による判定結果に基づいて
   高電位側電源（ＶCC）又は高電位側電源（ＶCC）よりも
   電圧値が低い所定の定電圧を出力する定電圧発生部（８
   ０，８１〜８４）とを備えることを特徴とする請求項２
   に記載の半導体記憶装置。
4. 【請求項４】 前記可変型定電圧発生回路（９０）は、
   電源検出部（９１，９２）が検出した電圧のレベルが高
   電位側電源（ＶCC）又は低電位側電源（ＶSS）のレベル
   であるかを判定するレベル判定部（９３，９４）と、 レベル判定部（９３，９４）による判定結果に基づいて
   高電位側電源（ＶCC）又は高電位側電源（ＶCC）よりも
   電圧値が低い所定の定電圧を出力する定電圧発生部（８
   ０，８１〜８４）とを備えることを特徴とする請求項２
   に記載の半導体記憶装置。