JPH0581899A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0581899A JPH0581899A JP3274678A JP27467891A JPH0581899A JP H0581899 A JPH0581899 A JP H0581899A JP 3274678 A JP3274678 A JP 3274678A JP 27467891 A JP27467891 A JP 27467891A JP H0581899 A JPH0581899 A JP H0581899A
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- line
- memory cells
- level
- word lines
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Abstract
(57)【要約】
【目的】 一対のビット線に対し、複数のワード線のデ
ータを同時に短時間でテストすることができ、装置を安
価に製造できる半導体記憶装置を得ること。 【構成】 テストモード時に一対のビット線ＢＬ，／Ｂ
Ｌに対し、ワード線選択回路５により複数のワード線Ｗ
Ｌ0 〜ＷＬ3 を選択することにより、メモリセルＭＣ0
〜ＭＣ3 が選択されてビット線ＢＬ上に読み出されたメ
モリセルＭＣ0 〜ＭＣ3 の合計されたデータと，レベル
選択回路１により選択された、比較レベル発生回路２か
ら出力された比較レベルとをセンスアンプ３により比較
し増幅し、上記メモリセルＭＣ0 〜ＭＣ3 の良，不良を
ラインテストレジスタ４により判定するようにした。
ータを同時に短時間でテストすることができ、装置を安
価に製造できる半導体記憶装置を得ること。 【構成】 テストモード時に一対のビット線ＢＬ，／Ｂ
Ｌに対し、ワード線選択回路５により複数のワード線Ｗ
Ｌ0 〜ＷＬ3 を選択することにより、メモリセルＭＣ0
〜ＭＣ3 が選択されてビット線ＢＬ上に読み出されたメ
モリセルＭＣ0 〜ＭＣ3 の合計されたデータと，レベル
選択回路１により選択された、比較レベル発生回路２か
ら出力された比較レベルとをセンスアンプ３により比較
し増幅し、上記メモリセルＭＣ0 〜ＭＣ3 の良，不良を
ラインテストレジスタ４により判定するようにした。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に大容量メモリにおける信頼性が高く、テスト時
間を短縮可能とするオンチップ試験回路に関するもので
ある。
し、特に大容量メモリにおける信頼性が高く、テスト時
間を短縮可能とするオンチップ試験回路に関するもので
ある。
【０００２】
【従来の技術】図６は従来の半導体記憶装置の方式とし
て例えば ISSCC'89 FAM 16.4 で報告された「A 60ns 3.
3v only 16Mb DRAM With Multi-Purpose-Register」の
アレイ構成図を示したものである。図において、１０は
データを記憶するためのメモリセル、２０はメモリセル
１０のデータを増幅するセンスアンプ、３０はメモリセ
ル１０に書き込まれたデータと，メモリセル１０から読
み出したデータとの一致，不一致を判定するラインテス
トレジスタである。図７はラインテストレジスタ３０の
内部構成を示す図であり、図８はラインテストモードの
動作を示すタイミングチャート図であり、図９はライン
テストモードのフローを示すフローチャート図である。
て例えば ISSCC'89 FAM 16.4 で報告された「A 60ns 3.
3v only 16Mb DRAM With Multi-Purpose-Register」の
アレイ構成図を示したものである。図において、１０は
データを記憶するためのメモリセル、２０はメモリセル
１０のデータを増幅するセンスアンプ、３０はメモリセ
ル１０に書き込まれたデータと，メモリセル１０から読
み出したデータとの一致，不一致を判定するラインテス
トレジスタである。図７はラインテストレジスタ３０の
内部構成を示す図であり、図８はラインテストモードの
動作を示すタイミングチャート図であり、図９はライン
テストモードのフローを示すフローチャート図である。
【０００３】次に動作について説明する。メモリセル１
０のデータはセンスアンプ２０により増幅され、スイッ
チＳＷ1 ，ＳＷ2 によりＳＵＢＩ／Ｏ，／ＳＵＢＩ／Ｏ
上に読み出される。ラインテストレジスタ３０にラッチ
された期待値データと，ＳＵＢＩ／Ｏ，ＳＵＢ／Ｉ／Ｏ
データとが一致検出され、この結果がマッチライン４０
上に反映される。
０のデータはセンスアンプ２０により増幅され、スイッ
チＳＷ1 ，ＳＷ2 によりＳＵＢＩ／Ｏ，／ＳＵＢＩ／Ｏ
上に読み出される。ラインテストレジスタ３０にラッチ
された期待値データと，ＳＵＢＩ／Ｏ，ＳＵＢ／Ｉ／Ｏ
データとが一致検出され、この結果がマッチライン４０
上に反映される。
【０００４】ここでラインテストレジスタ３０の構成及
び動作について説明する。まず、φ3 を“Ｈ”にしてＮ
13を“Ｌ”レベルにリセットしておき、マッチライン４
０を“Ｈ”にプリチャージする。
び動作について説明する。まず、φ3 を“Ｈ”にしてＮ
13を“Ｌ”レベルにリセットしておき、マッチライン４
０を“Ｈ”にプリチャージする。
【０００５】次に、期待値データはφ4 が“Ｌ”、φ5
が“Ｈ”で期待値レジスタ５０を構成するトランジスタ
Ｑ19，Ｑ20，Ｑ21，Ｑ22によりラッチされたとする。メ
モリセル１０より読み出されてきたデータは、センスア
ンプ２０により増幅され、スイッチＳＷ1 ，ＳＷ2 によ
りＳＵＢＩ／Ｏ，／ＳＵＢＩ／Ｏにあらわれると、しか
る後にφ2 を“Ｈ”レベルにすることで一致検出が行わ
れる。
が“Ｈ”で期待値レジスタ５０を構成するトランジスタ
Ｑ19，Ｑ20，Ｑ21，Ｑ22によりラッチされたとする。メ
モリセル１０より読み出されてきたデータは、センスア
ンプ２０により増幅され、スイッチＳＷ1 ，ＳＷ2 によ
りＳＵＢＩ／Ｏ，／ＳＵＢＩ／Ｏにあらわれると、しか
る後にφ2 を“Ｈ”レベルにすることで一致検出が行わ
れる。
【０００６】ラインテストレジスタ３０の期待値データ
と，メモリセル１０より読み出されたデータとが一致し
た場合には、ノードＮ13は“Ｌ”レベルに保持され、一
方、不一致の場合はノードＮ13が“Ｈ”レベルに充電さ
れる。よって一致時マッチライン４０は“Ｈ”レベルを
保持するが、不一致時マッチライン４０は“Ｌ”レベル
に放電される。
と，メモリセル１０より読み出されたデータとが一致し
た場合には、ノードＮ13は“Ｌ”レベルに保持され、一
方、不一致の場合はノードＮ13が“Ｈ”レベルに充電さ
れる。よって一致時マッチライン４０は“Ｈ”レベルを
保持するが、不一致時マッチライン４０は“Ｌ”レベル
に放電される。
【０００７】マッチライン４０は全てのラインテストレ
ジスタ３０にＯＲ接続されているので、１本のワード線
に接続されて読み出されたメモリセル１０のデータ列に
１つでも不良があればマッチライン４０は“Ｌ”に放電
される。また、すべて一致すると“Ｈ”を保持する。
ジスタ３０にＯＲ接続されているので、１本のワード線
に接続されて読み出されたメモリセル１０のデータ列に
１つでも不良があればマッチライン４０は“Ｌ”に放電
される。また、すべて一致すると“Ｈ”を保持する。
【０００８】この方法を用いると各々のメモリセル１０
のデータがランダムであっても、本来、通常の動作時に
ＳＵＢＩ／Ｏ線のプリアンプとして用いていたものをデ
ータラッチのレジスタとして活用することで期待値レジ
スタとして用いることができるため、期待値の方もラン
ダムデータに対応できる。よってラインテストであって
もテストパターンを任意に設定でき、パターンセンシテ
ィビティ等のチェックも可能なテストを実現できる。
のデータがランダムであっても、本来、通常の動作時に
ＳＵＢＩ／Ｏ線のプリアンプとして用いていたものをデ
ータラッチのレジスタとして活用することで期待値レジ
スタとして用いることができるため、期待値の方もラン
ダムデータに対応できる。よってラインテストであって
もテストパターンを任意に設定でき、パターンセンシテ
ィビティ等のチェックも可能なテストを実現できる。
【０００９】次に、一方テストのデータのラインライト
について述べる。これは上述した期待値レジスタ５０に
まず書き込むべきデータ（これはランダムも可能）を入
力した後、φ1 を“Ｈ”にしてＳＵＢＩ／Ｏにデータを
伝達し、次いでスイッチＳＷ1 ，ＳＷ2 をオンしてメモ
リセル１０に書き込むことにより実現できる。
について述べる。これは上述した期待値レジスタ５０に
まず書き込むべきデータ（これはランダムも可能）を入
力した後、φ1 を“Ｈ”にしてＳＵＢＩ／Ｏにデータを
伝達し、次いでスイッチＳＷ1 ，ＳＷ2 をオンしてメモ
リセル１０に書き込むことにより実現できる。
【００１０】ここで、ラインテストモードの動作を図９
に沿って説明する。ランダムデータをラインテストレジ
スタ３０に書き込み（Ｓ1 ）、一行分のデータをライン
テストレジスタ３０からメモリセル１０に転送し
（Ｓ2 ）、上記動作を全てのワード線に対して行って全
データをラインテストレジスタ３０からメモリセル１０
に書き込み（Ｓ3 ）、メモリセル１０から一行分読み出
してきたデータと，ラインテストレジスタ３０の期待値
とを一致検出し（Ｓ4 ）、上記動作を全てのワード線に
対して行って全データのテストを行う（Ｓ5 ）。
に沿って説明する。ランダムデータをラインテストレジ
スタ３０に書き込み（Ｓ1 ）、一行分のデータをライン
テストレジスタ３０からメモリセル１０に転送し
（Ｓ2 ）、上記動作を全てのワード線に対して行って全
データをラインテストレジスタ３０からメモリセル１０
に書き込み（Ｓ3 ）、メモリセル１０から一行分読み出
してきたデータと，ラインテストレジスタ３０の期待値
とを一致検出し（Ｓ4 ）、上記動作を全てのワード線に
対して行って全データのテストを行う（Ｓ5 ）。
【００１１】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、１つのビット線対
に対して１本のワード線分のデータしかテストできない
という問題点があった。
は以上のように構成されているので、１つのビット線対
に対して１本のワード線分のデータしかテストできない
という問題点があった。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、１つのビット線対に対し、複数
のワード線分の合計されたデータを同時にテストするこ
とのできる半導体記憶装置を得ることを目的としてい
る。
ためになされたもので、１つのビット線対に対し、複数
のワード線分の合計されたデータを同時にテストするこ
とのできる半導体記憶装置を得ることを目的としてい
る。
【００１３】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、一対のビット線に対し、ワード線選択手段に
より複数のワード線を選択し、それにより複数のメモリ
セルが選択されてビット線に読み出された複数のメモリ
セルの合計されたデータのレベルと、レベル選択回路に
より選択された、比較レベル発生回路から出力される比
較レベルとをセンスアンプにより比較し増幅し、ライン
テストレジスタにより複数のメモリセルのデータの良，
不良を判定するようにしたものである。
憶装置は、一対のビット線に対し、ワード線選択手段に
より複数のワード線を選択し、それにより複数のメモリ
セルが選択されてビット線に読み出された複数のメモリ
セルの合計されたデータのレベルと、レベル選択回路に
より選択された、比較レベル発生回路から出力される比
較レベルとをセンスアンプにより比較し増幅し、ライン
テストレジスタにより複数のメモリセルのデータの良，
不良を判定するようにしたものである。
【００１４】
【作用】この発明においては、一対のビット線対上に複
数のワード線分のデータを読み出し、そのデータの合計
のレベルを内部で生成した比較レベルと比較するように
したので、複数のワード線分のデータを同時にテストす
ることができる。
数のワード線分のデータを読み出し、そのデータの合計
のレベルを内部で生成した比較レベルと比較するように
したので、複数のワード線分のデータを同時にテストす
ることができる。
【００１５】
【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例による半導体記憶装置の
ブロック構成を示す図であり、図において、５は一例と
して下位ビットを示す４本のワード線ＷＬ0 〜ＷＬ3 を
１組とし構成されるワード線選択回路であり、図示して
いないが、センスアンプ３1 とセンスアンプ３2 との間
には、上位ビットを示す４本のワード線を１組とし構成
されるワード線選択回路がもう１つ設けられている。こ
のようなワード線選択回路が各センスアンプ３1 〜３n
及び６1 〜６n 間に複数設けられている（図示せず）。
また上記複数のワード線選択回路の中から１つを選択
し、通常の読み出し／書き込み動作の時には複数のワー
ド線の中から１つ選択し、またテストモードの時には複
数のワード線を選択する。
する。図１は本発明の一実施例による半導体記憶装置の
ブロック構成を示す図であり、図において、５は一例と
して下位ビットを示す４本のワード線ＷＬ0 〜ＷＬ3 を
１組とし構成されるワード線選択回路であり、図示して
いないが、センスアンプ３1 とセンスアンプ３2 との間
には、上位ビットを示す４本のワード線を１組とし構成
されるワード線選択回路がもう１つ設けられている。こ
のようなワード線選択回路が各センスアンプ３1 〜３n
及び６1 〜６n 間に複数設けられている（図示せず）。
また上記複数のワード線選択回路の中から１つを選択
し、通常の読み出し／書き込み動作の時には複数のワー
ド線の中から１つ選択し、またテストモードの時には複
数のワード線を選択する。
【００１６】また１は、例えば下位ビットを示すワード
線ＷＬ0 〜ＷＬ3 を選択することにより、ビット線ＢＬ
上に読み出された、複数のメモリセルＭＣ0 〜ＭＣ3 の
合計の電位の変位と，ビット線／ＢＬ上に読み出され
た、比較レベル発生回路２から出力された比較レベルと
を比較する、あるいはテストモードではない通常の読み
出し／書き込みの動作を行う時にセンスアンプ３1 〜３
n に接続し、増幅するレベルを選択するレベル選択回路
１である。その他については動作も含め従来例と同一で
ある。
線ＷＬ0 〜ＷＬ3 を選択することにより、ビット線ＢＬ
上に読み出された、複数のメモリセルＭＣ0 〜ＭＣ3 の
合計の電位の変位と，ビット線／ＢＬ上に読み出され
た、比較レベル発生回路２から出力された比較レベルと
を比較する、あるいはテストモードではない通常の読み
出し／書き込みの動作を行う時にセンスアンプ３1 〜３
n に接続し、増幅するレベルを選択するレベル選択回路
１である。その他については動作も含め従来例と同一で
ある。
【００１７】図２(a) 〜(c) は、レベル選択回路１のス
イッチング動作を説明する図であり、図において、ワー
ド線ＷＬ0 〜ＷＬ3 はビット線ＢＬとの交点に複数のメ
モリセルＭＣ0 〜ＭＣ3 を有し、ワード線ＷＬ8 〜ＷＬ
11はその対をなすビット線／ＢＬ上にメモリセルＭＣ8
〜ＭＣ11を有する。図５はこの発明の一実施例によるラ
インテストモードのフローチャートを示す図である。
イッチング動作を説明する図であり、図において、ワー
ド線ＷＬ0 〜ＷＬ3 はビット線ＢＬとの交点に複数のメ
モリセルＭＣ0 〜ＭＣ3 を有し、ワード線ＷＬ8 〜ＷＬ
11はその対をなすビット線／ＢＬ上にメモリセルＭＣ8
〜ＭＣ11を有する。図５はこの発明の一実施例によるラ
インテストモードのフローチャートを示す図である。
【００１８】次に動作について説明する。まず通常の読
み出し／書き込み時の動作は、図２(a) に示すように複
数のワード線選択回路（図示せず）の中から下位ビット
を示すワード線選択回路５が１つ選択され、１つのビッ
ト線対ＢＬ，／ＢＬに対してワード線選択回路５により
１本のワード線ＷＬ1 のみが選択される。この場合、レ
ベル選択回路１によりビット線ＢＬ及び／ＢＬはそれぞ
れセンスアンプ３1 に接続され、選択された１つのメモ
リセルＭＣ1 のデータによるビット線ＢＬのレベルの変
化をセンスアンプ３1 で増幅し、データが正しいか否か
をラインテストレジスタ４により判定する。
み出し／書き込み時の動作は、図２(a) に示すように複
数のワード線選択回路（図示せず）の中から下位ビット
を示すワード線選択回路５が１つ選択され、１つのビッ
ト線対ＢＬ，／ＢＬに対してワード線選択回路５により
１本のワード線ＷＬ1 のみが選択される。この場合、レ
ベル選択回路１によりビット線ＢＬ及び／ＢＬはそれぞ
れセンスアンプ３1 に接続され、選択された１つのメモ
リセルＭＣ1 のデータによるビット線ＢＬのレベルの変
化をセンスアンプ３1 で増幅し、データが正しいか否か
をラインテストレジスタ４により判定する。
【００１９】次にテストモード時の動作について説明す
る。ビット線ＢＬ上の複数のメモリセルのテストを行う
場合、従来のように比較レベルと比較しない場合には複
数のメモリセルのデータによる変化の合計がビット線／
ＢＬに対して“Ｈ”側あるいは“Ｌ”側のどちらかに変
化したことしか判断できず、したがって、例えば１つの
メモリセルのデータが不良であるとしても、他のメモリ
セルとの合計でビット線ＢＬの変化が正しい方に変化し
ていれば、上記メモリセルのデータの不良を検出するこ
とはできなかった。
る。ビット線ＢＬ上の複数のメモリセルのテストを行う
場合、従来のように比較レベルと比較しない場合には複
数のメモリセルのデータによる変化の合計がビット線／
ＢＬに対して“Ｈ”側あるいは“Ｌ”側のどちらかに変
化したことしか判断できず、したがって、例えば１つの
メモリセルのデータが不良であるとしても、他のメモリ
セルとの合計でビット線ＢＬの変化が正しい方に変化し
ていれば、上記メモリセルのデータの不良を検出するこ
とはできなかった。
【００２０】しかし、本発明の場合にはビット線ＢＬ側
をワード線選択回路５により選択された複数のメモリセ
ルのデータの合計したレベルとし，ビット線／ＢＬ側を
レベル選択回路１により選択された比較レベル発生回路
２から発生される比較レベルとし、それぞれのレベルを
センスアンプ３1 により比較するようにしたので、複数
のメモリセルの全データについてラインテストレジスタ
４により一度に判定することができる。
をワード線選択回路５により選択された複数のメモリセ
ルのデータの合計したレベルとし，ビット線／ＢＬ側を
レベル選択回路１により選択された比較レベル発生回路
２から発生される比較レベルとし、それぞれのレベルを
センスアンプ３1 により比較するようにしたので、複数
のメモリセルの全データについてラインテストレジスタ
４により一度に判定することができる。
【００２１】例えば、図２(b) に示すように複数のワー
ド線選択回路（図示せず）の中からワード線選択回路５
を１つ選択したとすると、該ワード線選択回路５1 によ
りビット線ＢＬに対しワード線ＷＬ0 〜ＷＬ3 が選択さ
れ、メモリセルＭＣ0 〜ＭＣ3 が選択される。ここでメ
モリセルＭＣ0 〜ＭＣ3 をすべて“Ｈ”、即ちビット線
ＢＬ側のレベルをメモリセルＭＣ0 〜ＭＣ3の４個分の
“Ｈ”のデータに相当するレベルとし、また、ビット線
／ＢＬ側の比較レベル発生回路２から出力される比較レ
ベルを３．５個分の“Ｈ”のデータに相当するレベルに
したとすると、上記それぞれのレベルをセンスアンプ３
1 で比較し、ビット線ＢＬ側が“Ｈ”となれば４つのメ
モリセルＭＣ0 〜ＭＣ3 はすべて“Ｈ”である、即ちメ
モリセルＭＣ0 〜ＭＣ3 はすべて良であることがライン
テストレジスタ４により判定することができ、逆に
“Ｌ”となれば４つのメモリセルＭＣ0 〜ＭＣ3 のうち
少なくとも１つに不具合のあることをラインテストレジ
スタ４により判定することができる。このようにして、
複数のワード線上のメモリセルのデータを同時にテスト
することが可能となる。
ド線選択回路（図示せず）の中からワード線選択回路５
を１つ選択したとすると、該ワード線選択回路５1 によ
りビット線ＢＬに対しワード線ＷＬ0 〜ＷＬ3 が選択さ
れ、メモリセルＭＣ0 〜ＭＣ3 が選択される。ここでメ
モリセルＭＣ0 〜ＭＣ3 をすべて“Ｈ”、即ちビット線
ＢＬ側のレベルをメモリセルＭＣ0 〜ＭＣ3の４個分の
“Ｈ”のデータに相当するレベルとし、また、ビット線
／ＢＬ側の比較レベル発生回路２から出力される比較レ
ベルを３．５個分の“Ｈ”のデータに相当するレベルに
したとすると、上記それぞれのレベルをセンスアンプ３
1 で比較し、ビット線ＢＬ側が“Ｈ”となれば４つのメ
モリセルＭＣ0 〜ＭＣ3 はすべて“Ｈ”である、即ちメ
モリセルＭＣ0 〜ＭＣ3 はすべて良であることがライン
テストレジスタ４により判定することができ、逆に
“Ｌ”となれば４つのメモリセルＭＣ0 〜ＭＣ3 のうち
少なくとも１つに不具合のあることをラインテストレジ
スタ４により判定することができる。このようにして、
複数のワード線上のメモリセルのデータを同時にテスト
することが可能となる。
【００２２】次にメモリセルのデータがすべて“Ｌ”及
びビット線／ＢＬ側のメモリセルＭＣ8 〜ＭＣ11のテス
トについても同様である。例えば、図２(c) に示すよう
に複数のワード線選択回路の中からワード線選択回路
（図示せず）を１つ選択したとすると、該ワード線選択
回路によりビット線／ＢＬに対しワード線ＷＬ8 〜ＷＬ
11が選択され、メモリセルＭＣ8 〜ＭＣ11が選択され
る。ここでメモリセルＭＣ8 〜ＭＣ11をすべて“Ｌ”、
即ちビット線／ＢＬ側のレベルをメモリセルＭＣ8 〜Ｍ
Ｃ11の４個分の“Ｌ”のデータに相当するレベルとし、
また、ビット線ＢＬ側の比較レベル発生回路２から出力
される比較レベルを３．５個分の“Ｌ”のデータに相当
するレベルにしたとすると、上記それぞれのレベルをセ
ンスアンプ６1 で比較し、ビット線／ＢＬ側が“Ｌ”と
なれば４つのメモリセルＭＣ8 〜ＭＣ11はすべて“Ｌ”
である、即ちメモリセルＭＣ8 〜ＭＣ11はすべて良であ
ることがラインテストレジスタ４により判定することが
でき、逆に“Ｈ”となれば４つのメモリセルＭＣ8 〜Ｍ
Ｃ11のうち少なくとも１つに不具合のあることをライン
テストレジスタ４により判定することができる。このよ
うにして、メモリセルのデータがすべて“Ｌ”及びビッ
ト線／ＢＬ側のメモリセルについても、上記実施例と同
様に複数のワード線上のメモリセルのデータを同時にテ
ストすることが可能となる。
びビット線／ＢＬ側のメモリセルＭＣ8 〜ＭＣ11のテス
トについても同様である。例えば、図２(c) に示すよう
に複数のワード線選択回路の中からワード線選択回路
（図示せず）を１つ選択したとすると、該ワード線選択
回路によりビット線／ＢＬに対しワード線ＷＬ8 〜ＷＬ
11が選択され、メモリセルＭＣ8 〜ＭＣ11が選択され
る。ここでメモリセルＭＣ8 〜ＭＣ11をすべて“Ｌ”、
即ちビット線／ＢＬ側のレベルをメモリセルＭＣ8 〜Ｍ
Ｃ11の４個分の“Ｌ”のデータに相当するレベルとし、
また、ビット線ＢＬ側の比較レベル発生回路２から出力
される比較レベルを３．５個分の“Ｌ”のデータに相当
するレベルにしたとすると、上記それぞれのレベルをセ
ンスアンプ６1 で比較し、ビット線／ＢＬ側が“Ｌ”と
なれば４つのメモリセルＭＣ8 〜ＭＣ11はすべて“Ｌ”
である、即ちメモリセルＭＣ8 〜ＭＣ11はすべて良であ
ることがラインテストレジスタ４により判定することが
でき、逆に“Ｈ”となれば４つのメモリセルＭＣ8 〜Ｍ
Ｃ11のうち少なくとも１つに不具合のあることをライン
テストレジスタ４により判定することができる。このよ
うにして、メモリセルのデータがすべて“Ｌ”及びビッ
ト線／ＢＬ側のメモリセルについても、上記実施例と同
様に複数のワード線上のメモリセルのデータを同時にテ
ストすることが可能となる。
【００２３】以下ラインテストモードの動作を図５に沿
って説明する。ランダムデータをラインテストレジスタ
４に書き込み（Ｓ1 ）、一行分のデータをラインテスト
レジスタ４から複数のワード線に属する複数のメモリセ
ルに転送し（Ｓ2 ）、上記動作を全てのワード線に対し
て行って全データをラインテストレジスタ４からメモリ
セルに書き込み（Ｓ3 ）、複数のメモリセルから読み出
してきた合計されたデータと，基準となる比較レベルと
の差を、ラインテストレジスタ４の期待値と一致検出し
（Ｓ4 ）、上記動作を全てのワード線に対して行って全
データのテストを行う（Ｓ5 ）。
って説明する。ランダムデータをラインテストレジスタ
４に書き込み（Ｓ1 ）、一行分のデータをラインテスト
レジスタ４から複数のワード線に属する複数のメモリセ
ルに転送し（Ｓ2 ）、上記動作を全てのワード線に対し
て行って全データをラインテストレジスタ４からメモリ
セルに書き込み（Ｓ3 ）、複数のメモリセルから読み出
してきた合計されたデータと，基準となる比較レベルと
の差を、ラインテストレジスタ４の期待値と一致検出し
（Ｓ4 ）、上記動作を全てのワード線に対して行って全
データのテストを行う（Ｓ5 ）。
【００２４】ここで、上記比較レベル発生回路２及びワ
ード線選択回路５の構成及び動作について説明する。ま
ず、上記比較レベル発生回路２の構成について説明す
る。図３はこの発明の一実施例による比較レベル発生回
路２の内部構成を示す図であり、図において、２０１は
第１のＮチャネルトランジスタ，２０４は第２のＮチャ
ネルトランジスタ、２０２，２０２ａ及び３０２，３０
２ａは抵抗分割回路、２０３，３０３はゲート電圧の変
動を抑えるコンデンサ、３０１は第１のＰチャネルトラ
ンジスタ，３０４は第２のＰチャネルトランジスタ、３
０５は出力端子である。
ード線選択回路５の構成及び動作について説明する。ま
ず、上記比較レベル発生回路２の構成について説明す
る。図３はこの発明の一実施例による比較レベル発生回
路２の内部構成を示す図であり、図において、２０１は
第１のＮチャネルトランジスタ，２０４は第２のＮチャ
ネルトランジスタ、２０２，２０２ａ及び３０２，３０
２ａは抵抗分割回路、２０３，３０３はゲート電圧の変
動を抑えるコンデンサ、３０１は第１のＰチャネルトラ
ンジスタ，３０４は第２のＰチャネルトランジスタ、３
０５は出力端子である。
【００２５】次に動作について説明する。通常の動作時
は、第２のＮチャネルトランジスタ２０４と第２のＰチ
ャネルトランジスタ３０４とで抵抗分割回路が構成さ
れ、出力として１／２Ｖccを出力端子３０５から出力す
る。
は、第２のＮチャネルトランジスタ２０４と第２のＰチ
ャネルトランジスタ３０４とで抵抗分割回路が構成さ
れ、出力として１／２Ｖccを出力端子３０５から出力す
る。
【００２６】例えば、比較レベルが基準電圧１／２Ｖcc
より低くなった場合には、Ｎチャネル側の比較レベル発
生回路２００において、抵抗分割回路２０２，２０２ａ
により基準電圧１／２Ｖccが設定され、第１のＮチャネ
ルトランジスタ２０１により第２のＮチャネルトランジ
スタ２０４のしきい値電圧ＶTHが調整され、第２のＮチ
ャネルトランジスタ２０４のゲート電圧の変動をコンデ
ンサ２０３により抑える。出力として１／２Ｖcc＋ＶTH
が比較レベル電圧として出力端子３０５から出力され
る。
より低くなった場合には、Ｎチャネル側の比較レベル発
生回路２００において、抵抗分割回路２０２，２０２ａ
により基準電圧１／２Ｖccが設定され、第１のＮチャネ
ルトランジスタ２０１により第２のＮチャネルトランジ
スタ２０４のしきい値電圧ＶTHが調整され、第２のＮチ
ャネルトランジスタ２０４のゲート電圧の変動をコンデ
ンサ２０３により抑える。出力として１／２Ｖcc＋ＶTH
が比較レベル電圧として出力端子３０５から出力され
る。
【００２７】また比較レベルが基準電圧１／２Ｖccより
高くなった場合には、Ｐチャネル側の比較レベル発生回
路３００において、抵抗分割回路３０２，３０２ａによ
り基準電圧１／２Ｖccが設定され、第１のＰチャネルト
ランジスタ３０１により第２のＰチャネルトランジスタ
３０４のしきい値電圧ＶTHが調整され、第２のＰチャネ
ルトランジスタ３０４のゲート電圧の変動をコンデンサ
３０３により抑える。出力として１／２Ｖcc−ＶTHが比
較レベル電圧として出力端子３０５から出力される。
高くなった場合には、Ｐチャネル側の比較レベル発生回
路３００において、抵抗分割回路３０２，３０２ａによ
り基準電圧１／２Ｖccが設定され、第１のＰチャネルト
ランジスタ３０１により第２のＰチャネルトランジスタ
３０４のしきい値電圧ＶTHが調整され、第２のＰチャネ
ルトランジスタ３０４のゲート電圧の変動をコンデンサ
３０３により抑える。出力として１／２Ｖcc−ＶTHが比
較レベル電圧として出力端子３０５から出力される。
【００２８】次に上記ワード線選択回路５の構成につい
て説明する。半導体記憶装置に配置されるメモリセルの
数がきまれば、ワード線を選択する数がきまり、これに
よりワード線選択回路の数がきまる。従来はＸ方向に１
つのワード線分のデータしかテストできなかったが、複
数のワード線を選択し、該複数のワード線分のデータ
を、ワード線選択回路を単位としてテストすることがで
きる。この場合一例として、ワード線を選択する１単位
を４本とし、各センスアンプ間に複数設けられている
（図示せず）。
て説明する。半導体記憶装置に配置されるメモリセルの
数がきまれば、ワード線を選択する数がきまり、これに
よりワード線選択回路の数がきまる。従来はＸ方向に１
つのワード線分のデータしかテストできなかったが、複
数のワード線を選択し、該複数のワード線分のデータ
を、ワード線選択回路を単位としてテストすることがで
きる。この場合一例として、ワード線を選択する１単位
を４本とし、各センスアンプ間に複数設けられている
（図示せず）。
【００２９】図４はこの発明の一実施例によるワード線
選択回路５の内部構成を示す図であり、図において、４
００は外部からアドレスを入力するロウデコーダ─、Ｘ
j,Ｘk,Ｘs は外部アドレス入力端子、ＲＸ0 〜ＲＸ3 は
外部アドレスＸj,Ｘk,Ｘs に対応して作られる内部アド
レス入力端子、ＷＬ0 〜ＷＬ3 はワード線である。
選択回路５の内部構成を示す図であり、図において、４
００は外部からアドレスを入力するロウデコーダ─、Ｘ
j,Ｘk,Ｘs は外部アドレス入力端子、ＲＸ0 〜ＲＸ3 は
外部アドレスＸj,Ｘk,Ｘs に対応して作られる内部アド
レス入力端子、ＷＬ0 〜ＷＬ3 はワード線である。
【００３０】次に動作について説明する。通常動作時は
φwsは“Ｌ”であり、外部アドレスＸj,Ｘk,Ｘs に対応
して内部アドレス入力端子ＲＸ0 〜ＲＸ3 のうち何れか
１つが“Ｈ”となり、他の内部アドレス入力端子ＲＸ0
〜ＲＸ3 は“Ｌ”となる。このときワード線ＷＬ0 〜Ｗ
Ｌ3 のうち“Ｈ”となったワード線のみが選択される。
φwsは“Ｌ”であり、外部アドレスＸj,Ｘk,Ｘs に対応
して内部アドレス入力端子ＲＸ0 〜ＲＸ3 のうち何れか
１つが“Ｈ”となり、他の内部アドレス入力端子ＲＸ0
〜ＲＸ3 は“Ｌ”となる。このときワード線ＷＬ0 〜Ｗ
Ｌ3 のうち“Ｈ”となったワード線のみが選択される。
【００３１】次にテストモード時に複数のワード線ＷＬ
0 〜ＷＬ3 を同時に選択する場合には、φws＝“Ｈ”と
することにより内部アドレス入力端子ＲＸ0 〜ＲＸ3 に
かかわらず、ワード線ＷＬ0 〜ＷＬ3 の４本を選択する
ことができる。
0 〜ＷＬ3 を同時に選択する場合には、φws＝“Ｈ”と
することにより内部アドレス入力端子ＲＸ0 〜ＲＸ3 に
かかわらず、ワード線ＷＬ0 〜ＷＬ3 の４本を選択する
ことができる。
【００３２】このような本実施例では、複数のワード線
選択回路（図示せず）の中からワード線選択回路５を１
つ選択し、一対のビット線ＢＬ，／ＢＬに対し、上記ワ
ード線選択回路５により４本のワード線ＷＬ0 〜ＷＬ3
を選択し、それにより複数のメモリセルＭＣ0 〜ＭＣ3
が選択されてビット線ＢＬに読み出された複数のメモリ
セルＭＣ0 〜ＭＣ3 の合計されたデータのレベルと，レ
ベル選択回路１により選択された、比較レベル発生回路
２の比較レベルとをセンスアンプ３1 により比較し増幅
し、ラインテストレジスタ４によりメモリセルＭＣ0 〜
ＭＣ3 の良，不良を判定するようにしたので、複数のワ
ード線ＷＬ0 〜ＷＬ3 のデータを同時に短時間でテスト
することができ、装置を安価に製造することができる。
選択回路（図示せず）の中からワード線選択回路５を１
つ選択し、一対のビット線ＢＬ，／ＢＬに対し、上記ワ
ード線選択回路５により４本のワード線ＷＬ0 〜ＷＬ3
を選択し、それにより複数のメモリセルＭＣ0 〜ＭＣ3
が選択されてビット線ＢＬに読み出された複数のメモリ
セルＭＣ0 〜ＭＣ3 の合計されたデータのレベルと，レ
ベル選択回路１により選択された、比較レベル発生回路
２の比較レベルとをセンスアンプ３1 により比較し増幅
し、ラインテストレジスタ４によりメモリセルＭＣ0 〜
ＭＣ3 の良，不良を判定するようにしたので、複数のワ
ード線ＷＬ0 〜ＷＬ3 のデータを同時に短時間でテスト
することができ、装置を安価に製造することができる。
【００３３】なお上記本実施例では、レベルを選択する
レベル選択回路１をセンスアンプに接続することによ
り、通常の読み出し時に用いるセンスアンプと，テスト
モード時に用いるセンスアンプとを共用する構成を例に
とって説明したが、通常の読み出し時のセンスアンプ
と，テストモード時に用いるセンスアンプとを分けた構
成にしてもよく、上記実施例と同様の効果を奏する。
レベル選択回路１をセンスアンプに接続することによ
り、通常の読み出し時に用いるセンスアンプと，テスト
モード時に用いるセンスアンプとを共用する構成を例に
とって説明したが、通常の読み出し時のセンスアンプ
と，テストモード時に用いるセンスアンプとを分けた構
成にしてもよく、上記実施例と同様の効果を奏する。
【００３４】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、一対のビット線対上にワード線複数本
分のデータをメモリセルから読み出し、そのデータの合
計されたレベルを内部で生成した比較レベルと比較する
ようにしたので、複数のワード線のデータを同時に短時
間でテストすることができ、装置を安価に製造すること
ができる効果がある。
憶装置によれば、一対のビット線対上にワード線複数本
分のデータをメモリセルから読み出し、そのデータの合
計されたレベルを内部で生成した比較レベルと比較する
ようにしたので、複数のワード線のデータを同時に短時
間でテストすることができ、装置を安価に製造すること
ができる効果がある。
【図１】この発明の一実施例による半導体記憶装置のブ
ロック構成を示すブロック回路図である。
ロック構成を示すブロック回路図である。
【図２】この発明の一実施例によるレベル選択回路の動
作を説明する動作説明図である。
作を説明する動作説明図である。
【図３】この発明の一実施例による比較レベル発生回路
の内部構成を示す内部回路図である。
の内部構成を示す内部回路図である。
【図４】この発明の一実施例によるワード線選択回路の
内部構成を示す内部回路図である。
内部構成を示す内部回路図である。
【図５】この発明の一実施例によるラインテストモード
のフローを示すフローチャート図である。
のフローを示すフローチャート図である。
【図６】従来の半導体記憶装置のブロック構成を示すブ
ロック回路図である。
ロック回路図である。
【図７】従来のラインテストレジスタの内部構成を示す
内部回路図である。
内部回路図である。
【図８】従来のラインテストモードの動作を示すタイミ
ングチャート図である。
ングチャート図である。
【図９】従来のラインテストモードのフローを示すフロ
ーチャート図である。
ーチャート図である。
１ レベル選択回路 ２ 比較レベル発生回路 ３1 〜３n センスアンプ ６1 〜６n センスアンプ ４ ラインテストレジスタ ５ ワード線選択回路 ４０ マッチライン ５０ 期待値レジスタ ２００ Ｎチャネル側の比較レベル発生回路 ２０１ Ｎチャネルトランジスタ ２０２ 抵抗 ２０２ａ 抵抗 ２０３ コンデンサ ２０４ Ｎチャネルトランジスタ ３００ Ｐチャネル側の比較レベル発生回路 ３０１ Ｐチャネルトランジスタ ３０２ 抵抗 ３０２ａ 抵抗 ３０３ コンデンサ ３０４ Ｐチャネルトランジスタ ３０５ 出力端子 ４００ ロウデコータ Ｑ19 ＣＭＯＳで構成されたレジスタ Ｑ20 ＣＭＯＳで構成されたレジスタ Ｑ21 ＣＭＯＳで構成されたレジスタ Ｑ22 ＣＭＯＳで構成されたレジスタ Ｑ15 ＥＸ−ＯＲを構成するトランジスタ Ｑ16 ＥＸ−ＯＲを構成するトランジスタ Ｑ17 リセットトランジスタ Ｑ18 メモリセルのデータのテスト結果をマッチ
ラインに反映するトランジスタ
ラインに反映するトランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】次に動作について説明する。例えば比較レ
ベルＶr を出力端子３０５から出力する場合、抵抗分割
回路２０２，２０２ａ及び第１のＮチャネルトランジス
タ２０１を第２のＮチャネルトランジスタ２０４のゲー
ト電圧がＶr ＋Ｖthとなるよう構成するとともに、抵抗
分割回路３０２，３０２ａ及び第１のＰチャネルトラン
ジスタ３０１を、第２のＰチャネルトランジスタ３０４
のゲート電圧がＶr −Ｖthとなるよう構成することによ
り、出力端子３０５の出力は、変動する事なくＶr を保
つ。
ベルＶr を出力端子３０５から出力する場合、抵抗分割
回路２０２，２０２ａ及び第１のＮチャネルトランジス
タ２０１を第２のＮチャネルトランジスタ２０４のゲー
ト電圧がＶr ＋Ｖthとなるよう構成するとともに、抵抗
分割回路３０２，３０２ａ及び第１のＰチャネルトラン
ジスタ３０１を、第２のＰチャネルトランジスタ３０４
のゲート電圧がＶr −Ｖthとなるよう構成することによ
り、出力端子３０５の出力は、変動する事なくＶr を保
つ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】次に上記ワード線選択回路５の構成につい
て説明する。半導体記憶装置に配置されるメモリセルの
数がきまれば、ワード線を選択する数がきまり、これに
よりワード線選択回路の数がきまる。従来はＸ方向に１
つのワード線分のデータしかテストできなかったが、複
数のワード線を選択し、該複数のワード線分のデータ
を、ワード線選択回路を単位としてテストすることがで
きる。この場合一例として、ワード線を選択する１単位
を４本とし、各センスアンプ間に複数設けられている
（図示せず）。
て説明する。半導体記憶装置に配置されるメモリセルの
数がきまれば、ワード線を選択する数がきまり、これに
よりワード線選択回路の数がきまる。従来はＸ方向に１
つのワード線分のデータしかテストできなかったが、複
数のワード線を選択し、該複数のワード線分のデータ
を、ワード線選択回路を単位としてテストすることがで
きる。この場合一例として、ワード線を選択する１単位
を４本とし、各センスアンプ間に複数設けられている
（図示せず）。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】図４はこの発明の一実施例によるワード線
選択回路５の内部構成を示す図であり、図において、４
００は外部からアドレスを入力するロウデコーダ─、Ｘ
j,Ｘk,Ｘs は外部アドレス入力端子、ＲＸ0 〜ＲＸ3 は
外部アドレスＸj,Ｘk,Ｘs に対応して作られる内部アド
レス入力端子、ＷＬ0〜ＷＬ3 はワード線である。
選択回路５の内部構成を示す図であり、図において、４
００は外部からアドレスを入力するロウデコーダ─、Ｘ
j,Ｘk,Ｘs は外部アドレス入力端子、ＲＸ0 〜ＲＸ3 は
外部アドレスＸj,Ｘk,Ｘs に対応して作られる内部アド
レス入力端子、ＷＬ0〜ＷＬ3 はワード線である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】次に動作について説明する。通常動作時は
φwsは“Ｌ”であり、外部アドレスＸj,Ｘk,Ｘs に対応
して内部アドレス入力端子ＲＸ0 〜ＲＸ3 のうち何れか
１つが“Ｈ”となり、他の内部アドレス入力端子ＲＸ0
〜ＲＸ3 は“Ｌ”となる。このときワード線ＷＬ0 〜Ｗ
Ｌ3 のうち“Ｈ”となったワード線のみが選択される。
φwsは“Ｌ”であり、外部アドレスＸj,Ｘk,Ｘs に対応
して内部アドレス入力端子ＲＸ0 〜ＲＸ3 のうち何れか
１つが“Ｈ”となり、他の内部アドレス入力端子ＲＸ0
〜ＲＸ3 は“Ｌ”となる。このときワード線ＷＬ0 〜Ｗ
Ｌ3 のうち“Ｈ”となったワード線のみが選択される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】次にテストモード時に複数のワード線ＷＬ
0 〜ＷＬ3 を同時に選択する場合には、φws＝“Ｈ”と
することにより内部アドレス入力端子ＲＸ0 〜ＲＸ3 に
かかわらず、ワード線ＷＬ0 〜ＷＬ3 の４本を選択する
ことができる。
0 〜ＷＬ3 を同時に選択する場合には、φws＝“Ｈ”と
することにより内部アドレス入力端子ＲＸ0 〜ＲＸ3 に
かかわらず、ワード線ＷＬ0 〜ＷＬ3 の４本を選択する
ことができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】このような本実施例では、複数のワード線
選択回路（図示せず）の中からワード線選択回路５を１
つ選択し、一対のビット線ＢＬ，／ＢＬに対し、上記ワ
ード線選択回路５により４本のワード線ＷＬ0 〜ＷＬ3
を選択し、それにより複数のメモリセルＭＣ0 〜ＭＣ3
が選択されてビット線ＢＬに読み出された複数のメモリ
セルＭＣ0 〜ＭＣ3 の合計されたデータのレベルと，レ
ベル選択回路１により選択された、比較レベル発生回路
２の比較レベルとをセンスアンプ３1 により比較し増幅
し、ラインテストレジスタ４によりメモリセルＭＣ0 〜
ＭＣ3 の良，不良を判定するようにしたので、複数のワ
ード線ＷＬ0 〜ＷＬ3 のデータを同時に短時間でテスト
することができ、装置を安価に製造することができる。
選択回路（図示せず）の中からワード線選択回路５を１
つ選択し、一対のビット線ＢＬ，／ＢＬに対し、上記ワ
ード線選択回路５により４本のワード線ＷＬ0 〜ＷＬ3
を選択し、それにより複数のメモリセルＭＣ0 〜ＭＣ3
が選択されてビット線ＢＬに読み出された複数のメモリ
セルＭＣ0 〜ＭＣ3 の合計されたデータのレベルと，レ
ベル選択回路１により選択された、比較レベル発生回路
２の比較レベルとをセンスアンプ３1 により比較し増幅
し、ラインテストレジスタ４によりメモリセルＭＣ0 〜
ＭＣ3 の良，不良を判定するようにしたので、複数のワ
ード線ＷＬ0 〜ＷＬ3 のデータを同時に短時間でテスト
することができ、装置を安価に製造することができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】なお上記本実施例では、レベルを選択する
レベル選択回路１をセンスアンプに接続することによ
り、通常の読み出し時に用いるセンスアンプと，テスト
モード時に用いるセンスアンプとを共用する構成を例に
とって説明したが、通常の読み出し時のセンスアンプ
と，テストモード時に用いるセンスアンプとを分けた構
成にしてもよく、上記実施例と同様の効果を奏する。
レベル選択回路１をセンスアンプに接続することによ
り、通常の読み出し時に用いるセンスアンプと，テスト
モード時に用いるセンスアンプとを共用する構成を例に
とって説明したが、通常の読み出し時のセンスアンプ
と，テストモード時に用いるセンスアンプとを分けた構
成にしてもよく、上記実施例と同様の効果を奏する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】
【発明の効果】
以上のように、この発明に係る半導体
記憶装置によれば、一対のビット線対上にワード線複数
本分のデータをメモリセルから読み出し、そのデータの
合計されたレベルを内部で生成した比較レベルと比較す
るようにしたので、複数のワード線のデータを同時に短
時間でテストすることができ、装置を安価に製造するこ
とができる効果がある。
記憶装置によれば、一対のビット線対上にワード線複数
本分のデータをメモリセルから読み出し、そのデータの
合計されたレベルを内部で生成した比較レベルと比較す
るようにしたので、複数のワード線のデータを同時に短
時間でテストすることができ、装置を安価に製造するこ
とができる効果がある。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ レベル選択回路 ２ 比較レベル発生回路 ３1 〜３n センスアンプ ６1 〜６n センスアンプ ４ ラインテストレジスタ ５ ワード線選択回路 ４０ マッチライン ５０ 期待値レジスタ ２００ Ｎチャネル側の比較レベル発生回路 ２０１ Ｎチャネルトランジスタ ２０２ 抵抗 ２０２ａ 抵抗 ２０３ コンデンサ ２０４ Ｎチャネルトランジスタ ３００ Ｐチャネル側の比較レベル発生回路 ３０１ Ｐチャネルトランジスタ ３０２ 抵抗 ３０２ａ 抵抗 ３０３ コンデンサ ３０４ Ｐチャネルトランジスタ ３０５ 出力端子 ４００ ロウデコータ Ｑ19 レジスタを構成するトランジスタ Ｑ20 レジスタを構成するトランジスタ Ｑ21 レジスタを構成するトランジスタ Ｑ22 レジスタを構成するトランジスタ Ｑ15 ＥＸ−ＯＲを構成するトランジスタ Ｑ16 ＥＸ−ＯＲを構成するトランジスタ Ｑ17 リセットトランジスタ Ｑ18 メモリセルのデータのテスト結果をマッチ
ラインに反映するトランジスタ
ラインに反映するトランジスタ
Claims (2)
- 【請求項１】 データを記憶するためのメモリセル群
と，該メモリセル群のデータを入出力する複数の一対の
ビット線と，該ビット線に属するメモリセルを選択する
ためのワード線とを備えた半導体記憶装置において、 該ワード線を複数選択するワード線選択手段と、 上記一対のビット線に対し、上記ワード線選択手段によ
り複数のワード線を選択することにより複数のメモリセ
ルが選択されてビット線に読み出された複数のメモリセ
ルの合計されたデータを同時にテストするテスト手段と
を備えたことを特徴とする半導体記憶装置。 - 【請求項２】 上記テスト手段は、 基準となる比較レベルをテストモード時に発生する比較
レベル発生手段と、 該比較レベル発生手段から出力された比較レベルを選択
するレベル選択手段と、 上記比較レベルと，複数のメモリセルの合計されたデー
タのレベルとの差を増幅するセンスアンプとを備えたこ
とを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274678A JPH0581899A (ja) | 1991-09-24 | 1991-09-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274678A JPH0581899A (ja) | 1991-09-24 | 1991-09-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581899A true JPH0581899A (ja) | 1993-04-02 |
Family
ID=17545045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3274678A Pending JPH0581899A (ja) | 1991-09-24 | 1991-09-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581899A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332100A (ja) * | 2000-05-22 | 2001-11-30 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JP2006066041A (ja) * | 2004-08-30 | 2006-03-09 | Oki Electric Ind Co Ltd | メモリテスト回路 |
| JP2009240153A (ja) * | 2008-03-03 | 2009-10-15 | Fujitsu Ltd | 電子回路装置 |
| CN110808080A (zh) * | 2018-08-06 | 2020-02-18 | 爱思开海力士有限公司 | 内部电压生成电路 |
-
1991
- 1991-09-24 JP JP3274678A patent/JPH0581899A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332100A (ja) * | 2000-05-22 | 2001-11-30 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JP2006066041A (ja) * | 2004-08-30 | 2006-03-09 | Oki Electric Ind Co Ltd | メモリテスト回路 |
| JP4627644B2 (ja) * | 2004-08-30 | 2011-02-09 | Ｏｋｉセミコンダクタ株式会社 | メモリテスト回路 |
| JP2009240153A (ja) * | 2008-03-03 | 2009-10-15 | Fujitsu Ltd | 電子回路装置 |
| CN110808080A (zh) * | 2018-08-06 | 2020-02-18 | 爱思开海力士有限公司 | 内部电压生成电路 |
| CN110808080B (zh) * | 2018-08-06 | 2023-03-28 | 爱思开海力士有限公司 | 内部电压生成电路 |
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