CN111402946A - 一次性可编程(otp)存储器设备和测试otp存储器设备的方法 - Google Patents

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Abstract

提供了一次性可编程(OTP)存储器设备及测试OTP存储器设备的方法，OTP存储器设备包括：包括OTP单元阵列和虚设单元块的单元阵列电路，OTP单元阵列包括耦合到位线、读取字线和电压字线的OTP存储单元，并且所述虚设单元块耦合到读取字线和电压字线；行解码器，通过读取字线和电压字线耦合到虚设单元块和OTP单元阵列；通过位线耦合到OTP单元阵列的列解码器；耦合到列解码器的写入感测电路；以及基于命令和地址控制单元阵列电路、行解码器和写入感测电路的控制电路，单元阵列电路还包括隔离电路，隔离电路响应于测试模式下的控制代码，切断从行解码器传输到OTP单元阵列的第一和第二电压。

Description

一次性可编程(OTP)存储器设备和测试OTP存储器设备的方法
相关申请的交叉引用
本申请要求于2019年1月3日在韩国知识产权局提交的韩国专利申请No.10-2019-0000608的优先权，并在此通过引用完整地并入其公开内容。
技术领域
本发明构思的示例性实施例涉及一次性可编程(OTP)存储器设备和测试OTP存储器设备的方法。
背景技术
在一次性可编程(OTP)存储器设备中，可以使用多个OTP单元来存储数据。例如，每一个OTP单元可以具有未编程状态和编程状态。OTP单元中编程的数据可以在没有电力的情况下保留。在这种情况下，OTP单元可以像非易失性存储器那样工作。已经第一次编程的OTP单元不能被第二次编程。换言之，已编程的OTP单元在状态上是不可逆的。在一些示例中，OTP单元可以包括熔丝或反熔丝，并且可以被电编程。OTP存储器用于电子领域，在各种应用中永久存储信息。
与可以多次再编程的存储器的测试相比，测试OTP存储器的效率低。这是因为OTP存储器的单元不能被重新编程。
发明内容
根据本发明构思的示例性实施例，一种一次性可编程(OTP)存储器设备包括：单元阵列电路，包括OTP单元阵列和虚设单元块，其中OTP单元阵列包括耦合到多条位线、多条读取字线和多条电压字线的多个OTP存储单元，并且虚设单元块耦合到多条读取字线和多条电压字线；行解码器，通过多条读取字线和多条电压字线耦合到虚设单元块和OTP单元阵列；列解码器，通过多条位线耦合到OTP单元阵列；写入感测电路，耦合到列解码器；以及控制电路，被配置为基于命令和地址来控制单元阵列电路、行解码器和写入感测电路，其中所述单元阵列电路还包括隔离电路，所述隔离电路响应于第一测试模式下的控制代码，切断从行解码器传输到OTP单元阵列的第一电压和第二电压。
根据本发明构思的示例性实施例，提供了一种测试OTP存储器设备的方法，OTP存储器设备包括OTP单元阵列、虚设单元块和隔离电路，所述OTP单元阵列包括耦合到多条位线、多条读取字线和多条电压字线的多个OTP存储单元，所述虚设单元块耦合到多条读取字线和多条电压字线，以及所述隔离电路耦合到OTP单元阵列和虚设单元块。在该方法中，在第一测试模式下由隔离电路切断虚设单元块和OTP单元阵列的连接，从读取字线和电压字线中选择读取字线和电压字线对，响应于第一测试启用信号由耦合到虚设单元块的测试位线信号发生器生成第一测试位线信号和第二测试位线信号，并且基于通过位线输出的测试结果图案与预期图案的比较，确定行解码器和列解码器是否有缺陷。行解码器耦合到多条读取字线和多条电压字线，并且列解码器耦合到多条位线。
根据本发明构思的示例性实施例，提供了一种测试OTP存储器设备的方法，OTP存储器设备包括：OTP单元阵列，所述OTP单元阵列包括耦合到多条位线、多条读取字线和多条电压字线的多个OTP存储单元；耦合到多条读取字线和多条电压字线的虚设单元块；以及耦合到OTP单元阵列和虚设单元块的隔离电路。在该方法中，在第一测试模式下在通过隔离电路切断虚设单元块和OTP单元阵列的连接之后，对耦合到多条读取字线和多条电压字线的行解码器以及耦合到多条位线的列解码器执行第一测试，如果在第一测试中确定行解码器和列解码器为没有缺陷，则在第二测试模式下对OTP单元阵列执行第二测试，并且基于第二测试结果，确定OTP存储器设备是否有缺陷。
根据本发明构思的示例性实施例，一种OTP存储器设备包括：单元阵列电路，包括OTP单元阵列、隔离电路和虚设单元块，其中OTP单元阵列包括耦合到多条位线，多条第一字线和多条第二字线的多个OTP存储单元；行解码器，通过多条第一字线和多条第二字线耦合到虚设单元块；列解码器，通过多条位线耦合到OTP单元阵列的；控制电路，被配置为控制单元阵列电路和行解码器，其中行解码器被配置为在测试模式下向隔离电路提供控制代码，所述控制代码指示隔离电路切断第一电压和第二电压。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将被更清楚地理解。
图1是示出了根据本发明构思的示例性实施例的一次性可编程(OTP)存储器设备的框图。
图2示出了图1的OTP存储器设备中的OTP存储单元。
图3示出了图2的OTP存储单元的横截面图。
图4示出了图1的OTP存储器设备中的另一OTP存储单元。
图5是示出了包括在图1的OTP存储器设备中的OTP单元阵列的电路图。
图6是示出了包括在图1的OTP存储器设备中的另一OTP单元阵列的电路图。
图7是示出了根据本发明构思的示例性实施例的包括在图1的OTP存储器设备中的单元阵列电路的电路图。
图8是示出图7中的包括在隔离电路中的单位隔离电路的电路图。
图9示出了第一测试模式下图7的单元阵列电路的操作。
图10是示出了图1的OTP存储器设备中的控制电路的框图。
图11是示出了图1的OTP存储器设备中的行解码器的框图。
图12是示出了图1的OTP存储器设备中的电压发生器的框图。
图13和图14分别示出了在第一测试模式下图1的OTP存储器设备提供的测试结果图案。
图15示出了根据本发明构思的示例性实施例的图1的OTP存储器设备中的OTP单元阵列。
图16是示出了根据本发明构思的示例性实施例的测试OTP存储器设备的方法的流程图。
图17示出了图16中测试行解码器和列解码器的操作。
图18示出了图16中测试OTP单元阵列的操作。
图19是示出了根据本发明构思的示例性实施例的OTP存储器设备的框图。
图20是示出了根据本发明构思的示例性实施例的图1的OTP存储器设备中的另一单元阵列电路的框图。
图21是示出了根据本发明构思的示例性实施例的包括OTP存储器设备的存储器设备的框图。
图22是示出了根据本发明构思的示例性实施例的包括OTP存储器设备的移动系统的框图。
具体实施方式
本发明构思的示例性实施例提供了一次性可编程(OTP)存储器设备，能够提高OTP存储器设备中的外围电路的测试可信度。
本发明构思的示例性实施例还提供了一种测试OTP存储器设备的方法，能够提高OTP存储器设备中的外围电路的测试可信度。
以下将参考附图更全面地描述本发明构思的示例性实施例。贯穿本申请，相同的附图标记可以指代相同的元件。
图1是示出了根据本发明构思的示例性实施例的OTP存储器设备的框图。
参照图1，OTP存储器设备50包括单元阵列电路(CAC)100、行解码器(RDEC)230、列解码器(CDEC)210、写入感测电路(WD-SA)220、电压发生器(VGR)250和控制电路300。
单元阵列电路100至少包括OTP单元阵列110、隔离电路(ISC)160和虚设单元块(DCB)180。
OTP单元阵列110包括耦合到多条位线BL和多条字线WL的多个OTP存储单元。如将参考图2描述的那样，多条字线WL可以包括多条读取字线WLR和多条电压字线WLP。虚设单元块180可以通过字线WL耦合在行解码器230和隔离电路160之间。
隔离电路160耦合在OTP单元阵列110和虚设单元块180之间。隔离电路160可以响应于第一测试模式下的控制代码CCD，切断从行解码器230传输到OTP单元阵列110的第一电压和第二电压。在本发明构思的示例性实施例中，第一电压可以是施加到读取字线WLR的读取电压，第二电压可以是施加到电压字线WLP的编程电压。
控制电路300基于从OTP存储器设备50的外部接收的命令CMD和地址ADDR来控制OTP存储器设备50的测试操作、写入操作和读取操作。测试操作可以包括在第一测试模式下对外围电路执行的第一测试和在第二测试模式下对OTP单元阵列100执行的第二测试。
控制电路300基于命令CMD生成控制OTP单元阵列110的第一控制信号CTL1、控制行解码器230的第二控制信号CTL2、控制电压发生器250的第三控制信号CTL3和控制写入感测电路220的第四控制信号CTL4。另外，控制电路300基于地址ADDR生成行地址RADDR和列地址CADDR。控制电路300将行地址RADDR提供给行解码器230，并将列地址CADDR提供给列解码器210。
列解码器210通过位线BL耦合到OTP单元阵列110。列解码器210基于列地址CADDR选择一些位线BL。
写入感测电路220耦合到列解码器210，通过列解码器210将输入数据DI写入OTP单元阵列110，并通过列解码器210从OTP单元阵列110读取输出数据DO，以向外部提供输出数据DO。另外，写入感测电路220可以在第一测试模式下向控制电路300提供测试结果图案TD。控制电路300将测试结果图案TD与预期图案进行比较，并且基于测试结果图案TD与预期图案的比较来输出指示外围电路是否有缺陷的测试结果信号TRS。
写入感测电路220可以包括写入驱动器和读出放大器。读出放大器可以执行读取操作，以感测存储在OTP存储单元中的数据，并将读取数据作为输出数据DO提供给外部。写入驱动器可以执行将写入数据存储在OTP存储单元中的写入操作。写入驱动器和读出放大器SA可以在相同的电路或器件中形成，或者可以在分离的电路或器件中形成。
行解码器230通过字线WL耦合到单元阵列电路100。行解码器230可以将字线WL中的一个确定为所选字线，并且可以基于行地址RADDR将除了所选字线之外的其余字线WL确定为未选择字线。另外，行解码器230可以在第一测试模式下基于第二控制信号CTL2和行地址RADDR将控制代码CCD施加到隔离电路160。
电压发生器250在控制电路300的控制下生成操作电压VO，并且通过行解码器230将向字线WL提供操作电压VO。
图2示出了图1的OTP存储器设备50中的OTP存储单元。
参照图2，OTP存储单元UCa可以包括反熔丝AF和读取晶体管TR。
反熔丝AF可以连接在对应的电压字线WLP和中间节点NI之间。读取晶体管TR可以连接在中间节点NI和对应的位线BL之间，并且可以具有耦合到对应的读取字线WLR的栅极。
反熔丝AF可以包括例如金属氧化物半导体(MOS)晶体管。在本发明构思的示例性实施例中，如图2所示，MOS晶体管AF的漏电极可以是浮置的，MOS晶体管AF的源电极可以连接到中间节点NI，并且MOS晶体管AF的栅电极可以连接到电压字线WLP。
反熔丝AF是OTP存储单元的示例元件。在本发明构思的实施例中，反熔丝AF可以具有与典型熔丝相反的电特征，例如反熔丝AF可以在未编程状态下具有较高电阻值以及在编程状态下具有较低电阻值。
在本发明构思的另一实施例中，反熔丝AF可以包括两个导体之间的介电材料。可以通过在两个导体之间施加足够时间的高电压，破碎并编程介电材料。当以这种方式编程时，两个导体可以通过破碎的介电材料电连接。因此，反熔丝AF可以具有较低的电阻值。在反熔丝型OTP存储器中，MOS电容器可以具有被用作反熔丝AF的薄栅极氧化物。可以在MOS电容器的两个电极之间施加高电压以对MOS电容器进行编程。使用MOS电容器的OTP存储单元可以具有小单元区域和低编程电流。因此，可以实现低功率和字节宽度编程。
可以在编程模式下将相对高电压电平的编程电压施加到电压字线WLP。可以在读取模式下将具有比编程电压低的电压电平的读取电压施加到电压字线WLP。可以在编程模式和读取模式下将具有足以导通读取晶体管TR的电压电平的选择电压施加到读取字线WLR。
在编程模式下，可以将编程许可电压施加到与要被编程的OTP存储单元连接的位线，并且可以将大于编程许可电压的编程禁止电压施加到与不被编程的OTP存储器连接的位线。例如，可以将编程许可电压设置为地电压，和/或可以将编程禁止电压和读取电压设置为电源电压。在本发明构思的其他实施例中，编程电压、读取电压、编程许可电压和/或编程禁止电压的电压电平可以是不同的，例如取决于OTP存储器的特性和/或配置。
可以在编程模式下执行反熔丝AF的编程。例如，在编程模式下，可以将编程电压施加到电压字线WLP，可以将选择电压施加到读取字线WLR以导通读取晶体管TR，并且可以将编程许可电压施加到位线BL。
图3示出了图2的OTP存储单元UCa的横截面图。
参照图3，OTP存储单元UCa可以在相同衬底P_SUB上包括反熔丝AF和读取晶体管TR。
读取晶体管TR可以包括连接到对应的读取字线WLR的第一栅极111、使第一栅极111与衬底P_SUB隔离的第一栅极绝缘层(GOX)112、连接到对应的位线BL的第一源极区域113、以及第一漏极区域114。
反熔丝AF可以包括连接到对应的电压字线WLP的第二栅极121、使第二栅极121与衬底P_SUB绝缘的第二栅极绝缘层122、连接到读取晶体管TR的第一漏极区域114的第二源极区域123、以及浮置的第二漏漏极区域124。
反熔丝AF的第二源极区域123可以通过传导路径127电连接到读取晶体管TR的第一漏极区域114。传导路径127可以包括上部空间中的金属线和诸如过孔的层间结构，用于将金属线连接到衬底P_SUB的上表面。例如，可以将传导路径127的第一侧的过孔连接到第二源极区域123，并且可以将传导路径127的第二侧的过孔连接到第一漏极区域114。在本发明构思的一些示例性实施例中，可以合并反熔丝AF的第二源极区域123和读取晶体管TR的第一漏极区域114。在这种情况下，可以省略传导路径127。
例如，衬底P_SUB可以掺杂p型杂质，并且第一和第二源极区域113和123以及第一和第二漏极区域114和124可以掺杂n型杂质。
读取晶体管TR还可以包括在第一栅极111和第一栅极隔离层112的侧壁上的第一隔片(spacer)115。反熔丝AF还可以包括在第二栅极121和第二栅极隔离层122的侧壁上的第二隔片125。
图4示出了图1的OTP存储器设备50中的另一OTP存储单元。
参照图4，OTP存储单元UCb可以包括反熔丝AF和读取晶体管TR。反熔丝AF可以连接在相应的电压字线WLP和中间节点NI之间。读取晶体管TR可以连接在中间节点NI和对应的位线BL之间。可以将读取晶体管TR的栅电极连接到对应的读取字线WLR。
反熔丝AF可以包括例如MOS电容器。在本发明构思的示例性实施例中，如图4所示，可以将MOS电容器的第一电极连接到电压字线WLP，并且可以将MOS电容器的第二电极连接到中间节点NI。
图4的OTP存储单元UCb的结构和制造工艺可以例如类似于图3的OTP存储单元UCa。为了实现MOS电容器，可以添加传导路径以连接图3中的第二源极区域123和第二漏极区域124。
图5是示出了包括在图1的OTP存储器设备50中的OTP单元阵列的电路图。
参照图5，OTP单元阵列110a可以包括多个OTP存储单元UC11a和UC21a，其分别耦合到多条位线BL1～BLm、多条电压字线WLP1～WLPn、和多条读取字线WLR1～WLRn，并且布置成n*m矩阵。这里，n和m是正整数。
读取晶体管TR的栅电极可以连接到相应的读取字线WLRx(x＝1～n)，并且读取晶体管TR的源电极可以连接到相应的位线BLy(y＝1～m)。
反熔丝AF的第一电极可以连接到对应的字线WLPx，并且反熔丝AF的第二电极可以连接到读取晶体管TR的漏电极。这里，反熔丝AF的第一电极可以是栅电极，并且反熔丝AF的第二电极可以是源电极。
如上所述，反熔丝AF可以是MOS晶体管。MOS晶体管AF的栅电极或第一电极可以连接到对应的电压字线WLPx，MOS晶体管AF的源电极或第二电极可以连接到读取晶体管TR的漏电极，并且MOS晶体管AF的漏电极可以是浮置的。
OTP存储单元UC11a和UC21a中的每一个可以包括反熔丝AF和读取晶体管TR。
图6是示出了包括在图1的OTP存储器设备50中的另一OTP单元阵列的电路图。
参照图6，OTP单元阵列110b可以包括多个OTP存储单元UC11b和UC21b，其分别耦合到多条位线BL1～BLm、多条电压字线WLP1～WLPn、和多条读取字线WLR1～WLRn，并且布置成n*m矩阵。
图6的OTP单元阵列110b与图5的OTP单元阵列110a不同之处在于，两个OTP存储单元UC11b和UC21b构成一对。换言之，相邻的两个OTP存储单元中的读取晶体管TR在公共节点处共同耦合到对应位线BL。
图7是示出了根据本发明构思的示例性实施例的包括在图1的OTP存储器设备50中的单元阵列电路的电路图。
参照图7，单元阵列电路100包括OTP单元阵列110、隔离电路160、虚设单元块180、测试位线信号发生器130和开关电路190。
OTP单元阵列110包括多个OTP存储单元UC11～UCnm，其分别耦合到多条位线BL1～BLm、多条电压字线WLP1～WLPn和多条读取字线WLR1～WLRn，并且布置成n*m矩阵。
隔离电路160包括耦合到多条电压字线WLP1～WLPn和多条读取字线WLR1～WLRn的多个单位隔离电路(UIS1～UISn)161～16n。隔离电路160可以接收控制代码CCD和电源电压VDDIO。
虚设单元块180包括多个单位虚设单元181～18n，并且每一个单位虚设单元181～18n耦合到读取字线WLR1～WLRn和电压字线WLP1～WLPn中的对应的读取字线和电压字线对。虚设单元块180可以耦合到测试位线信号发生器130。
单位虚设单元181包括第一晶体管1811和第二晶体管1812。第一晶体管1811具有耦合到读取字线WLR1的栅极，并且第二晶体管1812具有耦合到电压字线WLP1的栅极。第一晶体管1811的第一电极和第二晶体管1812的第一电极可以彼此耦合。单位虚设单元18n包括第一晶体管18n1和第二晶体管18n2。第一晶体管18n1具有耦合到读取字线WLRn的栅极，并且第二晶体管18n2具有耦合到电压字线WLPn的栅极。第一晶体管18n1的第一电极和第二晶体管18n2的第一电极可以彼此耦合。
单位虚设单元181～18n可以包括：第一单位虚设单元集，其耦合到读取字线WLR1～WLRn和电压字线WLP1～WLPn中的第一读取字线(例如奇数读取字线)和电压字线(例如奇数电压字线)组；以及第二单位虚设单元集，其耦合到第二读取字线(例如偶数读取字线)和电压字线(例如偶数电压字线)组。
测试位线信号发生器130可以包括第一、第二、第三、第四、第五和第六逆变器131、132、133、134、135和136。
第一逆变器131包括用于接收编程控制信号PGMENB的输入端以及输出端，输出端耦合到第一单位虚设单元集中每一个单位虚设单元的第二晶体管的第二端子和第二单位虚设单元集中每一个单位虚设单元的第二晶体管的第二端子。换言之，第一逆变器131的输出端耦合到单位虚设单元181～18n中的每一个的第二端子。第二逆变器132包括用于接收第一测试启用信号TDECEN的输入端和耦合到第一节点N11的输出端。第三逆变器133包括耦合到第一节点N11的输入端和在第二节点N12处的耦合到第一单位虚设单元集中每一个单位虚设单元的第一晶体管的第二端子的输出端。
第四逆变器134包括耦合到第二节点N12的输入端和用于提供第一测试位线信号TBLS1的输出端。第五逆变器135包括耦合到第一节点N11的输入端和在第三节点N13处的耦合到第二单位虚设单元集中每一个单位虚设单元的第一晶体管的第二端子的输出端。第六逆变器136包括耦合到第三节点N13的输入端和用于提供第二测试位线信号TBLS2的输出端。
在第一测试模式下，编程控制信号PGMENB和第一测试启用信号TDECEN分别具有逻辑高电平。
如果编程控制信号PGMENB和第一测试启用信号TDECEN在第一测试模式下具有逻辑高电平，并且从第一读取字线和电压字线组中选择第一读取字线和电压字线对，则通过第一单位虚设单元形成从第二节点N12到第一逆变器131的第一电流路径。这里，包括在第一单位虚设单元集中的第一单位虚设单元耦合到所选的第一对，因此可以确定第一测试位线信号TBLS1和第二测试位线信号TBLS2的逻辑电平。
另外，如果在第一测试模式下从第二读取字线和电压字线组中选择第二读取字线和电压字线对，则通过第一单位虚设单元形成从第三节点N13到第一逆变器131的第二电流路径。这里，包括在第二单位虚设单元集中的第一单位虚设单元耦合到所选的第二对，因此可以确定第一测试位线信号TBLS1和第二测试位线信号TBLS2的逻辑电平。
开关电路190包括耦合到位线BL1～BLm的多个开关191～19n，并且多个开关191～19n响应于第一测试启用信号TDECEN将第一测试位线信号TBLS1和第二测试位线信号TBLS2传输到位线BL1～BLm。位线BL1～BLm可以包括第一位线组和第二位线组。在本发明构思的示例性实施例中，第一位线组可以对应于奇数位线，并且第二位线组可以对应于偶数位线。
在本发明构思的示例性实施例中，多个开关191～19n将第一测试位线信号TBLS1传输到第一位线组，并且将第二测试位线信号TBLS2传送到第二位线组。可选地，多个开关191～19n将第一测试位线信号TBLS1传输到第二位线组，并将第二测试位线信号TBLS2传输到第一位线组。
图8是示出图7中的包括在隔离电路160中的单位隔离电路的电路图。
在图8中，示出了单位隔离电路161的配置。然而，单位隔离电路162～61n中的每一个可以具有与单位隔离电路161相同的配置。
参照图8，单位隔离电路161包括p沟道金属氧化物半导体(PMOS)晶体管171、n沟道金属氧化物半导体(NMOS)晶体管172、173、174、PMOS晶体管175和NMOS晶体管176、177。
PMOS晶体管171在读取字线WLR1的第一节点N21处耦合到行解码器230，在读取字线WLR1的第二节点N22处耦合到OTP存储单元UC11的读取晶体管TR1，并且PMOS晶体管171具有用于接收第一控制代码CCD1的栅极。NMOS晶体管172与PMOS晶体管171并联耦合在第一节点N21和第二节点N22之间，并且NMOS晶体管172具有用于接收第二控制代码CCD2的栅极。NMOS晶体管173和174串联耦合在第二节点N22和地电压VSS之间。NMOS晶体管173具有耦合到电源电压VDDIO的栅极，并且NMOS晶体管174具有用于接收第一控制代码CCD1的栅极。
PMOS晶体管175在电压字线WLP1的第一节点N31处耦合到行解码器230，在电压字线WLP1的第二节点N32处耦合到OTP存储单元UC11的反熔丝AF，并且PMOS晶体管175具有用于接收第三控制代码CCD3的栅极。NMOS晶体管176和177串联耦合在第二节点N32和地电压VSS之间。NMOS晶体管176具有耦合到电源电压VDDIO的栅极，并且NMOS晶体管177具有用于接收第四控制代码CCD4的栅极。
在第一测试模式下，第一至第四控制代码CCD1～CCD4可以分别具有逻辑高电平。因此，在第一测试模式下，单位隔离电路161通过将第一电压(例如读取电压VRD)放电到地电压VSS并且通过将第二电压(例如编程电压VP)放电到地电压VSS，来切断要施加到读取字线WLR1的第一电压和要施加到电压字线WLP1的第二电压。
图9示出了第一测试模式下图7的单元阵列电路100的示例操作。
参照图7至图9，对于第一测试模式下的读取字线WLR1和电压字线WLP1对，行解码器230将第一电压VRD提供给读取字线WLR1，将第二电压VP提供给电压字线WLP1，并向未选择的字线提供地电压(例如0V)。这里，第一电压VRD可以是1.2V，第二电压VP可以是2.4V。单位隔离电路161切断提供给OTP单元阵列110的第一电压VRD和第二电压VP，并且单位虚设单元181中的第一晶体管1811和第二晶体管1812导通。因此，通过单位虚设单元181从第二节点N12到第一逆变器131形成电流路径CP。
通过将地电压施加到未选择的读取字线和电压字线对，将其他单位虚设单元182～18n中的每一个的第一和第二晶体管截止。因此，第二节点N12从高电平转变为低电平，并且第三节点N13保持高电平。因此，第四逆变器134通过开关电路190向第一位线组提供具有高电平的第一测试位线信号TBLS1，并且第六逆变器136通过开关电路190向第二位线组提供具有低电平的第二测试位线信号TBLS2。
由于隔离电路160切断向OTP单元阵列110提供的第一电压VRD和第二电压VP，因此图1中的写入感测电路220将测试结果图案TD输出到控制电路300，控制电路300响应于第一和第二测试位线信号TBLS1和TBLS2，而无需关于OTP单元阵列110的OTP存储单元的缺陷。
如果测试结果图案TD对应于其中交替重复“0”和“1”的第一图案或第二图案，则测试结果图案TD指示行解码器230和列解码器210没有缺陷。如果测试结果图案TD不对应于第一图案或第二图案，则测试结果图案TD指示行解码器230和列解码器210中的至少一个是有缺陷的。
行解码器230可以顺序地控制字线WL，并且列解码器210可以顺序地控制位线BL。
因此，根据本发明构思的示例性实施例的包括隔离电路160的OTP存储器设备50可以对行解码器230和列解码器210执行第一测试，而不受OTP单元阵列110的OTP存储单元的状态的影响。
图10是示出了图1的OTP存储器设备50中的控制电路的框图。
参考图10，控制电路300可以包括命令解码器310、地址缓冲器320、控制信号产生器330和决策逻辑340。
命令解码器310对命令CMD进行解码，并将解码的命令D_CMD提供给控制信号产生器330。地址缓冲器320接收地址ADDR，将行地址RADDR提供给行解码器230，并将列地址CADDR提供给列解码器210。
控制信号发生器330接收解码的命令D_CMD，基于解码的命令D_CMD所指示的操作来生成控制信号CTL1～CTL4，并分别将控制信号CTL1～CTL4提供给相应的元件。在第一测试模式下，决策逻辑340接收测试结果图案TD，并且基于测试结果图案TD和预期图案的比较来输出测试结果信号TRS。测试结果信号TRS可以指示行解码器230和列解码器210是否有缺陷。
图11是示出了图1的OTP存储器设备50中的行解码器的框图。
参照图11，行解码器230可以包括预解码器231、字线驱动器233和代码信号发生器235。
预解码器231接收行地址RADDR，对行地址RADDR进行解码，并且将解码后的行地址DRA提供给字线驱动器233和代码信号发生器235。字线驱动器233接收操作电压VO，并且响应于解码后的行地址DRA，将至少一些操作电压VO作为字线电压VWL传输到字线。代码信号发生器235在第一测试模式下接收第一测试启用信号TDECEN和解码后的行地址DRA，并且将控制代码CCD提供给与对应于解码后的行地址DRA的字线耦合的单位隔离电路。
图12是示出了图1的OTP存储器设备50中的电压发生器的框图。
参照图12，电压发生器250可以包括带隙参考电路(BGR)251、运算放大器(AMP)252、驱动晶体管TD、分压电阻器R和复用器(MUX)253。
运算放大器252可以放大带隙参考电压VBGR和反馈电压VF之间的差，以输出放大电压。驱动晶体管TD连接到电源电压VDD，以生成与运算放大器252的放大电压对应的驱动电流。分压电阻器R串联连接在驱动晶体管TD和地电压VSS之间，以通过划分节点N1～NQ提供分压电压V1～VQ。复用器253可以基于第三控制信号CTL3选择分压电压V1～VQ中的一个，以将分压电压V1～VQ中所选的一个分压电压作为反馈电压VF。可以在划分节点N1～NQ中的一个节点处提供操作电压VO。
图13和图14分别示出了在第一测试模式下图1的OTP存储器设备50提供的测试结果图案。
参照图1和图13，如果在对OTP存储器设备50执行的第一测试中行解码器230和列解码器210没有缺陷，则写入感测电路220可以输出与其中交替重复“0”和“1”的第一图案AA'h或第二图案55’h对应的测试结果图案TD1～TD8。
参照图1和图14，如果在对OTP存储器设备50执行的第一测试中行解码器230和列解码器210中的至少一个具有缺陷，则写入感测电路220可以输出与其中交替重复“1”的图案FF′h对应的测试结果图案TD1～TD8。
图15示出了根据本发明构思的示例性实施例的图1的OTP存储器设备50中的OTP单元阵列。
参照图15，OTP单元阵列110c可以包括主OTP单元阵列MOCA和测试单元阵列TCA。主OTP单元阵列MOCA可以包括多个未编程的OTP存储单元1101。
测试单元阵列TCA可以包括第一测试行TCR1，其包括第一未编程测试单元1102，并且第一测试行TCR1耦合到字线WLn+1。第一测试行TCR1的第一测试单元1102可以具有与OTP存储单元1101相同的结构，并且可以在OTP存储器设备50的测试期间被编程。可以通过编程第一测试单元1102并随后从编程过的第一测试单元1102读取数据来测试OTP存储器设备50的编程操作(或写入操作)。
测试单元阵列TCA可以包括第二测试行TCR2，其包括掩模编程的第二测试单元1103，并且第二测试行TCR2耦合到字线WLn+2。在制造OTP存储器设备50期间，可以加工第二测试单元1103以对应于OTP存储单元1101的编程状态或未编程状态。
例如，第二测试单元1103可以具有这样的布局，其中该布局具有与OTP存储单元1101的已编程状态相对应的结构，例如反熔丝AF类型，其端子具有闭合状态或低电阻状态。换言之，第二测试单元1103可以具有与除反熔丝AF之外的OTP存储单元1101相同的布局，并且可以包括导体(例如金属)，作为与OTP存储单元1101的反熔丝AF对应的结构。
如另一示例，第二测试单元1103可以具有这样的布局，其中该布局具有与OTP存储单元1101的未编程状态相对应的结构，例如反熔丝AF，其两端具有断开状态或高电阻状态。换言之，第二测试单元1103可以具有与除反熔丝AF之外的OTP存储单元1101相同的布局，并且可以包括绝缘体，作为与OTP存储单元1101的反熔丝AF对应的结构。因此，可以通过读取存储在第二测试单元1103中的数据来测试OTP存储器设备50的读取操作。
图16是示出了根据本发明构思的示例性实施例的测试OTP存储器设备的方法的流程图。
参照图1至图16，在测试包括OTP单元阵列110的OTP存储器件50的方法中，其中OTP单元阵列110包括耦合到多条位线、多条读取字线和多条电压字线的多个OTP存储单元、耦合到多条读取字线和多条电压字线的虚设单元块180、和在OTP单元阵列110和虚设单元块180之间耦合的隔离电路160，在操作S100中，在第一测试模式下，隔离电路160切断OTP单元阵列110和虚设单元块180之间的连接，并且对耦合到读取字线和电压字线的行解码器230以及耦合到位线的列解码器210执行第一测试。
在操作S210中，基于第一测试的结果确定行解码器230和列解码器210是否没有缺陷。当确定行解码器230和列解码器210中的至少一个具有缺陷时(S210中的“否”)，在操作S430中确定OTP存储器设备50有缺陷。
当确定行解码器230和列解码器210没有缺陷时(S210中的“是”)，在操作S300中对OTP单元阵列110执行第二测试。在操作S410中基于第二测试的结果确定OTP单元阵列110是否没有缺陷。
当确定OTP单元阵列110没有缺陷时(S410中的“是”)，在操作S420中确定OTP存储器设备50是正常的。当确定OTP单元阵列110具有缺陷时(S410中的“否”)，在操作S430中确定OTP存储器设备50有缺陷。
图17详细示出了图16中测试行解码器和列解码器的操作。
参照图1至图14以及图17，为了对行解码器230和列解码器210执行第一测试，在操作S110中，隔离电路160切断OTP单元阵列110和虚设单元块180之间的连接。换言之，虚设单元块180和OTP单元阵列110彼此隔离。在操作S120中，行解码器230响应于行地址RADDR选择读取字线和电压字线中的一对读取字线和电压字线。
在操作S130中，连接到虚设单元块180的测试位线信号发生器130基于第一测试启用信号TDECEN生成第一测试位线信号TBLS1和第二测试位线信号TBLS2。在操作S140中，耦合到位线的开关电路190将第一测试位线信号TBLS1和第二测试位线信号TBLS2施加到位线。
写入感测电路220输出通过位线接收的测试结果图案TD。在操作S150中，为了输出测试结果信号TRS，控制电路300基于通过位线输出的测试结果图案TD与预期图案的比较来确定行解码器230和列解码器210是否有缺陷。
图18示出了图16中测试OTP单元阵列的操作。
参照图1至图15以及图18，在操作S300中，为了对OTP单元阵列执行第二测试，在操作S310中，可以读取第二测试行TCR2的第二测试单元1103的状态。例如，第二测试单元1103可以被掩模编程为对应于在制造OTP存储器设备50期间被编程的OTP存储单元，例如以存储二进制值“1”。
在操作S320中，确定对第二测试行TCR2的第二测试单元1103的读取是否成功或读取是否失败。如上所述，由于第二测试单元1103已被掩模编程为OTP存储器设备50的制造商已知的状态，因此可以在从掩模编程的第二测试单元1103读取数据期间基于从写入感测电路220输出的数据来确定第二测试行TCR2的第二测试单元1103的读取操作是否成功。例如，如果所有的第二测试单元1103被掩模编程为存储二进制值“1”，则当通过访问第二测试单元1103而从写入感测电路220输出的数据包括不是二进制值“1”的位时，可以确定第二测试单元1103的读取操作失败。
在操作S430中，如果第二测试单元1103的读取操作失败，则可以确定OTP存储器设备50是有缺陷的。
可选地，如果确定第二测试单元1103的读取操作成功，则处理继续到操作S330。在操作S330中，如果第二测试单元1103的读取操作成功，则可以对第一测试行TCR1的第一测试单元1102进行编程。如这里参考图15所述的那样，第一测试单元1102可以具有与未编程的OTP单元1101相同的结构，例如相同的布局。在测试OTP存储器设备50期间，可以对第一测试单元1102进行编程，并因此可以结合操作S340来测试OTP存储器设备50的正确编程。
因此可以向用户提供由于通过对测试单元阵列TCA的第一测试单元1102进行编程来测试OTP存储器设备50而被确定为正常的OTP存储器设备50，而不是对主OTP单元阵列MOCA中的OTP存储单元1101的至少一个进行编程。
在操作S340中，确定对第一测试单元1102的编程是否成功。换言之，审查通过读取存储在第一测试单元1102中的数据而获得的数据，从而确定对第一测试单元1102的编程是否成功。例如，在操作S330中当所有的第一测试单元1102被编程为存储二进制值“1”，并在操作S340中读取数据包括不是“1”的位时，可以确定对第一测试单元1102的编程是失败的。
当对第一测试单元1102的编程失败时(S340中的“否”)，可以结合操作S430确定OTP存储器设备50有缺陷。可选地，结合操作S420，当对第一测试单元1102的编程成功时，可以确定OTP存储器设备50是正常的。
如图18所示，通过首先读取第二测试行TCR2并确定其读取操作是否成功，可以在早期阶段确定OTP存储器设备的缺陷情况。
图19是示出了根据本发明构思的示例性实施例的OTP存储器设备的框图。
参照图19，OTP存储器设备51可以包括OTP单元阵列BK1、BK2、BK3和BK4、行解码器XDEC1、XDEC2、XDEC3和XDEC4、电压发生器VDR、列解码器CSEL和写入感测电路WD和SA。
如上所述，OTP单元阵列BK1～BK4可以分别包括耦合到多条位线和多条字线的多个OTP存储单元。字线可以包括电压字线和读取字线。OTP单元阵列BK1～BK4中的OTP存储单元可以形成多个存储体BK1～BK4。
行解码器XDEC1～XDEC4可以选择与行地址RADDR对应的字线。
列解码器CSEL可以选择与列地址CADDR对应的位线。
OTP存储器设备51包括隔离电路，并且隔离电路可以在第一测试模式下切断向OTP单元阵列BK1～BK4提供的读取电压和编程电压。
OTP存储器设备51可以对多个位进行编程，换言之，可以在编程模式下对存储体BK1～BK4中的多个OTP存储单元同时编程。在本发明构思的一些示例性实施例中，OTP存储器设备51可以选择并启用存储体BK1～BK4中的一个，并同时对所选存储体中的所选行的多个OTP存储单元进行编程。在本发明构思的其他示例性实施例中，OTP存储器设备51可以选择并启用存储体BK1～BK4中的两个或更多个存储体，并且同时对所选存储体中的所选行的多个OTP存储单元进行编程。
写入驱动器WD可以关于当前编程地址，基于包括多个位的编程数据DI来对多个OTP存储单元进行编程。读出放大器SA可以通过读出已编程的OTP存储单元的存储值来生成包括上述多个位的输出数据DO。
图20是示出了根据本发明构思的示例性实施例的图1的OTP存储器设备50中的另一单元阵列电路的框图。
参照图20，单元阵列电路100b可以包括OTP单元阵列110、虚设单元块(DCB)180b、测试位线信号发生器(TBSG)130b和开关电路(SC)190b。OTP单元阵列110包括耦合到多条位线BL和多条字线WL的多个OTP存储单元。
OTP单元阵列110可以通过字线WL耦合到行解码器230(图1中)，并且可以通过位线BL耦合到列解码器(CDEC)210。列解码器210耦合到写入感测电路(WD-SA)220，并且写入感测电路220通过列解码器210将输入数据DI写入OTP单元阵列110，并且通过列解码器210从OTP单元阵列110读取输出数据DO，以向外部提供输出数据DO。
虚设单元块180b通过字线WL将耦合到OTP单元阵列110。测试位线信号发生器130b在第一测试模式下将第一测试位线信号TBLS1和第二测试位线信号TBLS2提供给开关电路190b。
开关电路190b包括耦合到位线BL的多个开关，并且多个开关在第一测试模式下将第一测试位线信号TBLS1和第二测试位线信号TBLS2传输到位线BL。因此，在第一测试模式下，即使数据未编程到OTP单元阵列110的OTP存储单元中，写入感测电路220也可以响应于第一测试位线信号TBLS1和第二测试位线信号TBLS2输出测试结果图案TD2。
图21是示出了根据本发明构思的示例性实施例的包括OTP存储器设备的存储器设备的框图。
参照图21，存储器设备500可以包括控制逻辑505、地址解码器530、存储单元阵列540、地址缓冲单元550、输入/输出(I/O)电路560和OTP存储器设备50。
控制逻辑505通过命令引脚75接收控制信号70，通过地址引脚85接收地址信号80，并基于命令和地址信号80来控制访问存储单元阵列540的地址解码器530。控制信号70包括芯片选择信号/CS、写入启用信号/WE、列地址选通信号/CAS、和行地址选通信号/RAS。地址信号30包括地址ADDR1～ADDRn。控制信号/CS、/WE、/CAS和/RAS的组合指定了命令。另外，在本发明构思的一些实施例中，控制逻辑505还可以接收时钟启用信号/CKE、时钟信号CK和反相时钟信号/CK。
地址缓冲单元550通过地址引脚85接收地址信号80，并且与时钟信号CK或反相时钟信号/CK同步地将地址ADDR1～ADDRn提供给控制逻辑505和地址解码器530。
I/O电路560通过数据引脚95将数据90提供给存储单元阵列540或从存储单元阵列540接收数据90。数据90包括数据DQ1～DQk。
控制逻辑505包括命令解码器510和模式寄存器520。命令解码器510对由控制信号/CS、/WE、/CAS和/RAS指定的命令进行解码，以将模式寄存器设置(MRS)命令MRS_CMD提供给模式寄存器520。模式寄存器520响应于MRS命令MRS_CMD设置存储器设备500的操作模式。存储器设备500的操作模式可以包括测试模式、MRS模式、测试MRS(TMRS)模式和正常操作模式。
在测试模式中，外部测试器ATE 40可以将数据编程到OTP存储器设备50中。编程的数据可以用于控制存储器设备500。
图22是示出了根据本发明构思的示例性实施例的包括OTP存储器设备的移动系统的框图。
参考图22，移动系统1200包括应用处理器(AP)1210、连接电路1220、易失性存储器设备(VM)1230、非易失性存储器设备(NVM)1240、用户接口1250和电源1260。
应用处理器1210可以执行诸如web浏览器、游戏应用、视频播放器等的应用。连接电路1220可以执行与外部设备的有线或无线通信。易失性存储器设备1230可以存储由应用处理器1210处理的数据，或者可以作为工作存储器进行操作。非易失性存储器设备1240可以存储用于引导移动系统1200的引导图像。用户接口1250可以包括至少一个输入设备，比如键盘、触摸屏等，以及至少一个输出设备，比如扬声器、显示设备等。电源1260可以向移动系统1200提供电源电压。
在本发明构思的一些实施例中，移动系统1200还可以包括相机图像处理器(CIP)和/或存储设备、比如存储卡、固态驱动器(SSD)、硬盘驱动器(HDD)、紧凑型光盘只读存储器(CD-ROM)等等。
应用处理器1210和/或易失性存储器设备1230可以包括OTP存储器设备。如上所述，OTP存储器设备可以包括隔离电路，并且隔离电路可以在第一测试模式下切断提供给OTP单元阵列的读取电压和编程电压。因此，OTP存储器设备可以对行解码器和列解码器执行测试，而不受OTP单元阵列的OTP存储单元的状态的影响，以准确地确定行解码器和列解码器是否具有缺陷。
在本发明构思的示例性实施例中，OTP存储器设备和测试OTP存储器设备的方法包括隔离电路，该隔离电路在第一测试模式下切断提供给OTP单元阵列的读取电压和编程电压，并因此对行解码器和列解码器执行测试，而不受OTP单元阵列的OTP存储单元的状态的影响。因此，OTP存储器设备和测试OTP存储器设备的方法可以获得针对行解码器和列解码器的准确测试结果。
可以将如上所述的发明构思应用于使用OTP存储器设备来存储非易失性数据的装置和系统。例如，本发明构思的示例性实施例可以应用于诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机等的系统。
尽管已经参考本发明构思的示例性实施例示出和描述了本发明构思，但对本领域普通技术人员将显而易见的是，在不脱离所附权利要求所阐述的本发明构思的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (20)

1.一种一次性可编程OTP存储器设备，包括：
单元阵列电路，包括OTP单元阵列和虚设单元块，其中所述OTP单元阵列包括耦合到多条位线、多条读取字线和多条电压字线的多个OTP存储单元，并且所述虚设单元块耦合到所述多条读取字线和所述多条电压字线；
行解码器，通过所述多条读取字线和所述多条电压字线耦合到所述虚设单元块和所述OTP单元阵列；
列解码器，通过所述多条位线耦合到所述OTP单元阵列；
写入感测电路，耦合到所述列解码器；和
控制电路，被配置为基于命令和地址来控制所述单元阵列电路、所述行解码器和所述写入感测电路，
其中所述单元阵列电路还包括隔离电路，所述隔离电路被配置为响应于第一测试模式下的控制代码，切断从所述行解码器传输到所述OTP单元阵列的第一电压和第二电压。
2.根据权利要求1所述的OTP存储器设备，其中所述隔离电路包括多个单位隔离电路，并且所述多个单位隔离电路中的每一个耦合到所述读取字线和所述电压字线中的相应的读取字线和电压字线对，
其中所述单位隔离电路中耦合到由所述行解码器选择的所选读取字线和电压字线对的所选单位隔离电路被配置为：响应于所述控制代码将所述第一电压和所述第二电压放电到地。
3.根据权利要求2所述的OTP存储器设备，其中所述多个单位隔离电路中的第一单位隔离电路包括：
第一p沟道金属氧化物半导体PMOS晶体管，在所述读取字线中的第一读取字线的第一节点处耦合到所述行解码器，并且在所述第一读取字线的第二节点处耦合到所述OTP单元阵列；
第一n沟道金属氧化物半导体NMOS晶体管，与所述第一PMOS晶体管并联耦合在所述第一读取字线的第一节点和所述第一读取字线的第二节点之间；
第二NMOS晶体管和第三NMOS晶体管，串联耦合在所述第一读取字线的第二节点和所述地之间；
第二PMOS晶体管，在所述电压字线中的第一电压字线的第一节点处耦合到所述行解码器，并且在所述第一电压字线的第二节点处耦合到所述OTP单元阵列；和
第四NMOS晶体管和第五NMOS晶体管，串联耦合在所述第一电压字线的第二节点和所述地之间。
4.根据权利要求3所述的OTP存储器设备，其中
所述第二NMOS晶体管和所述第四NMOS晶体管的每一个栅极接收电源电压，
所述行解码器被配置为：
将第一控制代码施加到所述第一PMOS晶体管的栅极；
将第二控制代码施加到所述第一NMOS晶体管的栅极；
将所述第一控制代码施加到所述第三NMOS晶体管的栅极；
将第三控制代码施加到所述第二PMOS晶体管的栅极；并且
将第四控制代码施加到所述第五NMOS晶体管的栅极。
5.根据权利要求4所述的OTP存储器设备，其中在所述第一测试模式下：
响应于所述第一控制代码导通所述第三NMOS晶体管，以将所述第一电压放电到所述地；并且
响应于所述第四控制代码导通所述第五NMOS晶体管，以将所述第二电压放电到所述地。
6.根据权利要求1所述的OTP存储器设备，还包括：
电压发生器，被配置为在所述控制电路的控制下生成多个操作电压，并向所述行解码器提供至少一些所述操作电压作为所述第一电压和所述第二电压，
其中所述单元阵列电路还包括：
测试位线信号发生器，耦合到所述虚设单元块，并被配置为响应于所述第一测试模式下的控制信号，生成第一测试位线信号和第二测试位线信号；和
开关电路，被配置为在所述第一测试模式下将所述第一测试位线信号和所述第二测试位线信号传输到所述位线，并且
其中所述虚设单元块包括多个单位虚设单元，所述多个单位虚设单元中的至少一个耦合到所述读取字线和所述电压字线中的相应的读取字线和电压字线对。
7.根据权利要求6所述的OTP存储器设备，其中在所述第一测试模式下，
所述写入感测电路被配置为响应于所述第一测试位线信号和所述第二测试位线信号将测试结果图案输出到所述控制电路，并且
所述控制电路被配置为基于所述测试结果图案和预期图案的比较，输出指示所述行解码器和所述列解码器是否有缺陷的测试结果信号。
8.根据权利要求6所述的OTP存储器设备，其中所述多个单位虚设单元包括：
第一单位虚设单元集，耦合到所述读取字线和所述电压字线中的第一读取字线和电压字线组以及所述测试位线信号发生器；和
第二单位虚设单元集，耦合到所述读取字线和所述电压字线中的第二读取字线和电压字线组以及所述测试位线信号发生器，
其中所述第一单位虚设单元集中的至少一个单位虚设单元和所述第二单位虚设单元集中的至少一个单位虚设单元包括第一晶体管和第二晶体管，所述第一晶体管具有耦合到对应读取字线的栅极，并且所述第二晶体管具有耦合到对应电压字线的栅极，并且
其中所述第一晶体管的第一端子和所述第二晶体管的第一端子彼此耦合。
9.根据权利要求8所述的OTP存储器设备，其中所述测试位线信号发生器包括：
第一逆变器，包括用于接收编程控制信号的输入端、以及耦合到所述第一单位虚设单元集中的所述至少一个单位虚设单元的第二晶体管的第二端子并耦合到所述第二单位虚设单元集中的所述至少一个单位虚设单元的第二晶体管的第二端子的输出端；
第二逆变器，包括用于接收第一测试启用信号的输入端和耦合到第一节点的输出端；
第三逆变器，包括耦合到所述第一节点的输入端、以及在第二节点处耦合到所述第一单位虚设单元集中的至少一个单位虚设单元的第一晶体管的第二端子的输出端；
第四逆变器，包括耦合到所述第二节点的输入端和用于提供所述第一测试位线信号的输出端；
第五逆变器，包括耦合到所述第一节点的输入端、以及在第三节点处耦合到所述第二单位虚设单元集中的至少一个单位虚设单元的第一晶体管的第二端子的输出端；和
第六逆变器，包括耦合到所述第三节点的输入端和用于提供所述第二测试位线信号的输出端。
10.根据权利要求9所述的OTP存储器设备，其中如果在所述第一读取字线和电压字线组中选择第一读取字线和电压字线对，则通过耦合到第一读取字线和电压字线对的包括在第一单位虚设单元集中的第一单位虚设单元，形成从所述第二节点到所述第一逆变器的第一电流路径，并且
其中如果在所述第二读取字线和电压字线组中选择第二读取字线和电压字线对，则通过耦合到第二读取字线和电压字线对的包括在第二单位虚设单元集中的第二单位虚设单元，形成从所述第三节点到所述第一逆变器的第二电流路径。
11.根据权利要求6所述的OTP存储器设备，其中所述开关电路包括多个开关，所述多个开关被配置为响应于第一测试启用信号将所述第一测试位线信号和所述第二测试位线信号传输到所述位线，并且
其中所述位线包括第一位线组和第二位线组，所述第一位线组对应于所述位线中的奇数位线，并且所述第二位线组对应于所述位线中的偶数位线。
12.根据权利要求11所述的OTP存储器设备，其中所述多个开关被配置为将所述第一测试位线信号传输到所述第一位线组，并将所述第二测试位线信号传输到所述第二位线组。
13.根据权利要求11所述的OTP存储器设备，其中所述多个开关被配置为将所述第一测试位线信号传输到所述第二位线组，并将所述第二测试位线信号传输到所述第一位线组。
14.根据权利要求1所述的OTP存储器设备，其中所述行解码器包括控制代码发生器，
其中所述控制代码发生器被配置为基于所述第一测试模式下的行地址和第一测试启用信号，生成要提供给所述隔离电路的多个控制代码，并且
其中所述行地址指定所述读取字线和所述电压字线中的相应的读取字线和电压字线对。
15.根据权利要求1所述的OTP存储器设备，其中所述单元阵列电路还包括：
测试单元阵列，包括第一测试行和第二测试行，第一测试行具有未编程的第一测试单元，第二测试行包括掩模编程的第二测试单元，其中所述测试单元阵列与所述OTP单元阵列共享位线，
其中在测试所述OTP单元阵列期间能够访问所述第一测试单元和所述第二测试单元。
16.根据权利要求15所述的OTP存储器设备，其中所述第一测试单元具有与所述OTP存储单元相同的结构，
其中所述第二测试单元被掩模编程为与编程的OTP存储单元相对应的状态，
其中如果所述控制电路在所述第一测试模式下确定所述行解码器和所述列解码器没有缺陷，则所述控制电路被配置为在第二测试模式下通过对所述第一测试单元执行读取操作并通过对所述第二测试单元执行编程操作，来对OTP单元阵列执行第二测试。
17.一种测试一次性可编程OTP存储器设备的方法，其中所述OTP存储器设备包括OTP单元阵列、虚设单元块和隔离电路，所述OTP单元阵列包括耦合到多条位线、多条读取字线和多条电压字线的多个OTP存储单元，所述虚设单元块耦合到所述多条读取字线和所述多条电压字线，以及所述隔离电路耦合到所述OTP单元阵列和所述虚设单元块，所述方法包括：
在第一测试模式下，在通过所述隔离电路切断所述虚设单元块和所述OTP单元阵列的连接之后，对行解码器和列解码器执行第一测试，所述行解码器耦合到所述多条读取字线和所述多条电压字线，并且所述列解码器耦合到所述多条位线；
如果在所述第一次测试中确定所述行解码器和所述列解码器没有缺陷，则在第二测试模式下对所述OTP单元阵列执行第二测试；并且
基于所述第二测试的结果确定所述OTP存储器设备是否有缺陷。
18.根据权利要求17所述的方法，其中执行所述第一测试包括：
选择所述读取字线和所述电压字线中的读取字线和电压字线对；
响应于第一测试启用信号，通过耦合到所述虚设单元块的测试位线信号发生器，生成第一测试位线信号和第二测试位线信号；
将所述第一测试位线信号和所述第二测试位线信号施加到所述位线；并且
基于通过所述位线输出的测试结果图案与预期图案的比较，来确定所述行解码器和所述列解码器是否有缺陷。
19.一种一次性可编程OTP存储器设备，包括：
单元阵列电路，包括OTP单元阵列、隔离电路和虚设单元块，其中所述OTP单元阵列包括耦合到多条位线、多条第一字线和多条第二字线的多个OTP存储单元；
行解码器，通过所述多条第一字线和所述多条第二字线耦合到所述虚设单元块；
列解码器，通过所述多条位线耦合到所述OTP单元阵列；和
控制电路，被配置为控制所述单元阵列电路和所述行解码器，
其中所述行解码器被配置为向所述隔离电路提供控制代码，所述控制代码指示所述隔离电路在测试模式下切断第一电压和第二电压。
20.根据权利要求19所述的OTP存储器设备，其中所述隔离电路连接在所述OTP单元阵列和所述虚设单元块之间。
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