KR20200084558A - 오티피 메모리 장치 및 오피 메모리 장치의 테스트 방법 - Google Patents

오티피 메모리 장치 및 오피 메모리 장치의 테스트 방법 Download PDF

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Abstract

오티피(OTP: one-time programmable) 메모리 장치는, 셀 어레이 회로, 로우 디코더, 컬럼 디코더 및 기입-감지 회로 및 제어 회로를 포함한다. 상기 셀 어레이 회로는 복수의 비트라인들 복수의 독출 워드라인들 및 복수의 전압 워드라인들에 연결된 복수의 복수의 오티피 메모리 셀들을 포함하는 오티피 셀 어레이와 상기 독출 워드라인들 및 상기 전압 워드라인들에 연결되는 더미 셀 블록을 포함한다. 상기 로우 디코더는 상기 독출 워드라인들 및 상기 전압 워드라인들을 통하여 상기 더미 셀 블록과 상기 오티피 셀 어레이에 연결된다. 상기 컬럼 디코더는 상기 비트라인들을 통하여 상기 오티피 셀 어레이에 연결된다. 상기 기입-감지 회로는 상기 컬럼 디코더에 연결된다. 상기 제어 회로는 외부로부터의 커맨드 및 어드레스에 응답하여 상기 셀 어레이 회로, 상기 로우 디코더 및 상기 기입-감지 회로를 제어한다. 상기 셀 어레이 회로는 상기 오티피 셀 어레이와 상기 더미 셀 블록 사이에 연결되고, 제1 테스트 모드에서 제어 코드들에 응답하여 상기 로우 디코더로부터 상기 오티피 셀 어레이에 전달되는 제1 전압과 제2 전압을 차단시키는 분리 회로를 더 포함한다.

Description

오티피 메모리 장치 및 오피 메모리 장치의 테스트 방법{ONE-TIME PROGRAMMABLE(OTP) MEMORY DEVICE AND METHOD OF TESTING OTP MEMORY DEVICE}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 오티피(OTP: one-time programmable) 메모리 장치 및 이의 동작 방법에 관한 것이다.
오티피(OTP, one time programmable) 메모리는, 프로그램되지 아니한 상태 또는 프로그램된 상태를 각각 가질 수 있는 복수의 오티피 메모리 셀들에 의해서 데이터를 저장할 수 있다. 오티피 메모리 셀은 전원이 차단되어도 프로그램된 데이터를 손실하지 아니하고, 프로그램된 오티피 메모리 셀은 다시 프로그램될 수 없는, 즉 비가역적(irreversible) 특성을 가질 수 있다. 예를 들면, 오티피 메모리 셀은 퓨즈(fuse) 또는 안티퓨즈(antifuse)를 포함할 수 있고, 전기적으로 프로그램될 수 있다. 오티피 메모리는 다양한 어플리케이션에서 정보를 저장하는 용도로 사용되고 있다.
오티피 메모리는 다시 프로그램될 수 없는 오티피 메모리 셀의 특성에 기인하여, 오티피 메모리를 테스트하는 것은 저장된 데이터의 변경이 가능한 다른 메모리보다 용이하지 아니할 수 있다.
본 발명의 일 목적은, 주변 회로에 대한 테스트 신뢰성을 높일 수 있는 오티피 메모리 장치를 제공하는 것이다.
또한 본 발명의 일 목적은, 주변 회로에 대한 테스트 신뢰성을 높일 수 있는 오티피 메모리 장치의 테스트 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 오티피(OTP: one-time programmable) 메모리 장치는, 셀 어레이 회로, 로우 디코더, 컬럼 디코더 및 기입-감지 회로 및 제어 회로를 포함한다.
상기 셀 어레이 회로는 복수의 비트라인들 복수의 독출 워드라인들 및 복수의 전압 워드라인들에 연결된 복수의 오티피 메모리 셀들을 포함하는 오티피 셀 어레이와 상기 독출 워드라인들 및 상기 전압 워드라인들에 연결되는 더미 셀 블록을 포함한다.
상기 로우 디코더는 상기 독출 워드라인들 및 상기 전압 워드라인들을 통하여 상기 더미 셀 블록과 상기 오티피 셀 어레이에 연결된다. 상기 컬럼 디코더는 상기 비트라인들을 통하여 상기 오티피 셀 어레이에 연결된다. 상기 기입-감지 회로는 상기 컬럼 디코더에 연결된다. 상기 제어 회로는 외부로부터의 커맨드 및 어드레스에 응답하여 상기 셀 어레이 회로, 상기 로우 디코더 및 상기 기입-감지 회로를 제어한다.
상기 셀 어레이 회로는 상기 오티피 셀 어레이와 상기 더미 셀 블록 사이에 연결되고, 제1 테스트 모드에서 제어 코드들에 응답하여 상기 로우 디코더로부터 상기 오티피 셀 어레이에 전달되는 제1 전압과 제2 전압을 차단시키는 분리 회로를 더 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 복수의 비트라인들 복수의 독출 워드라인들 및 복수의 전압 워드라인들에 연결된 복수의 복수의 오티피 메모리 셀들을 포함하는 오티피 셀 어레이, 상기 독출 워드라인들 및 상기 전압 워드라인들에 연결되는 더미 셀 블록 및 상기 오티피 셀 어레이와 상기 더미 셀 블록 사이에 연결되는 분리 회로를 포함하는 오티피 메모리 장치의 테스트 방법이 제공된다.
상기 방법에 의하면, 제1 테스트 모드에서, 상기 분리 회로에 의하여 상기 더미 셀 블록과 상기 오티피 셀 어레이의 연결을 차단하고, 상기 독출 워드라인들 및 상기 전압 워드라인들 중 대응되는 한 쌍의 독출 워드라인과 전압 워드라인을 선택하고, 상기 더미 셀 블록에 연결되는 테스트 비트라인 신호 생성기에 의하여, 제1 테스트 인에이블 신호에 기초하여 제1 테스트 비트라인 신호와 제2 테스트 비트라인 신호를 생성하고, 상기 제1 테스트 비트라인 신호와 상기 제2 테스트 비트라인 신호를 상기 비트라인들에 인가하고, 상기 비트라인들을 통하여 출력되는 테스트 결과 패턴과 기대 패턴과의 비교에 기초하여 상기 독출 워드라인들 및 상기 전압 워드라인들에 연결되는 로우 디코더와 상기 비트라인들에 연결되는 컬럼 디코더의 결함 여부를 판단한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 복수의 비트라인들 복수의 독출 워드라인들 및 복수의 전압 워드라인들에 연결된 복수의 복수의 오티피 메모리 셀들을 포함하는 오티피 셀 어레이, 상기 독출 워드라인들 및 상기 전압 워드라인들에 연결되는 더미 셀 블록 및 상기 오티피 셀 어레이와 상기 더미 셀 블록 사이에 연결되는 분리 회로를 포함하는 오티피 메모리 장치의 테스트 방법이 제공된다.
상기 방법에 의하면, 제1 테스트 모드에서, 상기 분리 회로에 의하여 상기 더미 셀 블록과 상기 오티피 셀 어레이의 연결을 차단하고, 상기 독출 워드라인들 및 상기 전압 워드라인들에 연결되는 로우 디코더와 상기 비트라인들에 연결되는 컬럼 디코더에 대한 제1 테스트를 수행하고, 상기 제1 테스트에서 상기 로우 디코더와 상기 컬럼 디코더가 결함이 없다고 판단되는 경우, 제2 테스트 모드에서 상기 오티피 셀 어레이에 대한 제2 테스트를 수행하고, 상기 제2 테스트의 결과에 따라 상기 오티피 메모리 장치의 결함 여부를 판단한다.
본 발명의 실시예들에 따른 오티피 메모리 장치 및 그 테스트 방법은, 분리 회로를 구비하여 제1 테스트 모드에서 오티피 셀 어레이에 제공되는 제1 전압과 제2 전압을 차단함으로써, 로우 디코더 및 컬럼 디코더에 대한 테스트 시에 오티피 셀 어레이의 오피피 메모리 셀들의 상태에 영향을 받지 않도록 할 수 있다. 따라서, 로우 디코더 및 컬럼 디코더에 대한 정확한 테스트 결과를 얻을 수 있다.
또한 로우 디코더 및 컬럼 디코더에 대한 테스트 결과에 따라 오티피 셀 어레이를 테스트함으로써 테스트 효율성을 증가시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 오티피 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 오티피 메모리 장치에 포함된 오티피 메모리 셀의 일 예를 나타내는 회로도이다.
도 3은 도 2의 오티피 메모리 셀의 구조의 일 예를 설명하기 위한 단면도이다.
도 4는 도 1의 오티피 메모리 장치에 포함된 오티피 메모리 셀의 다른 예를 나타내는 회로도이다.
도 5는 도 1의 오티피 메모리 장치에 포함된 오티피 셀 어레이의 일 예를 나타내는 회로도이다.
도 6은 도 1의 오티피 메모리 장치에 포함된 오티피 셀 어레이의 일 예를 나타내는 회로도이다.
도 7은 본 발명의 실시예들에 따른 도 1의 오티피 메모리 장치에서 셀 어레이 회로를 나타내는 회로도이다.
도 8은 도 7의 분리 회로에 포함되는 단위 분리 회로들 중 하나를 나타내는 회로도이다.
도 9는 제1 테스트 모드에서 도 7의 셀 어레이 회로의 동작을 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 1의 오티피 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 도 1의 오티피 메모리 장치에서 로우 디코더의 구성을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 도 1의 오티피 메모리 장치에서 로우 디코더의 구성을 나타내는 블록도이다.
도 13과 도 14는 제1 테스트 모드에서 도 1의 오티피 메모리 장치에서 제공되는 테스트 결과 패턴을 각각 나타낸다.
도 15는 본 발명의 실시예들에 따른 도 1의 오티피 메모리 장치에서 오티피 셀 어레이의 예를 나타낸다.
도 16은 본 발명의 실시예들에 따른 오티피 메모리 장치의 테스트 방법을 나타내는 흐름도이다.
도 17은 도 16의 오티피 메모리 장치의 테스트 방법에서 로우 디코더 및 컬럼 디코더를 테스트하는 단계를 보다 상세히 나타낸다.
도 18은 도 16의 오티피 메모리 장치의 테스트 방법에서 오티피 셀 어레이를 테스트하는 단계를 보다 상세히 나타낸다.
도 19는 본 발명의 일 실시예에 따른 오티피 메모리 장치를 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 도 1의 오티피 메모리 장치에서 셀 어레이 회로의 다른 예를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 오티피 메모리를 구비하는 메모리 장치를 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 오티피 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 오티피 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 오티피 메모리 장치(50)는 셀 어레이 회로(CAC, 100), 로우 디코더(RDEC, 230), 컬럼 디코더(CDEC, 210), 기입-감지 회로(기입-독출 회로, WD-SA, 220), 전압 생성기(VGR, 250) 및 제어 회로(Control circuit, 300)를 포함할 수 있다. 셀 어레이 회로(100)는 오티피 셀 어레이(110), 분리 회로(ISC, 160), 더미 셀 블록(DCB, 180)을 적어도 포함할 수 있다.
오티피 셀 어레이(110)는 복수의 비트라인들(BL) 및 복수의 워드라인들(WL)에 각각 연결된 복수의 오티피 메모리 셀들을 포함한다. 도 2를 참조하여 후술하는 바와 같이, 각 워드라인(WL)은 전압 워드라인(WLP) 및 독출 워드라인(WLR)을 포함할 수 있다. 더미 셀 블록(180)은 워드라인(WL)들을 통하여 로우 디코더(230)와 분리 회로(160) 사이에 연결될 수 있다.
분리 회로(160)는 오티피 셀 어레이(110)와 더미 셀 블록(180) 사이에 연결되어, 제1 테스트 모드에서 복수의 제어 코드들(CCD)에 응답하여 상기 로우 디코더(230)로부터 오티피 셀 어레이(110)에 전달되는 제1 전압과 제2 전압을 차단시킬 수 있다. 실시예에 있어서, 제1 전압은 독출 워드라인에 인가되는 독출 전압이고, 제2 전압을 전압 워드라인에 인가되는 프로그램 전압일 수 있다.
제어 회로(300)는 외부로부터 제공되는 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 오티피 메모리 장치(50)의 테스트 동작, 기입 동작 및 독출 동작을 제어할 수 있다. 여기서 테스트 동작은 제1 테스트 모드에서 수행되는 주변 회로에 대한 제1 테스트 및 제2 테스트 모드에서 수행되는 오티피 셀 어레이(110)에 대한 제2 테스트를 포함할 수 있다.
제어 회로(300)는 커맨드(CMD)에 기초하여 셀 어레이 회로(100)를 제어하는 제1 제어 신호(CTL1)을 생성하고, 로우 디코더(230)를 제어하는 제2 제어 신호(CTL2)를 제어하고, 전압 생성기(250)를 제어하는 제3 제어 신호(CTL3)를 생성하고, 기입-감지 회로(220)를 제어하는 제4 제어 신호(CTL4)를 생성할 수 있다. 또한 제어 회로(300)는 어드레스(ADDR)에 기초하여 로우 어드레스(RADDR) 및 컬럼 어드레스(CADDR)를 생성할 수 있다. 제어 회로(300)는 로우 어드레스(RADDR)를 로우 디코더(230)에 제공하고, 컬럼 어드레스(CADDR)를 컬럼 디코더(210)에 제공할 수 있다
컬럼 디코더(210)는 비트라인(BL)들을 통하여 오티피 셀 어레이(110)에 연결될 수 있다. 컬럼 디코더(210)는 컬럼 어드레스(CADDR)에 응답하여 비트라인(BL)들 중 일부를 선택할 수 있다.
기입-감지 회로(220)는 컬럼 디코더(210)에 연결되어 입력 데이터(DI)를 컬럼 디코더(210)를 통하여 오티피 셀 어레이(110)에 기입하고, 오티피 셀 어레이(110)로부터 출력 데이터(DO)를 독출하여 외부로 제공할 수 있다. 또한, 기입-감지 회로(220)는 제1 테스트 모드에서 테스트 결과 패턴(TD)을 제어 회로(300)에 제공할 수 있다. 제어 회로(300)는 테스트 결과 패턴(TD)을 기대 패턴과 비교하고, 상기 비교의 결과에 기초하여 주변 회로가 결함을 가지는지를 나타내는 테스트 결과 신호(TRS)를 출력할 수 있다.
기입-감지 회로(220)는 기입 드라이버 및 감지 증폭기를 포함할 수 있다. 감지 증폭기는 오티피 메모리 셀에 저장된 데이터를 센싱하여 독출 데이터를 제공하는 독출 동작을 수행한다. 기입 드라이버는 기입 데이터를 오티피 메모리 셀에 저장하는 기입 동작을 수행한다. 기입 드라이버는 감지 증폭기와 일체적으로 형성될 수도 있고, 감지 증폭기와 구별되는 별개의 회로로 형성될 수도 있다.
로우 디코더(230)는 워드라인(WL)들을 통하여 셀 어레이 회로(100)에연결될 수 있다. 로우 디코더(230)는 제어 회로(300)로부터 제공되는 로우 어드레스(RADDR)에 기초하여 복수의 워드라인들(WL) 중의 하나를 선택 워드라인으로 결정하고, 복수의 워드라인들(WL) 중에서 선택 워드라인을 제외한 나머지 워드라인들을 비선택 워드라인들로 결정할 수 있다. 로우 디코더(230)는 또한 제1 테스트 모드에서 제2 제어 신호(CTL2) 및 로우 어드레스(RADDR)에 응답하여 제어 코드들(CCD)을 분리 회로(170)에 인가할 수 있다.
전압 생성기(250)는 제어 회로(300)의 제어에 따라 동작 전압들(VOs)을 생성하고, 동작 전압들(VOs)을 로우 디코더(230)를 통하여 워드라인(WL)들에 인가할 수 있다.
도 2는 도 1의 오티피 메모리 장치에 포함된 오티피 메모리 셀의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 오티피 메모리 셀(UCa)은 안티 퓨즈(AF) 및 독출 트랜지스터(TR)를 포함할 수 있다.
안티 퓨즈(AF)는 전압 워드라인(WLP)과 중간 노드(NI) 사이에 연결된다. 독출 트랜지스터(TR)는 중간 노드(NI)와 비트라인(BL) 사이에 연결되고, 게이트 전극이 독출 워드라인(WLP)에 연결된다.
안티 퓨즈(AF)는 모스(MOS: metal oxide semiconductor) 트랜지스터로 구현될 수 있다. 일 실시예에서, 도 2에 도시된 바와 같이, 상기 모스 트랜지스터는, 드레인 전극이 플로팅되고, 소스 전극이 중간 노드(NI)에 연결되고, 게이트 전극이 상응하는 전압 워드라인(WLP)에 연결될 수 있다.
오티피 메모리의 셀이 포함하는 구성요소들 중 일 예인 안티-퓨즈(anti-fuse)는 퓨즈 소자와 반대되는 전기적 특성을 갖는 것으로서, 프로그램 되지 않은 상태에서는 높은 저항 값을 갖는 반면 프로그램 된 상태에서는 낮은 저항 값을 갖는 저항성 퓨즈 소자이다.
안티-퓨즈는 일반적으로 도전체 사이에 유전체가 삽입되어 있는 형태로 구성되며, 충분한 시간 동안 안티-퓨즈 양단의 도전체를 통해 고전압을 인가하여 양 도전체 사이의 유전체를 파괴함으로써 안티-퓨즈를 프로그램한다. 프로그램의 결과, 안티-퓨즈의 양 단의 도전체가 단락되어 낮은 저항 값을 가질 수 있다. 안티 퓨즈 방식의 오티피 메모리는 얇은 게이트 산화막의 MOS 캐패시터의 양단에 고전압을 인가해 퓨즈를 전기적으로 단락시켜 프로그램하는 메모리로 셀 면적이 작아 저전력의 기능 소자(IP: Intellectual Property)를 구현할 수 있고 프로그램시 전류 소모가 적어 바이트 단위의 프로그램이 가능한 장점이 있다.
프로그램 모드에서는 비교적 높은 전압 레벨의 프로그램 전압이 전압워드라인(WLP)에 인가되고, 독출 모드에서는 프로그램 전압보다 작은 독출 전압)이 전압 워드라인(WLP)에 인가된다. 프로그램 모드 및 독출 모드에서 독출 워드라인(WLR)에는 로우 어드레스(RADDR)에 따라서 독출 트랜지스터(TR)를 턴온시킬 수 있는 전압 레벨을 갖는 선택 전압이 인가된다.
프로그램 모드에서, 프로그램되는 오티피 메모리 셀이 연결된 비트라인에는 프로그램 허용 전압이 인가되고, 프로그램되지 않는 오티피 메모리 셀이 연결된 비트라인에는 프로그램 허용 전압보다 큰 프로그램 금지 전압이 인가된다. 일 실시예에서, 프로그램 허용 전압은 접지 전압으로 설정될 수 있다. 한편, 프로그램 금지 전압은 독출 전압과 함께 전원 전압으로 설정될 수 있다. 프로그램 전압, 독출 전압, 프로그램 허용 전압 및 프로그램 금지 전압과 같은 동작 전압들의 전압 레벨은 오티피 메모리 셀의 특성 및 오티피 메모리 장치의 구성에 따라서 다양하게 설정될 수 있다.
프로그램 모드에서는 전압 워드라인에 프로그램 전압이 인가되고 독출 트랜지스터(TR)가 턴온되어, 안티 퓨즈(AF)의 양단에 프로그램 전압과 프로그램 허용 전압이 인가됨으로써 안티 퓨즈(AF)의 프로그램이 수행될 수 있다.
도 3은 도 2의 오티피 메모리 셀의 구조의 일 예를 설명하기 위한 단면도이다.
도 3을 참조하면, 오티피 메모리 셀(UCa)에 포함되는 안티 퓨즈(AF) 및 독출 트랜지스터(TR)는 동일한 기판(P-SUB) 상에 형성된다.
독출 트랜지스터(TR)는 독출 워드라인(WLR)에 연결되는 제1 게이트(111), 제1 게이트(111)를 기판(P-SUB)과 절연시키는 제1 게이트 절연층(GOX)(112), 제1 게이트(111)에 대해 서로 대향하여 비대칭 구조로 형성되는 제1 소스 영역(113) 및 제1 드레인 영역(114)을 포함한다. 독출 트랜지스터(TR)의 제1 소스 영역(113)은 비트라인(BL)에 연결된다.
안티 퓨즈(AF)는 전압 워드라인(WLP)에 연결되는 제2 게이트(121), 제2 게이트(121)를 기판(P-SUB)과 절연시키는 제2 게이트 절연층(GOX)(122), 독출 트랜지스터(TR)의 제1 드레인 영역(114)에 연결되는 제2 소스 영역(123) 및 플로팅되는 제2 드레인 영역(124)을 포함한다.
안티 퓨즈(AF)의 제2 소스 영역(123)은 배선(127)을 통해 독출 트랜지스터(TR)의 제1 드레인 영역(114)과 연결될 수 있다. 배선(127)은 상부의 메탈 라인 및 이를 기판 표면과 연결하기 위한 비아(Via)와 같은 층간 연결 구조물을 포함할 수 있다. 다른 실시예에서, 안티 퓨즈(AF)의 제2 소스 영역(123) 및 독출 트랜지스터(TR)의 제1 드레인 영역(114)은 하나의 액티브 영역으로 통합될 수 있고, 이 경우 배선(127)은 생략될 수 있다.
예를 들어, 기판(P-SUB)은 P형 불순물로 도핑(doping)되고, 제1 소스 영역(113), 제1 드레인 영역(114), 제2 소스 영역(123), 제2 드레인 영역(124)은 N형 불순물로 도핑될 수 있다.
독출 트랜지스터(TR)는 제1 게이트(111) 및 제1 게이트 절연층(112)의 양 측벽에 형성되는 제1 스페이서(spacer)(115)를 더 포함할 수 있고, 안티 퓨즈(AF)는 제2 게이트(121) 및 제2 게이트 절연층(122)의 양 측벽에 형성되는 제2 스페이서(1125)를 더 포함할 수 있다.
도 4는 도 1의 오티피 메모리 장치에 포함된 오티피 메모리 셀의 다른 예를 나타내는 회로도이다.
도 4를 참조하면, 오티피 메모리 셀(UCb)은 안티 퓨즈(AF) 및 독출 트랜지스터(TR)를 포함한다.
안티 퓨즈(AF)는 전압 워드라인(WLP)과 중간 노드(NI) 사이에 연결된다. 독출 트랜지스터(TR)는 중간 노드(NI)와 비트라인(BL) 사이에 연결되고, 게이트 전극이 독출 워드라인(WLP)에 연결된다.
안티 퓨즈(AF)는 모스(MOS: metal oxide semiconductor) 트랜지스터로 구현될 수 있다. 일 실시예에서, 도 3에 도시된 바와 같이, 상기 모스 트랜지스터는 드레인 전극 및 소스 전극이 중간 노드(NI)에 연결되고, 게이트 전극이 상응하는 전압 워드라인(WLP)에 연결되는 모스 트랜지스터로 구현될 수 있다.
도 4의 오티피 메모리 셀(UCb)의 구조는 도 3을 참조하여 설명한 것과 유사하다. 다만, 모스 커패시터를 구현하기 위해서 도 4에 도시된 제2 소스 영역(123) 및 제2 드레인 영역(124)을 전기적으로 연결하기 위한 배선이 추가될 수 있다.
도 5는 도 1의 오티피 메모리 장치에 포함된 오티피 셀 어레이의 일 예를 나타내는 회로도이다.
도 5를 참조하면, 오티피 셀 어레이(110a)는 복수의 독출 워드라인들(WLR1,....,WLRn), 복수의 전압 워드라인들(WLP1,....,WLPn) 및 복수의 비트라인들(BL1,....,BLm)에 연결되고, n*m(n, m은 양의 정수) 매트릭스(matrix) 형태로 배열된 복수의 오티피 메모리 셀들(UC1aa, UC21a)을 포함한다.
독출 트랜지스터(TR)의 게이트는 상응하는 독출 워드라인(WLRx)(x는 1이상 n이하의 정수)에 연결되고, 독출 트랜지스터(TR)의 소스 영역은 상응하는 비트라인(BLy)(y는 1이상 m이하의 정수)에 연결된다.
안티 퓨즈(AF)의 제1 단은 상응하는 전압 워드라인(WLPx)에 연결되고, 안티 퓨즈(AF)의 제2 단은 독츨 트랜지스터(TR)의 드레인 영역에 연결된다.
전술한 바와 같이, 안티 퓨즈(AF)는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)일 수 있다. 이 경우, 안티 퓨즈(AF)의 게이트는 상기 제1 단이 되어 상응하는 전압 워드라인(WLPx)에 연결되고, 안티 퓨즈(AF)의 소스 영역은 상기 제2 단이 되어 독출 트랜지스터(TR)의 드레인 영역에 연결되고, 안티 퓨즈(AF)의 드레인 영역은 플로팅(floating)될 수 있다.
오티피 메모리 셀들(UC11a, UC21a)의 각각은 안티 퓨즈(AF) 및 독출 트랜지스터(TR)를 포함한다.
도 6은 도 1의 오티피 메모리 장치에 포함된 오티피 셀 어레이의 일 예를 나타내는 회로도이다.
도 6을 참조하면, 오티피 셀 어레이(110b)는 복수의 독출 워드라인들(WLR1,....,WLRn), 복수의 전압 워드라인들(WLP1,....,WLPn) 및 복수의 비트라인들(BL1,....,BLm)에 연결되고, n*m(n, m은 양의 정수) 매트릭스(matrix) 형태로 배열된 복수의 오티피 메모리 셀들(UC11b, UC21b)을 포함한다.
도 6의 오티피 셀 어레이(110b)는 2개의 오티피 메모리 셀들(UC11b, UC21b) 마다 하나의 쌍을 이룬다는 점이 도 5의 오티피 셀 어레이(110a)와 차이가 있다.
도 7은 본 발명의 실시예들에 따른 도 1의 오티피 메모리 장치에서 셀 어레이 회로를 나타내는 회로도이다.
도 7을 참조하면, 셀 어레이 회로(100)는 오티피 셀 어레이(110), 분리 회로(160), 더미 셀 블록(180), 테스트 비트라인 신호 생성기(130) 및 스위치 회로(190)를 포함할 수 있다.
오티피 셀 어레이(110)는 독출 워드라인들(WLR1,....,WLRn), 전압 워드라인들(WLP1,....,WLPn) 및 비트라인들(BL1,....,BLm)에 연결되고, n*m(n, m은 양의 정수) 매트릭스(matrix) 형태로 배열된 복수의 오티피 메모리 셀들(UC11~UCmn)을 포함할 수 있다.
분리 회로(160)는 독출 워드라인들(WLR1,....,WLRn) 및 전압 워드라인들(WLP1,....,WLPn)에 연결되는 복수의 단위 분리 회로들((UIS1, 161)~ (UISn, 16n))을 포함할 수 있다. 분리 회로(160)는 제어 코드들(CCD)과 전원 전압(VDDIO)를 제공받을 수 있다.
더미 셀 블록(180)은 독출 워드라인들(WLR1,....,WLRn) 및 전압 워드라인들(WLP1,....,WLPn)에 중 한쌍의 독출 워드라인 및 전압 워드라인에 각각 연결되는 복수의 단위 더미 셀들(181~18n)을 포함할 수 있다. 더미 셀 블록(180)은 또한 테스트 비트라인 신호 생성기(130)에 연결될 수 있다.
단위 더미 셀(181)은 독출 워드라인(WLR1)에 연결되는 게이트를 구비하는 제1 트랜지스터(1811) 및 전압 워드라인(WLP1)에 연결되는 게이트를 구비하는 제2 트랜지스터(1812)를 포함할 수 있다. 제1 트랜지스터(1811)의 제1 단자와 제2 트랜지스터(1812)의 제1 단자는 서로 연결될 수 있다. 단위 더미 셀(18n)은 독출 워드라인(WLRn)에 연결되는 게이트를 구비하는 제1 트랜지스터(18n1) 및 전압 워드라인(WLPn)에 연결되는 게이트를 구비하는 제2 트랜지스터(18n2)를 포함할 수 있다. 제1 트랜지스터(18n1)의 제1 단자와 제2 트랜지스터(18n2)의 제1 단자는 서로 연결될 수 있다.
단위 더미 셀들(181~18n)은 제1 그룹의 독출 워드라인들(홀수 독출 워드라인들)및 전압 워드라인들(홀수 전압 워드라인들)에 연결되는 제1 세트의 단위 더미 셀들 및 제2 그룹의 독출 워드라인들(짝수 독출 워드라인들) 및 전압 워드라인들(짝수 전압 워드라인들)에 연결되는 제2 단위 더미 셀들로 구분될 수 있다.
테스트 비트라인 신호 생성기(130)는 제1 내지 제6 인버터들(131~136)을 포함할 수 있다.
제1 인버터(131)는 프로그램 제어 신호(PGMENB)를 수신하는 입력과 상기 제1 세트의 단위 더미 셀들 각각 및 상기 제2 세트의 단위 더미 셀들 각각의 상기 제2 트랜지스터들(1812~18n2)의 제2 단자에 연결되는 출력을 구비할 수 있다. 제2 인버터(132)는 제1 테스트 인에이블 신호(TDECEN)를 수신하는 입력과 제1 노드(N11)에 연결되는 출력을 구비할 수 있다. 제3 인버터(133)는 제1 노드(N11)에 연결되는 입력과 제2 노드(N12)에서 상기 제1 세트의 단위 더미 셀들 각각의 상기 제1 트랜지스터(예를 들어, 1811)의 제2 단자에 연결되는 출력을 구비할 수 있다.
제4 인버터(134)는 제2 노드(N12)에 연결되는 입력과 제1 테스트 비트라인 신호(TBLS1)를 제공하는 출력을 구비할 수 있다. 제5 인버터(135)는 제1 노드(N11)에 연결되는 입력과 제3 노드(N13)에서 상기 제2 세트의 단위 더미 셀들 각각의 상기 제1 트랜지스터(예를 들어, 18n1)의 제2 단자에 연결되는 출력을 구비할 수 있다. 제6 인버터(136)은 제3 노드(N13)에 연결되는 입력과 제2 테스트 비트라인 신호(TBLS2)를 제공하는 출력을 구비할 수 있다.
제1 테스트 모드에서, 프로그램 제어 신호(PGMENB)와 제1 테스트 인에이블 신호(TDECEN)는 하이 레벨이 될 수 있다.
제1 테스트 모드에서 프로그램 제어 신호(PGMENB)와 제1 테스트 인에이블 신호(TDECEN)는 하이 레벨이 되고, 제1 그룹의 독출 워드라인들 및 전압 워드라인들 중 한 쌍이 선택되는 경우, 제2 노드(N12)에서 상기 선택된 한 쌍에 연결되는, 상기 제1 세트에 포함되는 단위 더미 셀을 통하여 상기 제1 인버터(131)로 전류 경로가 형성되어 제1 테스트 비트라인 신호(TBLS1)와 제2 테스트 비트라인 신호(TBLS2)의 논리 레벨이 결정될 수 있다.
또한, 제1 테스트 모드에서, 제2 그룹의 독출 워드라인들 및 전압 워드라인들 중 한 쌍이 선택되는 경우, 제3 노드(N13)에서 상기 선택된 한 쌍에 연결되는 상기 제2 세트에 포함되는 단위 더미 셀을 통하여 제1 인버터(131)로 전류 경로가 형성되어 제1 테스트 비트라인 신호(TBLS1)와 제2 테스트 비트라인 신호(TBLS2)의 논리 레벨이 결정될 수 있다.
스위치 회로(190)는 비트라인들(BL1~BLm)에 연결되는 복수의 스위치들(191~19m)을 포함하고, 스위치들(191~19m)은 제1 테스트 인에이블 신호(TDECEN)에 응답하여 제1 테스트 비트라인 신호(TBLS1)와 제2 테스트 비트라인 신호(TBLS2)를 비트라인들(BL1~BLm)에 전달할 수 있다. 비트라인들(BL1~BLm)은 제1 그룹의 비트라인들 및 제2 그룹의 비트라인들로 구분될 수 있고, 제1 그룹의 비트라인들은 홀수 비트라인들이고 제2 그룹의 비트라인들은 짝수 비트라인들일 수 있다.
실시예에 있어서, 스위치들(191~19m)은 제1 테스트 비트라인 신호(TBLS1)를 제1 그룹의 비트라인들에 전달하고, 제2 테스트 비트라인 신호(TBLS2)를 제2 그룹의 비트라인들에 전달할 수 있다. 실시예에 있어서, 스위치들(191~19m)은 제1 테스트 비트라인 신호(TBLS1)를 제2 그룹의 비트라인들에 전달하고, 제2 테스트 비트라인 신호(TBLS2)를 제1 그룹의 비트라인들에 전달할 수 있다.
도 8은 도 7의 분리 회로에 포함되는 단위 분리 회로들 중 하나를 나타내는 회로도이다.
도 8에서는 단위 분리 회로(161)의 구성을 나타내나, 나머지 단위 분리 회로들(162~16n) 각각의 구성은 단위 분리 회로(161)의 구성과 실질적으로 동일할 수 있다.
도 8을 참조하면, 단위 분리 회로(161)는 피모스 트랜지스터(171), 엔모스 트랜지스터들(172, 173, 174), 피모스 트랜지스터(175) 및 엔모스 트랜지스터들(176, 177)을 포함할 수 있다.
피모스 트랜지스터(171)는 독출 워드라인(WLR1)의 제1 노드(N21)에서 로우 디코더(230)와 연결되고, 독출 워드라인(WLR1)의 제2 노드(N22)에서 오티피 메모리 셀(UC11)의 독출 트랜지스터(TR1)에 연결될 수 있고, 제1 제어 코드(CCD1)를 수신하는 게이트를 구비한다. 엔모스 트랜지스터(172)는 피모스 트랜지스터(171)와 병렬로 제1 노드(N21)와 제2 노드(N22)에 연결될 수 있고, 제2 제어 코드(CCD2)를 수신하는 제어 코드를 구비한다. 엔모스 트랜지스터들(173, 174)는 제2 노드(N22)와 접지 전압 사이(VSS)에 직렬로 연결된다. 엔모스 트랜지스터(173)은 전원 전압(VDDIO)를 수신하는 게이트를 구비하고, 엔모스 트랜지스터(174)는 제1 제어 코드(CCD1)을 수신하는 게이트를 구비한다.
피모스 트랜지스터(175)는 전압 워드라인(WLP1)의 제1 노드(N31)에서 로우 디코더(230)와 연결되고, 전압 워드라인(WLP1)의 제2 노드(N32)에서 오티피 메모리 셀(UC11)의 안티퓨즈(AF1) 연결될 수 있고, 제3 제어 코드(CCD3)를 수신하는 게이트를 구비한다. 엔모스 트랜지스터들(176, 177)는 제2 노드(N32)와 접지 전압 사이(VSS)에 직렬로 연결된다. 엔모스 트랜지스터(176)은 전원 전압(VDDIO)를 수신하는 게이트를 구비하고, 엔모스 트랜지스터(177)는 제4 제어 코드(CCD4)을 수신하는 게이트를 구비한다.
제1 테스트 모드에서, 제1 내지 제4 제어 코드들(CCD1~CCD4)는 하이 레벨을 가질 수 있다. 따라서 제1 테스트 모드에서 단위 분리 회로(161)는 독출 워드라인(WLR1)으로 제공되는 제1 전압(독출 전압, VRD)을 제2 노드(N22)부터 접지 전압(VSS)으로 방전시키고, 전압 워드라인(WLP1)으로 제공되는 제2 전압(프로그램 전압, VP)을 제2 노드(N32)부터 접지 전압(VSS)으로 방전시켜, 오티피 셀 어레이(110)에 제공되는 제1 전압(VRD)과 제2 전압(VP)을 차단시킬 수 있다.
도 9는 제1 테스트 모드에서 도 7의 셀 어레이 회로의 동작을 나타낸다.
도 7 내지 도 9를 참조하면, 제1 테스트 모드에서, 독출 워드라인(WLR1)과 전압 워드라인(WLP1)의 한쌍이 선택되는 경우, 로우 디코더(230)는 독출 워드라인(WLR1)에 제1 전압(VRD)을 제공하고, 전압 워드라인(WLP1)에 제2 전압(VP)을 제공하고, 비선택된 나머지 워드라인들에는 접지 전압을 제공할 수 있다. 단위 분리 회로(161)는 오티피 셀 어레이(110)에 제공되는 제1 전압(VRD)과 제2 전압(VP)을 차단하고, 단위 더미 셀(181)의 제1 및 제2 트랜지스터들(1811, 1812)이 턴-온된다. 이에 따라 제2 노드(N12)에서 인버터(131)의 전류 경로(CP)가 형성된다.
비선택된 독출 워드라인들과 전압 워드라인들에는 접지 전압이 인가됨으로, 단위 더미 셀들(182~18n)의 트랜지스들은 턴-오프된다. 따라서, 제2 노드(N12)는 하이 레벨에서 로우 레벨로 천이하고, 제2 노드(N13)는 하이 레벨을 유지하게 된다. 이에 따라, 인버터(134)는 하이 레벨의 제1 테스트 비트라인 신호(TBLS1)를 스위치 회로(190)를 통하여 제1 그룹의 비트라인들에 제공하고, 인버터(136)는 로우 레벨의 제2 테스트 비트라인 신호(TBLS2)를 스위치 회로(190)를 통하여 제2 그룹의 비트라인들에 제공한다.
분리 회로(160)가 제1 전압과 제2 전압이 오티피 셀 어레이(110)에 제공되는 것을 차단하므로, 도 1의 기입-감지 회로(220)는 오티피 셀 어레이(110)의 오티피 메모리 셀들의 결함에는 무관하게 제1 및 제2 테스트 비트라인 신호들(TBLS1, TBLS2)에 응답하는 테스트 결과 패턴(TD)를 제어 회로(300)로 출력하게 된다.
테스트 결과 패턴(TD)이 '0'과 '1'이 반복되는 제1 패턴이나 제2 패턴에 해당하면, 이는 로우 디코더(230)와 컬럼 디코더(210)가 결함을 가지지 않음을 나타낸다. 테스트 결과 패턴(TD)이 반복되는 제1 패턴이나 제2 패턴에 해당하지 않으면 이는 로우 디코더(230)와 컬럼 디코더(210) 중 적어도 하나가 결함을 가짐을 나타낸다.
로우 디코더(230)는 워드라인들(WL)을 순차적으로 선택하고, 컬럼 디코더(210)는 비트라인(BL)들을 순차적으로 선택할 수 있다.
따라서, 본 발명의 실시예들에 따른 오티피 메모리 장치(50)는 분리 회로(160)를 구비하여 오티피 셀 어레이(110)의 오티피 메모리 셀들의 상태에 영향을 받지 않도록 로우 디코더(230) 및 컬럼 디코더(210)에 대한 제1 테스트를 수행할 수 있다.
도 10은 본 발명의 실시예들에 따른 도 1의 오티피 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 10을 참조하면, 제어 회로(300)는 커맨드 디코더(310), 어드레스 버퍼(320), 제어 신호 생성기(330) 및 판정 로직(340)을 포함할 수 있다.
커맨드 디코더(310)는 커맨드 신호(CMD)를 디코딩하여 디코딩된 커맨드(D_CMD)를 제어 신호 생성기(330)에 제공할 수 있다, 어드레스 버퍼(320)는 어드레스(ADDR)를 수신하고, 어드레스(ADDR) 중 로우 어드레스(RADDR)는 로우 디코더(230)에 제공하고 컬럼 어드레스(C_ADDR)는 컬럼 디코더(210)에 제공할 수 있다.
제어 신호 생성기(530)는 디코딩된 커맨드(D_CMD)를 수신하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작에 기초하여 제어 신호들(CTL1~CTL4)을 생성하여 제어 신호들(CTL1~CTL4)를 상응하는 구성 요소들에 제공할 수 있다. 판정 로직(340)은 제1 테스트 모드에서 테스트 결과 패턴(TD)을 수신하고, 테스트 결과 패턴(TD)이 기대 패턴과 일치하는지 여부에 따라 로우 디코더(230) 및 컬럼 디코더(210)의 결함 여부를 나타내는 테스트 결과 신호(TRS)를 출력할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 1의 오티피 메모리 장치에서 로우 디코더의 구성을 나타내는 블록도이다.
도 11을 참조하면, 로우 디코더(230)는 프리-디코더(231), 워드라인 드라이버(233) 및 코드 생성기(235)를 포함할 수 있다.
프리-디코더(231)는 로우 어드레스(RADDR)를 디코딩하여 디코딩된 로우 어드레스(DRA)를 워드라인 드라이버(233)와 코드 생성기(235)에 제공한다. 워드라인 드라이버(233)는 동작 전압들(VOs)을 수신하고, 디코딩된 로우 어드레스(DRA)에 응답하여 동작 전압들(VOs)의 적어도 일부를 워드라인들에 전달한다. 코드 생성기(235)는 제1 테스트 인에이블 신호(TDECEN)와 디코딩된 로우 어드레스(DRA)를 수신하고, 디코딩된 로우 어드레스(DRA)에 해당하는 워드라인에 연결되는 단위 분리 회로에 제어 코드들(CCD)을 제공한다.
도 12는 본 발명의 실시예들에 따른 도 1의 오티피 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 12를 참조하면, 전압 생성기(250)는 밴드 갭 레퍼런스 회로(BGR, 251), 연산 증폭기(AMP, 252), 구동 트랜지스터(TD), 피드백 분배 저항들(R) 및 멀티플렉서(MUX, 253)를 포함할 수 있다.
연산 증폭기(252)는 밴드 갭 레퍼런스 전압(VBGR)과 피드백 전압(VF)의 차이를 증폭하여 출력한다. 구동 트랜지스터(TD)는 전원 전압(VDD)에 연결되고 연산 증폭기(252)의 출력에 상응하는 구동 전류를 발생한다. 피드백 분배 저항들(R)은 구동 트랜지스터(TD)와 접지 전압(VSS) 사이에 직렬로 연결되고 분배 노드들(N1~NQ)을 통하여 분배 전압들(V1~VQ)을 제공한다. 멀티플랙서(MUX)는 제3 제어 신호신호(CTL3)에 응답하여 분배 전압들(V1~VQ) 중 하나를 피드백 전압(VF)으로서 제공한다. 분배 노드들(N1~NQ)들로부터 하나로부터 동작 전압(VO)이 제공될 수 있다.
도 13과 도 14는 제1 테스트 모드에서 도 1의 오티피 메모리 장치에서 제공되는 테스트 결과 패턴을 각각 나타낸다.
도 1 및 도 13을 참조하면, 오티피 메모리 장치(50)에 대한 제1 테스트에서 로우 디코더(230)와 컬럼 디코더(210)가 결함을 가지지 않는 경우에, 기입-감지 회로(220)는 '1'과 '0'이 순차적으로 반복되는 제1 패턴(AA'h)이나 ''과 '1'이 반복되는 제2 패턴(55'h)의 테스트 결과 패턴(TD1~TD8)을 출력할 수 있다.
도 1 및 도 14을 참조하면, 오티피 메모리 장치(50)에 대한 제1 테스트에서 로우 디코더(230)와 컬럼 디코더(210) 중 적어도 하나가 결함을 가지지 않는 경우에, 기입-감지 회로(220)는 '1'이 반복되는 패턴(FF'h)의 테스트 결과 패턴(TD1~TD8)을 출력할 수 있다.
도 15는 본 발명의 실시예들에 따른 도 1의 오티피 메모리 장치에서 오티피 셀 어레이의 예를 나타낸다.
도 15를 참조하면, 오티피 셀 어레이(110c)는 메인 오티피 셀 어레이(MOCA) 및 테스트 셀 어레이(TCA)를 포함한다. 메인 오티피 셀 어레이(MOCA)는 프로그램되지 않는 복수의 오티피 메모리 셀(1101)들을 포함한다.
테스트 셀 어레이(TCA)는 프로그램되지 않은 제1 테스트 셀들(1102)을 포함하며 워드라인(WLn+1)에 연결되는 제1 테스트 로우(TCR1)를 포함할 수 있다. 제1 테스트 로우(TCR1)의 제1 테스트 셀들(1311)은 오티피 메모리 셀(1101)과 동일한 구조를 가질 수 있고, 오티피 메모리 장치(50)를 테스트하는 단계에서 프로그램될 수 있다. 제1 테스트 셀들(1102)을 프로그램하고, 프로그램된 제1 테스트 셀들(1102)에 저장된 데이터를 독출함으로써 오티피 메모리 장치(50)의 프로그램 동작(또는 기입 동작)이 테스트될 수 있다.
테스트 셀 어레이(TCA)는 워드라인(WLn+2)에 연결되며 마스크 프로그램된 제2 테스트 셀들(1103)을 포함하는 제2 테스트 로우(TCR2)를 포함할 수 있다. 제2 테스트 셀들(1103)은 오티피 메모리 장치(50)를 제조하는 공정에서 오티피 메모리 셀들(1101)이 프로그램된 상태 또는 프로그램되지 않은 상태에 대응하도록 처리될 수 있다.
예를 들면, 제2 테스트 셀들(1103)은 오티피 메모리 셀들(1101)이 프로그램된 상태, 즉 양단이 단락 또는 저저항 상태인 안티퓨즈(AF)에 대응하는 구조를 가지는 레이아웃을 가질 수 있다. 즉, 제2 테스트 셀들(1103)은 안티퓨즈(AF)를 제외하고 오티피 메모리 셀들(1101)과 동일한 레이아웃을 가지되, 오티피 메모리 셀들(1101)의 안티퓨즈(AF)에 대응하는 구조는 도전체(예컨대, 금속)로서 구성될 수 있다.
다른 예시로서, 제2 테스트 셀들(1103)은 오티피 메모리 셀들(1101)이 프로그램되지 않은 상태, 즉 양단이 개방 또는 고저항 상태인 안티퓨즈(AF)에 대응하는 구조를 가지는 레이아웃을 가질 수 있다. 즉, 제2 테스트 셀들(1103)은 안티퓨즈(AF)를 제외하고 오티피 메모리 셀들(1101)과 동일한 레이아웃을 가지되, 오티피 메모리 셀들(1101)의 안티퓨즈(AF)에 대응하는 구조는 절연체로서 구성될 수 있다. 이에 따라, 제2 테스트 셀들(1103)에 저장된 데이터를 독출함으로써 오티피 메모리 장치(50)의 독출 동작이 테스트될 수 있다.
도 16은 본 발명의 실시예들에 따른 오티피 메모리 장치의 테스트 방법을 나타내는 흐름도이다.
도 1 내지 도 16을 참조하면, 복수의 비트라인들 복수의 독출 워드라인들 및 복수의 전압 워드라인들에 연결된 복수의 복수의 오티피 메모리 셀들을 포함하는 오티피 셀 어레이(110), 상기 독출 워드라인들 및 상기 전압 워드라인들에 연결되는 더미 셀 블록(180) 및 오티피 셀 어레이(110)와 상기 더미 셀 블록 사이(180)에 연결되는 분리 회로(160)를 포함하는 오티피 메모리 장치(50)의 테스트 방법에서는, 제1 테스트 모드에서, 상기 분리 회로(160)에 의하여 상기 더미 셀 블록(180)과 상기 오티피 셀 어레이(110)의 연결을 차단하고, 상기 독출 워드라인들 및 상기 전압 워드라인들에 연결되는 로우 디코더(230)와 상기 비트라인들에 연결되는 컬럼 디코더(210)에 대한 제1 테스트를 수행한다(S100).
제1 테스트의 수행 결과 로우 디코더(230) 및 컬럼 디코더(210)가 결함을 가지지 않는지를 판단한다(S210). 로우 디코더(230) 및 컬럼 디코더(210)가 결함이 있다고 판단되는 경우(S210에서 NO), 오티피 메모리 장치(50)는 불량으로 판단된다(S430).
제1 테스트에서 로우 디코더(230) 및 컬럼 디코더(210)가 결함이 있다고 판단되는 경우(S210에서 YES), 제2 테스트 모드에서 상기 오티피 셀 어레이(110)에 대한 제2 테스트를 수행한다(S300). 제2 테스트의 수행 결과 오티피 셀 어레이(110)가 결함을 가지는지 여부를 판단한다(S410).
오티피 셀 어레이(110)가 결함을 가지지 않는다고 판단되는 경우(S410에서 YES), 오티피 메모리 장치(50)는 정상으로 판단된다(S420). 오티피 셀 어레이(110)가 결함을 가진다고 판단되는 경우(S410에서 NO), 오티피 메모리 장치(50)는 불량으로 판단된다(S430).
도 17은 도 16의 오티피 메모리 장치의 테스트 방법에서 로우 디코더 및 컬럼 디코더를 테스트하는 단계를 보다 상세히 나타낸다.
도 1 내지 도 14 및 도 17을 참조하면, 로우 디코더(230) 및 컬럼 디코더(210)에 대한 제1 테스트를 수행하기 위하여, 상기 제1 테스트 모드에서, 상기 분리 회로(160)에 의하여 상기 더미 셀 블록(180)과 상기 오티피 셀 어레이(110)의 연결을 차단한다(S110). 로우 디코더(230)는 로우 어드레스(RADDR)에 응답하여 상기 독출 워드라인들 및 상기 전압 워드라인들 중 대응되는 한 쌍의 독출 워드라인과 전압 워드라인을 선택한다(S120).
상기 더미 셀 블록(180)에 연결되는 테스트 비트라인 신호 생성기(130)에 의하여, 제1 테스트 인에이블 신호(TDECEN)에 기초하여 제1 테스트 비트라인 신호(TBLS1)와 제2 테스트 비트라인 신호(TBLS2)를 생성한다(S130). 비트라인들에 연결되는 스위치 회로(190)를 통하여 제1 테스트 비트라인 신호(TBLS1)와 제2 테스트 비트라인 신호(TBLS2)를 비트라인들에 인가한다(S140).
상기 제1 테스트 비트라인 신호와 상기 제2 테스트 비트라인 신호를 상기 비트라인들에 인가하는 단계;
상기 비트라인들을 통하여 테스트 결과 패턴(TD)을 출력하고(S150) 테스트 결과 패턴(TD)과 기대 패턴과의 비교에 기초하여 로우 디코더(230)와 컬럼 디코더(210)의 결함 여부를 판단한다.
도 18은 도 16의 오티피 메모리 장치의 테스트 방법에서 오티피 셀 어레이를 테스트하는 단계를 보다 상세히 나타낸다.
도 도 1 내지 도 15 및 도 18을 참조하면, 오티피 셀 어레이(110)에 대한 제2 테스트를 수행하기 위하여, 제2 테스트 로우(TCR2)의 제2 테스트 셀들(1103)을 독출한다(S310). 예를 들면, 제2 테스트 셀들(1103)은 오티피 메모리 장치(50)의 제조 공정에서 프로그램된 오티피 메모리 셀들에 응하도록, 즉 '1'을 저장하도록 마스크 프로그램될 수 있다.
제2 테스트 로우(TCR2)의 제2 테스트 셀들(1103)의 독출 성공 여부를 판단한다(S320). 전술한 바와 같이, 제2 테스트 셀들(1103)은 OTP 메모리(50)의 제조자가 미리 알고 있는 상태로 마스크 프로그램되었으므로, 마스크 프로그램된 제2 테스트 셀들(1103) 독출시 기입-감지 회로(220)에 의해서 출력되는 데이터에 기초하여 제2 테스트 셀들(1103)의 독출 성공여부가 판단될 수 있다. 예를 들면, 제2 테스트 셀들(1103)이 모두 '1'을 저장하도록 마스크 프로그램된 경우, 제2 테스트 셀들(1103)을 액세스 함으로써 기입-감지 회로(120)가 출력하는 데이터가 '1'이 아닌 비트를 포함하는 경우, 제2 테스트 셀들(1103)의 독출은 실패로서 판단될 수 있다.
제2 테스트 셀들(1103)의 독출이 실패한 경우(S320에서 NO), 오티피 메모리 장치(50)는 불량으로 판정된다.
제2 테스트 셀들(1103)의 독출이 성공한 경우(S320에서 YES), 제1 테스트 로우(TCR1)의 제1 테스트 셀들(1102)을 프로그램할 수 있다(S330). 도 15를 참조하여 전술한 바와 같이, 제1 테스트 셀들(1102)은 프로그램되지 아니한 오티피 메모리 셀들과 동일한 구조, 즉 레이아웃을 가질 수 있다. 오티피 메모리 장치(50)를 테스트하는 단계에서, 제1 테스트 셀들(1102)은 프로그램될 수 있고, 이에 따라 단계(S340)에 의해서 오티피 메모리 장치(50)를 프로그램하는 동작이 테스트될 수 있다.
메인 오티피 셀 어레이(MOCA)의 오티피 메모리 셀들(1101) 중 적어도 하나를 프로그램하는 대신, 별도의 테스트 셀 어레이(TCA)에 포함된 제1 테스트 셀들(1102)을 프로그램함으로써, 테스트에 의해서 정상으로 판정된 오티피 메모리 장치(50)는 사용자에게 제공될 수 있다.
제1 테스트 셀들(1102)의 프로그램 성공 여부를 판단한다(S340). 즉, 제1 테스트 셀들(1102)에 저장된 데이터를 독출하여 취득된 데이터를 체크함으로써 제1 테스트 셀들(1102)의 프로그램 성공 여부가 판단될 수 있다. 예를 들면, 단계 S330에서 제1 테스트 셀들(1102)이 모두 '1'을 저장하도록 프로그램되고, 단계 S340서 데이터가 '1'이 아닌 비트를 포함하는 경우, 제1 테스트 셀들(1102)의 프로그램은 실패로서 판단될 수 있다.
제1 테스트 셀들(1102)의 프로그램이 실패한 경우(S340에서 NO), 오티피 메모리 장치(50)는 불량으로 판정될 수 있다. 제1 테스트 셀들(1102)의 프로그램이 성공한 경우(S340에서 YES), 오티피 메모리 장치(50)는 정상으로 판정될 수 있다.
도 18에 도시된 바와 같이, 제2 테스트 로우에 대한 독출 동작 및 독출의 성공 여부를 을 먼저 수행함으로써, 신속하게 불량으로 판정되는 오티피 메모리 장치(50)가 발생할 수 있어, 다음의 OTP 메모리에 대한 테스트 동작이 조기에 착수될 수 있다.
도 19는 본 발명의 일 실시예에 따른 오티피 메모리 장치를 나타내는 블록도이다.
도 19를 참조하면, 오티피 메모리 장치(51)는 셀 어레이 회로(BK1~BK4), 로우 디코더들(XDEC1~XDEC4), 전압 생성 회로(VGR), 컬럼 디코더들(CSEL) 및 기입-감지 회로들(WD, SA)을 포함할 수 있다.
전술한 바와 같이, 셀 어레이 회로(BK1~BK4)는 복수의 비트라인들(BL) 및 복수의 워드라인들에 각각 연결된 복수의 오티피 메모리 셀들, 더미 셀 블록, 분리 회로, 테스트 비트라인 신호 생성기 및 스위치 회로를 포함할 수 있다. 각 워드라인은 전압 워드라인 및 독출 워드라인을 포함할 수 있다. 셀 어레이 회로(BK1~BK4)의 오티피 메모리 셀들은 복수의 메모리 뱅크들을 형성할 수 있다.
로우 디코더들(XDEC1~XDEC4)은 로우 어드레스(RADDR)에 상응하는 워드라인을 선택할 수 있다.
컬럼 디코더들(CSEL)은 컬럼 어드레스(CADDR)에 응답하여 상응하는 비트라인(BL)을 선택할 수 있다.
오티피 메모리 장치(51)는 제1 테스트 모드에서 분리 회로를 이용하여 독출 전압과 프로그램 전압이 오티피 셀 어레이로 전달되는 것을 차단할 수 있다.
오티피 메모리 장치(51)는 프로그램 모드에서 메모리 뱅크들에 포함되는 복수의 비트들, 즉 복수의 오티피 메모리 셀들을 동시에 프로그램할 수 있다. 일 실시예에서, 오티피 메모리 장치(51)는 하나의 메모리 뱅크만을 활성화하고, 상기 활성화된 하나의 메모리 뱅크에서 선택된 행의 오티피 메모리 셀들을 동시에 프로그램할 수 있다. 다른 실시예에서, 오티피 메모리 장치(51)는 전체 메모리 뱅크들 중에서 2개 이상의 메모리 뱅크들을 활성화하고, 상기 활성화된 2개 이상의 메모리 뱅크들에서 선택된 행의 오티피 메모리 셀들을 동시에 프로그램할 수 있다.
기입 드라이버(WD)는 현재 프로그램 어드레스의 각각에 대하여 복수 비트의 입력 데이터(DI)에 기초하여 복수의 오티피 메모리 셀들을 프로그램할 수 있다. 감지 증폭기(SA)는 상기 프로그램된 오티피 메모리 셀들에 저장된 값들을 독출하여 복수 비트의 출력 데이터(DO)를 제공할 수 있다.
도 20은 본 발명의 실시예들에 따른 도 1의 오티피 메모리 장치에서 셀 어레이 회로의 다른 예를 나타내는 블록도이다.
도 20을 참조하면, 셀 어레이 회로(100b)는 오티피 셀 어레이(110), 더미 셀 블록(180b), 테스트 비트라인 신호 생성기(130b) 및 스위치 회로(190b)를 포함할 수 있다. 오티피 셀 어레이(110)는 워드라인(WL)들과 비트라인(BL)에 연결되는 복수의 오티피 메모리 셀들을 포함할 수 있다.
오티피 셀 어레이(110)는 워드라인(WL)들을 통하여 로우 디코더(230)에 연결될 수 있고, 비트라인(BL)을 통하여 컬럼 디코더(210)에 연결될 수 있다. 컬럼 디코더(210)는 기입-감지 회로(220)와 연결되고, 기입-감지 회로(220)는 입력 데이터(DI)를 컬럼 디코더(210)를 통하여 오티피 셀 어레이(110)에 기입하고, 오티피 셀 어레이(110)에 저장된 데이터를 감지하여 출력 데이터(DO)로 제공할 수 있다.
더미 셀 블록(180b)은 워드라인(WL)을 통하여 오티피 셀 어레이(110)에 연결된다. 테스트 비트라인 신호 생성기(130b)는 제1 테스트 모드에서 제1 테스트 비트라인 신호(TBLS1)와 제2 테스트 비트라인 신호(TBLS2)를 스위치 회로(190b)에 제공한다.
스위치 회로(190b)는 비트라인(BL)들에 연결되는 복수의 스위치들을 포함하여 제1 테스트 비트라인 신호(TBLS1)와 제2 테스트 비트라인 신호(TBLS2)를 비트라인(BL)에 인가한다. 따라서 제1 테스트 모드에서, 오티피 셀 어레이(110)의 오티피 메모리 셀들에 데이터가 프로그램되지 않아도, 기입-감지 회로는 제1 테스트 비트라인 신호(TBLS1)와 제2 테스트 비트라인 신호(TBLS2)에 응답하는 테스트 결과 패턴(TD2)을 출력할 수 있다.
도 21은 본 발명의 실시예들에 따른 오티피 메모리를 구비하는 메모리 장치를 나타내는 블록도이다.
도 21을 참조하면, 메모리 장치(500)는 제어 로직(505), 어드레스 버퍼부(550), 메모리 셀 어레이(540), 입/출력 회로(560) 및 오티피 메모리 장치(100)를 포함하여 구성될 수 있다.
제어 로직(505)은 커맨드 핀들(75)을 통하여 복수의 제어 신호들(70, /CS, /WE, /CAS, /RAS)을 수신하고, 어드레스 핀들(85)을 통하여 어드레스 신호(80, ADDR1~ADDRn)를 수신하여 수신된 제어 신호들(/CS, /WE, /CAS, /RAS)이 나타내는 커맨드 및 어드레스 신호(ADDR1~ADDRn)에 기초하여 메모리 셀 어레이(540)를 액세스하는 어드레스 디코더(530)를 제어한다. 또한 제어 로직(505)은 클럭 인에이블 신호(/CKE), 클럭 신호(CK) 및 반전 클럭 신호(/CK)를 수신할 수 있다.
어드레스 버퍼부(550)는 어드레스 핀들(85)을 통하여 어드레스 신호(80)를 수신하고 수신된 어드레스 신호(ADDR1~ADDRn)를 클럭 신호(CK) 또는 반전 클럭 신호(/CK)에 동기하여 제어 로직(500)과 어드레스 디코더(530)에 제공한다.
입/출력 회로(560)는 메모리 셀 어레이(540)에 데이터(90, DQ1~DQk)를 제공하거나 메모리 셀 어레이(540)로부터 데이터(DQ1~DQk)를 제공받아 입출력 핀들(95)을 통하여 외부로 제공한다.
제어 로직(505)은 커맨드 디코더(510) 및 모드 레지스터(520)를 포함한다. 커맨드 디코더(510)는 복수의 제어 신호들(20, /CS, /WE, /CAS, /RAS)이 나타내는 커맨드를 디코딩하여 모드 레지스터 셋(Mode register set; MRS) 커맨드(MRS_CMD)를 모드 레지스터(520)에 제공한다. 모드 레지스터(520)는 커맨드 디코더(510)로부터 제공받은 MRS 커맨드(MRS_CMD)에 응답하여 메모리 장치(500)의 동작 모드를 설정한다. 이러한 동작 모드는 MRS 모드, 테스트 모드 및 노멀 동작 모드 등을 포함할 수 있다.
테스트 모드에서 외부의 테스터(ATE)(40)는 오티피 메모리 장치(100)에 필요한 데이터를 프로그램할 수 있다. 프로그램된 데이터는 메모리 장치(500)의 동작을 제어하는 데 이용될 수 있다.
도 22는 본 발명의 실시예들에 따른 오티피 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 22을 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다.
또한, 실시예에 따라, 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
어플리케이션 프로세서(1210) 및/또는 메모리 장치(1230)는 오티피 메모리 장치(OTP)를 포함한다. 오티피 메모리 장치(OTP)는 전술한 바와 같이, 제1 테스트 모드에서 분리 회로를 이용하여 오티피 셀 어레이로 제공되는 독출 전압과 프로그램 전압을 차단할 수 있다. 따라서 로우 디코더와 컬럼 디코더에 대한 테스트를 오티피 셀 어레이에 포함되는 오티피 메모리 셀들의 상태에 영향을 받지 않고 수행하여 로우 디코더와 컬럼 디코더의 결항 여부를 정확하게 판정할 수 있다.
이와 같이 본 발명의 실시예들에 따른 오티피 메모리 장치 및 그 동작 방법은, 분리 회로를 구비하여 제1 테스트 모드에서 오티피 셀 어레이에 제공되는 독출 전압과 프로그램 전압을 차단함으로써, 로우 디코더 및 컬럼 디코더에 대한 테스트 시에 오티피 셀 어레이의 오티피 메모리 셀들의 상태에 영향을 받지 않도록 할 수 있다. 따라서, 로우 디코더 및 컬럼 디코더에 대한 정확한 테스트 결과를 얻을 수 있다.
본 발명의 실시예들은 비휘발성 데이터를 저장하기 위하여 오티피 메모리 장치가 요구되는 장치 및 시스템에 유용하게 이용될 수 있다. 특히 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 비트라인들 복수의 독출 워드라인들 및 복수의 전압 워드라인들에 연결된 복수의 복수의 오티피(OTP: one-time programmable) 메모리 셀들을 포함하는 오티피 셀 어레이와 상기 독출 워드라인들 및 상기 전압 워드라인들에 연결되는 더미 셀 블록을 포함하는 셀 어레이 회로;
    상기 독출 워드라인들 및 상기 전압 워드라인들을 통하여 상기 더미 셀 블록과 상기 오티피 셀 어레이에 연결되는 로우 디코더;
    상기 비트라인들을 통하여 상기 오티피 셀 어레이에 연결되는 컬럼 디코더;
    상기 컬럼 디코더에 연결되는 기입-감지 회로; 및
    외부로부터의 커맨드 및 어드레스에 응답하여 상기 셀 어레이 회로, 상기 로우 디코더 및 상기 기입-감지 회로를 제어하는 제어 회로를 포함하고,
    상기 셀 어레이 회로는 상기 오티피 셀 어레이와 상기 더미 셀 블록 사이에 연결되고, 제1 테스트 모드에서 제어 코드들에 응답하여 상기 로우 디코더로부터 상기 오티피 셀 어레이에 전달되는 제1 전압과 제2 전압을 차단시키는 분리 회로를 더 포함하는 오티피 메모리 장치.
  2. 제1항에 있어서, 상기 분리 회로는
    상기 독출 워드라인들 및 상기 전압 워드라인들 중 대응되는 한 쌍의 독출 워드라인과 전압 워드라인에 각각 연결되는 복수의 단위 분리 회로들을 포함하고,
    상기 단위 분리 회로들 중 상기 로우 디코더에 의하여 선택된 한 쌍의 독출 워드라인과 전압 워드라인에 연결되는 단위 분리 회로는 상기 제1 테스트 모드에서 상기 제어 코드들에 응답하여, 상기 독출 워드라인으로 전달되는 상기 제1 전압과 상기 전압 워드라인으로 제공되는 상기 제2 전압을 접지 전압으로 방전시키는 오티피 메모리 장치.
  3. 제2항에 있어서, 상기 단위 분리 회로들 각각은
    상기 독출 워드라인의 제1 노드에서 상기 로우 디코더와 연결되고, 상기 독출 워드라인의 제2 노드에서 상기 오티피 셀 어레이에 연결되는 제1 피모스 트랜지스터;
    상기 제1 피모스 트랜지스터와 병렬로 상기 독출 워드라인의 상기 제1 노드와 상기 제2 노드 사이에 연결되는 제1 엔모스 트랜지스터;
    상기 독출 워드라인의 상기 제2 노드와 접지 전압 사이에 직렬로 연결되는 제2 엔모스 트랜지스터 및 제3 엔모스 트랜지스터;
    상기 전압 워드라인의 제1 노드에서 상기 로우 디코더와 연결되고, 상기 전압 워드라인의 제2 노드에서 상기 오티피 셀 어레이에 연결되는 제2 피모스 트랜지스터;
    상기 전압 워드라인의 상기 제2 노드와 상기 접지 전압 사이에 직렬로 연결되는 제4 엔모스 트랜지스터 및 제5 엔모스 트랜지스터를 포함하는 오티피 메모리 장치.
  4. 제3항에 있어서,
    상기 제2 엔모스 트랜지스터의 게이트와 상기 제4 엔모스 트랜지스터의 게이트에는 전원 전압이 인가되고,
    상기 로우 디코더는
    상기 제1 피모스 트랜지스터의 게이트에 제1 제어 코드를 인가하고,
    상기 제1 엔모스 트랜지스터의 게이트에 제2 제어 코드를 인가하고,
    상기 제3 엔모스 트랜지스터의 게이트에 상기 제1 제어 코드를 인가하고,
    상기 제2 피모스 트랜지스터의 게이트에 제3 제어 코드를 인가하고,
    상기 제5 엔모스 트랜지스터의 게이트에 제4 제어 코드를 인가하는 오티피 메모리 장치.
  5. 제4항에 있어서,
    상기 제3 엔모스 트랜지스터는 상기 제1 테스트 모드에서, 상기 제1 제어 코드에 응답하여 턴-온되어, 상기 제1 전압을 상기 접지 전압으로 방전시키고,
    상기 제5 엔모스 트랜지스터는 상기 제1 테스트 모드에서, 상기 제4 제어 코드에 응답하여 턴-온되어 상기 제2 전압을 상기 접지 전압으로 방전시키는 오티피 메모리 장치.
  6. 제1항에 있어서,
    상기 제어 회로의 제어에 따라 복수의 동작 전압들을 생성하고, 상기 동작 전압들 중 일부를 상기 제1 전압과 상기 제2 전압으로서 상기 로우 디코더에 제공하는 전압 생성기를 더 포함하고,
    상기 셀 어레이 회로는
    상기 더미 셀 블록에 연결되고, 상기 제1 테스트 모드에서 제어 신호에 응답하여 제1 테스트 비트라인 신호 및 제2 테스트 비트라인 신호를 생성하는 테스트 비트라인 신호 생성기; 및
    상기 제1 테스트 모드에서 상기 제1 테스트 비트라인 신호와 상기 제2 테스트 비트라인 신호를 상기 비트라인들에 전달하는 스위치 회로를 더 포함하고,
    상기 더미 셀 블록은 상기 상기 독출 워드라인들 및 상기 전압 워드라인들 중 대응되는 한 쌍의 독출 워드라인과 전압 워드라인에 각각 연결되는 복수의 단위 더미 셀들을 포함하는 오티피 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 테스트 모드에서 상기 기입-감지 회로는 상기 제1 비트라인 신호와 상기 제2 비트라인 신호에 응답하여 테스트 결과 패턴을 상기 제어 회로에 출력하고,
    상기 제어 회로는 상기 테스트 결과 패턴과 기대 패턴과의 비교에 기초하여 상기 로우 디코더 및 상기 컬럼 디코더의 이상 유무를 나타내는 테스트 결과 신호를 출력하는 오티피 메모리 장치.
  8. 제6항에 있어서, 상기 복수의 단위 더미 셀들은
    상기 독출 워드라인들 및 상기 전압 워드라인들 중 제1 그룹의 독출 워드라인들 및 전압 워드라인들과 상기 테스트 비트라인 신호 생성기에 연결되는 제1 세트의 단위 더미 셀들; 및
    상기 독출 워드라인들 및 상기 전압 워드라인들 중 제2 그룹의 독출 워드라인들 및 전압 워드라인들과 상기 테스트 비트라인 신호 생성기에 연결되는 제2 세트의 단위 더미 셀들을 포함하고,
    상기 제1 세트의 단위 더미 셀들 각각 및 상기 제2 세트의 단위 더미 셀들 각각은 대응되는 독출 워드라인에 연결되는 게이트를 구비하는 제1 트랜지스터 및 대응되는 전압 워드라인에 연결되는 게이트를 구비하는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 제1 단자와 상기 제2 트랜지스터의 제1 단자는 서로 연결되는 오티피 메모리 장치.
  9. 제8항에 있어서, 상기 테스트 비트라인 신호 생성기는
    프로그램 제어 신호를 수신하는 입력과 상기 제1 세트의 단위 더미 셀들 각각 및 상기 제2 세트의 단위 더미 셀들 각각의 상기 제2 트랜지스터의 제2 단자에 연결되는 출력을 구비하는 제1 인버터;
    제1 테스트 인에이블 신호를 수신하는 입력과 제1 노드에 연결되는 출력을 구비하는 제2 인버터;
    상기 제1 노드에 연결되는 입력과 제2 노드에서 상기 제1 세트의 단위 더미 셀들 각각의 상기 제1 트랜지스터의 제2 단자에 연결되는 출력을 구비하는 제3 인버터;
    상기 제2 노드에 연결되는 입력과 상기 제1 테스트 비트라인 신호를 제공하는 출력을 구비하는 제4 인버터;
    상기 제1 노드에 연결되는 입력과 제3 노드에서 상기 제2 세트의 단위 더미 셀들 각각의 상기 제1 트랜지스터의 제2 단자에 연결되는 출력을 구비하는 제5 인버터; 및
    상기 제3 노드에 연결되는 입력과 상기 제2 테스트 비트라인 신호를 제공하는 출력을 구비하는 제6 인버터를 포함하는 오티피 메모리 장치.
  10. 제9항에 있어서, 상기 제1 테스트 모드에서,
    상기 제1 그룹의 독출 워드라인들 및 전압 워드라인들 중 한 쌍이 선택되는 경우, 상기 제2 노드에서 상기 선택된 한 쌍에 연결되는 상기 제1 세트에 포함되는 단위 더미 셀을 통하여 상기 제1 인버터로 전류 경로가 형성되고
    상기 제2 그룹의 독출 워드라인들 및 전압 워드라인들 중 한 쌍이 선택되는 경우, 상기 제3 노드에서 상기 선택된 한 쌍에 연결되는 상기 제2 세트에 포함되는 단위 더미 셀을 통하여 상기 제1 인버터로 전류 경로가 형성되는 오티피 메모리 장치.
  11. 제2항에 있어서, 상기 스위치 회로는
    제1 테스트 인에이블 신호에 응답하여 상기 제1 테스트 비트라인 신호와 상기 제2 테스트 비트라인 신호를 상기 비트라인들에 전달하는 복수의 스위치들을 포함하고,
    상기 비트라인들은 제1 그룹의 비트라인들 및 제2 그룹의 비트라인들을 포함하고, 상기 제1 그룹의 비트라인들은 홀수 비트라인들이고, 상기 제2 그룹의 비트라인들은 짝수 비트라인들인 오티피 메모리 장치.
  12. 제11항에 있어서,
    상기 스위치들은 상기 제1 테스트 비트라인 신호를 상기 제1 그룹의비트라인들에 전달하고 상기 제2 테스트 비트라인 신호를 상기 제2 그룹의 비트라인들에 전달하는 오티피 메모리 장치.
  13. 제11항에 있어서,
    상기 스위치들은 상기 제1 테스트 비트라인 신호를 상기 제2 그룹의비트라인들에 전달하고 상기 제2 테스트 비트라인 신호를 상기 제1 그룹의 비트라인들에 전달하는 오티피 메모리 장치.
  14. 제1항에 있어서, 상기 로우 디코더는
    상기 제1 테스트 모드에서 상기 독출 워드라인들 및 상기 전압 워드라인들 중 대응되는 한 쌍의 독출 워드라인과 전압 워드라인을 지정하는 로우 어드레스와 제1 테스트 인에이블 신호에 응답하여 상기 분리 회로들에 제공되는 복수의 제어 코드들을 생성하는 제어 코드 생성기를 포함하는 오티피 메모리 장치.
  15. 제1항에 있어서, 상기 셀 어레이 회로는
    프로그램되지 아니한 제1 테스트 셀들을 포함하는 제1 테스트 로우(row) 및 마스크 프로그램된 제2 테스트 셀들을 포함하는 제2 테스트 로우를 포함하고, 상기 오티피 셀 어레이와 컬럼 방향의 비트라인들을 공유하는 테스트 셀 어레이를 더 포함하고,
    상기 제1 테스트 셀들 및 상기 제2 테스트 셀들은 상기 오티피 셀 어레이에 대한 테스트 시에 액세스 가능한 오티피 메모리 장치.
  16. 제15항에 있어서,
    상기 제1 테스트 셀들은 상기 오티피 메모리 셀들과 동일한 구조를 가지고,
    상기 제2 테스트 셀들은 프로그램된 오티피 메모리 셀들에 대응하는 상태로 마스크 프로그램되고,
    상기 제어 회로는 상기 제1 테스트 모드에서 상기 로우 디코더와 상기 컬럼 디코더가 결함이 없다고 판단되는 경우,
    상기 제어 회로는 제2 테스트 모드에서 상기 제1 테스트 셀들에 독출 동작을 수행하고, 상기 제2 테스트 셀들에 프로그램 동작을 수행하여 상기 오티피 셀 어레이에 대한 테스트를 수행하는 오티피 메모리 장치.
  17. 복수의 비트라인들 복수의 독출 워드라인들 및 복수의 전압 워드라인들에 연결된 복수의 복수의 오티피(OTP: one-time programmable) 메모리 셀들을 포함하는 오티피 셀 어레이, 상기 독출 워드라인들 및 상기 전압 워드라인들에 연결되는 더미 셀 블록 및 상기 오티피 셀 어레이와 상기 더미 셀 블록 사이에 연결되는 분리 회로를 포함하는 오티피 메모리 장치의 테스트 방법으로서,
    제1 테스트 모드에서, 상기 분리 회로에 의하여 상기 더미 셀 블록과 상기 오티피 셀 어레이의 연결을 차단하는 단계;
    상기 독출 워드라인들 및 상기 전압 워드라인들 중 대응되는 한 쌍의 독출 워드라인과 전압 워드라인을 선택하는 단계;
    상기 더미 셀 블록에 연결되는 테스트 비트라인 신호 생성기에 의하여, 제1 테스트 인에이블 신호에 기초하여 제1 테스트 비트라인 신호와 제2 테스트 비트라인 신호를 생성하는 단계;
    상기 제1 테스트 비트라인 신호와 상기 제2 테스트 비트라인 신호를 상기 비트라인들에 인가하는 단계;
    상기 비트라인들을 통하여 출력되는 테스트 결과 패턴과 기대 패턴과의 비교에 기초하여 상기 독출 워드라인들 및 상기 전압 워드라인들에 연결되는 로우 디코더와 상기 비트라인들에 연결되는 컬럼 디코더의 결함 여부를 판정하는 단계를 포함하는 오티피 메모리 장치의 테스트 방법.
  18. 제1항에 있어서,
    상기 테스트 결과 패턴이 제1 패턴이거나 제2 패턴인 경우, 상기 로우 디코더와 상기 컬럼 디코더가 결함이 없다고 판정하는 오티피 메모리 장치의 테스트 방법.
  19. 복수의 비트라인들 복수의 독출 워드라인들 및 복수의 전압 워드라인들에 연결된 복수의 복수의 오티피(OTP: one-time programmable) 메모리 셀들을 포함하는 오티피 셀 어레이, 상기 독출 워드라인들 및 상기 전압 워드라인들에 연결되는 더미 셀 블록 및 상기 오티피 셀 어레이와 상기 더미 셀 블록 사이에 연결되는 분리 회로를 포함하는 오티피 메모리 장치의 테스트 방법으로서,
    제1 테스트 모드에서, 상기 분리 회로에 의하여 상기 더미 셀 블록과 상기 오티피 셀 어레이의 연결을 차단하고, 상기 독출 워드라인들 및 상기 전압 워드라인들에 연결되는 로우 디코더와 상기 비트라인들에 연결되는 컬럼 디코더에 대한 제1 테스트를 수행하는 단계;
    상기 제1 테스트에서 상기 로우 디코더와 상기 컬럼 디코더가 결함이 없다고 판단되는 경우, 제2 테스트 모드에서 상기 오티피 셀 어레이에 대한 제2 테스트를 수행하는 단계; 및
    상기 제2 테스트의 결과에 따라 상기 오티피 메모리 장치의 결함 여부를 판단하는 단계를 포함하는 오티피 메모리 장치의 테스트 방법.
  20. 제19항에 있어서, 상기 제1 테스트를 수행하는 단계는
    상기 독출 워드라인들 및 상기 전압 워드라인들 중 대응되는 한 쌍의 독출 워드라인과 전압 워드라인을 선택하는 단계;
    상기 더미 셀 블록에 연결되는 테스트 비트라인 신호 생성기에 의하여, 제1 테스트 인에이블 신호에 기초하여 제1 테스트 비트라인 신호와 제2 테스트 비트라인 신호를 생성하는 단계;
    상기 제1 테스트 비트라인 신호와 상기 제2 테스트 비트라인 신호를 상기 비트라인들에 인가하는 단계; 및
    상기 비트라인들을 통하여 상기 상기 비트라인들에서 출력되는 테스트 결과 패턴과 기대 패턴과의 비교에 기초하여 상기 로우 디코더와 상기 컬럼 디코더의 결함 여부를 판정하는 단계를 포함하는 오티피 메모리 장치의 테스트 방법.
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