KR20170022829A

KR20170022829A - 테스트 셀 어레이를 포함하는 otp 메모리 및 그것을 테스트 하는 방법

Info

Publication number: KR20170022829A
Application number: KR1020150162844A
Authority: KR
Inventors: 김태성
Original assignee: 삼성전자주식회사
Priority date: 2015-08-20
Filing date: 2015-11-19
Publication date: 2017-03-02

Abstract

OTP 메모리 및 그것의 테스트 방법이 개시된다. 본 개시의 예시적 실시예에 따른 OTP 메모리는, 프로그램되지 아니한 OTP(one time programmable) 셀들을 포함하는 OTP 셀 어레이, 및 OTP 셀 어레이와 컬럼 방향의 비트 라인들을 공유하고, 프로그램되지 아니한 제1 테스트 셀들을 포함하는 제1 테스트 로우 및 마스크 프로그램된 제2 테스트 셀들을 포함하는 제2 테스트 로우를 포함하는 테스트 셀 어레이, 및 OTP 셀 어레이의 테스트 동작시 제2 테스트 셀들이 정상적으로 독출되는 경우 제1 테스트 셀들을 프로그램하는 동작을 제어하는 테스트 컨트롤러를 포함할 수 있다.

Description

테스트 셀 어레이를 포함하는 OTP 메모리 및 그것을 테스트 하는 방법{OTP MEMORY INCLUDING TEST CELL ARRAY AND METHOD FOR TESTING THE SAME}

본 개시의 기술적 사상은 OTP 메모리에 관한 것으로서, 테스트 셀 어레이를 포함하는 OTP 메모리 및 그것을 테스트하는 방법에 관한 것이다.

OTP(one time programmable) 메모리는, 프로그램되지 아니한 상태 또는 프로그램된 상태를 각각 가질 수 있는 복수의 OTP 셀들에 의해서 데이터를 저장할 수 있다. OTP 셀은 전원이 차단되어도 프로그램된 데이터를 손실하지 아니하고, 프로그램된 OTP 셀은 다시 프로그램될 수 없는, 즉 비가역적(irreversible) 특성을 가질 수 있다. 예를 들면, OTP 셀은 퓨즈(fuse) 또는 안티퓨즈(antifuse)를 포함할 수 있고, 전기적으로 프로그램될 수 있다. OTP 메모리는 다양한 어플리에이션에서 정보를 저장하는 용도로 사용되고 있다.

OTP 메모리는 다시 프로그램될 수 없는 OTP 셀의 특성에 기인하여, OTP 메모리를 테스트하는 것은 저장된 데이터의 변경이 가능한 다른 메모리보다 용이하지 아니할 수 있다. 즉, OTP 메모리에서 데이터의 기입(write) 및 독출(read) 동작을 테스트하는 것은 OTP 셀의 프로그램을 필수적으로 수반하기 때문에, 테스트 과정에 의해서 프로그램된 OTP 셀을 포함하는 OTP 메모리는 사용자가 데이터를 저장할 수 없는 저장 영역을 포함할 수 있다.

본 개시의 기술적 사상은 OTP 메모리에 관한 것으로서, 테스트에도 불구하고 사용이 가능한 OTP 메모리 및 그것의 테스트 방법을 제공한다.

상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 OTP 메모리는, OTP 메모리의 외부로부터 수신되는 어드레스에 의해서 활성화되고 프로그램되지 아니한 OTP(one time programmable) 셀들을 포함하는 OTP 셀 어레이, 및 프로그램되지 아니한 제1 테스트 셀들을 포함하는 제1 테스트 로우(row) 및 마스크 프로그램된 제2 테스트 셀들을 포함하는 제2 테스트 로우를 포함하고 상기 OTP 셀 어레이와 컬럼 방향의 비트 라인들을 공유하는 테스트 셀 어레이를 포함할 수 있다. 상기 제1 및 제2 테스트 셀들은 상기 OTP 셀 어레이의 테스트 동작시 엑세스 가능할 수 있다.

본 개시의 기술적 사상의 일측면에 따른 OTP 메모리는, 프로그램되지 아니한 OTP(one time programmable) 셀들을 포함하는 OTP 셀 어레이, 상기 OTP 셀 어레이와 컬럼 방향의 비트 라인들을 공유하고, 프로그램되지 아니한 제1 테스트 셀들을 포함하는 제1 테스트 로우 및 마스크 프로그램된 제2 테스트 셀들을 포함하는 제2 테스트 로우를 포함하는 테스트 셀 어레이, 및 상기 OTP 셀 어레이의 테스트 동작시, 상기 제2 테스트 셀들이 정상적으로 독출되는 경우 상기 제1 테스트 셀들을 프로그램하는 동작을 제어하는 테스트 컨트롤러를 포함할 수 있다.

본 개시의 기술적 사상에 따른 OTP 메모리 및 그것을 테스트 하는 방법은, 기입 및 독출 동작을 테스트하는 과정을 거쳤음에도 불구하고 사용가능한 OTP 메모리를 제공할 수 있다. 이에 따라, OTP 메모리의 생산성을 향상시킬 수 있다.

또한, 본 개시의 기술적 사상에 따른 OTP 메모리 및 그것을 테스트 하는 방법은, 불량 OTP 메모리를 신속하게 판정할 수 있으므로, OTP 메모리의 테스트 시간을 단축할 수 있다.

도 1은 본 개시의 예시적 실시예에 따른 OTP 메모리의 블록도를 나타내는 도면이다.
도 2a 및 도 2b는 본 개시의 예시적 실시예들에 따라 OTP 셀의 예시들을 나타내는 도면이다.
도 3은 본 개시의 예시적 실시예에 따라 도 1의 테스트 셀 어레이의 예시 및 이를 포함하는 OTP 메모리를 나타내는 도면이다.
도 4는 본 개시의 예시적 실시예에 따라 테스트 셀 어레이를 포함하는 OTP 메모리를 테스트하는 방법을 나타내는 순서도이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따라 도 1의 테스트 셀 어레이의 예시들 및 이들을 각각 포함하는 OTP 메모리들을 나타내는 도면이다.
도 6은 본 개시의 예시적 실시예에 따라 테스트 셀 어레이를 포함하는 OTP 메모리를 테스트하는 방법을 나타내는 순서도이다.
도 7은 본 개시의 예시적 실시예에 따른 OTP 메모리의 블록도를 나타내는 도면이다.
도 8은 본 개시의 예시적 실시예에 따른 도 7의 테스트 셀 어레이의 예시 및 이를 포함하는 OTP 메모리를 나타내는 도면이다.
도 9는 본 개시의 예시적 실시예에 따라 테스트 컬럼을 포함하는 OTP 메모리를 테스트하는 방법을 나타내는 순서도이다.
도 10a 및 도 10b는 본 개시의 예시적 실시예에 따라, 프로그램된 테스트 컬럼들을 포함하는 OTP 메모리의 예시들을 나타내는 도면들이다.
도 11은 본 개시의 예시적 실시예에 따른 OTP 메모리를 포함하는 메모리 장치를 나타내는 블록도이다.
도 12는 본 개시의 예시적 실시예에 따른 OTP 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시예에 따른 멀티미디어 시스템을 나타내는 블록도이다.
도 14는 본 개시의 예시적 실시예에 따른 OTP 메모리를 포함하는 시스템을 나타내는 블록도이다.
도 15는 본 개시의 예시적 실시예에 따른 OTP 메모리를 포함하는 단말 장치를 나타내는 블록도이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 개시의 예시적 실시예에 따른 OTP 메모리(1000)의 블록도를 나타내는 도면이다. OTP 메모리(1000)는 독립적인 메모리 장치로서 하나의 칩으로 구현되어 패키징될 수도 있고, 또는 다른 회로, 예컨대 메모리, 프로세싱 코어 등과 함께 하나의 칩(예를 들면, 시스템-온-칩(System-on-Chip; SoC))으로 구현되어 패키징 될 수도 있다. 도 1에 도시된 바와 같이, OTP 메모리(1000)는 테스트 컨트롤러(1100), OTP 셀 어레이(1200), 테스트 셀 어레이(1300), 로우 디코더(1400), 컬럼 디코더(1500) 및 감지 회로(1600)를 포함할 수 있다.

도 1을 참조하면, OTP 메모리(1000)는 외부로부터 테스트의 개시를 지시하는 테스트 인에이블 신호(EN)를 수신할 수 있고, 테스트 결과를 나타내는 테스트 결과 신호(RES)를 출력할 수 있다. 예를 들면, OTP 메모리(1000)를 제조하는 공정의 최종 단계로서, OTP 메모리(1000)의 테스트 단계가 수행될 수 있고, OTP 메모리(1000)의 테스트 단계에서 OTP 메모리(1000)에 활성화된 테스트 인에이블 신호(EN)가 인가될 수 있다. OTP 메모리(1000)(즉, 테스트 컨트롤러(1100))는 활성화된 테스트 인테이블 신호(EN)에 응답하여 OTP 메모리(1000)의 테스트 동작을 제어할 수 있고, OTP 메모리(1000)의 테스트 동작에 따른 테스트 결과를 테스트 결과 신호(RES)로서 출력할 수 있다. OTP 메모리(1000)의 테스트 단계에서, 테스트 결과 신호(RES)에 기초하여 OTP 메모리(1000)의 불량 여부가 판정될 수 있다.

테스트 컨트롤러(1100)는 테스트 인에이블 신호(EN)를 수신할 수 있고, 테스트 결과 신호(RES)를 출력할 수 있다. 또한, 테스트 컨트롤러(1100)는, 로우 디코더(1400), 감지 회로(1600) 및 컬럼 디코더(1500)를 제어함으로써 OTP 메모리(1000)의 테스트 동작을 제어할 수 있다. 도 1을 참조하면, 테스트 컨트롤러(1100)는 로우 어드레스(RA) 및 프로그램 제어 신호(PC)를 로우 디코더(1400)에 전송할 수 있고, 컬럼 어드레스(CA)를 컬럼 디코더(1500)에 전송할 수 있으며, 감지 회로(1600)로부터 테스트 데이터(SD)를 수신할 수 있다.

OTP 셀 어레이(1200)는 복수의 로우(row)들 및 컬럼(column)들로서 배열된 복수의 OTP 셀들을 포함할 수 있다. OTP 셀은 프로그램되지 아니한 상태 또는 프로그램된 상태를 가질 수 있고, OTP 셀이 가지는 상태에 따라 대응하는 데이터를 저장할 수 있다. 또한, OTP 셀은 복수의 프로그램된 상태들을 가짐으로써 복수의 비트들에 대응하는 데이터를 저장할 수도 있다. 이하에서 OTP 셀은 하나의 프로그램된 상태를 가지고, 프로그램 되지 아니한 OTP 셀은 ‘0’을 저장하고, 프로그램된 OTP 셀은 ‘1’을 저장하는 것으로 설명되나, 본 개시의 기술적 사상이 이에 제한되지 아니하는 점은 이해될 것이다.

테스트 셀 어레이(1300)는 OTP 셀 어레이와 복수의 비트 라인들을 공유할 수 있고, 복수의 테스트 셀들을 포함할 수 있다. OTP 셀 어레이(1200)의 OTP 셀들은 OTP 메모리(1000)외부로부터 수신되는 어드레스에 의해서 엑세스 가능한 한편, 테스트 셀 어레이(1300)의 테스트 셀들은 OTP 메모리(1000) 내부에서, 즉 테스트 컨트롤러(1100)에 의해서 엑세스 가능할 수 있다.

도 2a 및 도 2b를 참조하여 설명하는 바와 같이, OTP 셀 어레이(1200)에서 프로그램된 OTP 셀은 다시 프로그램될 수 없으므로, OTP 메모리(1000)를 테스트하는 것은 용이하지 아니할 수 있다. 즉, OTP 셀을 프로그램함으로써 기입 동작이 테스트된 OTP 메모리(1000)는 사용자가 사용할 수 없는 메모리 영역, 즉 프로그램된 OPT 셀을 포함할 수 있다. 결과적으로, OTP 메모리를 테스트하는 단계는 복수의 OTP 메모리들 중 일부의 손실을 야기할 수 있다.

본 개시의 예시적 실시예에 따라, OTP 메모리(1000)는 복수의 테스트 셀을 포함하는 테스트 셀 어레이(1300)를 포함할 수 있고, OTP 메모리(1000)의 테스트 단계에서 테트스 셀들을 기입(또는 프로그램) 또는 독출함으로써, 테스트를 통과한 OTP 메모리(1000)는 사용자에게 제공될 수 있다. 즉, 테스트를 통과한 양호한 OTP 메모리(1200)는, 사용자에 의해서 전 영역이 사용가능한 OTP 셀 어레이(1200)를 포함할 수 있다. 이에 따라, OTP 메모리(1000)의 생산성을 향상시킬 수 있다.

로우 디코더(1400)는 테스트 컨트롤러(1100)의 로우 어드레스(RA)에 응답하여 OTP 셀 어레이(1200)의 복수의 로우들에 각각 연결된 복수의 워드 라인들 중 적어도 하나를 활성화시킬 수 있다. 또한, 로우 디코더(1400)는 테스트 컨트롤러(1100)의 프로그램 제어 신호(PC)에 응답하여 OTP 셀 어레이(1200)의 복수의 로우들 중 적어도 하나에 프로그램 전압을 인가할 수도 있다. 도 2a 및 도 2b를 참조하여 후술되는 바와 같이, 프로그램 전압은 OTP 셀에 포함된 퓨즈의 양단을 개방(open)시키거나 안티퓨즈의 양단을 단락(close)시키는데 사용될 수 있고, 프로그램 전압 및 비트 라인의 전압에 기초하여 OTP 셀은 선택적으로 프로그램될 수 있다.

도 1에 도시된 바와 같이, 로우 디코더(1400)는 OTP 셀 어레이(1200)뿐만 아니라, 로우 어드레스(RA)에 응답하여 테스트 셀 어레이(1300)의 적어도 하나의 로우에 연결된 워드 라인을 활성화시키거나, 프로그램 제어 신호(PC)에 응답하여 테스트 셀 어레이(1300)의 적어도 하나의 로우에 프로그램 전압을 인가할 수도 있다. 도 3 등을 참조하여 후술되는 바와 같이, 테스트 셀 어레이(1300)는 마스크 프로그램된 셀 및/또는 프로그램되지 아니한(unprogrammed) 셀을 테스트 셀로서 포함할 수 있다.

컬럼 디코더(1500)는 테스트 컨트롤러(1100)의 컬럼 어드레스(CA)에 응답하여 OTP 셀 어레이(1200) 및 테스트 셀 어레이(1300)의 복수의 컬럼들에 각각 연결된 복수의 비트 라인들 각각에 프로그램 허용 전압 또는 프로그램 억제(inhibit) 전압을 인가할 수 있다. 예를 들면, 로우 디코더(1400)에 의해서 프로그램 전압이 인가되는, 즉 선택된 로우에 포함된 OTP 셀 또는 테스트 셀을 프로그램하거나 프로그램을 방지하기 위하여, 컬럼 디코더(1500)는 컬럼 어드레스(CA)에 응답하여 선택된 로우의 OTP 셀들 또는 테스트 셀들에 연결된 비트 라인들 각각에 프로그램 허용 전압 또는 프로그램 억제 전압을 인가할 수 있다. 이에 따라, 선택된 로우에 포함된 OTP 셀 또는 테스트 셀은 선택적으로 프로그램될 수 있다.

감지 회로(1600)는 OTP 셀 어레이(1200) 및 테스트 셀 어레이(1300)가 공유하는 복수의 비트 라인들과 연결될 수 있고, 비트 라인의 전압 또는 전류를 감지함으로써 OTP 셀 또는 테스트 셀이 비트 라인을 통해서 출력하는 신호를 증폭할 수 있다. 이에 따라, 감지 회로(1600)는 OTP 셀 또는 테스트 셀이 저장하고 있는 데이터를 출력할 수 있다. 특히, OTP 메모리(1000)를 테스트하는 단계에서, 감지 회로(1600)는 비트 라인들의 신호들을 증폭함으로써 테스트 데이터(TD)를 출력할 수 있고, 테스트 데이터(TD)를 테스트 컨트롤러(1100)에 제공할 수 있다.

도 2a 및 도 2b는 본 개시의 예시적 실시예들에 따라 OTP 셀의 예시들(1201a, 1201b)을 나타내는 도면이다. 구체적으로, 도 2a는 퓨즈 타입의 OTP 셀(1201a)을 나타내고, 도 2b는 안티-퓨즈 타입의 OTP 셀(1201b)을 나타낸다. 이와 같이, 전기적인 신호에 따라 상태가 변경되는 퓨즈를 eFUSE(electrically programmable fuse)로서 지칭할 수 있다.

도 2a를 참조하면, OTP 셀(1201a)은 하나의 워드 라인(WLa) 및 하나의 비트 라인(BLa)에 연결될 수 있다. OTP 셀(1201a)은 퓨즈(FS) 및 퓨즈(FS)와 연결된 트랜지스터(M1a)를 포함할 수 있다. 퓨즈(FS)는 양단에 높은 전압이 인가되는 경우 양단이 개방(open) 또는 고저항 상태가 되는 소자로서, 예컨대 높은 전압에 의해서 전기전진(electromigration)이 발생함으로써 높은 저항값을 가질 수 있다. 즉, 컬럼 디코더(1500)가 비트 라인(BLa)에 낮은 전압(예컨대, 접지 전압)을 인가하고 로우 드라이버(1400)는 전압(V_A1)을 상승시킴으로써, 퓨즈(FS)를 고저항 상태로 천이시킬 수 있다.

OTP 셀(1201a)에 저장된 데이터를 독출하기 위하여, 워드 라인(WLa)이 활성화되고 전압(V_A1)에 적정한 전압이 인가되는 경우, 퓨즈(FS)의 상태에 따라 비트 라인(BLa)의 전압 또는 비트 라인(BLa)을 통해서 출력되는 전류의 크기는 상이할 수 있고, 감지 회로(1600)는 전압 차이 또는 전류 차이에 기초하여 OTP 셀(1201a)에 저장된 데이터를 감지할 수 있다.

도 2b를 참조하면, OTP 셀(1201b)은 하나의 워드 라인(WLb) 및 하나의 비트 라인(BLb)에 연결될 수 있다. OTP 셀(1201b)은 안티퓨즈(AFS) 및 안티퓨즈와 연결된 트랜지스터(M1b)를 포함할 수 있다. 안티퓨즈(AFS)는 양단에 높은 전압이 인가되는 경우 양단이 단락(close) 또는 저저항 상태가 되는 소자로서, 예컨대 게이트 산화막에 의해서 분리된 안티퓨즈(AFS)의 양단에 파괴(breakdown) 전압과 같은 높은 전압이 인가되면 산화막이 파괴됨으로써 낮은 저항값을 가질 수 있다. 즉, 컬럼 디코더(1500)가 비트 라인(BLb)의 전압을 낮은 전압(예컨대, 접지 전압)을 인가하고 로우 드라이버(1400)는 전압(V_B)을 파괴 전압까지 상승시킴으로써, 안티퓨즈(AFS)를 저저항 상태로 천이시킬 수 있다.

도 2a 및 도 2b에 도시된 OTP 셀들(1201a, 1201b)은 예시들에 불과하며, 본 개시의 예시적 실시예에 따른 OTP 메모리는 도 2a 및 도 2b의 OTP 셀들(1201a, 1201b)과 상이한 구조를 가지는 OTP 셀을 포함할 수도 있다. 이하에서, 본 개시의 예시적 실시예들에 따른 OTP 메모리는 안티퓨즈 타입의 OTP 셀을 포함하는 것으로서 설명되나, 본 개시의 기술적 사상이 이에 제한되지 아니하는 점은 이해될 것이다.

도 3은 본 개시의 예시적 실시예에 따라 도 1의 테스트 셀 어레이(1300)의 예시(1300_1) 및 이를 포함하는 OTP 메모리(100_1)를 나타내는 도면이다. 도 1을 참조하여 전술한 바와 같이, 테스트 셀 어레이(1300)는 OTP 셀 어레이(1200)와 비트 라인들을 공유할 수 있고, 복수의 테스트 셀들을 포함할 수 있다.

도 3을 참조하면, OTP 셀 어레이(1200_1)는 프로그램되지 아니한 복수의 OTP 셀들(1201_1)을 포함할 수 있다. 즉, OTP셀 어레이(1200_1)의 OTP 셀들(1201_1)은 양단이 개방 상태(또는 고저항 상태)인 안티퓨즈를 포함할 수 있다. OTP 셀들(1201_1)은 로우 방향으로 연장되고 컬럼 방향으로 배열된 복수의 워드 라인들(WL_1 내지 WL_m) 및 컬럼 방향으로 연장되고 로우 방향으로 배열된 복수의 비트 라인들(BL_1 내지 BL_n)에 각각 연결될 수 있다. 비록 도시되지 아니하였으나, OTP 셀 어레이(1200_1)는 도 1에 도시된 바와 유사하게, 테스트 컨트롤러(1100) 및 로우 디코더(1400)를 더 포함할 수 있다.

도 1을 참조하여 전술한 바와 같이, OTP 셀들(1201_1)은 OTP 메모리(1000_1) 외부로부터 수신되는 어드레스에 의해서 엑세스 가능할 수 있다. 예를 들면, 도 3에 도시된 바와 같이, OTP 메모리(1000_1)로부터 출력되는 데이터의 폭이 비트 라인들의 개수와 일치하는 n비트인 경우, OTP 메모리(1000_1)는 2^k = m을 만족하는 k비트 어드레스 신호를 수신할 수 있고, 수신된 어드레스에 따라 m개의 워드 라인들 중 하나를 활성화시킬 수 있다. 본 명세서에서, m 및 n이 양의 정수일 때, OTP 셀 어레이는, OTP 셀 어레이의 외부에서 엑세스 가능한 m x n개(예컨대, 32 x 32)의 OTP 셀들을 포함하는 것으로 가정한다.

도 3을 참조하면, 테스트 셀 어레이(1300_1)는 프로그램되지 아니한 제1 테스트 셀들(1311_1)을 포함하는 제1 테스트 로우(1310_1)를 포함할 수 있다. 본 개시의 예시적 실시예에 따라, 제1 테스트 로우(1310_1)의 제1 테스트 셀들(1311_1)은 OTP 셀 어레이(1200_1)의 OTP 셀들(1201_1)과 동일한 구조를 가질 수 있고, OTP 메모리(1000_1)를 테스트하는 단계에서 프로그램될 수 있다. 제1 테스트 셀들(1311_1)을 프로그램하고, 프로그램된 제1 테스트 셀들(1311_1)에 저장된 데이터를 독출함으로써 OTP 메모리(1000_1)의 프로그램 동작(또는 기입 동작)이 테스트될 수 있고, 이에 따라 OTP 메모리(1000_1)의 로우 디코더(1400), 컬럼 디코더(1500), 감지 회로(1600), 비트 라인 등의 불량 여부를 판단할 수 있다.

또한, 테스트 셀 어레이(1300_1)은 마스크 프로그램된 제2 테스트 셀들(1321_1)을 포함하는 제2 테스트 로우(1320_1)를 포함할 수 있다. 제2 테스트 셀들(1321_1)은 OTP 메모리(1000_1)를 제조하는 공정에서 OTP 셀들(1201_1)이 프로그램된 상태 또는 프로그램되지 아니한 상태에 대응하도록 처리될 수 있다. 예를 들면, 제2 테스트 셀들(1321_1)은 OTP 셀들(1201_1)이 프로그램된 상태, 즉 양단이 단락 또는 저저항 상태인 안티퓨즈(AFS)에 대응하는 구조를 가지는 레이아웃을 가질 수 있다. 즉, 제2 테스트 셀들(1321_1)은 안티퓨즈(AFS)를 제외하고 OTP 셀들(1201_1)과 동일한 레이아웃을 가지되, OTP 셀들(1201_1)의 안티퓨즈(AFS)에 대응하는 구조는 도전체(예컨대, 금속)로서 구성될 수 있다. 다른 예시로서, 제2 테스트 셀들(1321_1)은 OTP 셀들(1201_1)이 프로그램되지 아니한 상태, 즉 양단이 개방 또는 고저항 상태인 안티퓨즈(AFS)에 대응하는 구조를 가지는 레이아웃을 가질 수 있다. 즉, 제2 테스트 셀들(1321_1)은 안티퓨즈(AFS)를 제외하고 OTP 셀들(1201_1)과 동일한 레이아웃을 가지되, OTP 셀들(1201_1)의 안티퓨즈(AFS)에 대응하는 구조는 절연체로서 구성될 수 있다. 이에 따라, 제2 테스트 셀들(1321_1)에 저장된 데이터를 독출함으로써 OTP 메모리(1000_1)의 독출 동작이 테스트될 수 있고, 이에 따라 OTP 메모리(1000_1)의 로우 디코더(1400), 컬럼 디코더(1500), 감지 회로(1600), 비트 라인 등의 불량 여부를 판단할 수 있다.

도 4는 본 개시의 예시적 실시예에 따라 테스트 셀 어레이를 포함하는 OTP 메모리를 테스트하는 방법을 나타내는 순서도이다. 도 1을 참조하여 전술한 바와 같이, 테스트 컨트롤러(1100)는 테스트 인에이블 신호(EN)에 응답하여 OTP 메모리(1000)의 테스트를 착수할 수 있다, 단계들(S110 내지 S180) 각각은 테스트 컨트롤러(1100)에 의해서 수행이 제어될 수 있다. 또한, 테스트 컨트롤러(1100)는 테스트 결과에 따른 테스트 결과 신호(RES)를 OTP 메모리(1000)의 외부로 출력할 수 있다. 구체적으로, 도 4는 도 3의 OTP 메모리(1000_1)를 테스트 하는 방법을 나타내는 순서도이다. 도 4에 도시된 바와 같이, OTP 메모리(1000_1)를 테스트하는 방법은, 단계들(S110 내지 S180)을 포함할 수 있다. 이하에서, 도 4는 도 3을 참조하여 설명될 것이다.

도 4를 참조하면, 단계 S110에서, 제2 테스트 로우(1320_1)의 제2 테스트 셀들(1321_1)을 독출하는 동작이 수행될 수 있다. 예를 들면, 제2 테스트 셀들(1321_1)은 OTP 메모리(1000_1)의 제조 공정에서 프로그램된 OTP 셀들(1201_1)에 대응하도록, 즉 ‘1’을 저장하도록 마스크 프로그램될 수 있다.

단계 S120에서, 제2 테스트 로우(1320_1)의 제2 테스트 셀들(1321_1)의 독출 성공 여부를 판단하는 동작이 수행될 수 있다. 전술한 바와 같이, 제2 테스트 셀들(1321_1)은 OTP 메모리(1000_1)의 제조자가 미리 알고 있는 상태로 마스크 프로그램되었으므로, 마스크 프로그램된 제2 테스트 셀들(1321_1) 독출시 감지 회로(1600)에 의해서 출력되는 테스트 데이터(TD)에 기초하여 제2 테스트 로우(1320_1)의 제2 테스트 셀들(1321_1)의 독출 성공 여부가 판단될 수 있다. 예를 들면, 제2 테스트 셀들(1321_1)이 모두 ‘1’을 저장하도록 마스크 프로그램된 경우, 제2 테스트 셀들(1321_1)을 엑세스함으로써 감지 회로(1600)가 출력하는 테스트 데이터(TD)가 ‘1’이 아닌 비트를 포함하는 경우, 제2 테스트 셀들(1321_1)의 독출은 실패로서 판단될 수 있다. 만약, 제2 테스트 셀들(1321_1)의 독출이 실패한 경우, 단계 S180에서, OTP 메모리(1000_1)는 불량으로 판정될 수 있다.

만약 제2 테스트 셀들(1321_1)의 독출이 성공한 경우, 단계 S150에서 제1 테스트 로우(1310_1)의 제1 테스트 셀들(1311_1)을 프로그램하는 동작이 수행될 수 있다. 도 3을 참조하여 전술한 바와 같이, 제1 테스트 셀들(1311_1)은 프로그램되지 아니한 OTP 셀들(1201_1)과 동일한 구조, 즉 레이아웃을 가질 수 있다. OTP 메모리(1000_1)를 테스트하는 단계에서, 제1 테스트 셀들(1311_1)은 프로그램될 수 있고, 이에 따라 단계 S150 및 후속하는 단계 S160에 의해서 OTP 메모리(1000_1)를 프로그램하는 동작이 테스트될 수 있다. OTP 셀 어레이(1200_1)의 OTP 셀들(1201_1) 중 적어도 하나를 프로그램하는 대신, 별도의 테스트 셀 어레이(1300_1)에 포함된 제1 테스트 셀들(1311_1)을 프로그램함으로써, 테스트에 의해서 정상으로 판정된 OTP 메모리(1000_1)는 사용자에게 제공될 수 있다.

단계 S160에서, 제1 테스트 로우(1310_1)의 제1 테스트 셀들(1311_1)의 프로그램 성공 여부를 판단하는 동작이 수행될 수 있다. 즉, 제1 테스트 셀들(1311_1)에 저장된 데이터를 독출함으로써 취득된 테스트 데이터(TD)를 체크함으로써 제1 테스트 셀들(1311_1)의 프로그램 성공 여부가 판단될 수 있다. 예를 들면, 단계 S150에서 제1 테스트 셀들(1311_1)이 모두 ‘1’을 저장하도록 프로그램되고, 단계 S160에서 테스트 데이터(TD)가 ‘1’이 아닌 비트를 포함하는 경우, 제1 테스트 셀들(1311_1)의 프로그램은 실패로서 판단될 수 있다. 만약 제1 테스트 셀들(1311_1)의 프로그램이 실패한 경우, 단계 S180에서 OTP 메모리(1000_1)는 불량으로 판정될 수 있다. 다른 한편으로, 제1 테스트 셀들(1311_1)의 프로그램이 성공한 경우, 단계 S170에서 OPT 메모리(1000_1)는 정상으로 판정될 수 있다.

도 4에 도시된 바와 같이, 제2 테스트 로우에 대한 독출 동작 및 독출의 성공 여부를 을 먼저 수행함으로써, 신속하게 불량으로 판정되는 OTP 메모리(1000_1)가 발생할 수 있다. 즉, OTP 메모리(1000_1)에서 독출 동작에 관여하는 구성요소가 불량인 경우, 단계 S120 및 후속하는 단계 S180에서 OTP 메모리(1000_1)는 불량으로 신속하게 판정될 수 있다. 또한, 이러한 경우 OTP 메모리(1000_1)는 제1 테스트 셀들(1311_1)에 대한 프로그램 및 독출이 생략될 수 있고, 이에 따라 다음의 OTP 메모리에 대한 테스트 동작이 조기에 착수될 수 있다. 결과적으로 다량의 OTP 메모리들을 테스트하는 과정에 소요되는 시간이 단축될 수 있다. 뿐만 아니라, 전술된 바와 같이, 정상으로 판정된 OTP 메모리(1000_1)는 테스트 셀 어레이(1300_1)에 포함된 테스트 셀들(즉, 제1 테스트 셀들)만이 프로그램 되었으므로, OTP 메모리(1000_1)는 사용자에게 제공될 수 있다. 이에 따라, OTP 메모리(1000_1)의 생산성이 향상될 수 있다.

도 5a 및 도 5b는 본 개시의 예시적 실시예에 따라 도 1의 테스트 셀 어레이(1300)의 예시들(1300_2a, 1300_2b) 및 이들을 각각 포함하는 OTP 메모리들(1000_2a, 1000_2b)을 나타내는 도면이다. 구체적으로 도 5a 및 도 5b에서, 테스트 셀 어레이들(1300_2a, 1300_2b)은, 마스크 프로그램된 테스트 셀들을 포함하는 2개 이상의 로우들을 각각 포함할 수 있다.

도 5a 및 도 5b를 참조하면, OTP 셀 어레이들(1200_2a, 1200_2b)은 프로그램되지 아니한 OTP 셀들(1201_2a, 1201_2b)을 각각 포함할 수 있다. OTP 셀들(1201_2a, 1201_2b)은 복수의 워드 라인들(WL_1 내지 WL_m) 및 복수의 비트 라인들(BL_1 내지 BL_n)에 각각 연결될 수 있다. 비록 도시되지 아니하였으나, OTP 셀 어레이들(1200_2a, 1200_2b)는 도 1에 도시된 바와 유사하게, 테스트 컨트롤러(1100) 및 로우 디코더(1400)를 각각 더 포함할 수 있다.

도 5a를 참조하면, 테스트 셀 어레이(1300_2a)는, 프로그램되지 아니한 제1 테스트 셀들(1311_2a)을 포함하는 제1 테스트 로우(1310_2a), 마스크 프로그램된 제2 테스트 셀들(1321_2a)을 포함하는 제2 테스트 로우(1320_2a) 및 마스크 프로그램된 제3 테스트 셀들(1331_2a)을 포함하는 제3 테스트 로우(1330_2a)를 포함할 수 있다. 즉, 도 3의 예시와 비교할 때, 도 5a의 테스트 셀 어레이(1300_2a)는 마스크 프로그램된 테스트 셀들을 포함하는 2개 이상의 로우들(1320_2a, 1330_2a)을 각각 포함할 수 있다.

본 개시의 예시적 실시예에 따라, 제2 및 제3 테스트 로우(1320_2a, 1330_2a)에서 동일한 비트 라인에 연결된 제2 테스트 셀 및 제3 테스트 셀은 상이한 상태, 즉 상이한 데이터를 가지도록 마스크 프로그램될 수 있다. 예를 들면, 도 5a에 도시된 바와 같이 제1 비트 라인(BL_1)에 연결된 제2 테스트 셀 및 제3 테스트 셀은‘1’ 및 ‘0’을 저장하도록 각각 마스크 프로그램될 수 있다. 이에 따라, OTP 메모리(1000_2a)를 테스트하는 과정에서 OTP 셀들(1201_2a)이 저장할 수 있는 데이터, 즉 ‘1’ 및 ‘0’에 대해서 각각 독출 테스트할 수 있다. 예를 들면, 비트 라인 등에서 발생된 불량에 기인하여 ‘1’만이 감지되는 OTP 메모리의 경우, ‘0’을 저장하는 테스트 셀을 독출함으로써 상기 불량을 검출할 수 있다. 도 5a의 예시에서, 제2 테스트 로우(1320_2a)에 포함된 제2 테스트 셀들(1321_2a)은 동일한 데이터, 즉 ‘1’을 저장하도록 마스크 프로그램될 수 있고, 제3 테스트 로우(1330_2a)에 포함된 제3 테스트 셀들(1331_2a) 역시 동일한 데이터, 즉 ‘0’을 저장하도록 마스크 프로그램될 수 있다.

도 5b를 참조하면, 도 5a의 테스트 셀 어레이(1300_2a)와 유사하게, 테스트 셀 어레이(1300_2b)는, 프로그램되지 아니한 제1 테스트 셀들(1311_2b)을 포함하는 제1 테스트 로우(1310_2b), 마스크 프로그램된 제2 테스트 셀들(1321_2b)을 포함하는 제2 테스트 로우(1320_2b) 및 마스크 프로그램된 제3 테스트 셀들(1331_2b)을 포함하는 제3 테스트 로우(1330_2b)를 포함할 수 있다.

도 5a의 예시와 유사하게, 제2 및 제3 테스트 로우(1320_2b, 1330_2b)에서 동일한 비트 라인에 연결된 제2 테스트 셀 및 제3 테스트 셀은 상이한 상태, 즉 상이한 데이터를 가지도록 마스크 프로그램될 수 있다. 또한, 도 5b의 예시에서, 제2 테스트 로우(1320_2a)에 포함된 제2 테스트 셀들(1321_2b) 각각은 동일하지 아니한 데이터, 즉 ‘1’ 또는 ‘0’을 저장할 수 있고, 제3 테스트 로우(1330_2a)에 포함된 제3 테스트 셀들(1331_2b) 각각은 동일하지 아니한 데이터, 즉 ‘1’ 또는 ‘0’을 저장할 수 있다.

도 6은 본 개시의 예시적 실시예에 따라 테스트 셀 어레이를 포함하는 OTP 메모리를 테스트하는 방법을 나타내는 순서도이다. 도 6에 도시된 테스트 방법은 테스트 컨트롤러(1100)에 의해서 수행이 제어될 수 있다. 구체적으로, 도 6은 도 5a 또는 도 5b의 OTP 메모리(1000_2a 또는 1000_2b)를 테스트 하는 방법을 나타내는 순서도이다. 이하에서, 도 6은 도 5a를 참조하여 설명될 것이며, 도 6에 도시된 바와 같이 OTP 메모리(1000_2a)의 테스트 방법은 단계들(S210 내지 S280)을 포함할 수 있다.

도 6을 참조하면, 단계 S210에서, 제2 테스트 로우(1320_2a)의 제2 테스트 셀들(1321_2a)을 독출하는 동작이 수행될 수 있다. 그 다음에, 단계 S220에서, 제2 테스트 셀들(1321_2a)의 독출 성공 여부를 판단하는 동작이 수행될 수 있다. 도 5a에 도시된 바와 같이, OTP 메모리(1000_2a)의 제조 공정에서 제2 테스트 셀들(1321_2a)은 ‘1’을 저장하도록 마스크 프로그램될 수 있고, 제2 테스트 셀들(1321_2a)을 엑세스함으로써 취득된 테스트 데이터(TD)에 ‘0’이 포함되는 경우, 제2 테스트 셀들(1321_2a)의 독출은 실패한 것으로 판단될 수 있다. 제2 테스트 셀들(1321_2a)의 독출이 실패한 경우, 단계 S280에서, OTP 메모리(1000_2a)는 불량으로 판정될 수 있다.

제2 테스트 셀들(1321_2a)의 독출이 성공한 경우, 단계 S230에서, 제3 테스트 로우(1330_2a)의 제3 테스트 셀들(1331_2a)을 독출하는 동작이 수행될 수 있다. 그 다음에, 단계 S240에서, 제3 테스트 셀들(1331_2a)의 독출 성공 여부를 판단하는 동작이 수행될 수 있다. 도 5a에 도시된 바와 같이, OTP 메모리(1000_2a)의 제조 공정에서 제3 테스트 셀들(1331_2a)은 ‘0’을 저장하도록 마스크 프로그램될 수 있고, 제3 테스트 셀들(1331_2a)을 엑세스함으로써 취득된 테스트 데이터(TD)에 ‘1’이 포함되는 경우, 제3 테스트 셀들(1331_2a)의 독출은 실패한 것으로 판단될 수 있다. 제3 테스트 셀들(1331_2a)의 독출이 실패한 경우, 단계 S280에서, OTP 메모리(1000_2a)는 불량으로 판정될 수 있다.

제3 테스트 셀들(1331_2a)의 독출이 성공한 경우, 단계 S250에서, 제1 테스트 로우(1310_2a)의 제1 테스트 셀들(1311_2a)을 프로그램하는 동작이 수행될 수 있다. 그 다음에, 단계 S260에서, 제1 테스트 셀들(1311_2a)의 프로그램 성공 여부를 판단하는 동작이 수행될 수 있다. 도 5a에 도시된 바와 같이, 제1 테스트 셀들(1311_2a)은 프로그램되지 아니한 OTP 셀들(1201_1a)과 동일한 레이아웃을 가질 수 있다. 제1 테스트 셀들(1311_2a)이 ‘1’을 저장하도록 프로그램되고, 프로그램된 제1 테스트 셀들(1311_2a)에 엑세스함으로써 취득한 테스트 데이터(TD)가 ‘0’을 포함하는 경우, 제1 테스트 셀들(1311_2a)의 프로그램은 실패한 것으로 판단될 수 있다. 제1 테스트 셀들(1311_2a)의 프로그램이 실패한 것으로 판단된 경우, 단계 S280에서, OTP 메모리(1000_2a)는 불량을 판정될 수 있다. 다른 한편으로, 제1 테스트 셀들(1311_2a)의 프로그램이 성공한 것으로 판단된 경우, 단계 S270에서, OTP 메모리(1000_2a)는 정상으로 판정될 수 있다.

도 7은 본 개시의 예시적 실시예에 따른 OTP 메모리(2000)의 블록도를 나타내는 도면이다. 도 1의 예시와 유사하게, 도 7의 OTP 메모리(2000)는 테스트 컨트롤러(2100), OTP 셀 어레이(2200), 테스트 셀 어레이(2300), 로우 디코더(2400), 컬럼 디코더(2500) 및 감지 회로(2600)를 포함할 수 있다.

본 개시의 예시적 실시예에 따라, OTP 셀 어레이(2200)는 테스트 셀 어레이(2300) 및 감지 회로(2600) 사이에 배치될 수 있다. 즉, 도 7에 도시된 바와 같이, 테스트 셀 어레이(2300) 및 감지 회로(2600)는 OTP 셀 어레이(2200)의 서로 마주보는 측면들에 각각 배치될 수 있다. 테스트 셀 어레이(2300)에 포함되 테스트 셀을 독출하는 경우, 테스트 셀로부터 출력된 신호는 OTP 셀 어레이(2200)를 가로질러 감지 회로(2600)에 도착할 수 있다. 이에 따라, OTP 셀 어레이(2200) 영역에서 비트 라인 전체에 대한 테스트가 가능할 수 있다.

본 개시의 예시적 실시예에 따라, OTP 셀 어레이(2200)는 적어도 하나의 테스트 컬럼을 포함할 수 있다. 도 7에 도시된 바와 같이, 테스트 컬럼(2200)은 로우 디코더가 배치되는 OTP 셀 어레이(2200)의 측면과 마주보는 측면에 배치될 수 있다. 테스트 컬럼(2200)에 포함된 OTP 셀들은 OTP 메모리(2000) 외부에서 제공되는 어드레스에 의해서 활성화되는 워드 라인에 의해서 선택될 수 있으나, 테스트 컬럼(2200)에 포함된 OTP 셀들로부터 비트 라인을 통해서 출력되는 신호에 기초한 데이터는 OTP 메모리(2000) 외부로 출력되지 아니할 수 있다. 즉, 도 3을 참조하면, 비트 라인의 개수는 m개보다 많을 수 있다. 도 7의 테스트 셀 어레이(2300) 및 테스트 컬럼에 대한 상세한 내용은 도 8 내지 도 10b를 참조하여 후술될 것이다.

도 8은 본 개시의 예시적 실시예에 따른 도 7의 테스트 셀 어레이(2300)의 예시 및 이를 포함하는 OTP 메모리(2000)를 나타내는 도면이다. 도 7을 참조하여 전술한 바와 같이, OTP 셀 어레이(2200)는 테스트 셀 어레이(2300) 및 감지 회로(2600) 사이에 배치될 수 있다. 또한, OTP 셀 어레이(2200)는, 로우 드라이버(2400)가 배치되는 OTP 셀 어레이(2200)의 측면과 마주보는 측면에 배치된 적어도 하나의 테스트 컬럼을 포함할 수 있다.

도 8을 참조하면, 테스트 셀 어레이(2300)는 프로그램되지 아니한 제1 테스트 셀들을 포함하는 제1 테스트 로우(2310) 및 프로그램된 제2 테스트 셀들을 포함하는 제2 테스트 로우(2320)를 포함할 수 있다. 본 개시의 예시적 실시예에 따라, 테스트 셀 어레이(2300)는 프로그램되지 아니한 테스트 셀들을 포함하는 테스트 로우 및/또는 프로그램된 테스트 셀들을 포함하는 테스트 로우를 더 포함할 수도 있다. 도 8에 도시된 바와 같이, 비트 라인들(BL_1 내지 BL_n+2)의 신호들을 감지하는 감지 회로(2600) 및 테스트 셀 어레이(2300) 사이에 OTP 셀 어레이(2200)이 배치될 수 있다. 이에 따라, 테스트 셀 어레이(2300)에 포함된 테스트 셀들을 독출하는 과정은, OTP 셀 어레이(2200)를 가로지르는 비트 라인들(BL_1 내지 BL_n+2)을 통과하는 신호를 감지 회로(2600)가 감지하는 과정을 포함할 수 있고, 비트 라인들(BL_1 내지 BL_n+2)이 전체로서 테스트될 수 있다.

도 8을 참조하면, OTP 셀 어레이(2200)는, 사용자에 의해서 프로그램 가능하고, OTP 메모리(2000)의 외부로 출력되는 데이터를 저장하는 m x n개의 OTP 셀들을 포함하는 사용자 영역(2210) 및 테스트 컬럼들(2220)을 포함할 수 있다. 2개의 테스트 컬럼들(2220)은 워드 라인들(WL_1 내지 WL_m)에 연결되고 프로그램되지 아니한 복수의 OTP 셀들을 포함할 수 있다. 즉, OTP 셀 어레이(2200)에 포함된 복수의 OTP 셀들(2201) 중 일부는, 워드 라인 등의 테스트를 위하여 사용될 수 있다. 이에 따라, OTP 메모리(2000)는 OTP 메모리(2000)의 외부로 출력되는 데이터의 폭(또는 데이터의 폭의 배수)인 n개 보다 많은 n+2개의 비트 라인들(BL_1 내지 BL_n+2)을 포함할 수 있다. 즉, 테스트 컬럼들(2220)에 포함된 OTP 셀들이 OTP 메모리(2000)를 테스트하는 단계에서 프로그램되더라도, 정상으로 판정된 OTP 메모리(2000)는 사용자에게 제공될 수 있다. 또한, 테스트 셀 어레이(2300)와 유사하게, 테스트 컬럼들(2200)은 로우 디코더(2400)가 배치된 OTP 셀 어레이(2200)의 측면과 마주보는 측면에 배치됨으로써, OTP 셀 어레이(2200)를 가로지르는 워드 라인들(WL_1 내지 WL_m)을 전체로서 테스트할 수 있다.

도 9는 본 개시의 예시적 실시예에 따라 테스트 컬럼을 포함하는 OTP 메모리를 테스트하는 방법을 나타내는 순서도이다. 도 9에 도시된 테스트 방법은, 테스트 컨트롤러(2100)에 의해서 수행이 제어될 수 있다. 구체적으로, 도 9는 도 8의 OTP 메모리(2000)를 테스트하는 방법을 나타내는 순서도이다. 이하에서, 도 9는 도 8을 참조하여 설명될 것이며, 도 9에 도시된 바와 같이, OTP 메모리(2000)의 테스트 방법은 단계들(S310 내지 S370)을 포함할 수 있다.

도 9를 참조하면, 단계 S310에서, 변수 i는 1로서 설정될 수 있다. 본 순서도에서 변수 i는 복수의 워드 라인들(WL_1 내지 WL_m) 중 하나를 나타낼 수 있다.

단계 S320에서, BL_n+2 및 WL_i에 연결된 OTP 셀을 프로그램하는 동작이 수행될 수 있다. 즉, 테스트 컬럼들(2220) 중 OTP 셀 어레이(2200)의 에지에 배치된 컬럼에 포함된 OTP 셀들 중 WL_i에 연결된 OTP 셀이 프로그램될 수 있다.

단계 S330에서, BL_n+2 및 WL_i에 연결된 OTP 셀의 프로그램 성공 여부를 판단하는 동작이 수행될 수 있다. 즉, BL_n+2 및 WL_i에 연결된 OTP 셀에 엑세스함으로써 비트 라인(BL_n+2)의 신호를 감지함으로써 감지 회로(2600)가 출력한 테스트 데이터(TD)에 포함된 비트(예컨대, MSB(most significant bit) 또는 LSB(least significant bit))를 체크함으로써 상기 OTP 셀의 프로그램 성공 여부가 판단될 수 있다. 테스트 컬럼에 포함된 OTP 셀의 프로그램이 실패한 경우, 단계 S370에서, OTP 메모리는 불량으로 판정될 수 있다.

테스트 컬럼에 포함된 OTP 셀의 프로그램이 성공한 경우, 단계 S340에서, 변수 i가 m과 일치하는지 여부를 판단하는 동작이 수행될 수 있다. 즉, 마지막 워드 라인(WL_m)에 연결된 OTP 셀까지 테스트를 통과하였는지 여부가 판단될 수 있다. 변수 i가 m보다 작은 경우, 단계 S250에서 변수 i는 1만큼 증가할 수 있고, 그 다음에 단계 S320에서, 다음 워드 라인에 연결된 OTP 셀이 프로그램될 수 있다. 변수 i가 m인 경우, OTP 메모리(2000)는 정상으로 판정될 수 있다.

본 개시의 예시적 실시예에 따라, 테스트 셀 어레이(2300)를 사용하여 OTP 메모리(2000)를 테스트하는 동작 및 테스트 컬럼(2200)를 사용하여 OTP 메모리(2000)를 테스트하는 동작은 병합될 수 있다. 즉, 도 2 또는 도 7에 도시된 바와 같이 테스트 셀 어레이(2300)를 사용하여 OTP 메모리(2000)를 테스트한 결과, OTP 메모리(2000)가 정상으로 판정된 경우, 도 9에 도시된 바와 같이 테스트 컬럼을 사용하여 OTP 메모리(2000)를 테스트하는 동작이 수행될 수 있다. 즉, 테스트 셀 어레이(2300)에 포함된 프로그램되지 아니한 테스트 셀들 또는 테스트 컬럼에 포함된 OTP 셀들을 프로그램하기 전에, 테스트 셀 어레이(2300)에 포함된 마스크 프로그램된 테스트 셀들에 대한 독출의 성공 여부를 먼저 판단함으로써, 독출 동작과 관련된 불량을 가지는 OTP 메모리(2000)는 조기에 검출될 수 있다.

도 10a 및 도 10b는 본 개시의 예시적 실시예에 따라, 프로그램된 테스트 컬럼들을 포함하는 OTP 메모리(2000)의 예시들(2000’, 2000”)을 나타내는 도면들이다. 도 9를 참조하여 전술한 바와 같이, OTP 셀 어레이(2200)의 테스트 컬럼들(2220)에 포함된 OTP 셀들을 프로그램하고 독출함으로써, 로우 드라이버(2400), 워드 라인들(WL_1 내지 WL_m) 및 프로그램 전압의 인가 경로 등이 테스트될 수 있다.

본 개시의 예시적 실시예에 따라, 2이상의 테스트 컬럼들에서 동일한 워드 라인에 연결된 OTP 셀들이 상이한 데이터를 저장하도록, OTP 셀들이 프로그램될 수 있다. 즉, ‘0’ 및 ‘1’을 각각 저장하는 OTP 셀들에 대하여, 로우 드라이버(2400), 워드 라인들(WL_1 내지 WL_m) 등을 검증하기 위하여, OTP 셀들이 프로그램될 수 있다.

도 10a를 참조하면, 하나의 테스트 컬럼에 포함된 OTP 셀들이 동일한 데이터를 저장하도록, 테스트 컬럼들(2220’)에 포함된 OTP 셀들은 프로그램되거나 프로그램되지 아니할 수 있다. 또한, 도 10b를 참조하면, 하나의 테스트 컬럼에 포함된 OTP 셀들 각각이 동일한 데이터를 저장하지 아니하도록, 테스트 컬럼들(2220”)에 포함된 OTP 셀들은 프로그램되거나 프로그램되지 아니할 수 있다.

도 11은 본 개시의 예시적 실시예에 따른 OTP 메모리(3400)를 포함하는 메모리 장치(3000)를 나타내는 블록도이다. 본 개시의 예시적 실시예에 따른 OTP 메모리(3400)는 메모리 장치(3000)에 포함될 수 있고, 메모리 장치(3000)의 불량 메모리 셀에 대한 정보를 비휘발적으로 저장할 수 있다. 도 11을 참조하면, 메모리 장치(3000)는 셀 어레이(3100), 리던던시 셀 어레이(3200), 로우 디코더(3300), OTP 메모리(3400) 및 데이터 입출력 회로(3500)를 포함할 수 있다.

셀 어레이(3100) 및 리던던시 셀 어레이(3200)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들면, 메모리 장치(3000)는 비제한적인 예시로서, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 휘발성 메모리 장치일 수 있고, 셀 어레이(3100) 및 리던던시 셀 어레이(3200)는 복수의 휘발성 메모리 셀들을 포함할 수 있다. 다른 한편으로, 메모리 장치(3000)는 비제한적인 예시로서, EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치일 수 있고, 셀 어레이(3100) 및 리던던시 셀 어레이(3200)는 복수의 비휘발성 메모리 셀들을 포함할 수 있다.

메모리 장치(3000)를 제조하는 공정에 기인하여, 셀 어레이(3100)는 정상적으로 데이터를 기입하거나 독출하지 못하는 불량 메모리 셀을 포함할 수 있다. 메모리 장치(3000)는 이러한 불량 메모리 셀에 대한 정보를 OTP 메모리(3400)에 저장함으로써, 불량 메모리 셀을 리던던시 셀 어레이(3200)에 포함된 메모리 셀로서 대체할 수 있다. 이에 따라, 불량 메모리 셀에 기인하여 메모리 장치(3000)가 폐기되는 것이 방지될 수 있다.

로우 디코더(3300)는, OTP 메모리(3400)로부터 셀 어레이(3100)에서 불량 메모리 셀의 위치를 나타내는 신호(FA)를 수신할 수 있고, 메모리 장치(3000)의 외부로부터 수신되는 어드레스 신호 및 OTP 메모리(3400)의 출력 신호(FA)에 기초하여, 제1 또는 제2 로우 신호를 생성하여, 셀 어레이(3100) 또는 리던던시 셀 어레이(3200)에 전송할 수 있다. 예를 들면, 로우 디코더(3300)는 수신된 어드레스 신호와 OTP 메모리(3400)의 출력 신호가 일치하는 경우 제2 로우 신호를 생성하여 리던던시 셀 어레이(3200)에 전송할 수 있고, 리던던시 셀 어레이(3200)에 포함된 메모리 셀에 저장된 데이터에 대응하는 신호가 데이터 입출력 회로(3500)에 전송될 수 있다.

데이터 입출력 회로(3500)는 셀 어레이(3100) 및 리던던시 셀 어레이(3200)로부터 비트 라인을 통해서 출력되는 신호를 감지하거나, 외부로부터 수신된 데이터를 어레이(3100) 및 리던던시 셀 어레이(3200)에 포함된 메모리 셀에 기입하기 위하여 비트 라인에 신호를 인가할 수 있다.

OTP 메모리(3400)는, 전술된 바와 같이, 테스트 셀 어레이를 포함할 수 있고, 테스트 컬럼을 더 포함할 수도 있다. OTP 메모리(3400)를 테스트하는데 걸리는 시간이 단축되고, 테스트 결과 정상으로 판정된 OTP 메모리(3400)는 사용자가 사용가능하므로, 결과적으로 OTP 메모리(3400)를 포함하는 메모리 장치(3000)의 생산성이 향상될 수 있다.

도 12는 본 개시의 예시적 실시예에 따른 OTP 메모리(4500)를 포함하는 컴퓨팅 시스템(4000)을 나타내는 블록도이다. 도 12에 도시된 바와 같이, 컴퓨팅 시스템(4000)은 중앙처리부(central processing unit; CPU), 전원 회로(4200), 입출력 회로(4300), RAM(4400), OTP 메모리(4500) 및 비휘발성 저장장치(4600)를 포함할 수 있다. 컴퓨팅 시스템(4000)의 구성요소들은 시스템 버스(4700)에 연결될 수 있고, 시스템 버스(4700)를 통해서 서로 통신할 수 있다. 비록 도 12에 도시되지 아니하였으나, 컴퓨팅 시스템(4000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.

중앙처리부(4100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있고, 컴퓨팅 시스템(4000)의 동작을 제어할 수 있다. 예를 들면, 중앙처리부(4100)는 마이크로프로세서(micro-processor), 그래픽 처리 장치(graphic processing unit; CPU) 등일 수 있다. 중앙처리부(4100)는 주변 구성요소 상호연결(peripheral component interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.

전원 회로(4200)는 컴퓨팅 시스템(4000)에 공급되는 전력을 관리할 수 있다. 입출력 회로(4300)는 컴퓨팅 시스템(4000)의 외부, 예컨대 사용자 또는 다른 전자 장치와의 통신을 지원할 수 있다.

RAM(4400)은 컴퓨팅 시스템(4000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들면, RAM(4400)은 DMA(direct memory access) 등을 지원함으로써 버스(4700)로부터 수신된 데이터를 저장하거나 저장된 데이터를 버스(4700)로 전송할 수도 있다. 또한, RAM(4400)은 중앙처리부(4100)의 데이터 메모리로서 기능할 수 있다. 비휘발성 저장장치(4600)는 전원이 차단되어도 저장된 데이터를 유지할 수 있고, 예컨대 중앙처리부(4100)가 처리하는 명령어들을 포함하는 프로그램을 저장할 수도 있고, 중앙처리부(4100)가 처리한 데이터, 예컨대 멀티미디어 데이터를 저장할 수도 있다.

OTP 메모리(4500)는 컴퓨팅 시스템(4000)의 속성에 관한 정보를 저장할 수도 있고, 중앙처리부(4500)가 실행하는 부트 코드를 저장할 수도 있다. OTP 메모리(4500)는, 전술된 바와 같이, 테스트 셀 어레이를 포함할 수 있고, 테스트 컬럼을 더 포함할 수도 있다. OTP 메모리(4500)를 테스트하는데 걸리는 시간이 단축되고, 테스트 결과 정상으로 판정된 OTP 메모리(4500)는 사용자가 사용가능할 수 있다. 특히, 컴퓨팅 시스템(4000)이 시스템-온-칩으로 구현되는 경우, OTP 메모리(4500)를 포함하는 컴퓨팅 시스템(4000)의 생산성이 향상될 수 있다.

도 13은 본 개시의 예시적 실시예에 따른 멀티미디어 시스템(5000)을 나타내는 블록도이다. 도 13에 도시된 바와 같이, 스마트 TV, 셋업박스(setup box)와 같은 멀티미디어 시스템(5000)은 복호화부(5100), 비디오/오디오 디코더(5200) 및 OTP 메모리(5300)를 포함할 수 있다.

복호화부(5100)는 암호화된 신호(ENC)를 복호화할 수 있고, 복호화된 신호(DEC)를 출력할 수 있다. 비디오/오디오 디코더(5200)는 압축된 데이터에 대응하는 복호화된 데이터(DEC)를 디코딩함으로서 멀티미디어 신호(SIG)를 출력할 수 있다.

본 개시의 예시적 실시예에 따라, OTP 메모리(5300)는 복호화부(5100)가 암호화된 신호(ENC)를 복호화하는데 사용되는 복호화 키(KEY)를 저장하고 출력할 수 있다. 멀티미디어 시스템(5000)에 제조되는 과정에서 복호화 키(KEY)는 OTP 메모리(5300)에 프로그램될 수 있고, 외부의 허락되지 아니한 접근으로부터 복호화 키(KEY)는 보호될 수 있다.

도 14는 본 개시의 예시적 실시예에 따른 OTP 메모리(6200)를 포함하는 시스템(6000)을 나타내는 블록도이다. 도 14에서 도시된 바와 같이, 시스템(6000)은 입력 신호(IN)를 처리, 예컨대 증폭 또는 변환함으로써 출력 신호(OUT)를 생성하는 신호 처리 블록(6100)을 포함할 수 있고, 입력 신호(IN) 및/또는 출력 신호(OUT)는 아날로그 신호일 수 있다.

본 개시의 예시적 실시예에 따라, OTP 메모리(6200)는 아날로그 신호를 처리하는데 필요한 정보에 대응하는 데이터를 저장할 수 있다. 예를 들면, OTP 메모리(6200)는 시스템(6000)의 테스트 결과에 기초하여 신호 처리 블록(6100)의 고유한 특성에 따른 아날로그 신호의 오프셋 정보, 게인 정보 등을 저장할 수 있다.

도 15는 본 개시의 예시적 실시예에 따른 OTP 메모리(7200)를 포함하는 단말 장치(7000)를 나타내는 블록도이다. 도 15에서 도시된 바와 같이, 단말 장치(7000)는 컨트롤러(7100) 및 OTP 메모리(7200)를 포함할 수 있고, 안테나들을 포함할 수 있다. 안테나들은 컨트롤러(7100)의 제어 하에서, LTE와 같은 무선 이동 통신 또는 NFC(near field communication), Bluetooth와 같은 근거리 무선 통신을 위한 신호를 발생시키거나 수신할 수 있다.

본 개시의 예시적 실시예에 따라, OTP 메모리(7200)는 단말 장치(7000) 사용자의 개인 정보(INFO)를 저장할 수 있다. 예를 들면, OTP 메모리(7200)는 사용자의 결재 정보, 계좌 정보, 인증 정보, 헬스케어 정보 등을 저장할 수 있고, 컨트롤러(7100)는 안테나들을 통해서 다른 전자 기기에 개인 정보(INFO)를 보안이 유지된 상태에서 전송할 수 있다. 컨트롤러(7100) 및 OTP 메모리(7200)가 하나의 칩으로 구현되는 경우, 즉 eSE(embedded Secure Element)로서 구현되는 경우, 개인 정보(INFO)는 외부의 허락되지 아니한 접근으로부터 보호될 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

OTP 메모리의 외부로부터 수신되는 어드레스에 의해서 활성화되고 프로그램되지 아니한 OTP(one time programmable) 셀들을 포함하는 OTP 셀 어레이; 및
프로그램되지 아니한 제1 테스트 셀들을 포함하는 제1 테스트 로우(row) 및 마스크 프로그램된 제2 테스트 셀들을 포함하는 제2 테스트 로우를 포함하고, 상기 OTP 셀 어레이와 컬럼 방향의 비트 라인들을 공유하는 테스트 셀 어레이를 포함하고,
상기 제1 및 제2 테스트 셀들은, 상기 OTP 셀 어레이의 테스트 동작시 엑세스 가능한 것을 특징으로 하는 OTP 메모리.
제1항에 있어서,
상기 제1 테스트 셀들은 상기 OTP 셀과 동일한 구조를 가지는 것을 특징으로 하는 OTP 메모리.
제1항에 있어서,
상기 테스트 셀 어레이는, 상기 OTP 셀 어레이의 테스트 동작시 엑세스 가능하고 마스크 프로그램된 제3 테스트 셀들을 포함하는 제3 테스트 로우를 더 포함하는 것을 특징으로 하는 OTP 메모리.
제3항에 있어서,
동일한 비트 라인에 연결된 제2 및 제3 테스트 셀은 상이한 상태로 마스크 프로그램된 것을 특징으로 하는 OTP 메모리.
제4항에 있어서,
상기 제2 테스트 셀들은 프로그램된 OTP 셀들에 대응하는 상태로 마스크 프로그램되고,
상기 제3 테스트 셀들은 프로그램되지 아니한 OTP 셀들에 대응하는 상태로 마스크 프로그램된 것을 특징으로 하는 OTP 메모리.
제1항에 있어서,
상기 비트 라인들의 전압 또는 전류를 감지하는 감지 회로를 더 포함하고,
상기 OTP 셀 어레이는, 상기 테스트 셀 어레이 및 상기 감지 회로 사이에 배치되는 것을 특징으로 하는 OTP 메모리.
제1항에 있어서,
상기 OTP 셀 어레이 및 상기 테스트 셀 어레이의 로우에 독출 전압 또는 프로그램 전압을 인가하는 로우 디코더;
상기 OTP 셀 어레이의 테스트 동작시, 상기 로우 디코더가 상기 제2 테스트 로우에 독출 전압을 인가한 이후 제1 테스트 로우에 프로그램 전압을 선택적으로 인가하도록 상기 컬럼 디코더를 제어하는 테스트 컨트롤러를 더 포함하는 OTP 메모리.
제7항에 있어서,
상기 테스트 컨트롤러는, 상기 OTP 셀 어레이의 테스트 동작시, 상기 로우 디코더가 상기 OTP 셀 어레이의 로우들에 프로그램 전압을 인가하도록 상기 컬럼 디코더를 제어하는 것을 특징으로 하는 OTP 메모리.
제8항에 있어서,
상기 비트 라인들 각각에 프로그램 허용 전압 또는 프로그램 억제 전압을 인가하는 컬럼 디코더를 더 포함하고,
상기 테스트컨트롤러는, 상기 OTP 셀 어레이의 테스트 동작시, 상기 컬럼 디코더가 상기 OTP 셀 어레이의 적어도 하나의 비트 라인에 프로그램 허용 전압을 인가하도록 상기 컬럼 디코더를 제어하는 것을 특징으로 하는 OTP 메모리.
제9항에 있어서,
상기 로우 디코더는, 상기 OTP 셀 어레이의 제1 단부에 배치되고,
상기 상기 적어도 하나의 비트 라인은, 상기 1 단부와 반대쪽인 상기 OTP 셀 어레이의 제2 단부에 인접한 컬럼의 OPT 셀들에 연결된 것을 특징으로 하는 OTP 메모리.