JPH04106795A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04106795A JPH04106795A JP2227281A JP22728190A JPH04106795A JP H04106795 A JPH04106795 A JP H04106795A JP 2227281 A JP2227281 A JP 2227281A JP 22728190 A JP22728190 A JP 22728190A JP H04106795 A JPH04106795 A JP H04106795A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000003491 array Methods 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims 2
- 230000006870 function Effects 0.000 abstract description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 230000002950 deficient Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体記憶装置に間し、特にデコーダーチェッ
クのテスト回路に関する。
クのテスト回路に関する。
［従来の技術］
従来の半導体記憶装置を紫外線消去可能型ＥＰＲＯＭを
例にとって説明する。第３図は従来のＥＰＲＯＭの回路
構成であり、従来のＥＦＲＯＭはアドレス入力端子Ａ○
〜Ａ６と、データ入出力端子（以下、Ｉ１０端子と称す
）■１０と、アドレスバッファ３０１と、Ｘデコーダー
３０２と、Ｘデコーダー３０３，３０４と、メモリセル
アレイ３０７と、ワード線受〜Ｗと、ディジット線ｄｉ
−ｄ４と、読み出し回路３０６と、Ｉ１０バッファ３０
５と、Ｙセレクタ３１０とを有している。アドレス端子
とこ入力ざｎたアトしス信号は、アドレスバッファ３０
１を介し・てＸデコーダー３０２、Ｘデコーダー３０３
、Ｘデコーダー３０４に供給され、Ｘデコーダー３０２
はデコーダー［ａ、 ｂ、 ｃ。
例にとって説明する。第３図は従来のＥＰＲＯＭの回路
構成であり、従来のＥＦＲＯＭはアドレス入力端子Ａ○
〜Ａ６と、データ入出力端子（以下、Ｉ１０端子と称す
）■１０と、アドレスバッファ３０１と、Ｘデコーダー
３０２と、Ｘデコーダー３０３，３０４と、メモリセル
アレイ３０７と、ワード線受〜Ｗと、ディジット線ｄｉ
−ｄ４と、読み出し回路３０６と、Ｉ１０バッファ３０
５と、Ｙセレクタ３１０とを有している。アドレス端子
とこ入力ざｎたアトしス信号は、アドレスバッファ３０
１を介し・てＸデコーダー３０２、Ｘデコーダー３０３
、Ｘデコーダー３０４に供給され、Ｘデコーダー３０２
はデコーダー［ａ、 ｂ、 ｃ。
ｄより１本を、Ｘデコーダー３０３はデコーダー線ｅ＋
Ｌ ｇ＋ ｈより１本を、Ｘデコーダー３０４
はデコーダー線１＋ Ｊ＋ ｋより１本をそれぞれ
選択する。これらの選択されたデコーダー線の組合せに
より、メモリセルアレイ３０７中のメモリセルが１つ指
定され、該メモリセルの情報は読み出し回路３０６．Ｔ
／○バッファ３０５を介して■／○端子Ｉ１０に出力さ
れる。
Ｌ ｇ＋ ｈより１本を、Ｘデコーダー３０４
はデコーダー線１＋ Ｊ＋ ｋより１本をそれぞれ
選択する。これらの選択されたデコーダー線の組合せに
より、メモリセルアレイ３０７中のメモリセルが１つ指
定され、該メモリセルの情報は読み出し回路３０６．Ｔ
／○バッファ３０５を介して■／○端子Ｉ１０に出力さ
れる。
ここてＸデコーダー３０３，３０４の動作について詳し
く説明する。今、ワード縁結 ｍ、 ｎ。
く説明する。今、ワード縁結 ｍ、 ｎ。
ＯをブロックＡ、ワード線ｐ、ｑｔ ｒｒ Ｓをブ
ロックＢ、ワード線ｔ、 ｕ、 Ｖ、 ｗをブロッ
クＣと呼ぶ。例えば、Ｘデコーダー３０３によりデコー
ダー線りが選択されて“Ｈ”レベルになると、Ｎチャネ
ルトランジスタＮ５． Ｎ９． Ｎ１３がオンし、
ブロックＡ、 Ｂ、 Ｃにおいて、それぞれワード
線、ｑ、 ｐ、 ｔが選択される。ざらにＸデコー
ダー３０４はデコーダー線ｉ、 ｊ、 ｋのいずれ
か１本に選択し、Ｘデコーダー３０２も同様にデコーダ
ー線ａ、 ｂ、 ｃ、 ｄのうちの１本だけを“
Ｈｌ＋レレベとし・てＮチャネルトランジスタＮｌ、
Ｎ２． Ｎ３゜Ｎ４のいずれか１本だけをオンさせ
る。その結果、ディジット線ｄｌ、ｄ２．ｄ３．ｄ４の
うちのいずれか１本だけが選択され、読み出し回路３０
６とＩ１０バッファ３０５を介してＩ１０端子にメモリ
セル内の情報が出力される。
ロックＢ、ワード線ｔ、 ｕ、 Ｖ、 ｗをブロッ
クＣと呼ぶ。例えば、Ｘデコーダー３０３によりデコー
ダー線りが選択されて“Ｈ”レベルになると、Ｎチャネ
ルトランジスタＮ５． Ｎ９． Ｎ１３がオンし、
ブロックＡ、 Ｂ、 Ｃにおいて、それぞれワード
線、ｑ、 ｐ、 ｔが選択される。ざらにＸデコー
ダー３０４はデコーダー線ｉ、 ｊ、 ｋのいずれ
か１本に選択し、Ｘデコーダー３０２も同様にデコーダ
ー線ａ、 ｂ、 ｃ、 ｄのうちの１本だけを“
Ｈｌ＋レレベとし・てＮチャネルトランジスタＮｌ、
Ｎ２． Ｎ３゜Ｎ４のいずれか１本だけをオンさせ
る。その結果、ディジット線ｄｌ、ｄ２．ｄ３．ｄ４の
うちのいずれか１本だけが選択され、読み出し回路３０
６とＩ１０バッファ３０５を介してＩ１０端子にメモリ
セル内の情報が出力される。
［発明が解決し・ようとする課題］
この従来の回路構成においては、デコーダーの機能チエ
ツクを行うのにワード線のグループＡ。
ツクを行うのにワード線のグループＡ。
Ｂ、 Ｃに接続されているそれぞれのメモリセルアレ
イに対して異なった情報を誉き込む必要がある。
イに対して異なった情報を誉き込む必要がある。
詳述すると、デコーダー〇機能チエツクに際してＸデコ
ーダー３０３がデコート線りを、Ｘデコーダー３０４が
デコート線１を選択したとする。もし、Ｘデコーダー３
０４に不良があり、同時ここデコート線Ｊも選択されて
しまうという状況が起きた場合、ワード線見とディジッ
ト線ＣＪＩで決まるメモリセルだけてなくワード線ｐと
ディジット線ｄｌて決まるメモリセルも同時に選択され
ることになもし、ワード線クループＡのメモリセルアレ
イとワード線クループＢのメモリセルアレイに同じ情報
が書かれていると、読み出された情報からＸデコーダー
３０４の不良を知ることはできない。しかし、これらの
ワード線グループＡ、 、、Ｂ、 Ｃのメモリセルア
レイにそれぞれ異なった情報を書き込んでデコーダーの
機能をチエツクするといった手法は、非効率的であり、
特に半導体記憶装置の大容量化が進むにつれ機能チエツ
クに要する時間が長大になるという問題点があった。
ーダー３０３がデコート線りを、Ｘデコーダー３０４が
デコート線１を選択したとする。もし、Ｘデコーダー３
０４に不良があり、同時ここデコート線Ｊも選択されて
しまうという状況が起きた場合、ワード線見とディジッ
ト線ＣＪＩで決まるメモリセルだけてなくワード線ｐと
ディジット線ｄｌて決まるメモリセルも同時に選択され
ることになもし、ワード線クループＡのメモリセルアレ
イとワード線クループＢのメモリセルアレイに同じ情報
が書かれていると、読み出された情報からＸデコーダー
３０４の不良を知ることはできない。しかし、これらの
ワード線グループＡ、 、、Ｂ、 Ｃのメモリセルア
レイにそれぞれ異なった情報を書き込んでデコーダーの
機能をチエツクするといった手法は、非効率的であり、
特に半導体記憶装置の大容量化が進むにつれ機能チエツ
クに要する時間が長大になるという問題点があった。
［課題を解決するための手段］
本願第１発明の要旨は、複数のワード線と複数のディジ
ット線とに接続され情報を記憶する第１のメモリセルア
レイを有する半導体記憶装置において、上記複数のワー
ド線に接続され情報の記憶に関与しない第２のメモリセ
ルアレイを有し、該第２のメモリセルアレイには導通型
トランジスタと非導通型トランジスタが混在して配置さ
れたことである。本願第２発明の要旨は、複数のワード
線と複数のディジット線とに接続され情報を記憶する第
１のメモリセルアレイを有する半導体記憶装置において
、上記複数のディジット線に接続され情報の記憶に関与
しない第２のメモリセルアレイを有し、該第２のメモリ
セルアレイには導通型トランジスタと非導通型トランジ
スタが混在して配置されたことである。更に本願第３発
明の要旨は、それぞれが複数のワード線で構成される複
数のワード線グループと、該複数のワード線グループに
共通な複数のディジット線と、複数のワード線グループ
の各々と複数のディジット線とに接続され情報の記憶に
用いられる複数の第１のメモリセルアレイと、上記複数
のディジット線から指定されたディジット線を選択する
第１デコーダー手段と、上記複数のワード線グループか
ら指定されたワード線を選択する第２デコーダー手段と
を備えた半導体記憶装置において、デコーダーチェック
用ディジット線と、上記複数のワード線グループの各々
と上記デコーダーチェック用ディジット線とに接続され
情報の記憶には用いない複数の第２のメモリセルアレイ
を有し、上記複数の第２のメモリセルアレイではそれぞ
れの構成トランジスタが配置されるワード線とデコーダ
ーチェック用ディジット線との交点が互いに異なること
である。
ット線とに接続され情報を記憶する第１のメモリセルア
レイを有する半導体記憶装置において、上記複数のワー
ド線に接続され情報の記憶に関与しない第２のメモリセ
ルアレイを有し、該第２のメモリセルアレイには導通型
トランジスタと非導通型トランジスタが混在して配置さ
れたことである。本願第２発明の要旨は、複数のワード
線と複数のディジット線とに接続され情報を記憶する第
１のメモリセルアレイを有する半導体記憶装置において
、上記複数のディジット線に接続され情報の記憶に関与
しない第２のメモリセルアレイを有し、該第２のメモリ
セルアレイには導通型トランジスタと非導通型トランジ
スタが混在して配置されたことである。更に本願第３発
明の要旨は、それぞれが複数のワード線で構成される複
数のワード線グループと、該複数のワード線グループに
共通な複数のディジット線と、複数のワード線グループ
の各々と複数のディジット線とに接続され情報の記憶に
用いられる複数の第１のメモリセルアレイと、上記複数
のディジット線から指定されたディジット線を選択する
第１デコーダー手段と、上記複数のワード線グループか
ら指定されたワード線を選択する第２デコーダー手段と
を備えた半導体記憶装置において、デコーダーチェック
用ディジット線と、上記複数のワード線グループの各々
と上記デコーダーチェック用ディジット線とに接続され
情報の記憶には用いない複数の第２のメモリセルアレイ
を有し、上記複数の第２のメモリセルアレイではそれぞ
れの構成トランジスタが配置されるワード線とデコーダ
ーチェック用ディジット線との交点が互いに異なること
である。
本発明に係る半導体装置は、ワード線グループ内の特定
なワード線にそれぞれゲートを接続された第２のメモリ
セルアレイと、該ＰＲＯＭ群のトレインに共通して接続
されたデコーダーチェック用ディジット線とを有し、ワ
ード線群への第２のメモリセルアレイの構成トランジス
タの接続はワード線グループ毎にそれぞれ異なった組合
せを持たせである。更に、該デコーダーチェック用ディ
ジット線にアクセスするためのテスト信号発生回路を備
えている。
なワード線にそれぞれゲートを接続された第２のメモリ
セルアレイと、該ＰＲＯＭ群のトレインに共通して接続
されたデコーダーチェック用ディジット線とを有し、ワ
ード線群への第２のメモリセルアレイの構成トランジス
タの接続はワード線グループ毎にそれぞれ異なった組合
せを持たせである。更に、該デコーダーチェック用ディ
ジット線にアクセスするためのテスト信号発生回路を備
えている。
［作用］
上述のようにワード線グループ毎にそれぞれ異なった組
合せて第２のメモリセルの構成トランジスタを接続して
いるので、デコーダーチェック用のディジット線にアク
セスすると、ワード線グループ毎にそれぞれ異なった情
報が出力される。従って、もし、デコーダーが故障して
いると、予定していた情報とは異なる情報が読み出され
、このことから、デコーダーの故障の有無をチエツクす
ることが可能である。
合せて第２のメモリセルの構成トランジスタを接続して
いるので、デコーダーチェック用のディジット線にアク
セスすると、ワード線グループ毎にそれぞれ異なった情
報が出力される。従って、もし、デコーダーが故障して
いると、予定していた情報とは異なる情報が読み出され
、このことから、デコーダーの故障の有無をチエツクす
ることが可能である。
［実施例］
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例の回路構成を示す図である
。従来と同一構成部分には、同一の符号を付し、詳細な
説明は簡略のため省略する。通常テスト信号発生回路１
０９の出力信号Ｘは“′Ｌ”レベルであり、ある特殊な
状態（例えば、特定の入力端子に高電位を印加するまた
は特別な信号を入力する場合など）の時に“Ｈ”レベル
となるものとする。また以後の説明では上記パ特殊な状
態”を単に″テストモード″ それ以外の状態を単に“
通常モード″と呼ぶことにする。通常モードでの回路動
作は従来例と類似てあり、説明は省略する。テストモー
ド時においては、テスト信号発生回路１０９の出力信号
Ｘが“Ｈ“レベルとなると、Ｙデコーダー３０２のデコ
ード線ａ、 ｂ、 ｃ。
。従来と同一構成部分には、同一の符号を付し、詳細な
説明は簡略のため省略する。通常テスト信号発生回路１
０９の出力信号Ｘは“′Ｌ”レベルであり、ある特殊な
状態（例えば、特定の入力端子に高電位を印加するまた
は特別な信号を入力する場合など）の時に“Ｈ”レベル
となるものとする。また以後の説明では上記パ特殊な状
態”を単に″テストモード″ それ以外の状態を単に“
通常モード″と呼ぶことにする。通常モードでの回路動
作は従来例と類似てあり、説明は省略する。テストモー
ド時においては、テスト信号発生回路１０９の出力信号
Ｘが“Ｈ“レベルとなると、Ｙデコーダー３０２のデコ
ード線ａ、 ｂ、 ｃ。
ｄがすへて（（Ｌ ７ルベルとなる。本実施例の場合、
Ｙデコーダー３０２内の論理回路が信号Ｘによって制御
され全てのデコード線ａ −ｄを“Ｌ”レベルに移行さ
せる構成になっている。この時、Ｎチャネルトランジス
タＮｌ、Ｎ２．Ｎ３．Ｎ４はすべてオフする。−万Ｎチ
ャネルトランジスタＮ１７は信号Ｘが“Ｈ”レベルの時
オンする。従って、メモリセルアレイ３０７に接続され
ているディジット線ｄｉ、ｄ２．ｄ３．ｄ４はすべて遮
断され、デコーダーチェック用セルアレイのディジット
線ｙ信号だけが読み出し回路１０６に信号を供給し、該
信号はＩ１０バッファ３０５を介してＩ１０端子Ｉ１０
から外部に出力される。
Ｙデコーダー３０２内の論理回路が信号Ｘによって制御
され全てのデコード線ａ −ｄを“Ｌ”レベルに移行さ
せる構成になっている。この時、Ｎチャネルトランジス
タＮｌ、Ｎ２．Ｎ３．Ｎ４はすべてオフする。−万Ｎチ
ャネルトランジスタＮ１７は信号Ｘが“Ｈ”レベルの時
オンする。従って、メモリセルアレイ３０７に接続され
ているディジット線ｄｉ、ｄ２．ｄ３．ｄ４はすべて遮
断され、デコーダーチェック用セルアレイのディジット
線ｙ信号だけが読み出し回路１０６に信号を供給し、該
信号はＩ１０バッファ３０５を介してＩ１０端子Ｉ１０
から外部に出力される。
テストモード時の回路動作を詳細に説明する。
Ｘデコーダー３０４により駆動されるデコード線１＋
Ｊ＋ ｋはＮチャネルトランジスタＮ５〜Ｎ１６を
介してそれぞれワード線交、ｍ、ｎ、ｏ（以下、゛グル
ープＡと称す）とワード線ｐ＋ ｑ＋ ｒ＋ Ｓ
（以下、グループＢと称す）と、ワード線ｔ、 ｕ
。
Ｊ＋ ｋはＮチャネルトランジスタＮ５〜Ｎ１６を
介してそれぞれワード線交、ｍ、ｎ、ｏ（以下、゛グル
ープＡと称す）とワード線ｐ＋ ｑ＋ ｒ＋ Ｓ
（以下、グループＢと称す）と、ワード線ｔ、 ｕ
。
Ｖ、Ｗ（以下、グループＣと称す）に割り当てられてお
り、グループＡ内のワード線（１，ｍ、 ｎ。
り、グループＡ内のワード線（１，ｍ、 ｎ。
０はＸデコーダー３０３のデコード線ｅ＋ Ｌ ｇ
ｔｈによって選択される。グループＢ、 Ｃも同様に
デコード線ｅ−ｈにより選択される。
ｔｈによって選択される。グループＢ、 Ｃも同様に
デコード線ｅ−ｈにより選択される。
以下、簡略のためグループＡとＢのみに着目して話を進
める。Ｘデコーダー３０３のデコード線１）が“Ｈｔｔ
レベルにされると、ＮチャネルトランジスタＮ５．Ｎ９
がオンどなり、ワード線交、ｐが選択される。更にＸデ
コーダー３０４によりデコード線１ｒ Ｊのいずれか
が選択されて、本来はワード線受、ｐのいずれか１本、
例えばワード線ｐだけが選択される。ところが、例えば
Ｘデコーダー３０４に不良があり、デコート線」とＪが
同時に選択されてしまうとする。ディジット線ｙが常に
′°Ｌ′”レベルとなっているので、仮にテストモード
時にワード線ｐを選択すると、ワード線ｐと出力信号線
ｙの交点にセルがないにも係わらず出力信号ｙは（Ｉ
Ｈ９９レベルとならない。すなわち、Ｘデコーダー３０
４が不良であり、ワードｌＩｐの選択時にワード線受も
駆動してしまうと、ワード線受とディジット線ｙとの交
点にあるデコーダーチェック用セルアレイがオンし、デ
ィジット線ｙの電圧を低下させてしまうからである。こ
のようにグループＡ、 Ｂて、それぞれ異なったセル
構成をあらかじめ用意しておくことによって、Ｘデコー
ダー３０４のデコード線Ｌ ｊのチエツクが可能とな
る。簡略のためグループＡ、 Ｂにのみ着目したが、
グループＣについても同様にことが言える。
める。Ｘデコーダー３０３のデコード線１）が“Ｈｔｔ
レベルにされると、ＮチャネルトランジスタＮ５．Ｎ９
がオンどなり、ワード線交、ｐが選択される。更にＸデ
コーダー３０４によりデコード線１ｒ Ｊのいずれか
が選択されて、本来はワード線受、ｐのいずれか１本、
例えばワード線ｐだけが選択される。ところが、例えば
Ｘデコーダー３０４に不良があり、デコート線」とＪが
同時に選択されてしまうとする。ディジット線ｙが常に
′°Ｌ′”レベルとなっているので、仮にテストモード
時にワード線ｐを選択すると、ワード線ｐと出力信号線
ｙの交点にセルがないにも係わらず出力信号ｙは（Ｉ
Ｈ９９レベルとならない。すなわち、Ｘデコーダー３０
４が不良であり、ワードｌＩｐの選択時にワード線受も
駆動してしまうと、ワード線受とディジット線ｙとの交
点にあるデコーダーチェック用セルアレイがオンし、デ
ィジット線ｙの電圧を低下させてしまうからである。こ
のようにグループＡ、 Ｂて、それぞれ異なったセル
構成をあらかじめ用意しておくことによって、Ｘデコー
ダー３０４のデコード線Ｌ ｊのチエツクが可能とな
る。簡略のためグループＡ、 Ｂにのみ着目したが、
グループＣについても同様にことが言える。
尚、デコーダーチェック用セルアレイ１０８はＥＰＲＯ
Ｍではなく、通常のトランジスタ（例えばＭＯＳ）ラン
ジスタ）で構成してもよい。
Ｍではなく、通常のトランジスタ（例えばＭＯＳ）ラン
ジスタ）で構成してもよい。
次に第２図を参照して第２実施例について説明する。
第２図は本発明の第２実施例の回路構成を示す回路図で
ある。基本的動作は第１実施例と同様なのて、第１実施
例との相違点についてのみ説明する。また第１実施例と
同一構成部分は同一符号のみ付し説明を省略する。まず
、デコーダーチェック用セルアレイ２０Ｂが複数（本実
施例では２本）のチエツク用ディジット線ｙ、Ｚに接続
されている。このことによりワード線ブロックＡ、
Ｂ、 ＣそれぞれについてＥＦＲＯＭセルの配置の親
合せ方を増やすことができ、これは半導体記憶装置の記
憶容量の大容量化に対して有効なものとなる。
ある。基本的動作は第１実施例と同様なのて、第１実施
例との相違点についてのみ説明する。また第１実施例と
同一構成部分は同一符号のみ付し説明を省略する。まず
、デコーダーチェック用セルアレイ２０Ｂが複数（本実
施例では２本）のチエツク用ディジット線ｙ、Ｚに接続
されている。このことによりワード線ブロックＡ、
Ｂ、 ＣそれぞれについてＥＦＲＯＭセルの配置の親
合せ方を増やすことができ、これは半導体記憶装置の記
憶容量の大容量化に対して有効なものとなる。
またテストモード時には、メモリセルアレイ３゜７の出
力を無効にするために、ディジット線ｄｌ。
力を無効にするために、ディジット線ｄｌ。
ｄ２．ｄ３．ｄ４ごとにＮチャンネルトランジスタＮ１
〜Ｎ４と直列に接続されたＰチャネルトランジスタＰＩ
、Ｐ２．Ｐ３．Ｐ４を設け、これをテスト信号発生回路
２０９の出力信号Ｘてオフさせる。一方、デコーダーチ
ェック用セル２０８のディジット線Ｖ＋ｚに対し・ては
Ｘデコーダー２０２のデコート線ｃ、 ｄてＮチャネ
ルトランジスタＮＩ７． Ｎ１３をオンさせて、読み
出し回路２０６ζこ接続している。
〜Ｎ４と直列に接続されたＰチャネルトランジスタＰＩ
、Ｐ２．Ｐ３．Ｐ４を設け、これをテスト信号発生回路
２０９の出力信号Ｘてオフさせる。一方、デコーダーチ
ェック用セル２０８のディジット線Ｖ＋ｚに対し・ては
Ｘデコーダー２０２のデコート線ｃ、 ｄてＮチャネ
ルトランジスタＮＩ７． Ｎ１３をオンさせて、読み
出し回路２０６ζこ接続している。
なお、上記実施例はＸデコーダー３０３．３０４に不良
箇所があるか否かを判断するため、デコーダーチェック
用セルアレイをワード線に接続したが、デコーダーチェ
ック用セルアレイをメモリセルアレイ用ディジット線ｄ
１− ｄ ４に接続すれば、Ｘデコーダー３０２の不
良を発見することができる。
箇所があるか否かを判断するため、デコーダーチェック
用セルアレイをワード線に接続したが、デコーダーチェ
ック用セルアレイをメモリセルアレイ用ディジット線ｄ
１− ｄ ４に接続すれば、Ｘデコーダー３０２の不
良を発見することができる。
また、上記実施例ではワード線とデコーダーチェック用
ディジット線の交点のうち、あらかじめ選択されたもの
にデコーダーチェック用セルアレイの構成トランジスタ
（ＥＰＲＯＭ）を接続し、他の交点には何ら構成素子を
配置しなかった。しかしながら、他の交点に非導通の構
成トランジスタ（ＥＰＲＯＭ）を配置してもよい。
ディジット線の交点のうち、あらかじめ選択されたもの
にデコーダーチェック用セルアレイの構成トランジスタ
（ＥＰＲＯＭ）を接続し、他の交点には何ら構成素子を
配置しなかった。しかしながら、他の交点に非導通の構
成トランジスタ（ＥＰＲＯＭ）を配置してもよい。
「発明の効果コ
以上説明したように本発明によると、メモリセルに情報
を書き込むことなくデコーダーの機能チエツクが可能で
あり、デコーダーの機能チエツクに要する時間を短縮で
きる。従って、生産上の選別テスト工程の効率化が図ら
れ、さらに製品としての信頼性を同上させることができ
る。
を書き込むことなくデコーダーの機能チエツクが可能で
あり、デコーダーの機能チエツクに要する時間を短縮で
きる。従って、生産上の選別テスト工程の効率化が図ら
れ、さらに製品としての信頼性を同上させることができ
る。
第１図は本発明の第】実施例の回路構成を示す図、第２
図は本発明の第２実施例の回路構成を示す図、第３図は
従来の回路構成を示す図である。 ３０１・・・・・・・・・・・アドレスバッファ、３０
２・・・・・・・・・・・Ｘデコーダー３０３．３０４
・・・・・・・Ｘデコーダー３０５・・・・・・・・・
−・・Ｉ１０バッファ、１０６．２０６，３０６・・・
・読み出し回路、３０７・・・・・・・・・・・メモリ
セルアレイ、ｅ −ｈ・・・・・・・・・Ｘデコーダー
３０３のデコード線、 Ｉｔ Ｊ、ｋ・・・・・・・Ｘデコーダー３０４のデ
コード線、 交〜Ｗ・ ・・ ・ ・・・ ・ ・ ・ワード線、ｄ
１〜ｄ４・・・・・・・・・メモリセルアレイのディジ
ット線、 Ｙ、 ｚ・・・・デコーダーチェック用セルアレイの
ディジット線、 １０８．２０８・・・・・デコーダーチェック用セルア
レイ、 Ｎ１〜Ｎ２０ ・・・・・・Ｎチャネルトランジスタ、
Ｐ１〜Ｐ４・・・・・・・Ｐチャネルトランジスタ、１
０９．２０９・・・・テスト信号発生回路、Ｘ・・・・
・・テスト信号発生回路の出力信号、ＡＯ〜Ａ６・・・
・アドレス入力端子、Ｉｌｏ・・・・・・データ人出力
端子。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
図は本発明の第２実施例の回路構成を示す図、第３図は
従来の回路構成を示す図である。 ３０１・・・・・・・・・・・アドレスバッファ、３０
２・・・・・・・・・・・Ｘデコーダー３０３．３０４
・・・・・・・Ｘデコーダー３０５・・・・・・・・・
−・・Ｉ１０バッファ、１０６．２０６，３０６・・・
・読み出し回路、３０７・・・・・・・・・・・メモリ
セルアレイ、ｅ −ｈ・・・・・・・・・Ｘデコーダー
３０３のデコード線、 Ｉｔ Ｊ、ｋ・・・・・・・Ｘデコーダー３０４のデ
コード線、 交〜Ｗ・ ・・ ・ ・・・ ・ ・ ・ワード線、ｄ
１〜ｄ４・・・・・・・・・メモリセルアレイのディジ
ット線、 Ｙ、 ｚ・・・・デコーダーチェック用セルアレイの
ディジット線、 １０８．２０８・・・・・デコーダーチェック用セルア
レイ、 Ｎ１〜Ｎ２０ ・・・・・・Ｎチャネルトランジスタ、
Ｐ１〜Ｐ４・・・・・・・Ｐチャネルトランジスタ、１
０９．２０９・・・・テスト信号発生回路、Ｘ・・・・
・・テスト信号発生回路の出力信号、ＡＯ〜Ａ６・・・
・アドレス入力端子、Ｉｌｏ・・・・・・データ人出力
端子。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
Claims (3)
- （１）複数のワード線と複数のディジット線とに接続さ
れ情報を記憶する第１のメモリセルアレイを有する半導
体記憶装置において、上記複数のワード線に接続され情
報の記憶に関与しない第２のメモリセルアレイを有し、
該第２のメモリセルアレイには導通型トランジスタと非
導通型トランジスタが混在して配置されたことを特徴と
する半導体記憶装置。 - （２）複数のワード線と複数のディジット線とに接続さ
れ情報を記憶する第１のメモリセルアレイを有する半導
体記憶装置において、上記複数のディジット線に接続さ
れ情報の記憶に関与しない第２のメモリセルアレイを有
し、該第２のメモリセルアレイには導通型トランジスタ
と非導通型トランジスタが混在して配置されたことを特
徴とする半導体記憶装置。 - （３）それぞれが複数のワード線で構成される複数のワ
ード線グループと、該複数のワード線グループに共通な
複数のディジット線と、複数のワード線グループの各々
と複数のディジット線とに接続され情報の記憶に用いら
れる複数の第１のメモリセルアレイと、上記複数のディ
ジット線から指定されたディジット線を選択する第１デ
コーダー手段と、上記複数のワード線グループから指定
されたワード線を選択する第２デコーダー手段とを備え
た半導体記憶装置において、 デコーダーチェック用ディジット線と、上記複数のワー
ド線グループの各々と上記デコーダーチェック用ディジ
ット線とに接続され情報の記憶には用いない複数の第２
の、メモリセルアレイを有し、上記複数の第２のメモリ
セルアレイではそれぞれの構成トランジスタが配置され
るワード線とデコーダーチェック用ディジット線との交
点が互いに異なることを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227281A JPH04106795A (ja) | 1990-08-28 | 1990-08-28 | 半導体記憶装置 |
| US07/748,508 US5214604A (en) | 1990-08-28 | 1991-08-22 | Electrically programmable read only memory device with dummy memory cells used in diagnostic operation on decoder units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227281A JPH04106795A (ja) | 1990-08-28 | 1990-08-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04106795A true JPH04106795A (ja) | 1992-04-08 |
Family
ID=16858359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227281A Pending JPH04106795A (ja) | 1990-08-28 | 1990-08-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5214604A (ja) |
| JP (1) | JPH04106795A (ja) |
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| EP0616335A2 (en) * | 1993-03-17 | 1994-09-21 | Fujitsu Limited | Nonvolatile semiconductor memory device having a status register and test method for the same |
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1990
- 1990-08-28 JP JP2227281A patent/JPH04106795A/ja active Pending
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1991
- 1991-08-22 US US07/748,508 patent/US5214604A/en not_active Expired - Lifetime
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| EP0616335A3 (en) * | 1993-03-17 | 1998-04-15 | Fujitsu Limited | Nonvolatile semiconductor memory device having a status register and test method for the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5214604A (en) | 1993-05-25 |
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