JPH04228178A

JPH04228178A - 不揮発性ｄｒａｍ記憶装置におけるデータのページリコールのための装置と方法

Info

Publication number: JPH04228178A
Application number: JP3240043A
Authority: JP
Inventors: Katsumi Fukumoto; 福本　克巳; Deii Ebii Maikeru; マイケル　ディー．　エビイ; Jiee Gurifuasu Maikeru; マイケル　ジェー．　グリファス; Enu Fuamu Jiyao; ジャオ　エヌ．　ファム
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-09-20
Filing date: 1991-09-19
Publication date: 1992-08-18
Anticipated expiration: 2013-10-27
Also published as: JP2815099B2; US5146431A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は概括的には集積された
記憶装置に関し、より具体的にはＮＶＤＲＡＭ記憶装置
におけるデータのページリコールのための方法と装置に
関するものである。

【０００２】

【従来の技術】ＮＶＤＲＡＭセルは以下の文献に記載さ
れている。（１）「Ａ　　Ｎｅｗ　　Ａｒｃｈｉｔｅｃ
ｔｕｒｅ　　ｆｏｒ　　ｔｈｅ　　ＮＶＤＲＡＭ−−Ａ
ｎ　　ＥＥＰＲＯＭＢａｃｋｅｄ−Ｕｐ　　Ｄｙｎａｍ
ｉｃ　　ＲＡＭ」、ＩＥＥＥ　　Ｊｏｕｒｎａｌｏｆ　
　Ｓｏｌｉｄ　　Ｓｔａｔｅ　　Ｃｉｒｃｕｉｔｓ，Ｖ
ｏｌ．２３、Ｎｏ．１、１９８８年２月発行。（２）チ
ャン（Ｃｈｕａｎｇ）らの米国特許第４，６１１，３０
９号。（３）ヤマウチ（Ｙａｍａｕｃｈｉ）らの「Ａ　
　Ｖｅｒｓａｔｉｌｅ　　Ｓｔａｃｋｅｄ　　Ｓｔｏｒ
ａｇｅ　　Ｃａｐａｃｉｔｏｒ　　ｏｎ　　Ｆｌｏｔｏ
ｘ　　Ｃｅｌｌ　　ｆｏｒ　　Ｍｅｇａｂｉｔ　　ＮＶ
ＤＲＡＭ　　Ａｐｐｌｉｃａｔｉｏｎｓ」、１９８９年
度Ｉｎｔｅｒｎａｔｉｏｎａｌ　　Ｅｌｅｃｔｒｏｎ　
　Ｄｅｖｉｃｅｓ　　Ｍｅｅｔｉｎｇ　　Ｔｅｃｈｎｉ
ｃａｌ　　Ｄｉｇｅｓｔ、ＩＥＤＭ８９、第５９５〜５
９８頁。これらの文献はここに援用する。

【０００３】本発明の構成に関連した構成は、フクモト
（Ｆｕｋｕｍｏｔｏ）らの「Ａ　　２５６−ｂｉｔ　　
Ｎｏｎ−Ｖｏｌａｔｉｌｅ　　Ｄｙｎａｍｉｃ　　ＲＡ
ＭＷｉｔｈＥＣＣ　　ａｎｄ　　Ｒｅｄｕｎｄａｎｃｙ
」と題された論文に記載されている。この文献をここに
援用する。

【０００４】ＮＶＤＲＡＭ記憶装置は、ディマリア（Ｄ
ｉｍａｒｉａ）が米国特許第４，４７１，４７１号で述
べているように、ＮＶＤＲＡＭセルのアレイを備えてい
る。各ＮＶＤＲＡＭセルはＤＲＡＭセルとＥＥＰＲＯＭ
セルとを有している。ＤＲＡＭセルは、通常はストレー
ジキャパシタと直列のＭＯＳトランジスタを含み、揮発
性である。一方、ＥＥＰＲＯＭセルはフローティングゲ
ートＭＯＳトランジスタのフローティングゲート上に電
荷の形でデータを記憶するものであり、不揮発性である
。ＮＶＤＲＡＭの利点は、通常の動作時にデータを迅速
にＤＲＡＭから読み出し、ＤＲＡＭに書き込むことがで
き、しかも電源オフの時に不揮発性ＥＥＰＲＯＭにデー
タを記憶できることである。しかし、ＮＶＤＲＡＭにお
けるＥＥＰＲＯＭデータに対しては直接アクセスするこ
とができず、読み出しの前にＤＲＡＭへデータを転送し
なければならない。

【０００５】ＮＶＤＲＡＭは少なくとも３つの動作モー
ドを有する。（１）ＮＶＤＲＡＭが通常のＤＲＡＭとし
て動作するＤＲＡＭ読出し／書込みモード、（２）ＤＲ
ＡＭのデータをＥＥＰＲＯＭに転送して記憶させる記憶
モード、及び（３）ＥＥＰＲＯＭのデータをアクセスす
るためＤＲＡＭに転送するリコールモードである。

【０００６】通常のＤＲＡＭ読出し／書込み動作モード
では、ＥＥＰＲＯＭトランジスタがオフにされ、データ
が従来の方法でＤＲＡＭセルに書き込まれ、該セルから
読み出される。すなわち、ＤＲＡＭトランジスタはＤＲ
ＡＭストレージキャパシタに対するデータの書込み時及
び読出しの時、オンにされ、その他の場合はオフにされ
る。

【０００７】ＤＲＡＭのデータをＥＥＰＲＯＭに記憶さ
せる必要があるとき、ＤＲＡＭのデータをＥＥＰＲＯＭ
に転送する記憶動作を行う。それによって、データはＥ
ＥＰＲＯＭトランジスタのフローティングゲート上に電
荷として記憶される。ＥＥＰＲＯＭのデータをＤＲＡＭ
にリコールする必要があるとき、リコール動作が行われ
る。この動作はＥＥＰＲＯＭの論理状態の検出を伴い、
従って、ＤＲＡＭストレージキャパシタに完全論理状態
１又は論理状態０の電圧レベルを設定する。

【０００８】

【発明が解決しようとする課題】現在使用されているス
タティックＲＡＭベースのＮＶＲＡＭ装置では、各メモ
リセルは本来、２つの安定した動作状態を有する交叉結
合されたラッチである。これらの安定した状態は各々の
メモリセル内の能動回路素子によって形成される。能動
回路素子はフルレール（ｆｕｌｌ　　ｒａｉｌ）論理１
の状態を与えてプルアップとして、又はフルレール論理
０の状態を与えてプルダウンとして動作する。各メモリ
セルは同一のプルアップ又はプルダウン機能を有するの
で、各々は個々にフルレール論理状態を達成できる。各
メモリセルでは、各セルのＥＥＰＲＯＭ部のプログラム
状態によって容量又は電流の不均衡が生じる。

【０００９】そのようなＮＶＲＡＭでのリコール動作に
おいて、ラッチの両側が最初に同じ電位に設定され、次
いでそのレベルから充電される。セルの両側の不均衡の
ため、両側が異なった速度で充電され、ラッチが２つの
安定した状態のうちの一方に設定されやすくなる。従っ
て、一旦ラッチが設定されると、これらの２つの安定し
た状態はフルレール論理０又は論理１の電圧レベルとな
る。スタティックＲＡＭベースのＮＶＲＡＭ装置はこの
構成によって、メモリセルに完全な論理レベルを設定す
るためにリストア機能を外部から開始させる必要がなく
なるのである。さらに、このようなＮＶＲＡＭ装置は、
装置の全てのメモリセルのデータをＥＥＰＲＯＭからＲ
ＡＭに同時に転送するブロックモードリコール動作を使
用することができる。

【００１０】これに対し、ダイナミックＲＡＭベースの
ＮＶＲＡＭ装置（ＮＶＤＲＡＭ）では、メモリセルには
リストア機能が組み込まれていない。スタティックＲＡ
ＭベースのＮＶＲＡＭにおける場合と異なり、ＮＶＤＲ
ＡＭの各メモリセルのデータはキャパシタ上の可変の電
荷として記憶される。各セル内にはプルアップ又はプル
ダウン能動回路素子がない。従って、各セルのキャパシ
タ電荷を個別的に変化させる手段がない。それ故に、メ
モリセルキャパシタにフルレール論理０又は論理１の電
荷を与えるため、メモリセル自体外の回路を用いなけれ
ばならない。

【００１１】ＮＶＤＲＡＭにはＥＥＰＲＯＭからＤＲＡ
Ｍへのデータリコールの後で外部から開始するリストア
動作がないと、メモリセルは劣化した論理状態０又は１
の電圧レベルを保持することになる。ＤＲＡＭメモリセ
ルのデータがその後通常のＤＲＡＭの方法で読み出され
ると、これらの劣化したメモリセルの状態の結果、不正
確なデータが検出される。従って、ＤＲＡＭセルにおい
て完全な論理状態０又は１の電圧レベルを保障するため
にリコール動作時に従来の方法のＤＲＡＭリストア動作
をおこなう必要がある。このリストア動作はある時刻に
おいてはビット線毎に１個のメモリセルに対してのみ確
実に行われる。従って、ＤＲＡＭベースのＮＶＲＡＭ装
置（ＮＶＤＲＡＭ）では、全てのメモリセルを同時にリ
コールすること（即ち、ブロックリコールモード）がで
きない。ある時刻に於いてはビット線毎に１個のメモリ
セルのみをリコールしなければならない。

【００１２】従って、本発明の目的はＮＶＤＲＡＭ記憶
装置におけるデータのページリコールのための方法と装
置を提供することにある。ここでは、１ページとは１本
のワード線上のメモリセルの全てであると定義する。所
定ページの各メモリセルはそのページの他の全てのセル
のものとは異なるビット線に接続されている。

【００１３】本発明の他の目的は、ＮＶＤＲＡＭ装置で
のページリコール動作の開始アドレスを指定できる方法
と装置を提供することである。ユーザーは指定されたア
ドレスのメモリセルの１ページのみをリコールするのか
、指定されたアドレスで始まるセルの幾つかの連続した
ページをリコールするのかを選択できる。

【００１４】

【課題を解決するための手段】本発明の装置は、アドレ
ス線を有するＮＶＤＲＡＭ記憶装置に於けるデータのペ
ージリコールのための装置であって、該アドレス線に接
続され、複数の第１の開始アドレス信号を含む所定のペ
ージリコール開始アドレスを入力するため外部パッドで
あって、それぞれが該第１の開始アドレス信号の１を出
力するための複数の第１の出力を有する外部パッド、そ
れぞれが該第１の出力の１に接続され、該第１の開始ア
ドレス信号の１に対応する第２の開始アドレス信号を出
力するための第２の出力をそれぞれ有する複数のアドレ
ス選択回路、該第２の開始アドレス信号の１を受け取る
ために該第２の出力の１にそれぞれが接続された複数の
第１の入力、及び複数の第３の出力を有するカウンタ回
路であって、該アドレス選択回路のそれぞれは第２の入
力を有し、該第３の出力のそれぞれは該第２の入力の１
に接続され、該アドレス選択回路のそれぞれは該第１の
開始アドレス信号の１に対応する第４の出力を有してい
るカウンタ回路、並びに入力として該第４の出力を有し
、該データのページをアドレス指定するアドレスデコー
ド回路を備えており、そのことにより上記目的が達成さ
れる。

【００１５】前記アドレス選択回路のそれぞれが、入力
として前記第１の出力の１とアドレスイネーブル信号と
を有し、第５の出力を有する第１のＮＡＮＤゲート、入
力として前記第５の出力を有し、第６の出力を有する第
１の伝送ゲート、及び入力として前記第３の出力の１を
有し、第７の出力を有する第２の伝送ゲートを備え、該
第６の出力及び第７の出力が結合されて、該第６の出力
及び第７の出力の一方を該第２の出力として一度に出力
する構成とするのが好ましい。

【００１６】前記第３の出力を増分する手段を備えるよ
うにすることもできる。

【００１７】前記カウンタ回路の連続増分に於いてデー
タの連続したページをリコールするようにされているの
が好適である。

【００１８】本発明のデータのページリコールのための
方法は、ＮＶＤＲＡＭメモリセルのアレイであって、該
アレイが複数のビット線、複数のワード線及び複数のリ
コール線を有し、該セルのそれぞれには１本のビット線
、１本のワード線及び１本のリコール線が接続されてお
り、各ビット線はセルアレイ中のセルの複数の第１の部
分集合の１と接続されており、他のビット線が接続され
ている該第１の部分集合の他のものとは重複しないよう
にされており、１本のワード線及び対応するリコール線
はセルアレイ中のセルの複数の第２の部分集合のそれぞ
れと接続されており、他のワード線及びビット線が接続
されている該第２の部分集合の他のものとは重複しない
ようにされているＮＶＤＲＡＭメモリセルのアレイに於
いて、（ａ）複数のワード線の１本を活性化して、該活
性化されたワード線が接続されたセルの第２の部分集合
の各セルをアドレス指定し、活性化されたセルの第２の
部分集合を形成するステップ、（ｂ）該ビット線の全て
を活性化して、該活性化されたセルの第２の部分集合に
も属する該セルの第１の部分集合の何れかの各セルをア
ドレス指定するステップ、及び（ｃ）該活性化されたワ
ード線に関連するリコール線を活性化して、ステップ（
ｂ）の結果アクセスされた各セルからデータをリコール
するステップを包含している。

【００１９】

【作用】本発明はＮＶＤＲＡＭ装置におけるデータのペ
ージリコールのための方法と装置を含む。ページリコー
ル開始アドレスは外部入力パッドを介して指定され得る
。ユーザーは指定されたアドレスのメモリセルの１ペー
ジのみをリコールするのか、又は指定されたアドレスで
始まるセルの連続するページをリコールするのかを選択
できる。各リコール動作ではビット線毎に１個のメモリ
セルのみがリコールされる。

【００２０】外部から指定された開始アドレスは外部パ
ッドに入力される。次いでアドレス選択回路を介してカ
ウンタ回路の入力部に与えられる。カウンタ回路の出力
はページリコール開始アドレスとして用いられ、このア
ドレスはアドレス選択回路に再入力されアドレスデコー
ディング回路に送られる。

【００２１】従って、本発明では、各ページのリコール
動作においてビット線毎に１個のメモリセルのみがリコ
ールされ、その結果、ＤＲＡＭのデータの劣化を最小限
に抑えることができる。

【００２２】メモリセルの所望のページのみをリコール
することは装置の全てのセルをリコールするよりも効率
的であることが多い。例えば、装置のメモリを幾つかの
区画に分割しようとする場合がある。この場合、各区画
はメモリセルの別個の部分として機能し、他の全ての区
画から独立して使用され得るので、ある特定の区画を構
成するページのみからデータをリコールする方が全ての
ページからリコールするよりも効率的であることがある
。

【００２３】

【実施例】本発明を実施例について以下に説明する。

【００２４】本実施例のＮＶＤＲＡＭ装置は複数個のリ
コールすべきメモリセルを備えている。これらのメモリ
セルは、ビット線Ｂ１〜Ｂｍに沿い、そしてリコール線
ＲＬ１〜ＲＬｎ＋ｎとワード線ＷＬ１〜ＷＬｎ＋ｎに沿
って接続されている図５のメモリセル５００として示さ
れている。ワード線ＷＬは以下に述べる方法でセル５０
０をアドレス指定するのに使用され、各ビット線Ｂはセ
ル５００に記憶されたデータをリコールするのに使用さ
れる。つまり、ある時刻に１本のワード線ＷＬ（例えば、ＷＬ
ｉ、ここで１＜ｉ＜ｎ＋ｎ）がアドレス指定され、次い
で全てのビット線Ｂが同時に活性化される。そこで、活
性状態のワード線に関連するリコール線（この場合、Ｒ
Ｌｉ）に活性化されて、活性状態のワード線上のセル５
００からデータをリコールする。この動作手順を以下に
詳細に述べる。

【００２５】（ＮＶＤＲＡＭの構成）メモリセル５００
は好ましくは「不揮発性ＤＲＡＭ記憶装置におけるＥＥ
ＰＲＯＭ閾値電圧測定のための方法及び装置」という名
称の１９９０年９月２０日出願の米国特許出願第５８５
，７７２号及び本願と同日付の日本出願に記載されたＮ
ＶＤＲＡＭセルを含む。この文献をここに関連技術とし
て援用する。しかし、他のＮＶＤＲＡＭセルの設計を用
いても良く、図５の配列と同様なアレイに構成され、ワ
ード線又は同等のものによってアドレス指定されてリコ
ール線又は同等のものによってリコール動作が行われる
セルであるならば、本発明はそのようなセルにも適用で
きる。

【００２６】（ページリコール装置と動作）図４を参照
する。外部アドレスパッド１００は所定のページリコー
ル開始アドレスに対応するアドレス入力１１５をアドレ
ス選択回路９０（図３と図４に示す）に送る。これらの
アドレス入力は図２に示す下記のカウンタ入力５０に対
する出力１１０として与えられる。さらに、これらのア
ドレス入力はアドレスデコーディング回路２２５（図３
と図４に示す）に対する出力２２０として与えられる。アドレスデコーディング回路は信号ＲＬ１〜ＲＬｎ＋ｎ
及び信号ＷＬ１〜ＷＬｎ＋ｎを発生する。

【００２７】図４において、外部アドレスパッド１００
の数はアドレス指定する必要のあるリコール線ＲＬとワ
ード線ＷＬの数によって決められる。好ましい実施例で
は、ｎ＋ｎ本のワード線とリコール線があり、外部アド
レスパッドがこれらの線に与えられる信号の２進化され
たものを発生するので、ｌｏｇ２（ｎ＋ｎ）（又は１＋
ｌｏｇ２ｎ）個の外部アドレスパッドが設けられている
。

【００２８】図２では、従来の並列したロードカウンタ
（ＣＮＴ１〜ＣＮＴｎ）１０が従来のカウンタ回路７０
内で縦続接続されて、出力２０がＡ１〜Ａｎであるｎビ
ットカウンタを構成している。各カウンタ１０は、出力
Ｑ、並びにデータ入力ＤＡＴＡ、クロック入力（ＣＫバ
ー）、ロード信号（ＬＤバー）入力、及びセット信号（
ＳＥＴバー）入力を有する。カウンタＣＮＴｎを除き、
各カウンタの出力Ｑはそれぞれ後続のカウンタのクロッ
ク（ＣＫバー）入力に接続されている。カウントアップ
信号３０のパルスが入力される毎に、カウンタ回路の出
力（Ａ１〜Ａｎ）２０が１だけ増加する。ロード信号（
ＬＤバー）４０が低レベルになる毎に、入力（ＡＤＰＤ
１〜ＡＤＰＤｎ）５０がそれぞれ出力（Ａ１〜Ａｎ）２
０にロードされる。これらの出力（Ａ１〜Ａｎ）２０は
デコードされて図４と図５に示す信号ＷＬを発生する。最後に、セット信号ＳＥＴバーを低レベルにすることに
よって出力（Ａ１〜Ａｎ）を論理０にリセットする。

【００２９】次に図４を参照する。カウンタ回路７０に
は入力（ＡＤＰＤ１〜ＡＤＰＤｎ）５０としてｎ個のア
ドレス選択回路９０からの出力１１０が入力されている
。これらのアドレス選択回路は外部アドレスパッド１０
０からの出力である入力１１５を有する。好ましくは、
以下に述べるように、リコール線の１本とワード線の１
本のみが論理１であり、その他の線が論理０である。

【００３０】外部アドレスパッドからの入力があると、
アドレス選択回路はそれによって示されるアドレスを、
回路９０の内部状態によってカウンタ回路かアドレスデ
コーディング回路かのどちらかに与える。従って、アド
レス信号を出力１１０を介してカウンタ回路７０の入力
５０に送ることができ、これらの信号は回路９０内に送
り返されてアドレスデコーディング回路２２５に送られ
る。この処理手順によって、以下に述べるように、ユー
ザーがアドレスを任意に選択すること、又は本発明の装
置によってアドレスを自動的に発生することが可能とな
る。

【００３１】図３はアドレスパッド１００と図２のカウ
ンタ回路入力（ＡＤＰＤ１〜ＡＤＰＤｎ）５０との間を
インターフェイスする１個のアドレス選択回路９０の回
路図である。アドレス毎に１個のこのようなアドレス選
択回路がある。アドレス線（Ａ１〜Ａｎ）２０の場合、
記憶装置にはｎ個のアドレス選択回路がある。図３のア
ドレス選択回路はｉ番目のカウンタ入力（ＡＤＰＤｉ）
１１０に関する回路である。

【００３２】外部アドレスパッド１００からのパッドア
ドレス入力（ＡＤＥＸｉ）１１５はカウンタ入力（ＡＤ
ＰＤｉ）１１０に対応し、ＮＡＮＤゲート１２０に与え
られる一方の入力である。他方の入力はアドレスイネー
ブル信号（φＡＥＢ）１３０である。ＮＡＮＤゲート１
２０の出力はインバータ１５０を介して送られ、カウン
タ入力（ＡＤＰＤｉ）１１０となる。ＮＡＮＤゲート１
２０からの出力はまた、ｎチャネルＭＯＳトランジスタ
１７０、ｐチャネルＭＯＳトランジスタ１８０及びイン
バータ１９０を含む伝送ゲート１６０の入力に送られる
。伝送ゲート１６０において、トランジスタ１７０のソ
ースがトランジスタ１８０のドレインに接続され、トラ
ンジスタ１７０のドレインがトランジスタ１８０のソー
スに接続され、トランジスタ１８０のゲートがインバー
タ１９０を介して接続されているトランジスタ１７０の
ゲートと相補形となる。トランジスタ１７０のゲートに
はさらにアドレスイネーブル信号（φＥＸＡ）２００が
入力される。

【００３３】伝送ゲート１６０の出力はインバータ２１
０を通り、出力２２０となり、アドレス選択回路９０の
外部のアドレスデコーディング回路２２５に入力される
。

【００３４】アドレス選択回路９０に対する他の入力は
入力（Ａｉ）２３０であり、この入力は伝送ゲート２４
０に与えられる。次いで、伝送ゲート２４０の出力がイ
ンバータ２１０を通り、出力２２０となり、図４に示す
ようにアドレスデコーディング回路２２５に入力される
。伝送ゲート２４０は伝送ゲート１６０と同様に、ｎチ
ャネルトランジスタ２５０、ｐチャネルトランジスタ２
６０及びインバータ２７０を含み、トランジスタ２５０
のゲートに対する内部アドレスイネーブル入力（φＩＮ
Ａ）２８０によって制御される。

【００３５】ページリコール動作時のカウンタ回路７０
とアドレス選択回路９０を通る信号の流れは以下の通り
である。

【００３６】図１において、時刻ｔ０〜ｔ１で、所望の
ページリコール開始アドレスが図３の外部アドレスパッ
ド１００に入力される。時刻ｔ２で、ＮＶＤＲＡＭイネ
ーブル信号（ＮＥバー）が低レベルになる。その結果、
ロード信号（ＬＤバー）が発生し、外部アドレスイネー
ブル信号（φＥＸＡ）が低レベルになり、内部アドレス
イネーブル信号（φＩＮＡ）が高レベルになる。外部ア
ドレスイネーブル信号（φＥＸＡ）２００はＮＶＤＲＡ
Ｍ装置の通常の動作の間は活性状態（高レベル）にある
が、ページリコールの間は非活性化されている（低レベ
ル）。内部アドレスイネーブル信号（φＩＮＡ）２８０
はページリコールの間は活性状態（高レベル）にあるが
、通常の動作の間は低レベルにある。アドレスイネーブ
ル信号（φＡＥＢ）１３０はページリコール動作は常に
高レベルにある。

【００３７】図３のアドレス選択回路９０において、ア
ドレスイネーブル信号（φＡＥＢ）１３０が高レベルで
あるので、外部アドレスパッド１００からの外部アドレ
ス入力（ＡＤＥＸｉ）１１５がＮＡＮＤゲート１２０を
介して反転される。そこで、外部アドレスイネーブル信
号（φＥＸＡ）２００が低レベルであるので、伝送ゲー
ト１６０がオフになり、入力１１５がインバータ１５０
を通り、カウンタ出力（ＡＤＰＤｉ）１１０となる。

【００３８】出力（ＡＤＰＤｉ）１１０は図２のカウン
タ回路７０に対する入力５０となる。ロード信号（ＬＤ
バー）が時刻ｔ２で低レベルにパルス化されるので（ロ
ード信号（ＬＤバー）は時刻ｔ３で高レベルに戻る）、
カウンタ入力（ＡＤＰＤｉ）５０がカウンタ出力（Ａｉ
）２０にロードされる。カウンタ出力（Ａｉ）２０は外
部アドレスパッド１００で指定されたページリコール開
始アドレスの１本を構成し、図３のアドレス選択回路９
０に戻る入力（Ａｉ）２３０となる。

【００３９】内部アドレスイネーブル信号（φＩＮＡ）
２８０が時刻ｔ２で高レベルになるので、アドレス信号
（Ａｉ）２３０が送信ゲート２４０とインバータ２１０
を通過する。この時点で、入力（Ａｉ）２３０がアドレ
スデコーディング回路２２５に入力され、この回路２２
５が全ての入力（Ａｉ）２３０をリコール動作の現在の
開始アドレスとして使用できるアドレスに変換する。

【００４０】時刻ｔ４で出力イネーブル信号（ＯＥバー
）が低レベルになり、外部アドレスパッド１００に始め
にロードされていたページリコール開始アドレスを用い
るリコール動作の開始を指示する。ページリコール動作
は時刻ｔ４と時刻ｔ９の間で行われる。この動作におい
て、ＤＲＡＭデータが劣化した状態から完全な論理状態
０又は１の電圧レベルにリストアされる。

【００４１】ＮＶＤＲＡＭイネーブル信号（ＮＥバー）
は時刻ｔ５後のある時点で再び高レベルとなり（リセッ
トし）、出力イネーブル信号（ＯＥバー）は時刻ｔ９で
再び高レベルになる（リセットする）。時刻ｔ９よりも
前のある時刻ｔ６においてイネーブル信号（ＮＥバー）
が高レベルとなる結果、外部アドレスイネーブル信号（
φＥＸＡ）２００が再び高レベルとなり、内部アドレス
イネーブル信号（φＩＮＡ）２８０が再び低レベルにな
る。時刻ｔ５後の時刻ｔ７〜ｔ８で、さらに他のリコー
ル動作の準備のため、他のアドレスを外部アドレスパッ
ド１００にロードしてもよい。　　この時、上記の代わ
りに、出力イネーブル信号（ＯＥバー）はカウントアッ
プ信号３０としても機能するので、出力イネーブル信号
（ＯＥバー）が高レベルになると（この場合、時刻ｔ９
で）カウンタ１０の出力２０が１だけ増加する。このよ
うにして、パッド１００から新しいリコールアドレスを
入力する代わりに、カウンタ出力２０の増加したアドレ
スを使用することを選択して自動的に次の連続したペー
ジをリコールするようにしてもよい。この場合、次のペ
ージリコール動作の間に、時刻ｔ２で高レベルとなった
内部アドレスイネーブル信号（φＩＮＡ）２８０がアド
レス信号（Ａｉ）２３０を与え、これらのアドレス信号
が伝送ゲート２４０とインバータ２１０を介してアドレ
スデコーディング回路２２５に対して次の連続したペー
ジのアドレスを指定する。

【００４２】動作において上記のようにワード線ＷＬと
それに関連したリコール線ＲＬのみが所定のリコール動
作の間論理１となるように、図４で示したアドレスデコ
ーディング回路２２５が構成されている。従って、例え
ば、ワード線ＷＬｎが活性化されると、ビット線Ｂ１〜
Ｂｍの全てが活性化される。リコール線ＲＬｎが使用さ
れてセルの全ページ、即ちワード線ＷＬｎに沿ったセル
の全てに記憶されたデータをリコールする。データはセ
ンス増幅器によって検索される。センス増幅器は従来の
設計のものでよい。

【００４３】活性化されているワード線に関連する１本
のリコール線以外のリコール線ＲＬを活性化してはなら
ない。これは、他のセルでリコール動作を行うと、これ
らのセルではリストア動作が行われないのでこれらのセ
ルのデータが破壊されるからである。

【００４４】本発明では、データの全てのページに対す
るアドレスをそれらのソースとは関係なく用いて、図５
に示すアレイと同様なＮＶＤＲＡＭセルのアレイから全
てのページがリコールされることが理解される。本発明
では、図２のカウンタに関して述べたように、これらの
アドレスは装置のユーザーが入力することもできるし、
コンピュータ又は本発明の他の回路で自動的に発生する
ようにしてもよい。

【００４５】

【発明の効果】このように、要約すると、本発明では、
ＮＶＤＲＡＭのメモリセルの１ページが任意の時にリコ
ールされる。ページリコール開始アドレスをパッド１０
０にロードしてアドレス選択回路９０を介してカウンタ
回路７０の出力２０に送る。出力２０は次いでアドレス
選択回路７０を介してアドレスデコーディング回路２２
５に送り返され、ページリコール開始アドレスが実際の
ページリコール開始アドレスとしてメモリアレイ７００
によって使用できる形に変換される。カウンタ出力２０
の１ずつの増分を自動的に行うことによってセルの連続
するページをリコールし得る。

【００４６】この方法によって本発明の上記の利点が達
成される。すなわち、ブロックモードリコールがＮＶＤ
ＲＡＭ記憶装置では可能でないので、本発明によればそ
のような装置でのページリコールのための方法及び装置
が提供される。さらに、本発明の方法は所定のページリ
コール開始アドレスを指定しメモリセルの連続したペー
ジをリコールすることを可能とする。

【図面の簡単な説明】

【図１】本発明の実施例で用いられる種々の信号のタイ
ミング図である。

【図２】実施例で用いられるカウンタ回路の回路図であ
る。

【図３】実施例で用いられるアドレス選択回路の回路図
である。

【図４】実施例の主要部のブロック図である。

【図５】本発明が用いられるメモリアレイを示す図であ
る。

【符号の説明】

７０　　カウンタ９０　　アドレス選択回路１００　　外部アドレスパッド

Claims

【特許請求の範囲】

【請求項１】アドレス線を有するＮＶＤＲＡＭ記憶装置
に於けるデータのページリコールのための装置であって
、該アドレス線に接続され、複数の第１の開始アドレス
信号を含む所定のページリコール開始アドレスを入力す
るため外部パッドであって、それぞれが該第１の開始ア
ドレス信号の１を出力するための複数の第１の出力を有
する外部パッド、それぞれが該第１の出力の１に接続さ
れ、該第１の開始アドレス信号の１に対応する第２の開
始アドレス信号を出力するための第２の出力をそれぞれ
有する複数のアドレス選択回路、該第２の開始アドレス
信号の１を受け取るために該第２の出力の１にそれぞれ
が接続された複数の第１の入力、及び複数の第３の出力
を有するカウンタ回路であって、該アドレス選択回路の
それぞれは第２の入力を有し、該第３の出力のそれぞれ
は該第２の入力の１に接続され、該アドレス選択回路の
それぞれは該第１の開始アドレス信号の１に対応する第
４の出力を有しているカウンタ回路、並びに入力として
該第４の出力を有し、該データのページをアドレス指定
するアドレスデコード回路を備えている、データのペー
ジリコールのための装置。
【請求項２】前記アドレス選択回路のそれぞれが、入力
として前記第１の出力の１とアドレスイネーブル信号と
を有し、第５の出力を有する第１のＮＡＮＤゲート、入
力として前記第５の出力を有し、第６の出力を有する第
１の伝送ゲート、及び入力として前記第３の出力の１を
有し、第７の出力を有する第２の伝送ゲートを備え、該
第６の出力及び第７の出力が結合されて、該第６の出力
及び第７の出力の一方を該第２の出力として一度に出力
する請求項１に記載の装置。
【請求項３】前記第３の出力を増分する手段を備えてい
る請求項１に記載の装置。
【請求項４】前記カウンタ回路の連続増分にもとづいて
データの連続したページをリコールするようにされてい
る請求項３に記載の装置。
【請求項５】ＮＶＤＲＡＭメモリセルのアレイであって
、該アレイが複数のビット線、複数のワード線及び複数
のリコール線を有し、該セルのそれぞれには１本のビッ
ト線、１本のワード線及び１本のリコール線が接続され
ており、各ビット線はセルアレイ中のセルの複数の第１
の部分集合の１と接続されており、他のビット線が接続
されている該第１の部分集合の他のものとは重複しない
ようにされており、１本のワード線及び対応するリコー
ル線はセルアレイ中のセルの複数の第２の部分集合のそ
れぞれと接続されており、他のワード線及びビット線が
接続されている該第２の部分集合の他のものとは重複し
ないようにされているＮＶＤＲＡＭメモリセルのアレイ
に於いて、（ａ）複数のワード線の１本を活性化して、該活性化さ
れたワード線が接続されたセルの第２の部分集合の各セ
ルをアドレス指定し、活性化されたセルの第２の部分集
合を形成するステップ、（ｂ）該ビット線の全てを活性化して、該活性化された
セルの第２の部分集合にも属する該セルの第１の部分集
合の何れかの各セルをアドレス指定するステップ、及び
（ｃ）該活性化されたワード線に関連するリコール線を
活性化して、ステップ（ｂ）の結果アクセスされた各セルからデータをリコー
ルするステップを包含するデータのページリコール方法
。