KR970000331B1 - 반도체 기억장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 이 발명의 한 실시예에 의한 DRAM의 전체의 구성을 표시하는 블록도.
제2도는 제1도의 DRAM의 주요부를 상세히 표시하는 회로도.
제3도는 제2도의 회로의 동작을 설명하기 위한 파형도.
제4도는 제1도의 DRAM에 있어서의 판별회로의 구성을 표시하는 회로도.
제5도는 제1도의 DRAM에 있어서의 센스앰프 구동 선택회로의 구성을 표시하는 논리 회로도.
제6도는 제1도의 DRAM에 있어서의 판별의 다른 예를 표시하는 논리회로도.
제7도는 제6도의 판별회로의 동작을 설명하기 위한 타이밍 챠트.
제8도는 제6도의 판별회로의 동작을 설명하기 위한 논리도.
제9도는 종래의 DRAM의 문제점을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
1~4 : 메모리셀 그룹 31~34 : 센스앰프 그룹
81~84 : 판별회로 91~94 : 센스앰프 구동선택회로
I/O1~I/O4 : 입/출력 단자
이 발명은 반도체 기억 장치에 관한 특히 복수 비트의 데이타를 입력 또는 출력하기 위한 복수의 단자를 가지는 반도체 기억장치에 관한 것이다.
현재 여러 가지의 워드 구성의 반도체 기억 장치가 사용되고 있다.
예를들면 1M비트 다이나믹·랜덤·액세스·메모리(이하 DRAM이라 칭함)에 관하여는 현재 1M워드×1비트 구성 및 256K워드×4비트 구성의 2종류가 있다.
1M워드×1비트 구성의 DRAM은 대형 컴퓨터등의 비교적 큰 메모리 용량을 필요로하는 시스템에 사용되고 256K워드 ×4비트 구성의 DRAM은 퍼스널 컴퓨터, 워드프로세서 등의 비교적 작은 메모리 용량을 필요로 하는 시스템에 사용된다.
또 이들의 메모리 시스템에 있어서는 퍼리티 비트가 부가된 데이타가 사용되는 일이 많다.
예를 들면 1바이트(8비트)의 데이타에 1비트의 퍼리티 비트가 부가되는 경우에는 1개의 처리 단위가 9비트에 의하여 구성된다.
이 경우 퍼스널 컴퓨터, 워드프로세서등의 비교적 작은 메모리 용량을 가지는 시스템에서는 제9도에 표시하는 것과 같이 256K워드×4비트 구성의 DRAM이 3개 필요하게 된다.
3개의 DRAM중 1개의 DRAM(101)에는 8비트의 데이타 중 4비트의 데이터(D0~D3)가 기억되고 다른 1개의 DRAM(102)에는 남은 4비트의 데이터(D4~D7)가 기억된다.
그리고 남은 1개의 DRAM(103)에는 퍼리티 비트(PB)가 기억된다.
이와 같이 3개의 DRAM(101~103)중 2개에 관하여는 4개의 데이터 입/출력단자가 모두 사용되나, 남은 1개에 관여하는 1개의 입/출력 단자밖에 사용되지 않는다.
복수의 입/출력 단자를 가지는 DRAM에 있어서는 각 입/출력 단자에 대응하여 복수의 센스 앰프가 설치되어 있다.
DRAM의 소비 전력의 대부분은 비트선의 충방전을 행하는 센스앰프에 의하여 소비된다.
종래의 DRAM에서는 사용하는 입/출력 단자의 수에 관계없이 항상 전부의 센스 앰프가 동작한다.
그 때문에 1개의 입/출력 단자밖에 사용되지 않는 경우에서도 4개의 입/출력 단자를 모두 사용하는 경우에서도 DRAM의 소비 전력에는 그다지 차가 없다.
근년 퍼스널 컴퓨터나 워드프로세서 등이 소형화하고 랩 톱 형의 퍼스널 컴퓨터나 워드프로세서 등이 보급하는 것에 따라 배터리에 의한 백업이 필요로 되고 있다.
따라서 할 수 있는한 메모리 시스템의 소비 전력을 작게 하는 것이 요망되고 있어 쓸데없는 소비 전력을 배제 할 필요가 생기고 있다.
이 발명의 목적은 복수 비트의 데이터를 입력 또는 출력하기 위한 복수의 단자를 가지는 반도체 기억 장치에 있어서 사용하지 않는 단자에 대응하는 기능회로 블록의 전력 소비를 배제하는 것이다.
이 발명에 관한 반도체 기억 장치는 복수비트로 이루어지는 데이타를 기억하는 반도체 기억 장치이고, 복수의 데이터를 입력 또는 출력하기 위한 복수의 단자 복수의 단자에 대응하여 설치된 복수의 기능회로 블록 및 복수의 기능회로 블록 중 어느쪽 인가를 고정적으로 비활성상태에 설정하기 위한 설정 수단을 구비한다.
이 발명에 관한 반도체 기억장치에 있어서는 복수의 단자중 사용하지 않는 단자에 대응하는 기능회로 블록은 설정 수단에 의하여 고정적으로 비활성 상태로 설정할 수가 있다.
본 발명의 다른 특징에 의하면, 복수 비트로 된 데이터를 기억하는 반도체 기억장치는 각각이 상기 복수 비트에서 선택된 1비트의 데이터를 입력 또는 출력하기 위하여 설치된 복수의 단자(I/O1~I/O4)와, 이들복수의 단자(I/O1~I/O4)에 대응하여 설치되어, 각각이 상기 복수비트에서 선택된 1비트의 데이터를 대응한 상기 단자에서 입력 또는 대응한 상기 단자로 출력하기 위하여 설치된 복수의 기능회로 블록 31~34)과, 이들 복수의 기능회로 블록(31~34) 중의 어느것을 고정적으로 비활성 상태로 설정하기 위한 설정수단(81~84,91~94)과를 구비한다.
이 실시예에 있어서, 상기 각 기능회로 블록(31~34)은 복수의 센스앰프를 가진 센스앰프군(31~34)이고, 상기 설정수단(81~84,91~94)은 상기 복수의 단자(I/O1~I/O4)에 대응하여 설치되어, 각각이 대응한 단자의 사용의 유무를 판별하고, 사용 유무 판별신호(SE1~SE4)를 출력하기 위한 복수의 판별 수단(81~84)과, 이들 복수의 판별수단(81~84)에 대응하여 설치되어, 각각이 상기 기능블록(31~34)을 활성상태로 하는지, 비활성 상태로 하는지를 표시하는 구동신호(S)와 대응한 판별수단에서의 사용유무 판별신호와를 받아, 사용유무 판별신호가 사용무를 표시할때는 구동신호(S)의 상태에 관계없이 대응한 기능회로 블록을 비활성 상태로 이루고, 사용유무 판별신호가 사용유를 표시할때는 구동신호(S)의 상태에 응하여 대응한 기능회로 블록을 활성상태 또는 비활성 상태로 이루는 기능회로 블록 구동신호(S1~S4)를 출력하는 선택수단(91~94)과를 가지고 있다.
본 발명 또다른 특징에 의하면, 반도체 기억장치는 각각이 행 및 열에 매트릭스 상으로 배치된 복수의 메모리셀(MC)을 가지는 복수의 메모리셀군(1~4), 이들 메모리셀군(1~4)에 대응하여 설치되어, 각각이 대응한 메모리셀군의 열에 대하여 설치되어, 대응한 열에 배치된 복수의 메모리셀(MC)에서 선택된 메모리셀에서 판독된 데이터를 출력하기 위해 설치된 복수의 출력단자(I/O1~I/O4), 상기 복수의 센스엠프군(31~34)의 센스앰프(SA)를 활 성상태로 하는지, 비활성 상태로 하는지를 표시하는 구동신호(S)를 받아, 상기 복수의 출력단자(I/O1~I/O4)의 사용의 유무의 상태에 응하여 사용하지 않는 출력단자에 대응한 센스앰프군의 센스앰프(SA)에 대하여는 구동신호(S)의 상태에 관계없이 대응한 센스앰프군의 센스앰프(SA)를 활성상태 또는 비활성 상태로 이루는 기능회로 블록 구동신호(S1~S4)를 출력하는 설정수단(81~84,91~94)과를 구비한다.
이 실시예에서, 설정수단(81~84,91~94)은 상기의 복수의 출력수단 (I/O1~I/O4)에 대응하여 설치되어, 각각이 대응한 출력단자에 입력된 전위에 의거하여 대응한 출력단자의 사용의 유무를 판별하여 사용유무 판별신호(SE1~SE4)를 출력하기 위한 복수의 판별수단(81~84)과, 이들 복수의 판별수단(81~84)에 대응하여 설치되어, 각각이 상기 구동신호(S)와 대응한 판별수단에서의 사용유무 판별신호와를 받아서 대응한 센스앰프군의 센스앰프에 대하여 상기 기능회로 블록 구동신호를 출력하는 선택수단(91~94)과를 가지고 있고, 각 판별수단(81~84)은, 대응한 출력단자에 규정의 범위의 전위가 인가되어 있을때는, 대응한 출력단자의 사용유를 표시하는 사용유무 판별신호를 출력하고, 대응한 출력단자에 규정의 범위외의 전위가 인가되어 있을때는 대응한 출력단자의 사용무를 표시하는 사용유무 판별신호를 출력하며, 각 판별수단(81~84)은, 대응한 출력단자에 인가되는 전위의 레벨과, 로우 어드레스 스트로브 신호(/RAS)의 전위의 레벨과, 라이트 이네이블 신호(/WE)의 전위의 레벨과의 논리에 의거하여 대응한 출력단자의 사용의 유무를 판별한 사용유무 판별신호를 출력한다.
그 때문에 사용하는 단자에 대응하는 기능회로 블록에 있어서만 전력이 소비되고 사용하지 않는 단자에 대응하는 기능 회로 블록에 있어서는 전력이 소비되지 않는다.
(실시예)
이하 이 발명의 실시예를 도면을 참조하면서 상세히 설명한다.
제1도는 이 발명의 한 실시예에 의한 256K×4비트 구성의 DRAM을 표시하는 블록도이다.
반도체칩(CH)상에는 4비트의 데이터를 입출력 하기 위한 입/출력단자(I/O1~I/O4)가 설치되어 있다.
4개의 입/출력 단자(I/O1~I/O4)에 대응하여 4개의 메모리셀 그룹(1~4)이 설치되어 있다. 메모리셀 그룹(1~4)의 각각은 매트릭스상에 배열된 256K 비트의 메로리셀을 포함한다.
메모리셀 그룹(1~4)에 대응하여 컬럼디코더(11~14)가 설치되어 있다.
또 메모리셀 그룹(1~4)에 공통의 로우디코더(20)가 설치되어 있다.
다시금 메모리셀 그룹(1~4)에 대응하여 센스앰프 그룹(31~34)가 각각 설치되어 있다.
또 반도체 칩(CH)상에는 외부로부터 부여되는 어드레스 신호(AD)를 받는 어드레스 버퍼(40)가 설치되어 있다.
어드레스 버퍼(40)는 외부로부터 부여되는 어드레스 신호(AD)를 소정의 타이밍에서 로우어드레스 신호로써 로우 디코더(20)에 부여된다.
또 어드레스 버퍼(40)는 외부로부터 부여되는 어드레스 신호(AD)를 소정의 타이밍에서 칼럼 어드레스 신호로써 컬럼 디코더(11~14)에 부여된다
입/출력 단자(I/O1)는 입출력 회로 (51)를 사이에 두고 I/O 버스(60)에 접속되어 있다.
마찬가지로 입/출력 단자 (I/O2~I/O4)는 각각 입출력 회로(도시하지 않음)을 사이에 두고 I/O 버스(60)에 접속되어 있다. 데이터의 기록시에는 로우 디코더(20)가 로우 어드레스 신호에 응답하여 메모리셀 그룹(1~4)내의 1행의 메모리셀을 선택한다.
또 칼럼 디코더(11~14)가 칼럼 어드레스 신호에 응답하여 각각 메모리셀 그룹(1~4)내의 1열의 메모리셀을 선택한다.
이와 같이하여 메모리셀 그룹(1~4)의 각각에 있어서 1개의 메모리셀이 선택된다.
데이타의 기록시에는 입/출력 단자 (I/O1~I/O4)에 부여된 4비트의 데이타가 입출력 회로 및 I/O 버스(60)를 사이에 두고 선택된 4개의 메모리셀에 기록된다.
또 데이타의 판독시에는 선택된 4개의 메모리셀에 기억되는 데이터가 각각 센스 앰프 그룹(31~34)에 의하여 증폭되어 I/O 버스(60) 및 입출력 회로를 사이에 두고 I/O1~I/O4로부터 외부에 판독된다.
또한 타이밍 제너레이터(70)는 외부로부터 부여되는 로우 어드레스 스트로브 신호(RAS), 컬럼 어드레스 스터로브 신호(CAS) 및 라이트이리네이블 신호(WE)에 응답하여 여러 가지의 제어신호를 발생한다.
이 실시예에 있어서는 특히 입/출력 단자의 사용의 유/무를 판별하기 위한 판별회로(81~84) 및 센스앰프 구동선택회로(이하 선택회로라 칭함)(91~94)가 설치되어 있다.
이들 판별회로(81~84) 및 선택회로(91~94)가 사용하지 않는 센스앰프 그룹을 고정적으로 비활성 상태로 설정하기 하기 위한 설정 수단을 구성한다.
통상은 판별회로(81~84)가 선택회로(91~94)에 각각 선택신호(SE1~SE4)를 부여한다.
이 경우 선택회로(91~94)는 타이밍 제너레이터(70)로부터 발생되는 센스앰프 구동신호(5)를 각각 센스앰프 구동신호(S1~S4)로써 센스앰프 그룹(31~34)에 부여된다.
이것에 의하여 센스앰프 (31~34)이 활성화된다. 한편, 예를 들면 입/출력 단자 (I/O4)에 고전압이 인가되면 판별회로(84)는 선택신호(SE4)를 발생하지 않는다.
이 경우 선택회로(94)는 센스앰프 구동신호(S4)를 센스앰프 그룹(34)에 부여하지 않는다.
따라서 센스앰프 그룹(34)은 비활성 상태로 설정된다. 제2도는 제1도에 표시되는 주로 메모리셀 그룹(1)의 구성을 상세히 표시하는 회로도이다. 또한 메모리셀 그룹(2~4)의 구성도, 제2도에 표시되는 구성과 마찬가지이다.
제2도에 있어서 복수의 비트선대(BL,BL) 및 복수의 워드선(WL)이 서로 교차하도록 배치되고 그들의 교점에 메모리셀(MC)이 설치되어 있다.
복수의 워드선(WL)은 로우디코더(20)에 접속된다. 각 비트선대(BL,BL)는 n채널 트랜지스터(Tr7,Tr8)를 사이에 두고 입출력선대(I/O,I/O)에 접속된다.
트랜지스터(Tr7,Tr8)의 게이트에는 칼럼 디코더(11)로부터 디코드 신호가 부여된다. 각 비트선대(BL,BL)에는 센스앰프(SA)가 설치되어 있다.
각 센스앰프(SA)는 P채널 트랜지스터(Tr1,Tr2)로 이루어지는 P채널 센스앰프와 n채널 트랜지스터(Tr3,Tr4)로 이루어지는 n채널 센스앰프와를 포함한다.
센스엠프(SA)의 노드(N1)는 P채널 트랜지스터(Tr5)를 사이에 두고 전원전압(Vcc)에 결합되어 있다. 센스앰프(SA)의 노드(N2)는 n채널 트랜지스터(Tr6)를 사이에 두고 접지 전위에 결합되어 있다.
트랜지스터(Tr6)의 게이트에는 센스앰프 구동신호(S1)가 부여된다. 트랜지스터(Tr5)의 게이트에는 센스앰프 구동신호(S1)의 반전신호인 센스앰프 구동신호(SI)가 부여된다. 센스앰프 그룹(31)내의 복수 센스앰프(SA)는 센스앰프 구동신호(S1,SI)에 의하여 공통으로 활성화된다. 다음에 제2도의 회로의 동작을 제3도의 파형도를 참조하면서 설명한다.
데이터의 판독시에 로우디코더(20)가 복수의 워드선(WL)중 어느 쪽인가 1개를 선택하고 그 전위를 「H」 레벨로 상승시킨다. 그것에 의하여 선택된 워드선(WL)에 접속되는 복수의 메모리셀(MC)에 기억된 데이타가 각각 대응하는 비트선에 판독된다.
그 결과 각 비트선대(BL,BL)에 약간의 전위차가 생긴다. 센스앰프 구동신호(S1)가 「L」레벨에 하강하며 또한 센스앰프 구동신호(SI)가 「L」레벨로 하강하면 센스앰프(SA)가 활성화된다.
그것에 의하여 비트선대(BL,BL)의 높은 쪽의 전위가 전원전압(VCC)까지 인상되고 낮은 쪽의 전위가 접지 전위까지 인하된다.
이와 같은 센스앰프(SA)의 활성화시에 전력이 소비된다. 다음에 제1도의 판별회로(81~84)의 한예를 제4도에 표시하고 선택회로(91~94)의 한예를 제5도에 표시한다.
제4도 및 제5도에 있어서는 i는 1~4중 어느것인가를 표시하고 있다.
제4도에 있어서 입/출력 단자(I/1i)와 접지단자와의 사이에 n단의 n채널 트랜지스터(Q1~Qn) 및 저항 (R1)이 직렬로 접속되어 있다.
트랜지스터(Qn)와 저항(R1)과의 접속점에 인버터(G1)가 접속되어 있다. 인버터(G1)의 출력이 선택신호(SEi)로서 대응하는 선택회로에 부여된다.
입/출력 단자(I/Oi)에 규정의 범위의 전압(통상 O~전원전압 VCC)이 인가되어 있는 때에는 노드(N3)의 전담이 「L」레벨로 되도록 n채널 트랜지스터의 단수(n)가 설정된다.
따라서 입력/출력단자(I/Oi)에 규정의 범위의 전압이 인가되면 선택신호(SEi)는「 H」레벨로 된다. 한편 입/출력 단자(I/Oi)에 전원전압(VCC) 이상의 고전압이 인가되면 노드(N3) 의 전위는 「 H」 레벨로 된다. 따라서 선택신호(SEi)는 「L」 레벨로 된다.
다음에 제5도의 선택회로는 NAND 게이트(G2) 및 인버터(G3)를 포함한다. NAND 게이트(G2)의 한쪽의 입력단자에는 선택신호(SEi)가 부여되고 다른쪽의 입력단자에는 센스앰프 구동신호(S)가 부여된다.
인버터(G3)로부터는 센스앰프 구동신호(Si)가 출력된다. 선택신호(SEi)가 「H」레벨의 때에는 센스앰프 구동신호(S)가 센스앰프 구동신호(Si)로써 출력된다. 선택신호(SEi)가 「L」레벨의 때에는 센스앰프 구동신호(Si)는 「L」레벨로 된다.
이것에 의하여 대응하는 센스앰프 그룹의 센스앰프가 비활성 상태로 된다.
다음에 제1도를 참조하면서 예를 들면 입/출력 단자(I/O1) 만을 사용하는 경우의 동작을 설명한다.
입/출력단자(I/O1)에는 규정의 범위의 전압(O~전원전압 VCC)이 인가된다.
또 사용하지 않는 입/출력 단자(I/O2~I/O4)는 전원 전압(VCC)이상의 고전압에 바이어스된다.
이 경우 입/출력 안자(I/O2~I/O4)에 고전압을 인가하기 위하여 소정의 고전압 발생회로가 사용된다. 고전압 발생 회로에는 거의 전류가 흐르지 않으므로 고전압의 인가에 의한 전력 소비는 거의 없다.
이때 선택신호(SE1)는 「H」레벨로 되고 선택신호(SE2~SE4)는 「 L」 레벨로 된다. 소정의 타이밍에서 타이밍 제어 데이터(70)로부터 선택회로(91~94)에 센스앰프 구동신호(S)가 부여되면 센스앰프 구동신호(S1)만이 활성화되고 센스앰프 구동신호(S2~S4)는 활성화되지 않는다.
따라서 센스앰프 그룹(31)만이 동작하고 센스앰프 그룹(32~34)은 동작하지 않는다.
그 결과 이 실시예의 DRAM에 있어서 소비 전력은 종래의 DRAM에 있어서 소비전력의 약 4분의 1로 저감한다.
제6도는 판별회로의 다른 예를 표시하는 회로도이다. 제6도의 판별회로는 NOR 게이트(G4,G5), 인버터(G6~G23), NAND 게이트(G24), P채널 트랜지스터(Tr7,Tr9) 및 n채널 트랜지스터(Tr8,Tr10)로 이루어진다. 이 판별회로는 외부로부터 부여되는 로우 어드레스 스트로브신호(RAS), 라이트이네이블 신호(WE) 및 입/출력단자(I/Oi)에 부여되는 신호가 소정의 논리레벨인 때에 「L」레벨의 선택신호(SEi)를 발생하고 기타의 경우에는 「H」레벨의 선택신호(SEi)는 발생한다.
다음에 제7도의 타이밍 챠트 및 제8도의 논리도를 참조하면서 제6도의 판별회로의 동작을 설명한다.
로우어드레스 스트로브신호(RAS)가 하강하는 시각(T1)에 라이트이에이블 신호(WE)가 「H」레벨이면 입/출력 단자(I/Oi)의 상태에 불구하고 선택신호(SEi)는 「H」레벨로 된다.
따라서 「 H」 레벨의 센스앰프 구동신호(S)가 부여되면 센스앰프 구동신호(Si)(i는 1~4의 어느것임)는 「H」레벨로 된다.
그것에 의하여 대응하는 센스앰프 그룹의 센스앰프가 구동된다. 시각(T1)에서 라이트이네이블 신호(WE)가 「L」레벨이고 또한 입/출력 단자(I/Oi)에 「H」레벨의 신호가 부여되고 있는 경우도 선택신호(SEi)가 「H」레벨로된다.
따라서 센스앰프 구동신호(S)에 응답하여 대응하는 센스앰프 그룹의 센스앰프가 구동된다. 시각(T1)에서 라이트 이네이블신호(WE)가 「L」레벨이고 또한 입/출력 단자(I/Oi)는 「L」레벨의 신호가 부여되고 있는 경우에는 선택신호(SEi)는 「L」레벨로 된다.
이것에 의하여 센스앰프 구동신호(Si)도 「L」레벨로 된다. 따라서 대응하는 센스앰프 그룹의 센스앰프는 구동되지 않는다.
상기와 같이 로우 어드레스 스트로브 신호(RAS)의 하강시에 있어서 라이트 이네이블신호(WE) 및 입/출력단자(I/Oi)에 부여되는 신호의 상태에 의하여 구동되어야할 센스앰프 그룹을 선택하는 것이 가능하게 된다.
또한 판별회로(81~84) 및 선택 회로(91~94)의 구성은 제4도~제6도에 표시되는 구성에 한정되지 않고 사용하지 않는 입/출력 단자에 대응하는 센스앰프 그룹을 고정적으로 비활성 상태에 설정할 수가 있으면 다른 구성을 채용하여도 좋다.
또 상기 실시예에서는 각 입/출력 단자에 대응하는 기능회로 블록이 센스앰프 그룹인 경우를 설명하였으나 각 압/출력 단자에 대응하는 기능회로블록은 센스앰프 그룹에 한정되는 것은 아니다.
예를 들면 각 입/출력 단자에 대응하는 디코더, 입출력 회로등을 독립적으로 비활성 상태에 설정하도록 한 구성도 가능하다. 이 경우도 상기 실시예와 마찬가지와 효과를 가진다.
이상과 같이 이 발명에 의하면 복수의 단자에 대응하는 기능회로 블록을 각각 독립적으로 비활성 상태에 설정할 수가 있으므로 사용하는 단자에 대응하는 기능회로 블록만을 활성화 할 수가 있다. 따라서 쓸데없는 전력소비를 없게 하는 것이 가능하게 된다.

Claims (2)

  1. 복수 비트의 데이터를 기억하는 반도체기억장치에 있어서, 각각이 복수의 메모리셀을 갖는 메모리셀군(1~4)과 ; 어드레스신호(AD)에 의거하여 상기 메모리셀군(1~4)의 각각으로부터 1비트의 메모리셀을 선택하는 메모리셀선택 ; 수단(11~14,20)과 : 상기 메모리셀군(1~4)의 각각에 대응하고 설치되고, 각각이 대응한 센스앰프 구동신호(S1~S4)를 받아서, 이 센스앰프 구동신호(S1~S4)가 제1레벨이면, 활성화되어 대응한 메모리셀군중에서, 상기 메모리셀선택수단(11~14,20)에 의해 선택된 메모리셀에 기억되는 데이터를 증폭하며, 상기 대응한 센스앰프 구동신호(S1~S4)가 제2레벨이면 비활성화되는 복수의 센스앰프군(31~34)과 ; 각각이 상기 메모리셀군(1~4)의 각각에 대응하여 설치되고, 대응한 메모리셀군(1~4) 중에서의 상기 선택된 메모리셀에 기억되는 데이터를 입출력하기 위한 복수의 입/출력단자(I/O1~I/O4)와 ; 각각이 상기 입/출력단자(I/O1~I/O4)의 각각에 대응하여 설치되고, 외부로부터 제공되는 신호에 의거하여, 대응하는 입/출력단자(I/O1~I/O4)의 사용유무에 따른 레벨로 되는 판별신호(SE1~SE4)를 출력하는 복수의 판별수단(81~84)과 ; 각각이 상기 판별수단(81~84)의 각각에 대응하고 설치되고, 대응한 판별수단으로부터의 판별신호(SE1~SE4)를 받아서, 이 판별신호(SE1~SE4)가 대응하는 입/출력단자(I/O1~I/O4)의 사용이 없는 것을 표시하는 레벨인 때에는 상기 제2레벨로 되는 상기 대응하는 센스앰프군(31~34)으로 제공하는 센스앰프 구동신호(S1~S4)를 출력하는 복수의 센스앰프 구동선택수단(91~94)을 구비한 반도체기억장치.
  2. 제1항에 있어서, 각각의 센스앰프 구동선택수단(91~94)은, 구동신호(S)를 받아서, 대응한 판별수단으로부터 판별신호(SE1~SE4)가 대응하는 입/출력단자(I/O1~I/O4)의 사용이 없다는 것을 표시하는 레벨인 때에는, 이 구동신호(S)의 레벨에 의하지 아니하고 상기 제2레벨로 되고, 상기 판별신호(SE1~SE4)가 대응하는 입/출력단자(I/O1~I/O4)의 사용이 있다는 것을 표시하고 레벨인 때에는, 구동신호(S)의 레벨에 따라서 상기 제1레벨로 되는 대응하는 센스앰프군(31~34)으로 제공하는 센스앰프 구동신호(S1~S4)를 출력하는 반도체기억장치.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6260103B1 (en) * 1998-01-05 2001-07-10 Intel Corporation Read-while-write memory including fewer verify sense amplifiers than read sense amplifiers
KR100306965B1 (ko) * 1998-08-07 2001-11-30 윤종용 동기형반도체메모리장치의데이터전송회로
US6141286A (en) * 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
US6320811B1 (en) * 1998-12-10 2001-11-20 Cypress Semiconductor Corp. Multiport memory scheme
JP4597470B2 (ja) * 2002-07-25 2010-12-15 富士通セミコンダクター株式会社 半導体メモリ
US7280428B2 (en) 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US8595459B2 (en) 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
US7660183B2 (en) * 2005-08-01 2010-02-09 Rambus Inc. Low power memory device
US7906982B1 (en) 2006-02-28 2011-03-15 Cypress Semiconductor Corporation Interface apparatus and methods of testing integrated circuits using the same
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
US9759772B2 (en) 2011-10-28 2017-09-12 Teradyne, Inc. Programmable test instrument
US10776233B2 (en) 2011-10-28 2020-09-15 Teradyne, Inc. Programmable test instrument
US10453544B2 (en) 2014-12-10 2019-10-22 Nxp Usa, Inc. Memory array with read only cells having multiple states and method of programming thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5427785A (en) * 1977-08-04 1979-03-02 Nec Corp Integrated circuit
JPS56124929A (en) * 1980-03-06 1981-09-30 Toshiba Corp Integrated circuit device
FR2528613B1 (fr) * 1982-06-09 1991-09-20 Hitachi Ltd Memoire a semi-conducteurs
EP0103654B1 (de) * 1982-09-22 1987-05-20 Deutsche ITT Industries GmbH Elektrisch programmierbare Speichermatrix
JPS62112292A (ja) * 1985-11-11 1987-05-23 Nec Corp メモリ回路
JPS62120700A (ja) * 1985-11-20 1987-06-01 Fujitsu Ltd 半導体記憶装置
JPS62188090A (ja) * 1986-02-13 1987-08-17 Mitsubishi Electric Corp 電圧検出回路
JPS6326892A (ja) * 1986-07-18 1988-02-04 Nec Corp メモリ装置
JPS6337894A (ja) * 1986-07-30 1988-02-18 Mitsubishi Electric Corp ランダムアクセスメモリ
JPS6349812A (ja) * 1986-08-19 1988-03-02 Fujitsu Ltd メモリ制御方式
JP2569538B2 (ja) * 1987-03-17 1997-01-08 ソニー株式会社 メモリ装置
US4891795A (en) * 1987-05-21 1990-01-02 Texas Instruments Incorporated Dual-port memory having pipelined serial output
US4894770A (en) * 1987-06-01 1990-01-16 Massachusetts Institute Of Technology Set associative memory
JPS6451512A (en) * 1987-08-22 1989-02-27 Fuji Photo Film Co Ltd Power saving type memory device
JP2645417B2 (ja) * 1987-09-19 1997-08-25 富士通株式会社 不揮発性メモリ装置

Also Published As

Publication number Publication date
JPH03125393A (ja) 1991-05-28
US5875132A (en) 1999-02-23
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KR910008730A (ko) 1991-05-31
DE4020895A1 (de) 1991-04-25
JPH0778994B2 (ja) 1995-08-23

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