JPH07111824B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH07111824B2 JPH07111824B2 JP61298395A JP29839586A JPH07111824B2 JP H07111824 B2 JPH07111824 B2 JP H07111824B2 JP 61298395 A JP61298395 A JP 61298395A JP 29839586 A JP29839586 A JP 29839586A JP H07111824 B2 JPH07111824 B2 JP H07111824B2
- Authority
- JP
- Japan
- Prior art keywords
- clear
- clear operation
- memory cell
- memory
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置に係り、特にスタティック・ラ
ンダムアクセスメモリ（SRAM）のクリア動作制御回路に
関する。
ンダムアクセスメモリ（SRAM）のクリア動作制御回路に
関する。
（従来の技術） 近年、半導体メモリの記憶容量の大容量化に伴い、画像
処理用等にも応用範囲が広がってきた。特に、画像処理
分野においては、いくつかの新しい機能が画像処理メモ
リに求められており、そのうちの一つとして画像処理記
憶データの瞬間クリア機能がある。この瞬間クリア機能
とは、今まで蓄えられていたメモリ内の記憶データの全
部、あるいは一部のデータを全てクリアし、代わりに
“0"または“1"の同一データを上記クリアしたメモリセ
ルに対して書き込む動作のことである。
処理用等にも応用範囲が広がってきた。特に、画像処理
分野においては、いくつかの新しい機能が画像処理メモ
リに求められており、そのうちの一つとして画像処理記
憶データの瞬間クリア機能がある。この瞬間クリア機能
とは、今まで蓄えられていたメモリ内の記憶データの全
部、あるいは一部のデータを全てクリアし、代わりに
“0"または“1"の同一データを上記クリアしたメモリセ
ルに対して書き込む動作のことである。
従来の汎用SRAMでは、通常、入力されたアドレス信号に
対応した１個のメモリセルに対する書き込み、あるいは
読み出し動作しか一度に行なうことができないので、前
記瞬間クリア機能を実現しようとすると、メモリ内の全
てのアドレスを順次走査し、各々のメモリセルにクリア
したいデータ（“1"または“0"）を書き込んでいかなけ
ればならない。従って、クリアしたいビット数と同じ回
数の書き込み動作を行う必要がある。例えば、32kワー
ド×８ビット構成の256kビットSRAMの場合、全てのメモ
リ内容をクリアするには最小書き込みサイクルタイムを
100nsとしても、100ns×32×1024で約３〜4msかかるこ
とになる。
対応した１個のメモリセルに対する書き込み、あるいは
読み出し動作しか一度に行なうことができないので、前
記瞬間クリア機能を実現しようとすると、メモリ内の全
てのアドレスを順次走査し、各々のメモリセルにクリア
したいデータ（“1"または“0"）を書き込んでいかなけ
ればならない。従って、クリアしたいビット数と同じ回
数の書き込み動作を行う必要がある。例えば、32kワー
ド×８ビット構成の256kビットSRAMの場合、全てのメモ
リ内容をクリアするには最小書き込みサイクルタイムを
100nsとしても、100ns×32×1024で約３〜4msかかるこ
とになる。
しかし、この様な長いクリア処理時間がかかることは、
高速性が求められる画像処理の応用分野においては問題
であり、メモリ機能および性能上の改善が望まれる。ま
た、消費電力の点でも、上記の長いクリア処理時間に通
常の書き込み動作におけると同様の消費電流がビット線
およびメモリセルに流れ続けることになるので、低消費
電力化の観点から改善が望まれる。
高速性が求められる画像処理の応用分野においては問題
であり、メモリ機能および性能上の改善が望まれる。ま
た、消費電力の点でも、上記の長いクリア処理時間に通
常の書き込み動作におけると同様の消費電流がビット線
およびメモリセルに流れ続けることになるので、低消費
電力化の観点から改善が望まれる。
（発明が解決しようとする問題点） 本発明は、上記したようにメモリ内の全部、あるいは一
部の記憶データを一定データに書き換えるためのメモリ
クリア動作における長い処理時間および無駄な消費電力
の問題点を解決すべくなされたもので、メモリクリア動
作に費やす処理時間および消費電力をそれぞれ大幅に改
善し得る半導体メモリを提供することを目的とする。
部の記憶データを一定データに書き換えるためのメモリ
クリア動作における長い処理時間および無駄な消費電力
の問題点を解決すべくなされたもので、メモリクリア動
作に費やす処理時間および消費電力をそれぞれ大幅に改
善し得る半導体メモリを提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明の半導体メモリは、クリア動作時に、スタティッ
ク型メモリセルにおけるトランスファゲート用トランジ
スタをオフ状態のままにして、クリアデータ信号が“0"
のときに上記メモリセルにおける２個の駆動用トランジ
スタの各ソースの一方を高レベル電位、他方を低レベル
電位に設定し、クリアデータ信号が“1"のときに、上記
メモリセルにおける２個の駆動用トランジスタの各ソー
スの一方を低レベル電位、他方を高レベル電位に設定
し、上記メモリセルのデータを“0"又は“1"にクリアす
るようにしてなることを特徴とする。
ク型メモリセルにおけるトランスファゲート用トランジ
スタをオフ状態のままにして、クリアデータ信号が“0"
のときに上記メモリセルにおける２個の駆動用トランジ
スタの各ソースの一方を高レベル電位、他方を低レベル
電位に設定し、クリアデータ信号が“1"のときに、上記
メモリセルにおける２個の駆動用トランジスタの各ソー
スの一方を低レベル電位、他方を高レベル電位に設定
し、上記メモリセルのデータを“0"又は“1"にクリアす
るようにしてなることを特徴とする。
（作用） クリア動作時にメモリセル選択のためのアドレス選択動
作が全く不要であり、しかも、カラム単位を最小単位と
してクリア動作が行なわれるので、クリア動作における
処理時間が短かい。また、メモリセルのトランスファゲ
ート用トランジスタがオフ状態のままでクリア動作が行
なわれるので、クリア動作時の直流電流は小さく、消費
電力が少ない。
作が全く不要であり、しかも、カラム単位を最小単位と
してクリア動作が行なわれるので、クリア動作における
処理時間が短かい。また、メモリセルのトランスファゲ
ート用トランジスタがオフ状態のままでクリア動作が行
なわれるので、クリア動作時の直流電流は小さく、消費
電力が少ない。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、SRAMにおける１カラム分の回路を代表的に示
すと共に、各カラム毎あるいは複数のカラムに共通に設
けられたクリア動作制御回路10を示している。即ち、B
L,▲▼は一対のビット線、11,12は上記ビット線BL,
▲▼とVDD電源ノードとの間に接続されたビッド線
負荷回路、MC…はスタティック型メモリセル、WL…は上
記メモリセルMC…に各対応して接続されたワード線であ
る。上記メモリセルMC…それぞれは、２個の駆動用のＮ
チャネルMOS（絶縁ゲート型）トランジスタT1,T2および
２個の高抵抗負荷素子R1,R2からなるフリップフロップ
回路と、このフリップフロップ回路の２個の入出力ノー
ドN1,N2（前記トランジスタT1,T2のドレイン）と前記ビ
ット線BL,▲▼との間に接続されてワード線にゲー
トが接続された２個のトランスファゲート用のＮチャネ
ルトランジスタT3,T4とからなる。そして、上記メモリ
セルMC…におけるビット線BL駆動用トランジスタT1の各
ソースおよびビット線▲▼駆動用トランジスタT2の
各ソースは前記クリア動作制御回路10の第1,第２の出力
ノードN3,N4にそれぞれ対応して接続されている。
すと共に、各カラム毎あるいは複数のカラムに共通に設
けられたクリア動作制御回路10を示している。即ち、B
L,▲▼は一対のビット線、11,12は上記ビット線BL,
▲▼とVDD電源ノードとの間に接続されたビッド線
負荷回路、MC…はスタティック型メモリセル、WL…は上
記メモリセルMC…に各対応して接続されたワード線であ
る。上記メモリセルMC…それぞれは、２個の駆動用のＮ
チャネルMOS（絶縁ゲート型）トランジスタT1,T2および
２個の高抵抗負荷素子R1,R2からなるフリップフロップ
回路と、このフリップフロップ回路の２個の入出力ノー
ドN1,N2（前記トランジスタT1,T2のドレイン）と前記ビ
ット線BL,▲▼との間に接続されてワード線にゲー
トが接続された２個のトランスファゲート用のＮチャネ
ルトランジスタT3,T4とからなる。そして、上記メモリ
セルMC…におけるビット線BL駆動用トランジスタT1の各
ソースおよびビット線▲▼駆動用トランジスタT2の
各ソースは前記クリア動作制御回路10の第1,第２の出力
ノードN3,N4にそれぞれ対応して接続されている。
このクリア動作制御回路10は、クリア動作制御信号CCお
よびクリアデータ信号CDが入力し、この入力信号に応じ
て前記２個の出力ノードN3,N4の電位を次のように設定
する。即ち、メモリの通常の読み出し、書き込み動作時
にCC信号が低レベルになり、クリア動作時にCC信号が高
レベルになるものとすれば、CC信号入力が低レベルのと
きには第1,第２の出力ノードN3,N4をそれぞれVSS電位
（接地電位）に設定する。また、CC信号が高レベルのと
きには、第1,第２の出力ノードN3,N4を相異なる電源電
位（一方をVDD電位、他方をVSS電位）に設定し、この第
1,第２の出力ノードN3,N4の電位の高低関係をCD信号入
力の“1",“0"に応じて決定する。即ち、CD信号入力が
“1"のときには、第１の出力ノードN3をVDD電位、第２
の出力ノードN4をVSS電位にし、逆にCD信号入力が“0"
のときには、第１の出力ノードN3をVSS電位、第２の出
力ノードN4をVDD電位にする。
よびクリアデータ信号CDが入力し、この入力信号に応じ
て前記２個の出力ノードN3,N4の電位を次のように設定
する。即ち、メモリの通常の読み出し、書き込み動作時
にCC信号が低レベルになり、クリア動作時にCC信号が高
レベルになるものとすれば、CC信号入力が低レベルのと
きには第1,第２の出力ノードN3,N4をそれぞれVSS電位
（接地電位）に設定する。また、CC信号が高レベルのと
きには、第1,第２の出力ノードN3,N4を相異なる電源電
位（一方をVDD電位、他方をVSS電位）に設定し、この第
1,第２の出力ノードN3,N4の電位の高低関係をCD信号入
力の“1",“0"に応じて決定する。即ち、CD信号入力が
“1"のときには、第１の出力ノードN3をVDD電位、第２
の出力ノードN4をVSS電位にし、逆にCD信号入力が“0"
のときには、第１の出力ノードN3をVSS電位、第２の出
力ノードN4をVDD電位にする。
ここで、上記クリア動作制御回路10の一具体例について
説明する。CC信号はインバータ13により反転されたのち
ノアゲート14,15の各一方の入力となり、CD信号はイン
バータ16により反転されたのち上記ノアゲート14の他方
の入力となると共に直接に上記ノアゲート15の他方の入
力となっている。従って、CC信号が低レベルの場合に
は、インバータ13の出力が高レベル、ノアゲート14の出
力（第１の出力ノードN3）およびノアゲート15の出力
（第２の出力ノードN4）は共に低レベル（VSS電位）に
なる。また、CC信号が高レベルの場合には、インバータ
13の出力が低レベルになり、CD信号が“1"のときには、
インバータ16の出力が低レベル、ノアゲート14の出力が
高レベル（VDD電位）になり、ノアゲート15の出力がVSS
電位になり、CD信号が“0"のときには、インバータ16の
出力が高レベル、ノアゲート14の出力がVSS電位にな
り、ノアゲート15の出力がVDD電位になる。
説明する。CC信号はインバータ13により反転されたのち
ノアゲート14,15の各一方の入力となり、CD信号はイン
バータ16により反転されたのち上記ノアゲート14の他方
の入力となると共に直接に上記ノアゲート15の他方の入
力となっている。従って、CC信号が低レベルの場合に
は、インバータ13の出力が高レベル、ノアゲート14の出
力（第１の出力ノードN3）およびノアゲート15の出力
（第２の出力ノードN4）は共に低レベル（VSS電位）に
なる。また、CC信号が高レベルの場合には、インバータ
13の出力が低レベルになり、CD信号が“1"のときには、
インバータ16の出力が低レベル、ノアゲート14の出力が
高レベル（VDD電位）になり、ノアゲート15の出力がVSS
電位になり、CD信号が“0"のときには、インバータ16の
出力が高レベル、ノアゲート14の出力がVSS電位にな
り、ノアゲート15の出力がVDD電位になる。
次に、上記メモリにおける動作を説明する。通常の読み
出し、書き込み動作時には第1,第２の出力ノードN3,N4
が共にVSS電位であり、この状態は従来のメモリと同様
であり、読み出し時には選択されたメモリセルの記憶デ
ータに応じてビット線BL,▲▼の電位が定まり、書
き込み時には書き込み回路（図示せず）によってビット
線BL,▲▼の電位が定められて選択メモリセルにデ
ータが書き込まれる。
出し、書き込み動作時には第1,第２の出力ノードN3,N4
が共にVSS電位であり、この状態は従来のメモリと同様
であり、読み出し時には選択されたメモリセルの記憶デ
ータに応じてビット線BL,▲▼の電位が定まり、書
き込み時には書き込み回路（図示せず）によってビット
線BL,▲▼の電位が定められて選択メモリセルにデ
ータが書き込まれる。
一方、クリア動作時には、クリアデータ信号CDが“1"の
場合、第１の出力ノードN3がVDD電位、第２の出力ノー
ドN4がVSS電位になる。ここで、クリア動作前にあるメ
モリセルMCがデータ“0"を保持していたとすると、この
メモリセルMC内のノードN1は低レベル（VSS電位）、ノ
ードN2は高レベル（３〜5V）になっており、駆動用ト
ランジスタT1がオン状態、駆動用トランジスタT2がオフ
状態になっている。この状態のとき、駆動用トランジス
タT1のソースがVDD電位に、駆動用トランジスタT2のソ
ースがVSS電位になると、ノードN1が高レベルになり、
これによって駆動用トランジスタT2がオン状態に反転し
てノードN2を高レベルから低レベルに放電するので、メ
モリセルMCにデータ“1"が書き込まれたことになる。こ
の場合、ノードN2の容量は小さいので、上記放電電流は
小さい。上記したようなクリア動作がクリア動作制御回
路10の第1,第２の出力ノードN3,N4に共通に接続されて
いる同一カラムに含まれるメモリセルMC…で同時に行わ
れ、このメモリセルMC…は全てデータ“1"にクリアされ
る。
場合、第１の出力ノードN3がVDD電位、第２の出力ノー
ドN4がVSS電位になる。ここで、クリア動作前にあるメ
モリセルMCがデータ“0"を保持していたとすると、この
メモリセルMC内のノードN1は低レベル（VSS電位）、ノ
ードN2は高レベル（３〜5V）になっており、駆動用ト
ランジスタT1がオン状態、駆動用トランジスタT2がオフ
状態になっている。この状態のとき、駆動用トランジス
タT1のソースがVDD電位に、駆動用トランジスタT2のソ
ースがVSS電位になると、ノードN1が高レベルになり、
これによって駆動用トランジスタT2がオン状態に反転し
てノードN2を高レベルから低レベルに放電するので、メ
モリセルMCにデータ“1"が書き込まれたことになる。こ
の場合、ノードN2の容量は小さいので、上記放電電流は
小さい。上記したようなクリア動作がクリア動作制御回
路10の第1,第２の出力ノードN3,N4に共通に接続されて
いる同一カラムに含まれるメモリセルMC…で同時に行わ
れ、このメモリセルMC…は全てデータ“1"にクリアされ
る。
また、クリア動作時にクリアデータ信号CDが“0"の場合
には、上述したCD信号が“1"の場合の動作に準じてメモ
リセルMC…は全てデータ“0"にクリアされるようにな
る。
には、上述したCD信号が“1"の場合の動作に準じてメモ
リセルMC…は全てデータ“0"にクリアされるようにな
る。
なお、クリア動作はメモリセルアレイにおけるカラム単
位で行なうものであり、クリアデータの指定は１カラム
を最小単位として可能であり、入出力語に対応する複数
カラム単位での指定、全カラムの指定も可能であり、全
カラム指定のみの場合にはメモリチップ上のクリア動作
制御回路として全カラム（全メモリセル）に共通接続さ
れる１個だけ設ける、あるいは複数カラム毎の区分に各
対応して設けるようにしてもよい。
位で行なうものであり、クリアデータの指定は１カラム
を最小単位として可能であり、入出力語に対応する複数
カラム単位での指定、全カラムの指定も可能であり、全
カラム指定のみの場合にはメモリチップ上のクリア動作
制御回路として全カラム（全メモリセル）に共通接続さ
れる１個だけ設ける、あるいは複数カラム毎の区分に各
対応して設けるようにしてもよい。
また、通常はクリア動作制御信号CCはチップ外部からの
入力信号に基いて生成されるが、メモリチップの電源投
入時にクリア動作制御信号CCが低レベル、クリアデータ
信号CDが所望のレベル（“1"または“0"）になるように
構成しておけば、電源投入時にクリア動作によってメモ
リデータを所望の初期状態に設定可能となる。
入力信号に基いて生成されるが、メモリチップの電源投
入時にクリア動作制御信号CCが低レベル、クリアデータ
信号CDが所望のレベル（“1"または“0"）になるように
構成しておけば、電源投入時にクリア動作によってメモ
リデータを所望の初期状態に設定可能となる。
上述したようなクリア動作制御回路を有するSRAMによれ
ば、次に述べるような多くの利点が得られる。
ば、次に述べるような多くの利点が得られる。
（１）クリア動作における処理時間が大幅に短縮する。
即ち、クリア動作時にメモリセル選択のためのアドレス
選択動作が全く不要であり、しかもカラム単位を最小単
位としてクリア動作を行うので、従来のSRAMにおけるよ
うにクリアしたいビット数と同じ回数の書き込み動作を
行う必要がある場合に比べてクリア処理時間が大幅に短
縮する。たとえば1I/O当たりのメモリセルアレイの行数
と列数（カラム数）が同じくｍ本である場合、前記実施
例によれば従来に比べて少なくとも になる。
即ち、クリア動作時にメモリセル選択のためのアドレス
選択動作が全く不要であり、しかもカラム単位を最小単
位としてクリア動作を行うので、従来のSRAMにおけるよ
うにクリアしたいビット数と同じ回数の書き込み動作を
行う必要がある場合に比べてクリア処理時間が大幅に短
縮する。たとえば1I/O当たりのメモリセルアレイの行数
と列数（カラム数）が同じくｍ本である場合、前記実施
例によれば従来に比べて少なくとも になる。
（２）クリア動作における消費電力が大幅に低減する。
即ち、第２図に示すような従来のSRAMにおけるクリア動
作時には、常にVDD電源ノード→ビット線負荷→ビット
線→メモリセルMC（トランスファゲート用トランジスタ
→駆動用トランジスタ）→VSS電位端に流れる電流i
1と、VDD電源ノード→ビット線負荷→ビット線→データ
書き込み回路（書き込み用トランジスタ→書き込みデー
タ線）→VSS電位端に流れる電流i2との和の電流i3が流
れる。この和の電流i3は、通常、１カラム当り数百μＡ
に達するので、例えば512カラム有する256kビットのSRA
Mの場合、数百mAの直流電力を消費することになる。こ
れに対して前記実施例においては、メモリセルMC…のト
ランスファゲート用トランジスタT3,T4がオフ状態のま
までクリア動作を行うものであり、クリア動作時の直流
電流はメモリセル内の高抵抗負荷素子R1またはR2を介し
てしか流れないので、基本的には全メモリを同時にクリ
アした場合でも待機時消費電流（通常、数μＡ）しか流
れない。
即ち、第２図に示すような従来のSRAMにおけるクリア動
作時には、常にVDD電源ノード→ビット線負荷→ビット
線→メモリセルMC（トランスファゲート用トランジスタ
→駆動用トランジスタ）→VSS電位端に流れる電流i
1と、VDD電源ノード→ビット線負荷→ビット線→データ
書き込み回路（書き込み用トランジスタ→書き込みデー
タ線）→VSS電位端に流れる電流i2との和の電流i3が流
れる。この和の電流i3は、通常、１カラム当り数百μＡ
に達するので、例えば512カラム有する256kビットのSRA
Mの場合、数百mAの直流電力を消費することになる。こ
れに対して前記実施例においては、メモリセルMC…のト
ランスファゲート用トランジスタT3,T4がオフ状態のま
までクリア動作を行うものであり、クリア動作時の直流
電流はメモリセル内の高抵抗負荷素子R1またはR2を介し
てしか流れないので、基本的には全メモリを同時にクリ
アした場合でも待機時消費電流（通常、数μＡ）しか流
れない。
（３）クリア動作時にメモリセル選択のためのアドレス
選択動作が全く不要である。即ち、従来のSRAMにおいて
は、全メモリセルに対してクリア動作を行う場合、全て
の行および全てのカラムを選択可能とするための追加回
路を必要とする。
選択動作が全く不要である。即ち、従来のSRAMにおいて
は、全メモリセルに対してクリア動作を行う場合、全て
の行および全てのカラムを選択可能とするための追加回
路を必要とする。
（４）クリア動作のために必要とする付加回路が少なく
て済む。即ち、（ａ）前述したようにクリア動作時のメ
モリセルの選択動作が不要であるので、アドレスデコー
ダ系は従来のSRAMにおけるそれをそのまま採用でき、ア
ドレス選択のための付加回路が全く不要である。また、
（ｂ）クリア動作制御回路は多くともカラム数と同数設
ければよく、全メモリセルの一括クリアのみを行なうメ
モリの場合はメモリチップ上に１個設けるだけで済む。
て済む。即ち、（ａ）前述したようにクリア動作時のメ
モリセルの選択動作が不要であるので、アドレスデコー
ダ系は従来のSRAMにおけるそれをそのまま採用でき、ア
ドレス選択のための付加回路が全く不要である。また、
（ｂ）クリア動作制御回路は多くともカラム数と同数設
ければよく、全メモリセルの一括クリアのみを行なうメ
モリの場合はメモリチップ上に１個設けるだけで済む。
（５）クリア動作におけるクリアデータの指定がカラム
単位を最小単位として可能であり、入出力単位での指定
は勿論のこと、全カラム（全メモリセル）の指定まで幅
広い自由度が許される。
単位を最小単位として可能であり、入出力単位での指定
は勿論のこと、全カラム（全メモリセル）の指定まで幅
広い自由度が許される。
（６）クリアデータ信号CDによってクリアしたいデータ
として“1"または“0"のいずれかを選択することが可能
である。
として“1"または“0"のいずれかを選択することが可能
である。
（７）クリア制御回路は、スタテックメモリセルの各々
の駆動用MOSトランジスタのソースに接続されている。
従って、クリア制御回路からメモリセルまでの配線抵抗
の影響を受けることがなく、ノードN1側とノードN2側と
のアンバランスが回避できる。つまり、メモリセルのソ
ース配線に対する対称性を擬制にすることなく、即ちメ
モリセルの通常動作に悪影響を与えることなく、クリア
動作時には、各ノードを任意の値にリセットし、クリア
動作を行うことができる。
の駆動用MOSトランジスタのソースに接続されている。
従って、クリア制御回路からメモリセルまでの配線抵抗
の影響を受けることがなく、ノードN1側とノードN2側と
のアンバランスが回避できる。つまり、メモリセルのソ
ース配線に対する対称性を擬制にすることなく、即ちメ
モリセルの通常動作に悪影響を与えることなく、クリア
動作時には、各ノードを任意の値にリセットし、クリア
動作を行うことができる。
（８）クリア制御回路は、スタテックメモリセルの各々
の駆動用MOSトランジスタのソースに接続されている。
従って、メモリセルの駆動用MOSトランジスタは、半導
体基板中に形成された一つのＰウェル中に形成すること
ができ、素子の高密度化に貢献できる。
の駆動用MOSトランジスタのソースに接続されている。
従って、メモリセルの駆動用MOSトランジスタは、半導
体基板中に形成された一つのＰウェル中に形成すること
ができ、素子の高密度化に貢献できる。
［発明の効果］ 上述したように本発明の半導体メモリによれば、メモリ
クリア動作に費やす処理時間および消費電力をそれぞれ
大幅に改善することができるので、特に高速性が求めら
れる画像処理の応用分野などに用いて極めて好適であ
る。
クリア動作に費やす処理時間および消費電力をそれぞれ
大幅に改善することができるので、特に高速性が求めら
れる画像処理の応用分野などに用いて極めて好適であ
る。
第１図は本発明の半導体メモリの一実施例における一部
を示す回路図、第２図は従来の半導体メモリの一部を取
り出してクリア動作時の直流電流の経路を示す回路図で
ある。 MC……メモリセル、R1,R2……高抵抗負荷素子、T1,T2…
…駆動用トランジスタ、T3,T4……トランスファゲート
用トランジスタ、10……クリア動作制御回路、CC……ク
リア動作制御信号、CD……クリアデータ信号。
を示す回路図、第２図は従来の半導体メモリの一部を取
り出してクリア動作時の直流電流の経路を示す回路図で
ある。 MC……メモリセル、R1,R2……高抵抗負荷素子、T1,T2…
…駆動用トランジスタ、T3,T4……トランスファゲート
用トランジスタ、10……クリア動作制御回路、CC……ク
リア動作制御信号、CD……クリアデータ信号。
Claims (1)
- 【請求項１】２個の駆動用MOSトランジスタにより構成
され、各々のドレインが高抵抗素子に接続されるフリッ
プフロップ回路、及び、前記駆動用MOSトランジスタの
ドレインに各々接続され、少なくともクリア動作時には
オフ状態になる２個のトランスファゲート用トランジス
タからなるスタテックメモリセルと、 前記スタテックメモリセルの各々の駆動用MOSトランジ
スタのソースに接続され、クリア動作制御信号に基づい
て読み出し書き込み動作又はクリア動作のいずれかを選
択し、読み出し書き込み動作時には、前記２個の駆動用
MOSトランジスタのソースに低レベルの電位を印加し、
クリア動作時には、クリアデータ信号が“0"のときに、
一方側の駆動用MOSトランジスタのソースに低レベルの
電位を印加し、他方側の駆動用MOSトランジスタのソー
スに高レベルの電位を印加し、クリアデータ信号が“1"
のときに、前記一方側の駆動用MOSトランジスタのソー
スに高レベルの電位を印加し、前記他方側の駆動用MOS
トランジスタのソースに低レベルの電位を印加し、前記
スタテックメモリセルのデータを“0"又は“1"にクリア
するクリア動作制御回路と を具備することを特徴とする半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298395A JPH07111824B2 (ja) | 1986-12-15 | 1986-12-15 | 半導体メモリ |
| US07/476,137 US4982365A (en) | 1986-12-15 | 1990-02-07 | Semiconductor memory device with a potential level-setting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298395A JPH07111824B2 (ja) | 1986-12-15 | 1986-12-15 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63149895A JPS63149895A (ja) | 1988-06-22 |
| JPH07111824B2 true JPH07111824B2 (ja) | 1995-11-29 |
Family
ID=17859145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61298395A Expired - Fee Related JPH07111824B2 (ja) | 1986-12-15 | 1986-12-15 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4982365A (ja) |
| JP (1) | JPH07111824B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5249152A (en) * | 1991-06-20 | 1993-09-28 | Unisys Corporation | Bookkeeping memory |
| US5408438A (en) * | 1993-06-01 | 1995-04-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
| JP3085073B2 (ja) * | 1994-01-24 | 2000-09-04 | 富士通株式会社 | スタティックｒａｍ |
| US6744659B1 (en) * | 2002-12-09 | 2004-06-01 | Analog Devices, Inc. | Source-biased memory cell array |
| US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
| US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
| US7307873B2 (en) * | 2006-02-21 | 2007-12-11 | M2000 Sa. | Memory with five-transistor bit cells and associated control circuit |
| US7672187B2 (en) * | 2007-02-02 | 2010-03-02 | Sun Microsystems, Inc. | Elastic power for read and write margins |
| US7558104B2 (en) * | 2007-02-05 | 2009-07-07 | Arm Limited | Power saving in memory arrays |
| US8130572B2 (en) * | 2010-03-23 | 2012-03-06 | Apple Inc. | Low power memory array column redundancy mechanism |
| US8450778B2 (en) * | 2010-08-24 | 2013-05-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and apparatus for memory cell layout |
| US9190141B2 (en) * | 2013-07-30 | 2015-11-17 | Qualcomm Incorporated | Circuits for voltage or current biasing static random access memory (SRAM) bitcells during SRAM reset operations, and related systems and methods |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113500A (ja) * | 1984-06-29 | 1986-01-21 | Toshiba Corp | 半導体メモリ装置 |
| JPS6271088A (ja) * | 1985-09-24 | 1987-04-01 | Hitachi Ltd | スタテイツク型ｒａｍ |
| JP2520686B2 (ja) * | 1988-03-18 | 1996-07-31 | 富士写真フイルム株式会社 | 湿し水不要感光性平版印刷板 |
-
1986
- 1986-12-15 JP JP61298395A patent/JPH07111824B2/ja not_active Expired - Fee Related
-
1990
- 1990-02-07 US US07/476,137 patent/US4982365A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4982365A (en) | 1991-01-01 |
| JPS63149895A (ja) | 1988-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7372768B2 (en) | Memory with address management | |
| JPH11126491A (ja) | 半導体記憶装置 | |
| JPS6161198B2 (ja) | ||
| JPH11219589A (ja) | スタティック型半導体記憶装置 | |
| JP3365650B2 (ja) | 半導体メモリ装置 | |
| JP3754593B2 (ja) | データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 | |
| JPH05334876A (ja) | メモリ行ライン選択用ラッチ型リピータを持った半導体メモリ | |
| JPH07111824B2 (ja) | 半導体メモリ | |
| US20040125683A1 (en) | Semiconductor integrated circuit device | |
| KR970000331B1 (ko) | 반도체 기억장치 | |
| JPH1011993A (ja) | 半導体記憶装置 | |
| JPH07211077A (ja) | 半導体記憶装置 | |
| JPH06162784A (ja) | 半導体集積回路装置 | |
| US4470133A (en) | Memory circuit having a decoder | |
| JP3313641B2 (ja) | 半導体記憶装置 | |
| JPS6052519B2 (ja) | 半導体記憶装置のデコ−ダ回路 | |
| JPS59217290A (ja) | 半導体メモリ | |
| US5365480A (en) | Memory cells and a memory apparatus using them | |
| US5894443A (en) | Static semiconductor memory device capable of reducing precharging power dissipation | |
| JPH07114794A (ja) | 半導体記憶装置 | |
| JP3298123B2 (ja) | マルチポートｓｒａｍ | |
| JPS6383992A (ja) | Ｌｓｉメモリ | |
| KR0138881B1 (ko) | 반도체 메모리 장치 | |
| JP2605867B2 (ja) | 半導体メモリ回路 | |
| JP2617675B2 (ja) | メモリ装置とその制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |