JP2617675B2 - メモリ装置とその制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はスタティックランダムア
クセスメモリ（以下、ＳＲＡＭという）のメモリセルの
改良、および、この改良したメモリセルを利用したメモ
リ装置に関し、より具体的には、論理演算機能をもつメ
モリ装置に関する。

【０００２】

【従来の技術】ＳＲＡＭには、様々な改良が加えられて
きたが、メモリセルの基本構造には大きな変化はなかっ
た。ＳＲＡＭのメモリセルの基本構造の一例は、ウイリ
アム・エヌ・カール（ＷＩＬＬＩＡＭ Ｎ．ＣＡＲ
Ｒ）、ジャック・ピー・メイズ（ＪＡＣＫ Ｐ． ＭＡ
ＩＺＥ）著「モス／エルエスアイ デザイン アンド
アプリケーション」（「ＭＯＳ／ＬＳＩ Ｄｅｓｉｇｎ
ａｎｄ Ａｐｐｌｉｃａｔｉｏｎ」）第２１１頁第
７．１２図に記載されている。図２１を参照すると、従
来のメモリセルは、記憶用のトランジスタＴ１およびＴ
２と、Ｔ１およびＴ２のゲートトランジスタであるＴ３
およびＴ４と、負荷ＴＬ１およびＴＬ２とから構成され
ている。ゲート用トランジスタＴ３およびＴ４のゲート
はワード選択信号線に接続されている。

【０００３】このようなメモリセルにおいて、ゲート用
トランジスタＴ３およびＴ４は、ワード選択信号線を介
して、同時に制御される。例えば、このメモリセルから
データを読出す際には、ワード選択信号線の電位をハイ
レベルに設定する。これにより、Ｑ１およびＱ２の電位
がビットライン（１）ｂｉｔおよび（０）ｂｉｔに伝達
される。また、このメモリセルにデータを書込む際に
は、ビットライン（１）ｂｉｔおよび（０）ｂｉｔを所
定の電位に設定し、ワード選択信号線をハイレベルに設
定する。これにより、ビットライン（１）ｂｉｔおよび
（０）ｂｉｔの電位がトランジスタＴ１およびＴ２に保
持される。

【０００４】また、従来のコンピュータにおけるフォン
・ノイマン・ボトルネックを克服し、超並列演算を達成
するアプローチとして、記憶素子に演算機能をもたせた
機能メモリの研究が行われている。機能メモリアーキテ
クチャはメモリの中に論理演算機能を導入し、記憶機能
と計算機能を融合するアーキテクチャである。このよう
な機能メモリの従来技術の一つであり、メモリ内で排他
的論理和演算を実行する機能メモリは、コンテントアド
レサブルメモリ（以下、ＣＡＭという）として知られて
いる。このようなＣＡＭのメモリセルの一例はウイリア
ム・エヌ・カール（ＷＩＬＬＩＡＭ Ｎ．ＣＡＲＲ）、
ジャック・ピー・メイズ（ＪＡＣＫＰ． ＭＡＩＺＥ）
著「モス／エルエスアイ デザイン アンド アプリケ
ーション」（「ＭＯＳ／ＬＳＩ Ｄｅｓｉｇｎ ａｎｄ
Ａｐｐｌｉｃａｔｉｏｎ」）第２２４頁第７．２０図
を参照できる。

【０００５】図２２を参照すると、従来のＣＡＭを構成
するメモリセルは、上述した基本的なメモリセルを構成
する、トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、ＴＬ１お
よびＴＬ２と、排他的論理和素子を構成するＴ５、Ｔ
６、Ｔ７およびＴ８とから構成されている。このメモリ
セルにおいて、ビット線Ｂ（０）およびＢ（１）に所定
の電位を印加すると、この電位に対応する論理値と、ト
ランジスタＴ１およびＴ２に記憶された論理値との排他
的論理和が計算され、信号線ＳＵＭに送出される。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来のＳＲＡＭのメモリセルにおいて、ゲート用トラ
ンジスタＴ３およびＴ４は、１本のワード選択信号線に
よって、同時に制御され、ビットライン（１）ｂｉｔお
よび（０）を独立に制御することはできない。また、こ
の従来のＳＲＡＭのメモリセルにおいて、電源電圧Ｖｃ
ｃおよびグランド電圧は、一定の電圧が供給され、その
電圧を変化させることはない。そして、上述した構造上
の制約によって、この従来のメモリセルが実行可能な動
作は制限され、読出し書込動作以外の動作は実行できな
いという問題点があった。

【０００７】また、上述したＣＡＭメモリでは、メモリ
セルの記憶値との論理和がとられるべきデータはビット
線Ｂ（０）およびＢ（１）によって外部から供給される
ものであり、また、論理和演算の結果は信号線ＳＵＭを
介して外部へ供給されるものである。したがって、この
ＣＡＭにおいて、第１のメモリセルの記憶値と、第２の
メモリセルの記憶値とを演算して、第３のメモリセルに
格納する場合には、第１のメモリセルの記憶値と、第２
のメモリセルの記憶値との演算結果を一旦外部へ格納し
たのち、改めて第３のメモリセルに書込まなくてはなら
ないという問題点がある。

【０００８】また、このＣＡＭメモリでは、各セルに排
他的論理和素子を設ける必要がある。このため１０００
行１０００列のメモリセルアレイをもつＣＡＭメモリで
は、１００００００個の排他的論理和素子を内蔵する必
要がある。このため、素子数が大きくなり、集積度が低
下するという問題がある。

【０００９】また、このＣＡＭメモリでは各セルに予め
設けられた論理演算素子の演算種類以外の演算はできな
い。このため、多種類の演算を実行するには、多種類の
演算素子を各セルに設置する必要があり、この点でも素
子数の増加および集積度の低下が問題となる。

【００１０】

【課題を解決するための手段】本願発明メモリセルは、
上述の問題点を解決するために、左ワード線をゲートに
受けて左ビット線とメモリセルを接続するトランジスタ
と、前記左ワード線とは独立に制御される右ワード線を
受けて右ビット線と前記メモリセルとを接続するトラン
ジスタと、他の回路から電源電圧を受ける電源端子と、
他の回路からグランド電圧を受けるグランド端子とを具
備する。

【００１１】また、上述の問題点を解決するために、本
発明のメモリ装置は、横方向一列がそれぞれ同じ左ワー
ド線、右ワード線、ワード電源線およびワードグランド
線に接続し、縦方向一列がそれぞれ同じ左ビット線及び
右ビット線に接続している上述のメモリセルの群と、該
メモリセルに接続するビット線を制御するビット線制御
回路と、該メモリセルの横方向一列に１つずつ設けら
れ、該列の左ワード線、右ワード線、ワード電源線およ
びワードグランド線の電位を制御するワード線制御回路
とを有する。

【００１２】

【実施例】図１を参照すると、本発明の第１の実施例に
よるメモリセルＣは、データ記憶用のｎＭＯＳＦＥＴ１
および２と、ＦＥＴ１および２のドレイン負荷５および
６と、左右ワード線ＷＬおよびＷＲによりオン、オフ制
御されるゲート用のｎＭＯＳＦＥＴ３および４とを含
む。

【００１３】データ記憶用のＦＥＴ１および２のドレイ
ンは、ドレイン負荷５および６を介してワード電源線Ｗ
Ｖに接続されている。一方、ＦＥＴ１、２のソースは、
ワードグランド線ＷＧに接続されている。ワード電源線
ＷＶに電源電圧Ｖｃｃが、ワードグランド線ＷＧにグラ
ンド電圧ＧＮＤが、それぞれ印加されることにより、メ
モリセルＣはデータ記憶可能な状態となる。ここでは、
メモリセルＣがデータを記憶可能な状態であることを、
「メモリセルＣが活性化されている」ということにす
る。

【００１４】活性化されたメモリセルＣにおいて、記憶
データは左ノードＮＬおよび右ノードＮＲの電位として
表される。ここでは、左ノードＮＬの電位がハイレベル
“Ｈ”＝Ｖｃｃであり、右ノードＮＲの電位がロウレベ
ル“Ｌ”＝ＧＮＤのとき、メモリセルＣに“１”が記憶
されているものとする。逆に、左ノードＮＬの電位が
“Ｌ”であり、右ノードＮＲの電位が“Ｈ”のとき、メ
モリセルＣには“０”が記憶されているものとする。

【００１５】メモリセルＣにデータを書込むときには、
左ビット線ＢＬおよび右ビット線ＢＲの電位は、書込デ
ータを表す電位に設定される。左ビット線ＢＬおよび右
ビット線ＢＲに所定の電位が印加された後、左ワード線
ＷＬおよび右ワード線ＷＲの電位が共に“Ｈ”とされ
る。このとき、左ビット線ＢＬの電位が右ビット線ＢＲ
の電位よりも高ければ、メモリセルＣには“１”が書込
まれる。逆に、右ビット線ＢＲの電位が左ビット線ＢＬ
の電位よりも高ければ、メモリセルＣには“０”が書込
まれる。この動作は、通常のＳＲＡＭの書込動作と何等
変わるところがない。

【００１６】メモリセルＣに書込まれたデータを読出す
ときには、左ワード線ＷＬおよび右ワード線ＷＲの電位
が共に“Ｈ”に制御される。左ワード線ＷＬおよび右ワ
ード線ＷＲの電位が共に“Ｈ”にされると、左ノードＮ
Ｌおよび右ノードＮＲの電位は、左ビット線ＢＬおよび
右ビット線ＢＲにそれぞれ伝達される。そして、左ビッ
ト線ＢＬおよび右ビット線ＢＲに伝達された電位を参照
することにより、メモリセルＣに記憶されたデータの内
容を判別することができる。この動作は、通常の汎用Ｓ
ＲＡＭの読出し動作の場合と何等変わるところはない。

【００１７】また、本実施例のメモリセルＣでは、左ノ
ードＮＬおよび右ノードＮＲの、いずれか一方の電位の
みを参照することもできる。このときには、左ワード線
ＷＬの電位と右ワード線ＷＲの電位を独立に制御する。
右ワード線ＷＲの電位を“Ｌ”とし、左ワード線ＷＬの
電位を“Ｈ”に制御すれば、右ビット線ＢＲの電位に影
響を与えることなく、左ノードＮＬの電位を左ビット線
ＢＬに伝達することができる。また、左ワード線ＷＬの
電位を“Ｌ”とし、右ワード線ＷＲの電位のみを“Ｈ”
に制御すれば、左ビット線ＢＬの電位に影響を与えるこ
となく、右ノードＮＲの電位を右ビット線ＢＲに伝達す
ることができる。

【００１８】また、本実施例のメモリセルＣでは、ワー
ドグランド線ＷＧおよびワード電源線ＷＶの電位を制御
することにより、以下のような動作を行うことが可能で
ある。

【００１９】第１に、ワード電源線ＷＶとワードグラン
ド線ＷＧとに等しい電位が印加されることにより、メモ
リセルＣに保持されていたデータは消去され、メモリセ
ルＣが初期化される。ここでは、ワード電源線ＷＶとワ
ードグランド線ＷＧとに等しい電圧を印加することを、
「メモリセルＣを不活性化する」ということにする。第
２に、ワード電源線ＷＶに印加される電源電圧と、ワー
ドグランド線ＷＧに印加されるグランド電圧とを一定量
変位させることにより、記憶データを保存したまま、左
ノードＮＬの電位と右ノードＮＲの電位とを変化させる
ことができる。このとき、左ノードＮＬおよび右ノード
ＮＲの電位の変位量は、電源電圧およびグランド電圧の
変位量に等しい。例えば、左ノードＮＬの電位が“Ｈ”
＝Ｖｃｃ、右ノードＮＲの電位が“Ｌ”＝ＧＮＤのと
き、ワード電源線ＷＶを１．５Ｖｃｃにワードグランド
線ＷＧを０．５Ｖｃｃに設定すると、左ノードＮＬの電
位は１．５Ｖｃｃに右ノードＮＲの電位は０．５Ｖｃｃ
に、それぞれ上昇する。

【００２０】次に本発明によるメモリ装置について説明
する。本発明のメモリ装置では、メモリセル群の列数お
よび行数に制限はなく、例えば２５６行２５６列のメモ
リセル群が実現できるが、ここでは理解を容易にするた
めにメモリセル群が３行２列の場合について説明する。

【００２１】図２を参照すると、本発明によるメモリ装
置は、データを記憶する６個のメモリセルＣ１１、Ｃ２
１、Ｃ３１、Ｃ１２、Ｃ２２およびＣ３２と、各メモリ
セルの右ワード線ＷＲ、左ワード線ＷＬ、ワード電源線
ＷＶおよびワードグランド線ＷＧを行単位で制御するワ
ード線制御回路４０、５０および６０と、各ワード線制
御回路を制御するワードアドレスデコーダ１２、２２、
３２と、各メモリセルに接続する右ビット線ＢＲおよび
左ビット線ＢＬを列単位に制御するビット線制御回路７
０とを含む。

【００２２】本実施例のメモリセルＣ１１〜Ｃ３２は、
第１の実施例で説明したメモリセルＣと同じものであ
る。メモリセルＣ１１〜Ｃ３２は、縦３行横２列の行列
状に配置され、メモリセルアレイＣＡを構成する。

【００２３】メモリセルＣ１１〜Ｃ３２の左ワード線Ｗ
Ｌ、右ワード線ＷＲ、ワード電源線ＷＶおよびワードグ
ランド線ＷＧの電位は、行単位で制御される。例えば、
メモリセルアレイＣＡの第１行目において、メモリセル
Ｃ１１の左ワード線ＷＬ１１およびメモリセルＣ１２の
左ワード線ＷＬ１２は、１本の左ワード線ＷＬ１に接続
される。同様に、メモリセルＣ１１およびメモリセルＣ
１２の右ワード線ＷＲ、ワード電源線ＷＶおよびワード
グランド線ＷＧは、右ワード線ＷＲ１、ワード電源線Ｗ
Ｖ１およびワードグランド線ＷＧ１に接続される。

【００２４】メモリセルアレイＣＡを制御するために、
ワードアドレスＷＡ１０、ＷＡ２０およびＷＡ３０、ビ
ットアドレスＢＡ、制御信号ＣＳ、および演算モード信
号ＡＭとが外部から供給される。

【００２５】ワードアドレスＷＡ１０、ＷＡ２０および
ＷＡ３０は、信号線１０、信号線２０、および信号線３
０を介して送出される２ビットの信号であり、メモリセ
ルアレイＣＡ内の行位置を指定する。本実施例におい
て、ワードアドレスが“００”のとき第１行を、“０
１”のとき第２行を、“１０”のとき第３行を、それぞ
れ指定するものとする。

【００２６】ビットアドレスＢＡは、信号線７１を介し
て送出される１ビットの信号で、メモリセルアレイＣＡ
内の列位置を指定する。本実施例において、ビットアド
レスＢＡが“０”のとき第１列を、“１”のとき第２列
を、それぞれ指定するものとする。

【００２７】演算モード信号ＡＭは、信号線７３を介し
て送出される３ビットの信号で、メモリセルアレイＣＡ
に実行させる論理演算の種類を指定するための信号であ
る。本実施例では、演算モード信号ＡＭが“０００”の
とき通常モードを、“００１”のとき反転モードを、
“０１０”のとき論理和モードを、“０１１”のとき反
転シフトモードを、“１００”のときレディーモードを
それぞれ指定するものとする。

【００２８】制御信号ＣＳは、信号線７２を介して送出
される１ビットの信号で、読出動作と書込動作の何れか
を指定する。本実施例では、制御信号ＣＳが“０”のと
き読出し動作を、“１”のとき書込動作を、それぞれ指
定するものとする。

【００２９】メモリセルアレイＣＡのビット線ＢＬ１〜
ＢＲ２の電位およびビット線相互間の接続は、ビット制
御回路７０によって制御される。ビット制御回路７０
は、ビットアドレスＢＡ、制御信号ＣＳ、および演算モ
ード信号ＡＭにより制御される。ビット制御回路７０
は、以下の２つの機能を有する。第１は、ビットアドレ
スＢＡにより指定された列に対し、読出し動作および書
込動作を実行するコラムアドレスデコーダとしての機能
である。第２は、ビットアドレスＢＡと演算モード信号
ＡＭとにより、所定のビット線同士を接続する機能であ
る。

【００３０】図９を参照すると、ビット制御回路７０
は、トランスファーゲート７３１、７３２、７３３、７
３４、７４１、７４２および７４３、入出力回路（以
下、Ｉ／Ｏ回路）７１１、およびビット線選択回路７２
１とを含む。

【００３１】図１０を参照すれば、トランスファーゲー
トＴＧは、２つのＦＥＴにより構成される。トランスフ
ァーゲートＴＧは、端子ＴＧＣの電位が“Ｈ”のとき、
端子ＴＧ１と端子ＴＧ２とを電気的に接続し、端子ＴＧ
Ｃの電位が“Ｌ”のとき、端子ＴＧ１と端子ＴＧ２とを
電気的に絶縁する。

【００３２】再び図９を参照すると、Ｉ／Ｏ回路７１１
は制御信号ＣＳの指示に応じて、信号線７１２および７
１３に対して読出し／書込動作を実行する。Ｉ／Ｏ回路
７１１は、通常のＳＲＡＭのコラムアドレスデコーダか
ら、ビット線を選択する機能を省いたものであり、従来
のコラムアドレスデコーダを若干変更することにより容
易に実現できる。

【００３３】ビット線選択回路７２１は、信号線７１お
よび７３を介して受信したビットアドレスＢＡおよび演
算モード信号ＡＭをもとに、接続指示信号線７２２〜７
２５に所定の電位を印加して、トランスファーゲート７
３１〜７４３を制御する。ビット線選択回路７２１の入
力と出力との関係は、図１１の真理値表に示される。図
１１の表において“＊”は、“Ｈ”、“Ｌ”のいずれで
も良いことを示す。このような入出力関係を持つ論理回
路は、論理素子の組み合わせで簡単に構成できる。

【００３４】再び図９を参照すると、トランスファーゲ
ート７３１〜７３４は、接続指示信号７２２および７２
３に従って、信号線７１２および７１３と、ビット線Ｂ
Ｌ１〜ＢＲ２とを接続する。トランスファーゲート７４
１〜７４３は、接続指示信号７２４および７２５に従っ
て、各ビット線同士を接続する。

【００３５】再び図２を参照すると、メモリセルアレイ
ＣＡの各行の制御は、ワードアドレスＷＡ１０、ＷＡ２
０およびＷＡ３０を、ワードアドレスデコーダ１２、２
２および３２に、送出することによって行われる。ワー
ドアドレスデコーダ１２、２２および３２は通常のデコ
ーダであり、ワードアドレス１０、２０および３０をデ
コードして、ワード線制御回路４０、５０および６０の
うちの１つに対して選択信号を送出する。例えば、メモ
リセルアレイＣＡの第１列を指定するワードアドレスＷ
Ａ１０が、ワードアドレスデコーダ１２に送出されたと
き、ワードアドレスデコーダ１２は、信号線１３を介し
て、選択信号ＳＳ１３をワード線制御回路４０へ送出す
る。選択信号ＳＳ１３の送出は、信号線１３の電位を
“Ｈ”とすることによって行われる。

【００３６】ワード線制御回路４０、５０および６０は
全く同じ構成の回路であり、メモリセルアレイＣＡの各
行に１つずつ設置されている。ワード線制御回路４０、
５０および６０は、ワードアドレスデコーダ１２、２
２、および３２から送出される選択信号ＳＳと、演算モ
ード信号７３とをもとにして、対応する列の、左ワード
線ＷＬ、右ワード線ＷＲ、ワード電源線ＷＶおよびワー
ドグランド線ＷＧを制御する。例えば、ワード線制御回
路４０は、演算モード信号ＡＭ、選択信号ＳＳ１３、Ｓ
Ｓ２３およびＳＳ３３をもとにして、左ワード線ＷＬ
１、右ワード線ＷＲ１、ワード電源線ＷＶ１およびワー
ドグランド線ＷＧ１を制御する。

【００３７】図１２は、ワード線制御回路４０の入力と
出力との関係を示す図である。図１２中“＊”は、
“Ｈ”と“Ｌ”の何れの値でも良いことを示す。また、
図１２中で、ＷＶ１の欄およびＷＧ１の欄に３つの値が
連続して記入されている箇所は、ＷＶ１およびＷＧ１の
電位が演算中に変化することを示している。例えば、演
算モード信号ＡＭが反転モードであって、１３＝
“Ｌ”、２３＝“＊”、３３＝“Ｈ”の場合のＷＶ１の
欄は、ＷＶ１が、Ｖｃｃから０．５Ｖｃｃに一旦下降
し、その後、再びＶｃｃに戻ることを示している。

【００３８】図１３を参照すると、ワード線制御回路４
０は、演算モード信号ＡＭをデコードするデコーダ４４
と、右ワード線ＷＲ１の電位を制御する右ワード線制御
回路４６と、左ワード線ＷＬ１の電位を制御する左ワー
ド線制御回路４７と、ワード電源線ＷＶ１およびワード
グランド線ＷＧ１の電位を制御する電源制御回路４８
と、タイミング制御信号線４５１、４５２および４５３
の電位を所定の時間間隔で変化させることにより、右ワ
ード線制御回路４６、左ワード線制御回路４７および電
源制御回路４８を同期させるタイミング制御回路４５と
を含む。

【００３９】デコーダ４４は、通常のデコーダであり、
演算モード信号ＡＭをデコードして、通常モードのとき
は信号線４４１の電位を、反転モード“００１”のとき
は信号線４４２の電位を、論理和モード“０１０”のと
きは信号線４４３の電位を、反転シフトモード“０１
１”のときは信号線４４４の電位を、それぞれ“Ｈ”に
設定する。演算モード信号ＡＭがレディーモード“１０
０”の場合には、信号線４４１〜４４４の電位は全て
“Ｌ”に設定される。

【００４０】タイミング制御回路４５は、信号線４４１
〜４４４、信号線１３、２３および３３の電位に応じ
て、図１４に示されるタイミングで、タイミング制御信
号線４５１、４５２および４５３の電位を制御する。

【００４１】右ワード線制御回路４６は、信号線４４１
〜４４４、信号線１３、２３、３３、およびタイミング
制御信号線４５１の電位に応じて、図１２に示されると
おりに右ワード線ＷＲ１の電位を制御する。図１５を参
照すれば、このような右ワード線制御回路４６は、２つ
のＡＮＤ回路４６１、４６２と、１つのＯＲ回路４６３
とで構成される。

【００４２】左ワード線制御回路４７は、信号線４４１
〜４４４、信号線１３、２３、３３、およびタイミング
制御信号線４５２の電位に応じて、図１２に示されると
おりに左ワード線ＷＬ１の電位を制御する。図１６を参
照すれば、このような左ワード線制御回路４７は、３つ
のＡＮＤ回路４７１、４７２、４７３と、１つのＯＲ回
路４７４とで構成される。

【００４３】再び図１３を参照すれば、電源制御回路４
８は、信号線４４１〜４４４、信号線１３、２３、３
３、およびタイミング制御信号線４５３の電位に応じ
て、図１２に示されるとおりにワード電源線ＷＶ１およ
びワードグランド線ＷＧ１の電位を制御する。図１７を
参照すれば、このような電源制御回路４８は、電源切替
回路４８１、グランド切替回路４８２、トランスファー
ゲート４８３、およびＡＮＤ回路４８４、４８５、から
構成される。ＡＮＤ回路４８４は不活性化信号線４８６
の電位を“Ｈ”に設定する。ＡＮＤ回路４８５はバイア
ス信号線４８７を“Ｈ”に設定する。電源切替回路４８
１は、不活性化信号線４８６およびバイアス信号線４８
７の電位に応じて、ワード電源線ＷＶ１に所定の電圧を
印加する。不活性化信号線４８６およびバイアス信号線
４８７の電位と、ワード電源線ＷＶ１に印加される電圧
との関係は、図１８に示されている。

【００４４】図１７を参照すると、グランド切替回路４
８２は、不活性化信号線４８６およびバイアス信号線４
８７の電位に応じて、ワードグランド線ＷＧ１に所定の
電圧を印加する。不活性化信号線４８６およびバイアス
信号線４８７の電位と、ワードグランド線ＷＧ１に印加
される電圧との関係は、図１８に示されている。

【００４５】図１９を参照すれば、電源切替回路４８１
は、トランスファーゲート４８１１、トランスファーゲ
ート４８１２、およびＮＯＲ回路４８１３から構成され
る。トランスファーゲート４８１１には、電圧Ｖｃｃが
印加されている。また、トランスファーゲート４８１２
には、Ｖｃｃの１．５倍の電圧である１．５Ｖｃｃが印
加されている。電源切替回路４８１は、不活性化信号線
４８６およびバイアス信号線４８７の電位に応じて、図
１８のとおりにＶｃｃと１．５Ｖｃｃのいずれか一方を
ワード電源線ＷＶ１に印加する。

【００４６】図２０を参照すれば、グランド切替回路４
８２は、トランスファーゲート４８２１、トランスファ
ーゲート４８２２、ＮＯＲ回路４８２３、およびＯＲ回
路４８２４から構成される。トランスファーゲート４８
２１には、電圧ＧＮＤが印加されている。また、トラン
スファーゲート４８２２には、Ｖｃｃの０．５倍の電圧
である０．５Ｖｃｃが印加されているグランド切替回路
４８２は、不活性化信号線４８６およびバイアス信号線
４８７の電圧に応じて、図１８のとおりにＶｃｃと０．
５Ｖｃｃのいずれか一方をワードグランド線ＷＧ１に印
する。

【００４７】次に、本発明のメモリ装置の、通常モード
における読出し動作について図２および図３を参照して
説明する。メモリセルＣ１１に“１”が格納されている
とき、その内容を読出す場合の動作を、以下に説明す
る。

【００４８】図２および図３を参照すると、動作開始前
に、信号線７３にはレディーモードを示す演算モード信
号ＡＭ＝“１００”が送出されている。時刻Ｔ０におい
て、演算モード信号ＡＭがレディーモード“１００”か
ら通常モード“０００”に変化して、動作が開始され
る。

【００４９】また時刻Ｔ０において、信号線７２には読
出し動作を指定する制御信号ＣＳ＝“０”が、信号線７
１には第１列を示すビットアドレスＢＡ＝“０”が、そ
して、信号線１０には第１行を指定するワードアドレス
ＷＡ１０＝“００”が、それぞれ送出される。

【００５０】図９を参照すると、ビット制御回路７０内
のビット線選択回路７２１は、信号線７１を介して受信
したビットアドレスＢＡ＝“０”に従って、トランスフ
ァーゲート７３１〜７４３の接続を行う。図１１を参照
すると、この場合は信号線７２２の電位のみが“Ｈ”に
設定されるので、左ビット線ＢＬ１と信号線７１３と
が、また、右ビット線ＢＲ１と信号線７１２とが、それ
ぞれ接続される。

【００５１】時刻Ｔ０において、信号線１０を介してワ
ードアドレスＷＡ１０＝“００”を受信したワードアド
レスデコーダ１２は“００”をデコードする。図３を参
照すると、その結果、ワードアドレスデコーダ１２は、
信号線１３の電位を“Ｈ”に設定することにより、選択
信号ＳＳ１３を送出する。

【００５２】また、図１３を参照すると、時刻Ｔ０にお
いて演算モード信号ＡＭがレディーモード“１００”か
ら通常モード“０００”に変化したことによって、ワー
ド線制御回路４０内のデコーダ４４は、信号線４４１の
電位を“Ｈ”に設定する。タイミング制御回路４５は、
信号線４１１の電位が“Ｈ”に変化したときからタイマ
ー動作を開始して、予め定められたタイミングで、タイ
ミング制御信号線４５１、４５２および４５３の電位を
制御する。図１４を参照すれば、この場合、信号線１３
の電位が“Ｈ”であることから、タイミング制御信号線
４５１、４５２および４５３の電位は１４−ａのタイミ
ングで制御される。

【００５３】再び図１３を参照すると、時刻Ｔ１におい
て、タイミング制御回路４５はタイミング制御信号線４
５１の電位およびタイミング制御信号線４５２の電位を
“Ｈ”に設定する。図３を参照すると、タイミング制御
信号線４５１の電位が“Ｈ”変化したことにより、右ワ
ード線制御回路４６は右ワード線ＷＲ１の電位を“Ｈ”
にする。これにより、右ビット線ＢＲ１には、メモリセ
ルＣ１１の右ノードＮＲ１１の電位“Ｌ”が伝達され
る。また、タイミング制御信号線４５２の電位が“Ｈ”
変化したことにより、左ワード線制御回路４７は左ワー
ド線ＷＬ１の電位を“Ｈ”に設定する。これにより、左
ビット線ＢＬ１にはメモリセルＣ１１の左ノードＮＬ１
１の電位“Ｈ”が伝達される。

【００５４】そして、制御信号ＣＳにより読出し動作の
指定をされているＩ／Ｏ回路７１１は、右ビット線ＢＲ
１の電位と左ビット線ＢＬ１の電位とを比較することに
より、メモリセルＣ１１の記憶内容が“１”であると判
断して、データ信号線Ｄに“１”を送出する。

【００５５】次に、本発明のメモリ装置の、通常モード
における書込動作について図２および図４を参照して説
明する。メモリセルＣ１１に“０”を書込む場合の動作
を、以下に説明する。

【００５６】図４を参照すると、動作開始前に、信号線
７３にはレディーモードを示す演算モード信号ＡＭ＝
“１００”が送出されている。時刻Ｔ０において、演算
モード信号ＡＭがレディーモード“１００”から通常モ
ード“０００”に変化して、動作が開始される。

【００５７】また時刻Ｔ０において、信号線７２には書
込動作を指定する制御信号ＣＳ＝“１”が、信号線７１
には第１列を示すビットアドレスＢＡ＝“０”が、そし
て、信号線１０には第１行を指定するワードアドレスＷ
Ａ１０＝“００”が、それぞれ送出される。

【００５８】図９を参照すると、ビット制御回路７０内
のビット線選択回路７２１は、信号線７１を介して受信
したビットアドレスＢＡ＝“０”に従って、トランスフ
ァーゲート７３１〜７４３の接続を行う。図１１を参照
すると、この場合は信号線７２２の電位のみが“Ｈ”に
設定されるので、左ビット線ＢＬ１と信号線７１３と
が、また、右ビット線ＢＲ１と信号線７１２とが、それ
ぞれ接続される。さらに、制御信号７２が書込動作を示
していることから、Ｉ／Ｏ回路７１１は、データ信号線
Ｄに送出される書込データ“０”に従って、左ビット線
ＢＬ１を“Ｌ”に、右ビット線ＢＲ１を“Ｈ”にする。

【００５９】図１３を参照すると、時刻Ｔ０において演
算モード信号ＡＭがレディーモード“１００”から通常
モード“０００”に変化したことによって、ワード線制
御回路４０内のデコーダ４４は、信号線４４１の電位を
“Ｈ”に設定する。タイミング制御回路４５は、信号線
４１１の電位が“Ｈ”に変化したときからタイマー動作
を開始して、予め定められたタイミングで、タイミング
制御信号線４５１、４５２および４５３の電位を制御す
る。図１４を参照すれば、この場合、信号線１３の電位
が“Ｈ”であることから、タイミング制御信号線４５
１、４５２および４５３の電位は１４−ａのタイミング
で制御される。

【００６０】図１４を参照すると、時刻Ｔ１において、
タイミング制御回路４５はタイミング制御信号線４５１
およびタイミング制御信号線４５２の電位を“Ｈ”に設
定する。図４を参照すると、タイミング制御信号線４５
１の電位が“Ｈ”に変化したことにより、右ワード線制
御回路４６は右ワード線ＷＲ１の電位を“Ｈ”に設定す
る。これにより、メモリセルＣ１１の右ノードＮＲ１１
には、右ビット線ＢＲ１の電位“Ｌ”が伝達される。タ
イミング制御信号線４５２の電位が“Ｈ”に変化したこ
とにより、左ワード線制御回路４７は左ワード線ＷＬ１
の電位を“Ｈ”に設定する。これにより、メモリセルＣ
１１の左ノードＮＬ１１には、左ビット線ＢＬ１の電位
“Ｌ”が伝達される。

【００６１】時刻Ｔ１０において、タイミング制御回路
４５は、タイミング制御信号４５１およびタイミング制
御信号４５２の送出を停止する。これによって、左ノー
ドＮＬ１の電位＝“Ｌ”、右ノードＮＲ１の電位＝
“Ｈ”は維持され、メモリセルＣ１１に“０”が記憶さ
れる。

【００６２】次に、本発明のメモリ装置の、反転演算モ
ード時の動作を図２および図５を参照して説明する。予
めメモリセルＣ１１に“１”が記憶されているとき、メ
モリセルＣ１１に記憶されたデータの反転“０”をメモ
リセルＣ３１に記憶させる場合について、説明する。

【００６３】図２および図５を参照すると、動作開始
前、信号線７３にはレディーモードを示す演算モード信
号ＡＭ＝“１００”が送出されている。時刻Ｔ０におい
て、演算モード信号ＡＭがレディーモード＝“１００”
から反転モード＝“００１”に変化する。

【００６４】図２および図５を参照すると、時刻Ｔ０に
おいて、反転されるデータの記憶されている行がワード
アドレスＷＡ１０により、また、反転したデータが記憶
される行がワードアドレスＷＡ３０により、それぞれ指
定される。この場合、信号線１０には第１行を指定する
ワードアドレスＷＡ１０＝“００”が、そして、信号線
３０には第３行を指定するワードアドレスＷＡ３０＝
“１０”が、それぞれ送出される。

【００６５】図９を参照すると、ビット制御回路７０内
のビット線選択回路７２１は、演算モード信号ＡＭが反
転モード“００１”を指定しているため、トランスファ
ーゲート７３１〜７４３の接続を行う。

【００６６】図１１を参照すると、この場合、信号線７
２４電位のみにが“Ｈ”に設定されるので、左ビット線
ＢＬ１と右ビット線ＢＲ１とが、また、左ビット線ＢＬ
２と右ビット線ＢＲ２とが、それぞれ接続される。

【００６７】再び図２および図５を参照すると、時刻Ｔ
０において、信号線１０を介してワードアドレスＷＡ１
０＝“００”を受信したワードアドレスデコーダ１２
は、“００”をデコードする。その結果、ワードアドレ
スデコーダ１２は信号線１３の電位を“Ｈ”に設定する
ことにより、選択信号ＳＳ１３を送出する。また、時刻
Ｔ０において、信号線３０を介してワードアドレスＷＡ
３０＝“１０”を受信したワードアドレスデコーダ３２
は、“１０”をデコードする。その結果、ワードアドレ
スデコーダ３２は信号線３５の電位を“Ｈ”に設定する
ことにより、選択信号ＳＳ３５を送出する。

【００６８】図１３を参照すると、時刻Ｔ０において演
算モード信号ＡＭがレディーモード“１００”から反転
モード“００１”に変化したことによって、ワード線制
御回路４０内のデコーダ４４は、信号線４４２の電位を
“Ｈ”に設定する。信号線４４２が“Ｈ”に設定された
ことにより、タイミング制御回路４５はタイマー動作を
開始して、予め定められたタイミングで、タイミング制
御信号線４５１、４５２および４５３の電位を制御す
る。図１４を参照すれば、この場合、演算モードが反転
モードで、信号線１３の電位が“Ｈ”であることから、
タイミング制御信号線４５１、４５２および４５３は１
４−ｄのタイミングで送出される。タイミング制御信号
線４５１、４５２および４５３の電位に従って、左ワー
ド線ＷＬ１、右ワード線ＷＲ１、ワード電源線ＷＶ１お
よびワードグランド線ＷＧ１の電位が制御される。

【００６９】また、時刻Ｔ０において、ワード線制御回
路４０と同様に、ワード線制御回路６０もタイマー動作
を開始し、左ワード線ＷＬ３、右ワード線ＷＲ３、ワー
ド電源線ＷＶ３およびワードグランド線ＷＧ３の電位を
制御する。図１４を参照すると、この場合、演算モード
が反転モードであり、信号線３５の電位が“Ｈ”である
ので、左ワード線ＷＬ１、右ワード線ＷＲ１、ワード電
源線ＷＶ１およびワードグランド線ＷＧ１の電位は、１
４−ｆのタイミングで制御される。

【００７０】図２および図５を参照すると、時刻Ｔ１に
おいて、ワード線制御回路４０は右ワード線ＷＲ１の電
位を“Ｈ”とする。これにより、右ビット線ＢＲ１およ
び左ビット線ＢＬ１には、メモリセルＣ１１の右ノード
ＮＲ１１の電位である“Ｌ”が伝達される。右ビット線
ＢＲ１の電位だけでなく、左ビット線ＢＬ１の電位も変
化するのは、ビット制御回路７０により左ビット線ＢＬ
１と右ビット線ＢＲ１とが接続されているためである。

【００７１】また時刻Ｔ１において、ワード線制御回路
６０はワード電源線ＷＶ３の電位と、ワードグランド線
ＷＧ３の電位とを、共に０．５Ｖｃｃに変化させ、ワー
ド電源線ＷＶ３とワードグランド線ＷＧ３とを等電位と
する。これにより、メモリセルＣ３１は不活性化され、
以前に記憶していた内容は消去される。

【００７２】時刻Ｔ３において、ワード線制御回路６０
は、左ワード線ＷＬ３の電位を“Ｈ”とする。これによ
り、メモリセルＣ３１の左ノードＮＬ３１には、左ビッ
ト線ＢＬ１の電位である“Ｌ”が伝達される。つまり、
メモリセルＣ１１の右ノードＮＲ１１の電位が、メモリ
セルＣ３１の左ノードＮＬ３１に伝達される。言い替え
れば、メモリセルＣ１１の左ノードＮＬ１１の電位を反
転したものがメモリセルＣ３１の左ノードＮＬ３１の電
位となる。

【００７３】時刻Ｔ５において、ワード線制御回路６０
は、ワード電源線ＷＶ３の電位をＶｃｃに、ワードグラ
ンド線ＷＧ３の電位をＧＮＤに復帰させる。このとき、
メモリセルＣ３１の左ノードＮＬ３１の電位は、右ノー
ドＮＲ３１の電位よりも低いので、メモリセルＣ３１に
は“０”が保持される。

【００７４】時刻Ｔ１０において、ワード線制御回路４
０は右ワード線ＷＲ１の電位を、また、ワード線制御回
路６０は左ワード線ＷＬ３の電位を、それぞれ“Ｌ”に
戻す。これによって、メモリセルＣ３１は左ビット線Ｂ
Ｌ１および右ビット線ＢＲ１から切り放され、メモリセ
ルＣ３１には、メモリセルＣ１１の記憶内容“１”を反
転した値である“０”が記憶される。

【００７５】また、時刻Ｔ１０において、演算モード信
号ＡＭはレディーモード＝“１００”に、また、信号線
１３、信号線３５および左ワード線ＷＬ３の電位も
“Ｌ”に戻される。これによって、反転モードの動作が
終了する。

【００７６】また、上述の動作は、メモリセルアレイＣ
Ａの第１列のみでなく、第２列目についても同時に行わ
れる。すなわち、上述の動作を終了したときには、メモ
リセルＣ１２の記憶内容の反転がメモリセルＣ３２に書
込まれている。したがって、上述の動作によれば、メモ
リセルアレイＣＡの第１行目の記憶内容の反転が並列に
演算され、メモリセルアレイＣＡの第３行目に同時に書
込まれることになる。

【００７７】次に、本発明のメモリ装置の、論理和モー
ド時の動作を図２および図６を参照して説明する。予め
メモリセルＣ１１に“１”が、メモリセルＣ１２に
“０”が記憶されているとき、メモリセルＣ１１の記憶
内容“１”と、メモリセルＣ１２の記憶内容“０”の論
理和である“１”を、メモリセルＣ３１に記憶させる場
合について、説明する。

【００７８】図２および図６を参照すると、動作開始
前、信号線７３にはレディーモードを示す演算モード信
号ＡＭ＝“１００”が送出されている。時刻Ｔ０におい
て、演算モード信号ＡＭがレディーモード＝“１００”
から反転モード＝“０１０”に変化する。

【００７９】また時刻Ｔ０において、論理和が行われる
データを記憶している２つの行がワードアドレスＷＡ１
０およびワードアドレスＷＡ２０により指定される。ま
た、論理和の結果が記憶されるべき行がワードアドレス
ＷＡ３０により指定される。この場合、信号線１０には
第１行を指定するワードアドレスＷＡ１０＝“００”
が、信号線２０には第２行を指定するワードアドレスＷ
Ａ２０＝“０１”が、そして、信号線３０には第３行を
指定するワードアドレスＷＡ３０＝“１０”が、それぞ
れ送出される。

【００８０】図１１を参照すると、ビット制御回路７０
内のビット線選択回路７２１は、演算モード信号ＡＭが
論理和モード“０１０”を指定しているため、トランス
ファーゲート７３１〜７４３の接続は行わない。

【００８１】再び図２および図５を参照すると、時刻Ｔ
０において、信号線１０を介してワードアドレスＷＡ１
０＝“００”を受信したワードアドレスデコーダ１２
は、“００”をデコードする。図６を参照すると、その
結果、ワードアドレスデコーダ１２は信号線１３の電位
を“Ｈ”に設定することにより、選択信号ＳＳ１３を送
出する。時刻Ｔ０において、信号線２０を介してワード
アドレスＷＡ２０＝“０１”を受信したワードアドレス
デコーダ２２は、“０１”をデコードする。その結果、
ワードアドレスデコーダ２２は信号線２４の電位を
“Ｈ”に設定することにより、選択信号ＳＳ２４を送出
する。時刻Ｔ０において、信号線３０を介してワードア
ドレスＷＡ３０＝“１０”を受信したワードアドレスデ
コーダ３２は、“１０”をデコードする。その結果、ワ
ードアドレスデコーダ３２は信号線３５の電位を“Ｈ”
に設定することにより、選択信号ＳＳ３５を送出する。

【００８２】時刻Ｔ０で、演算モード信号ＡＭが論理和
モードに変化したことにより、ワード線制御回路４０は
タイマー動作を開始し、左ワード線ＷＬ１、右ワード線
ＷＲ１、ワード電源線ＷＶ１およびワードグランド線Ｗ
Ｇ１の電位を制御する。図１４を参照すると、この場
合、演算モードが論理和モードであり、信号線１３の電
位が“Ｈ”であるので、左ワード線ＷＬ１、右ワード線
ＷＲ１、ワード電源線ＷＶ１およびワードグランド線Ｗ
Ｇ１の電位は、１４−ｇのタイミングで制御される。

【００８３】時刻Ｔ０で、演算モード信号ＡＭが論理和
モードに変化したことにより、ワード線制御回路５０は
タイマー動作を開始し、左ワード線ＷＬ２、右ワード線
ＷＲ２、ワード電源線ＷＶ２およびワードグランド線Ｗ
Ｇ２の電位を制御する。図１４を参照すると、この場
合、演算モードが論理和モードであり、信号線２４の電
位が“Ｈ”であるので、左ワード線ＷＬ２、右ワード線
ＷＲ２、ワード電源線ＷＶ２およびワードグランド線Ｗ
Ｇ２の電位は、１４−ｈのタイミングで制御される。

【００８４】時刻Ｔ０で、演算モード信号ＡＭが論理和
モードに変化したことにより、ワード線制御回路６０は
タイマー動作を開始し、左ワード線ＷＬ３、右ワード線
ＷＲ３、ワード電源線ＷＶ３およびワードグランド線Ｗ
Ｇ３の電位を制御する。図１４を参照すると、この場
合、演算モードが論理和モードであり、信号線３５の電
位が“Ｈ”であるので、左ワード線ＷＬ３、右ワード線
ＷＲ３、ワード電源線ＷＶ３およびワードグランド線Ｗ
Ｇ３の電位は、１４−ｉのタイミングで制御される。

【００８５】図２および図６を参照すると、時刻Ｔ１に
おいて、ワード線制御回路４０は右ワード線ＷＲ１の電
位を“Ｈ”とする。これにより、右ビット線ＢＲ１に
は、メモリセルＣ１１の右ノードＮＲ１１の電位である
ＧＮＤが伝達される。

【００８６】時刻Ｔ１において、ワード線制御回路５０
は、ワード電源線ＷＶ２の電圧を１．５Ｖｃｃに、ワー
ドグランド線ＷＧ２の電圧を０．５Ｖｃｃに設定する。
これによって、メモリセルＣ２１の左ノードＮＬ１２の
電位は“Ｌ”＝ＧＮＤから０．５Ｖｃｃに、右ノードＮ
Ｒ２１の電位は“Ｈ”＝Ｖｃｃから１．５Ｖｃｃに上昇
する。また、時刻Ｔ１において、ワード線制御回路５０
は、左ワード線ＷＬ２の電位を“Ｈ”に設定する。これ
により、左ビット線ＢＬ１には、メモリセルＣ２１の左
ノードＮＬ２１の電位である０．５Ｖｃｃが伝達され
る。

【００８７】時刻Ｔ１において、ワード線制御回路６０
はワード電源線ＷＶ３およびワードグランド線ＷＧ３の
電位を０．５Ｖｃｃに設定する。これにより、メモリセ
ルＣ３１は不活性化され、時刻Ｔ１以前に記憶していた
内容は消去される。

【００８８】時刻Ｔ３において、ワード線制御回路６０
は、左ワード線ＷＬ３の電位を“Ｈ”に設定する。これ
によって、メモリセルＣ３１の左ワード線ＷＬ３１には
左ビット線ＢＬ１の電位であるＶｃｃが伝達される。ま
た、時刻Ｔ３において、ワード線制御回路６０は、右ワ
ード線ＷＲ３の電位を“Ｈ”に設定する。これによっ
て、メモリセルＣ３１の右ワード線ＷＲ３１には右ビッ
ト線ＢＲ１の電位であるＧＮＤが伝達される。

【００８９】時刻Ｔ５において、ワード線制御回路６０
は、ワード電源線ＷＶ３およびワードグランド線ＷＧ３
の電位を、ＶｃｃおよびＧＮＤにそれぞれ戻す。このと
き、左ノードＮＬ３１および右ノードＮＲ３１の電位
は、それぞれＶｃｃとＧＮＤであり、左ノードＮＬ３１
の電位の方が、右ノードＮＲ３１の電位よりも高いの
で、左ノードＮＬ３１の電位はＶｃｃ＝“Ｈ”に、右ノ
ードＮＲ３１の電位はＧＮＤ＝“Ｌ”に、それぞれな
る。

【００９０】時刻Ｔ１０において、ワード線制御回路６
０は、左ワード線ＷＬ３および右ワード線ＷＲ３の電位
を“Ｌ”に戻す。左ノードＮＬ３１の電位は“Ｈ”であ
り、右ノードＮＲ３１の電位は“Ｌ”であるので、メモ
リセルＣ３１には、メモリセルＣ１１の記憶内容“１”
とメモリセルＣ２１の記憶内容“０”の論理和である
“１”が記憶されることになる。

【００９１】時刻Ｔ１０において、演算モード信号ＡＭ
はレディーモード“１００”に、信号線１３、信号線１
４、信号線３５、右ワード線ＷＲ１、左ワード線ＷＬ
２、左ワード線ＷＬ３および右ワード線ＷＲ３の電位は
“Ｌ”に、ワード電源線ＷＶ２の電位はＶｃｃに、ま
た、ワードグランド線ＷＧ２の電位はＧＮＤに、それぞ
れ戻される。これによって、論理和動作が終了する。

【００９２】以上では、メモリセルＣ１１＝“１”、メ
モリセルＣ２１＝“０”の場合について説明したが、メ
モリセルＣ１１およびメモリセルＣ２１がその他の値の
ときにも、本実施例のメモリ装置は正確な論理和演算を
実行することができる。メモリセルＣ１１＝“１”、メ
モリセルＣ２１＝“０”以外の場合のタイムチャートは
図７に示されている。いずれの場合も、左ノードＮＬ３
１と右ノードＮＲ３１のうち、時刻Ｔ５において他より
高い電位を持つものが、時刻Ｔ１０で“Ｈ”に設定さ
れ、これにより正しい論理和演算が行われる。例えば、
Ｃ１１＝“０”、Ｃ２１＝“１”の場合について説明す
れば、時刻Ｔ５において、左ノードＮＬ３１の電位は左
ノードＮＬ２１の電位である１．５Ｖｃｃであり、右ノ
ードＮＲ３１の電位は右ノードＮＲ１１の電位であるＶ
ｃｃである。このとき、左ノードＮＬ３１の電位が右ノ
ードＮＲ３１の電位よりも高いので、時刻Ｔ６では、左
ノードＮＬ３１の電位は“Ｈ”、右ノードＮＲ３１の電
位は“Ｌ”となり、メモリセルＣ３１には“１”が書込
まれる。これは、メモリセルＣ１１の記憶内容“０”と
メモリセルＣ２１の記憶内容“１”の論理和“１”に等
しい。

【００９３】また、上述の動作は、メモリセルアレイＣ
Ａの第１列のみでなく、第２列目についても同時に行わ
れる。すなわち、上述の動作を終了したときには、メモ
リセルＣ１２の記憶内容と、メモリセルＣ２２の記憶内
容の論理和がメモリセルＣ３２に書込まれている。した
がって、上述の動作によれば、メモリセルアレイＣＡの
第１行目の記憶内容と第２行目の記憶内容の論理和が並
列に演算され、メモリセルアレイＣＡの第３行目の各セ
ルに同時に書込まれることになる。

【００９４】次に、本発明のメモリ装置の、反転シフト
モード時の動作を図２および図８を参照して説明する。
予めメモリセルＣ１１に“１”が記憶されているとき、
メモリセルＣ１１に記憶されたデータの反転“０”を１
ビット右に反転シフトしてメモリセルＣ２３に記憶させ
る場合について、説明する。

【００９５】図２および図８を参照すると、動作開始
前、信号線７３にはレディーモードを示す演算モード信
号ＡＭ＝“１００”が送出されている。時刻Ｔ０におい
て、演算モード信号ＡＭがレディーモード＝“１００”
から反転シフトモード＝“０１１”に変化する。

【００９６】時刻Ｔ０において、反転シフトされるデー
タの記憶されている行がワードアドレスＷＡ１０によ
り、また、反転シフト後のデータが記憶される行がワー
ドアドレスＷＡ３０により、それぞれ指定される。この
場合、信号線１０には第１行を指定するワードアドレス
ＷＡ１０＝“００”が、そして、信号線３０には第３行
を指定するワードアドレスＷＡ３０＝“１０”が、それ
ぞれ送出される。

【００９７】図９を参照すると、ビット制御回路７０内
のビット線選択回路７２１は、演算モード信号ＡＭが反
転モード“００１”を指定しているため、トランスファ
ーゲート７３１〜７４３の接続を行う。図１１を参照す
ると、この場合、信号線７２５の電位が“Ｈ”に設定さ
れるので、右ビット線ＢＲ１と左ビット線ＢＬ２とが接
続される。

【００９８】再び図２および図８を参照すると、時刻Ｔ
０において、信号線１０を介してワードアドレスＷＡ１
０＝“００”を受信したワードアドレスデコーダ１２
は、“００”をデコードする。その結果、ワードアドレ
スデコーダ１２は信号線１３の電位を“Ｈ”に設定する
ことにより、選択信号ＳＳ１３を送出する。また、時刻
Ｔ０において、信号線３０を介してワードアドレスＷＡ
３０＝“１０”を受信したワードアドレスデコーダ３２
は、“１０”をデコードする。その結果、ワードアドレ
スデコーダ３２は信号線３５の電位を“Ｈ”に設定する
ことにより、選択信号ＳＳ３５を送出する。

【００９９】時刻Ｔ０で、演算モード信号ＡＭが論理和
モードに変化したことにより、ワード線制御回路４０は
タイマー動作を開始し、左ワード線ＷＬ１、右ワード線
ＷＲ１、ワード電源線ＷＶ１およびワードグランド線Ｗ
Ｇ１の電位を制御する。図１４を参照すると、この場
合、演算モードが反転シフトモードであり、信号線１３
の電位が“Ｈ”であるので、左ワード線ＷＬ１、右ワー
ド線ＷＲ１、ワード電源線ＷＶ１およびワードグランド
線ＷＧ１の電位は、１４−ｊのタイミングで制御され
る。

【０１００】時刻Ｔ０で、演算モード信号ＡＭが論理和
モードに変化したことにより、ワード線制御回路６０は
タイマー動作を開始し、左ワード線ＷＬ３、右ワード線
ＷＲ３、ワード電源線ＷＶ３およびワードグランド線Ｗ
Ｇ３の電位を制御する。図１４を参照すると、この場
合、演算モードが反転シフトモードであり、信号線３５
の電位が“Ｈ”であるので、左ワード線ＷＬ３、右ワー
ド線ＷＲ３、ワード電源線ＷＶ３およびワードグランド
線ＷＧ３の電位は、１４−ｌのタイミングで制御され
る。

【０１０１】図２および図８を参照すると、時刻Ｔ１に
おいて、ワード線制御回路４０は右ワード線ＷＲ１の電
位を“Ｈ”とする。これにより、右ビット線ＢＲ１およ
び左ビット線ＢＬ２には、メモリセルＣ１１の右ノード
ＮＲ１１の電位である“Ｌ”が伝達される。右ビット線
ＢＲ１の電位だけでなく、右ビット線ＢＲ２の電位も変
化するのは、ビット制御回路７０により左ビット線ＢＬ
１と右ビット線ＢＲ２とが接続されているためである。

【０１０２】また時刻Ｔ１において、ワード線制御回路
６０はワード電源線ＷＶ３の電位と、ワードグランド線
ＷＧ３の電位とを、０．５Ｖｃｃに変化させ、ワード電
源線ＷＶ３とワードグランド線ＷＧ３とを等電位とす
る。これにより、メモリセルＣ１１は不活性化され、以
前に記憶していた内容は消去される。

【０１０３】時刻Ｔ３において、ワード線制御回路６０
は、左ワード線ＷＬ３の電位を“Ｈ”とする。これによ
り、メモリセルＣ３２の左ノードＮＬ３２には、左ビッ
ト線ＢＬ２の電位である“Ｌ”が伝達される。つまり、
メモリセルＣ１１の右ノードＮＲ１１の電位が、メモリ
セルＣ３２の左ノードＮＬ３２に伝達される。言い替え
れば、メモリセルＣ１１の左ノードＮＬ１１の電位を反
転したものがメモリセルＣ３２の左ノードＮＬ３２の電
位となる。

【０１０４】時刻Ｔ５において、ワード線制御回路６０
は、ワード電源線ＷＶ３の電位をＶｃｃに、ワードグラ
ンド線ＷＧ３の電位をＧＮＤに復帰させる。このとき、
メモリセルＣ３２の左ノードＮＬ３２の電位は、右ノー
ドＮＲ３２の電位よりも低いので、メモリセルＣ３２に
は“０”が保持される。

【０１０５】時刻Ｔ１０において、ワード線制御回路４
０は右ワード線ＷＲ１の電位を、また、ワード線制御回
路６０は左ワード線ＷＬ３の電位を、それぞれ“Ｌ”に
戻す。これによって、メモリセルＣ３２は左ビット線Ｂ
Ｌ２および右ビット線ＢＲ２から切り放され、メモリセ
ルＣ３２には、メモリセルＣ１１の記憶内容“１”を反
転した値である“０”が記憶される。すなわち、メモリ
セルアレイＣＡの第３行目には、第１行目の記憶値を反
転し、右に１つシフトした値が書込まれる。

【０１０６】時刻Ｔ１０において、演算モード信号ＡＭ
はレディーモード＝“１００”に、また、信号線１３、
信号線３５、右ワード線ＷＲ１および左ワード線ＷＬ３
の電位も“Ｌ”に戻される。これによって、反転シフト
モードの動作が終了する。

【０１０７】また、本実施例ではメモリセルアレイＣＡ
が２列の場合について説明したが、メモリセルアレイＣ
Ａが２列以上の場合、上述の動作はメモリセルアレイＣ
Ａの第１列のみでなく、第２列目以降についても同様に
行われる。したがって、上述の動作によれば、メモリセ
ルアレイＣＡの第１行目の記憶内容の反転が右に１ビッ
トシフトされて、メモリセルアレイＣＡの第３行目の各
セルに同時に書込まれることになる。

【０１０８】また、本実施例では右反転シフトの場合に
ついて説明したが、ワードアドレスＷＡ３０で第１行目
を、ワードアドレスＷＡ１０で第３行目を指定すれば、
メモリセルアレイＣＡの第３行目の記憶内容を反転し１
つ左反転シフトしたものを、メモリセルアレイＣＡの第
１行目の各セルに書込むことができる。

【０１０９】上述の実施例では、ワードアドレスＷＡ１
０を信号線１０で、ワードアドレスＷＡ２０を信号線２
０で、ワードアドレスＷＡ３０を信号線３０で、それぞ
れ送出したが、これら３つの信号線の１つと、ビットア
ドレスＢＡを送出する信号線７１とを兼用して信号線の
数を減らすこともできる。

【０１１０】また、上述の実施例では、各演算動作を演
算モード信号ＡＭの変化によって開始したが、各演算動
作の開始を指示する信号を外部から供給しても良い。ま
た、タイミング制御回路４５の送出するタイミング制御
信号線４５１、４５２および４５３を外部から供給して
も良い。

【０１１１】本実施例では、説明の都合上、メモリセル
ＣＡが３行２列の場合について説明したが、メモリセル
アレイＣＡの列数および行数は幾つであっても構わな
い。かりに、メモリセルアレイＣＡが１０００行４００
０列の場合、メモリセルアレイＣＡの任意の列の４００
０個のセルの内容の演算が並列に実行され、メモリセル
アレイＣＡの他の列の各セルに同時に書込むことができ
る。つまり、４０００の論理演算が並列に実行される。
さらに、メモリ装置を複数個並列させれば、１度に実行
される演算数をいくらでも増やすことができる。

【０１１２】

【発明の効果】上述した本願発明のメモリセルでは、通
常の読出し書込動作の他に、以下のような動作をも行う
ことができる。第１に、上述のＳＲＡＭのメモリセルに
おいて、左ワード線のみをハイレベルとすることにより
メモリセルの左ノードの電位のみを参照することが可能
である。第２に、上述のＳＲＡＭのメモリセルにおい
て、右ワード線のみをハイレベルとすることによりメモ
リセルの右ノードの電位のみを参照することが可能であ
る。第３に、電源端子の電位と、グランド端子の電位と
を等電位とする事により、メモリセル内の記憶内容を消
去し、メモリセルを初期化することもできる。

【０１１３】また、上述した本願発明のメモリ装置によ
れば、メモリセルアレイＣＡの任意の行に記憶された内
容を、反転演算、論理和演算、または反転シフト演算し
て、メモリセルアレイＣＡの任意の行に書込むことがで
きる。したがって、これらの演算を組み合わせることに
よって、任意のセル間で任意の演算を実行することがで
きる。また、通常モードにおいては、本実施例のメモリ
装置は、従来のＳＲＡＭ装置と同様の読出し、書込動作
を実行することができる。

【０１１４】また、本願発明のメモリ装置では、メモリ
セル間の論理演算と、演算結果の書込動作とが、メモリ
セルアレイＣＡ内だけで行われる。このため、メモリセ
ルの内容を外部に一時的に保持する保持手段を設ける必
要はない。また、本実施例では、メモリセルの内容を外
部に移動する必要がないので、高速に動作を実行でき
る。

【０１１５】また、本願発明のメモリ装置では、メモリ
セルアレイＣＡの各行に１つずつのワード線制御回路お
よびワードアドレスデコーダを設置するだけでよく、各
セルに論理演算素子を設ける必要はない。このため、従
来技術であるロジックインメモリに比べて、本実施例に
よるメモリ装置は、少ない素子数で構成することができ
る。このため本実施例におけるメモリ装置をＩＣ化した
際には、ＩＣチップの面積を小さく押さえることができ
る。また、同一面積のチップにおいて比較するならば、
ロジックインメモリのチップよりも多くの記憶容量を持
たせることができる。

【０１１６】さらに、本願発明のメモリ装置では、同一
の構成で、反転、論理和および反転シフトの３種類の演
算を実行することができる。したがって、本実施例で
は、必要な素子数が少なくて済み、集積度が高い。この
ため、本実施例のメモリ装置をＬＳＩ化した場合、同一
面積内に内蔵されるメモリセルの数が多い。

【図面の簡単な説明】

【図１】本願発明のＳＲＡＭのメモリセルの一例を示す
回路図。

【図２】本願発明のメモリ装置の一例を示すブロック
図。

【図３】本願発明の第１の実施例の通常モード時の読出
し動作を示すタイムチャート。

【図４】本願発明の第１の実施例の通常モード時の書込
動作を示すタイムチャート。

【図５】本願発明の第１の実施例の反転モード時の動作
を示すタイムチャート。

【図６】本願発明の第１の実施例の論理和モード時の動
作を示すタイムチャート。

【図７】本願発明の第１の実施例の論理和モード時の動
作を示すタイムチャート。

【図８】本願発明の第１の実施例の反転シフトモード時
の動作を示すタイムチャート。

【図９】本願発明の第１の実施例のビット制御回路７０
の構成を示すブロック図。

【図１０】本願発明の第１の実施例のトランスファーゲ
ートの構成を示すブロック図。

【図１１】本願発明の第１の実施例のビット制御回路７
０の真理値を示す図。

【図１２】本願発明の第１の実施例のワード線制御回路
４０の動作を示す図。

【図１３】本願発明の第１の実施例のワード線制御回路
４０の構成を示すブロック図。

【図１４】本願発明の第１の実施例のタイミング制御回
路４５の動作を示すタイムチャート。

【図１５】本願発明の第１の実施例の右ワード線制御回
路４６の構成を示す回路図。

【図１６】本願発明の第１の実施例の左ワード線制御回
路４７の構成を示す回路図。

【図１７】本願発明の第１の実施例の電源制御回路４８
の構成を示すブロック図。

【図１８】本願発明の第１の実施例の電源制御回路４８
の動作を示す図。

【図１９】本願発明の第１の実施例の電源切替回路４８
１の構成を示す回路図。

【図２０】本願発明の第１の実施例のグランド切替回路
４８２の構成を示す回路図。

【図２１】従来のメモリセルの構成を示す回路図。

【図２２】従来のＣＡＭにおけるメモリセルの構成を示
す回路図。

【符号の説明】

１ ＦＥＴ ２ ＦＥＴ ３ ゲートＦＥＴ ４ ゲートＦＥＴ ５ ドレイン負荷 ６ ドレイン負荷 １２、２２、３２ ワードアドレスデコーダ ４０、５０、６０ ワード線制御回路 ７０ ビット制御回路 ４４ デコーダ ４５ タイミング制御回路 ４６ 右ワード線制御回路 ４７ 左ワード線制御回路 ４８ 電源制御回路 ４５１〜４５３ タイミング制御信号線 ４８１ 電源切替回路 ４８２ グランド切替回路 ４８３ トランスファーゲート ４８６ 不活性化信号線 ４８７ バイアス信号線 ４６１、４６２ ＡＮＤ回路 ４６３ ＯＲ回路 ４７１、４７２、４７３ ＡＮＤ回路 ４７４ ＯＲ回路 ４８４、４８５ ＡＮＤ回路 ４８１１、４８１２ トランスファーゲート ４８１３ ＮＯＲ回路 ４８２１、４８２２ トランスファーゲート ４８２３ ＮＯＲ回路 ４８２４ ＯＲ回路 ７１１ Ｉ／Ｏ回路 ７２１ ビット線選択回路 ７２２〜７２５ 接続指示信号 ７３１〜７３４ トランスファーゲート ７４１〜７４３ トランスファーゲート １０、２０、３０、１３、１４、１５、２３、２４、２
５、３３、３４、３５、７１、７２、７３ 信号線 ７１２、７１３ 信号線 ４４１〜４４４ 信号線 ４８８ 信号線 ４８１４ 信号線 ４８２５、４８２６ 信号線 ＡＭ 演算モード信号 ＢＡ ビットアドレス ＢＬ 左ビット線 ＢＲ 右ビット線 ＢＬ１、ＢＬ２ 左ビット線 ＢＲ１、ＢＲ２ 右ビット線 Ｃ メモリセル ＣＡ メモリセルアレイ Ｃ１１〜Ｃ３２ メモリセル ＣＳ 制御信号 Ｄ データ信号 ＮＬ 左ノード ＮＲ 右ノード ＳＳ１３〜ＳＳ３５ 選択信号 ＴＧ トランスファーゲート ＴＧ１、ＴＧ２、ＴＧ３ 端子 ＷＬ 左ワード線 ＷＬ１１〜ＷＬ３２ 左ワード線 ＷＲ 右ワード線 ＷＲ１１〜ＷＲ３２ 右ワード線 ＷＶ ワード電源線 ＷＶ１〜ＷＶ３ ワード電源線 ＷＧ ワードグランド線 ＷＧ１〜ＷＧ３ ワードグランド線 ＷＡ１０〜ＷＡ３０ ワードアドレス ＳＵＭ 信号線 Ｔ１〜Ｔ９ トランジスタ ＴＬ１、ＴＬ２ 負荷 （０）ｂｉｔ、（１）ｂｉｔ ビットライン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川野 良彦 東京都港区西新橋三丁目20番４号 日本 電気エンジニアリング株式会社内 (56)参考文献 特開 昭62−76092（ＪＰ，Ａ) 特開 平４−113586（ＪＰ，Ａ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 左ワード線の電位をゲートに受けて左ビ
   ット線とメモリセルとを接続するトランジスタと、前記
   左ワード線とは独立に制御される右ワード線の電位をゲ
   ートに受けて右ビット線と前記メモリセルとを接続する
   トランジスタと、他の回路から電源電圧を受ける電源端
   子と、他の回路からグランド電圧を受けるグランド端子
   とを有するスタティックランダムアクセスメモリのメモ
   リセルを複数有し、該複数のメモリセルの横方向一列が
   それぞれ同じ左ワード線、右ワード線、ワード電源線お
   よびワードグランド線に接続され、該複数のメモリセル
   の縦方向一列がそれぞれ同じ左ビット線及び右ビット線
   に接続されているメモリセル群と、 該メモリセル群の前記複数のメモリセルに接続する複数
   のビット線の電位を制御するビット線制御回路と、 該メモリセル群の横方向一列に１つずつ設けられ、該列
   の左ワード線、右ワード線、ワード電源線およびワード
   グランド線の電位を制御するワード線制御回路とを有す
   るメモリ装置。
2. 【請求項２】 左ワード線の電位をゲートに受けて左ビ
   ット線とメモリセルとを接続するトランジスタと、前記
   左ワード線とは独立に制御される右ワード線の電位をゲ
   ートに受けて右ビット線と前記メモリセルとを接続する
   トランジスタと、他の回路から電源電圧を受ける電源端
   子と、他の回路からグランド電圧を受けるグランド端子
   とを有するスタティックランダムアクセスメモリのメモ
   リセルを複数有し、該複数のメモリセルの横方向一列が
   それぞれ同じ左ワード線、右ワード線、ワード電源線お
   よびワードグランド線に接続され、該複数のメモリセル
   の縦方向一列がそれぞれ同じ左ビット線及び右ビット線
   に接続されているメモリセル群と、 モード制御信号を受けて該メモリ群の複数のメモリセル
   に接続する複数のビット線の電位を制御するビット線制
   御回路と、 該メモリセル群の横方向一列に１つずつ設けられ、前記
   モード制御信号を受けて、該列の左ワード線、右ワード
   線、ワード電源線およびワードグランド線の電位を制御
   するワード線制御回路と、 第１のワードアドレスを受けて前記ワード線制御回路の
   １つに第１の選択信号を出力する第１のワードアドレス
   デコーダと、 第２のワードアドレスを受けて前記ワード線制御回路の
   １つに第２の選択信号を出力する第２のワードアドレス
   デコーダとを有するメモリ装置。
3. 【請求項３】 左ワード線の電位をゲートに受けて左ビ
   ット線とメモリセルとを接続するトランジスタと、前記
   左ワード線とは独立に制御される右ワード線の電位をゲ
   ートに受けて右ビット線と前記メモリセルとを接続する
   トランジスタと、他の回路から電源電圧を受ける電源端
   子と、他の回路からグランド電圧を受けるグランド端子
   とを有するスタティックランダムアクセスメモリのメモ
   リセルを複数有し、該複数のメモリセルの横方向一列が
   それぞれ同じ左ワード線、右ワード線、ワード電源線お
   よびワードグランド線に接続され、該複数のメモリセル
   の縦方向一列がそれぞれ同じ左ビット線及び右ビット線
   に接続されているメモリセル群と、 ワード制御信号を受けて該メモリ群の複数のメモリセル
   に接続する複数のビット線を制御するビット線制御回路
   と、 該メモリセル群の複数のメモリセルの横方向一列に１つ
   ずつ設けられ、前記モード制御信号を受けて、該列の左
   ワード線、右ワード線、ワード電源線およびワードグラ
   ンド線の電位を制御するワード線制御回路と、 第１のワードアドレスを受けて前記ワード線制御回路の
   １つに第１の選択信号を出力する第１のワードアドレス
   デコーダと、 第２のワードアドレスを受けて前記ワード線制御回路の
   １つに第２の選択信号を出力する第２のワードアドレス
   デコーダと、 第３のワードアドレスを受けて前記ワード線制御回路の
   １つに第３の選択信号を出力する第３のワードアドレス
   デコーダとを有するメモリ装置。
4. 【請求項４】 左ワード線の電位をゲートに受けて左ビ
   ット線とメモリセルとを接続するトランジスタと、前記
   左ワード線とは独立に制御される右ワード線の電位をゲ
   ートに受けて右ビット線と前記メモリセルとを接続する
   トランジスタと、他の回路から電源電圧を受ける電源端
   子と、他の回路からグランド電圧を受けるグランド端子
   とを有するスタティックランダムアクセスメモリのメモ
   リセル を複数有し、該複数のメモリセルの横方向一列が
   それぞれ同じ左ワード線、右ワード線、ワード電源線お
   よびワードグランド線に接続され、該複数のメモリセル
   の縦方向一列がそれぞれ同じ左ビット線及び右ビット線
   に接続されているメモリセル群と、モード制御信号を受
   けて該メモリセルに接続するビット線の電位を制御する
   ビット線制御回路と、該メモリ群の複数のメモリセルの
   横方向一列に１つずつ設けられ、前記モード制御信号を
   受けて、該列の左ワード線、右ワード線、ワード電源線
   およびワードグランド線の電位を制御するワード線制御
   回路と、第１のワードアドレスを受けて前記ワード線制
   御回路の１つに第１の選択信号を出力する第１のワード
   アドレスデコーダと、第２のワードアドレスを受けて前
   記ワード線制御回路の１つに第２の選択信号を出力する
   第２のワードアドレスデコーダとを有するメモリ装置に
   おいて、 前記モード制御信号として反転演算を受信したとき、前
   記ビット線制御回路により前記メモリセル群の少なくと
   も縦一列の右ビット線と左ビット線とを導通させる第１
   のステップと、 前記第１のワードアドレスデコーダにより選択された第
   １のワード線制御回路が左ワード線の電位をハイレベル
   とし、前記第２のワードアドレスデコーダにより選択さ
   れた第２のワード線制御回路が右ワード線の電位をハイ
   レベルとする第２のステップと、 前記第２ワード線制御回路がワード電源線の電位とワー
   ドグランド線の電位とを一時的に等電位とする第３のス
   テップとを有することを特徴とした請求項３に記載のメ
   モリ装置の制御方法。
5. 【請求項５】 左ワード線の電位をゲートに受けて左ビ
   ット線とメモリセルとを接続するトランジスタと、前記
   左ワード線とは独立に制御される右ワード線の電位をゲ
   ートに受けて右ビット線と前記メモリセルとを接続する
   トランジスタと、他の回路から電源電圧を受ける電源端
   子と、他の回路からグランド電圧を受けるグランド端子
   とを有するスタティックランダムアクセスメモリのメモ
   リセルを複数有し、該複数のメモリセルの横方向一列が
   それぞれ同じ左ワード線、右ワード線、ワード電源線お
   よびワードグランド線に接続され、該複数のメモリセル
   の縦方向一列がそれぞれ同じ左ビット線及び右ビット線
   に接続されているメモリ セル群と、モード制御信号を受
   けて該メモリ群の複数のメモリセルに接続する複数のビ
   ット線の電位を制御するビット線制御回路と、該メモリ
   セルの横方向一列に１つずつ設けられ、前記モード制御
   信号を受けて、該列の左ワード線、右ワード線、ワード
   電源線およびワードグランド線の電位を制御するワード
   線制御回路と、第１のワードアドレスを受けて前記ワー
   ド線制御回路の１つに第１の選択信号を出力する第１の
   ワードアドレスデコーダと、第２のワードアドレスを受
   けて前記ワード線制御回路の１つに第２の選択信号を出
   力する第２のワードアドレスデコーダとを有するメモリ
   装置において、 前記モード制御信号として反転シフト演算を受信したと
   き、前記ビット線制御回路により前記メモリセル群の少
   なくとも縦一列の右ビット線と該列の右隣の列の左ビッ
   ト線とを導通させる第１のステップと、 前記第１のワードアドレスデコーダにより選択された第
   １のワード線制御回路が左ワード線の電位をハイレベル
   とし、前記第２のワードアドレスデコーダにより選択さ
   れた第２のワード線制御回路が右ワード線の電位をハイ
   レベルとする第２のステップと、 前記第２ワード線制御回路がワード電源線の電位とワー
   ドグランド線の電位とを一時的に等電位とする第３のス
   テップとを有することを特徴とした請求項３に記載のメ
   モリ装置の制御方法。
6. 【請求項６】 左ワード線の電位をゲートに受けて左ビ
   ット線とメモリセルとを接続するトランジスタと、前記
   左ワード線とは独立に制御される右ワード線の電位をゲ
   ートに受けて右ビット線と前記メモリセルとを接続する
   トランジスタと、他の回路から電源電圧を受ける電源端
   子と、他の回路からグランド電圧を受けるグランド端子
   とを有するスタティックランダムアクセスメモリのメモ
   リセルを複数有し、該複数のメモリセルの横方向一列が
   それぞれ同じ左ワード線、右ワード線、ワード電源線お
   よびワードグランド線に接続され、該複数のメモリセル
   の縦方向一列がそれぞれ同じ左ビット線及び右ビット線
   に接続されているメモリセル群と、ワード制御信号を受
   けて該メモリセルに接続するビット線の電位を制御する
   ビット線制御回路と、該メモリ群の複数のメモリセルの
   横方向一列に１つずつ設けられ、前記モード制御信号を
   受けて、該列の左ワード線、右ワード線、ワード電源線
   およびワードグランド線の電位を制御するワード線制御
   回路と、第１のワードアドレスを受けて前記ワード線制
   御回路の１つに第１の選択信号を出力する第１のワード
   アドレスデコーダと、第２のワードアドレスを受けて前
   記ワード線制御回路の１つに第２の選択信号を出力する
   第２のワードアドレスデコーダと、第３のワードアドレ
   スを受けて前記ワード線制御回路の１つに第３の選択信
   号を出力する第３のワードアドレスデコーダとを有する
   メモリ装置において、 前記モード制御信号として論理和演算を受信したとき、
   前記ビット線制御回路により前記メモリセル群の右ビッ
   ト線との左ビット線とを非導通状態とする第１のステッ
   プと、 前記第１のワードアドレスデコーダにより選択された第
   １のワード線制御回路が右ワード線の電位をハイレベル
   とし、前記第２のワードアドレスデコーダにより選択さ
   れた第２のワード線制御回路が左ワード線の電位をハイ
   レベルとする第２のステップと、 前記第２ワード線制御回路がワード電源線の電位とワー
   ドグランド線の電位とを一時的に上昇させ、前記第３の
   ワードアドレスデコーダにより選択された第３のワード
   線制御回路が右ワード線と左ワード線とをハイレベルす
   るとともにワード電源線の電位とワードグランド線の電
   位とを一時的に等電位とする第３のステップを有するこ
   とを特徴とした請求項４に記載のメモリ装置の制御方
   法。