JPH04113586A - スタティックｒａｍのメモリセル - Google Patents
スタティックｒａｍのメモリセルInfo
- Publication number
- JPH04113586A JPH04113586A JP2232894A JP23289490A JPH04113586A JP H04113586 A JPH04113586 A JP H04113586A JP 2232894 A JP2232894 A JP 2232894A JP 23289490 A JP23289490 A JP 23289490A JP H04113586 A JPH04113586 A JP H04113586A
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- JP
- Japan
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- memory cell
- static ram
- transistors
- transistor
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- Pending
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- 230000003068 static effect Effects 0.000 title claims abstract description 24
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスタティックＲＡＭのメモリセルに関し、特に
電源投入時のメモリセル内のデータを任意のデータに設
定できるスタティックＲＡＭのメモリセルに関する。
電源投入時のメモリセル内のデータを任意のデータに設
定できるスタティックＲＡＭのメモリセルに関する。
従来のスタティックＲＡＭのメモリセルはフリップフロ
ップ等により構成されている。
ップ等により構成されている。
第３図はかかる従来の一例を示すスタティックＲＡＭの
メモリセルの構成図である。
メモリセルの構成図である。
第３図に示すように、かかる従来のスタティックＲＡＭ
のメモリセル１０は、トランジスタＴ、、Ｔ２と抵抗Ｒ
，，Ｒ２で構成されたフリップフロップと、アクセスす
るメモリセルを選択するワード線３および入出力用のデ
ータ信号線としてのデイジット線（Ｄｌ、Ｄ＋ ）４Ａ
、４Ｂによりフリップフロップの読み出し及び書込みの
制御を行なうトランジスタＴ、、Ｔ４とで構成されてい
る。
のメモリセル１０は、トランジスタＴ、、Ｔ２と抵抗Ｒ
，，Ｒ２で構成されたフリップフロップと、アクセスす
るメモリセルを選択するワード線３および入出力用のデ
ータ信号線としてのデイジット線（Ｄｌ、Ｄ＋ ）４Ａ
、４Ｂによりフリップフロップの読み出し及び書込みの
制御を行なうトランジスタＴ、、Ｔ４とで構成されてい
る。
上述した従来のスタティックＲＡＭのメモリセルは、簡
単なフリップフロップ回路を用いており、特に電源投入
時のメモリセルのデータの内容はいずれになるか不明て
あり、意味を持たないデータである。従って、従来のス
タティックＲＡＭは電源投入後に一度メモリセルに正常
なデータを書き込む動作を必要とするという欠点がある
。
単なフリップフロップ回路を用いており、特に電源投入
時のメモリセルのデータの内容はいずれになるか不明て
あり、意味を持たないデータである。従って、従来のス
タティックＲＡＭは電源投入後に一度メモリセルに正常
なデータを書き込む動作を必要とするという欠点がある
。
本発明の目的は、かかるスタティックＲＡＭの電源投入
後にメモリセルに正常なデータを書き込む動作を必要と
しないスタティックＲＡＭのメモリセルを提供すること
にある。
後にメモリセルに正常なデータを書き込む動作を必要と
しないスタティックＲＡＭのメモリセルを提供すること
にある。
本発明のスタティックＲＡＭのメモリセルは、ワード線
およびディジイツト線により書込み・読出しされるセル
部と、前記セル部に接続され初期データを任意のデータ
に設定するための第一および第二の初期データ設定トラ
ンジスタとを有し、前記第一および第二の初期データ設
定トランジスタをリセット回路により制御するとともに
、前記第一および第二の初期データ設定トランジスタの
うちいずれか一方を接地して構成される。
およびディジイツト線により書込み・読出しされるセル
部と、前記セル部に接続され初期データを任意のデータ
に設定するための第一および第二の初期データ設定トラ
ンジスタとを有し、前記第一および第二の初期データ設
定トランジスタをリセット回路により制御するとともに
、前記第一および第二の初期データ設定トランジスタの
うちいずれか一方を接地して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すスタティックＲＡＭの
メモリセルの構成図である。
メモリセルの構成図である。
第１図に示すように、本実施例は前述した従来のスタテ
ィックＲＡＭのメモリセルと比較し、トランジスタＴ１
〜Ｔ４および抵抗Ｒ，，Ｒがらなルセル部５は同じであ
り、異なる点はメモリセル１内に接続した二つのトラン
ジスタＴ５およびＴ６を設けたことにあり、またこれら
トランジスタＴ、およびＴ６をメモリセル１外のリセッ
ト回路２により制御するようにしている。しかも、これ
ら二つのトランジスタＴ５およびＴ６はいずれか一方が
接地され他方がオープン状態にして接続される。
ィックＲＡＭのメモリセルと比較し、トランジスタＴ１
〜Ｔ４および抵抗Ｒ，，Ｒがらなルセル部５は同じであ
り、異なる点はメモリセル１内に接続した二つのトラン
ジスタＴ５およびＴ６を設けたことにあり、またこれら
トランジスタＴ、およびＴ６をメモリセル１外のリセッ
ト回路２により制御するようにしている。しかも、これ
ら二つのトランジスタＴ５およびＴ６はいずれか一方が
接地され他方がオープン状態にして接続される。
すなわち、リセット回Ｒ２は電源投入時のみワンショッ
トパルスが発生され、それ以外は出力がＧＮＤレベルに
固定されており、トランジスタＴ５．Ｔ６のゲートに接
続されている。また、トランジスタＴ５のドレインはＴ
１のゲートに接続され、トランジスタＴ６のドレインは
Ｔ２のゲートに接続されている。更に、トランジスタＴ
５のソース（破線内のＡ点）あるいはトランジスタＴ６
のソース（破線内のＢ点）のどちらか一方をＧＮＤ接続
し、他方をフローティングとする。このＡ点あるいはＢ
点のどちらをＧＮＤに接続するかは、メモリの製造時に
アルミ切換あるいはコンタクト切換等で任意に設定する
ことができる。
トパルスが発生され、それ以外は出力がＧＮＤレベルに
固定されており、トランジスタＴ５．Ｔ６のゲートに接
続されている。また、トランジスタＴ５のドレインはＴ
１のゲートに接続され、トランジスタＴ６のドレインは
Ｔ２のゲートに接続されている。更に、トランジスタＴ
５のソース（破線内のＡ点）あるいはトランジスタＴ６
のソース（破線内のＢ点）のどちらか一方をＧＮＤ接続
し、他方をフローティングとする。このＡ点あるいはＢ
点のどちらをＧＮＤに接続するかは、メモリの製造時に
アルミ切換あるいはコンタクト切換等で任意に設定する
ことができる。
尚、ここではＡ点をＧＮＤと指定したため、Ｂ点を７０
−ティングとしている。
−ティングとしている。
第２図は第１図に示すメモリセルを用いたスタティック
ＲＡＭアレイの回路図である。
ＲＡＭアレイの回路図である。
第２図に示すように、かかるスタティックＲＡＭアレイ
は２×２の構成であり、メモリセルＩＡ〜ＩＤはそれぞ
れセル部５に二つの初期データ設定トランジスタＴ、−
およびＴ６−が接続され、ワード線３Ａ、３Ｂおよびデ
イジット線４Ａ〜４Ｄにより読出しおよび書込みを行な
うように構成される。一方、メモリセル部５のリセット
にあたっては、リセット回路２の出力が全メモリセルＩ
Ａ〜１Ｄに接続されており、全メモリセルを同時にリセ
ットできるようにしている。
は２×２の構成であり、メモリセルＩＡ〜ＩＤはそれぞ
れセル部５に二つの初期データ設定トランジスタＴ、−
およびＴ６−が接続され、ワード線３Ａ、３Ｂおよびデ
イジット線４Ａ〜４Ｄにより読出しおよび書込みを行な
うように構成される。一方、メモリセル部５のリセット
にあたっては、リセット回路２の出力が全メモリセルＩ
Ａ〜１Ｄに接続されており、全メモリセルを同時にリセ
ットできるようにしている。
要するに、第１図および第２図で説明したスタティック
ＲＡＭのメモリセル１は、電源投入時にリセット回＃ｒ
２からワンショットパルスが送出されるのて、トランジ
スタＴ５あるいはＴ６がＯＮとなる。このとき、Ａ点あ
るいはＢ点のどちらががＧＮＤに接続されているため、
トランジスタＴ５およびＴ６のドレインと接続されたト
ランジスタＴ１あるいはＴ２のどちらかのゲート電位が
ＧＮＤ電位へ強制的に落とされる。
ＲＡＭのメモリセル１は、電源投入時にリセット回＃ｒ
２からワンショットパルスが送出されるのて、トランジ
スタＴ５あるいはＴ６がＯＮとなる。このとき、Ａ点あ
るいはＢ点のどちらががＧＮＤに接続されているため、
トランジスタＴ５およびＴ６のドレインと接続されたト
ランジスタＴ１あるいはＴ２のどちらかのゲート電位が
ＧＮＤ電位へ強制的に落とされる。
例えば、第１図の場合、Ａ点がＧＮＤに接続されている
なめトランジスタＴ、のゲート電位がＧＮＤとなり、ト
ランジスタＴ２のドレインであるＤ点もＧＮＤ電位とな
る。
なめトランジスタＴ、のゲート電位がＧＮＤとなり、ト
ランジスタＴ２のドレインであるＤ点もＧＮＤ電位とな
る。
しかるに、トランジスタＴ１のゲート電位がＧＮＤであ
るため、トランジスタＴ１はＯＦＦし、トランジスタＴ
１のドレインであるＣ点の電位が電源電圧ＶＣＣ電位ま
で上昇する。ここで、Ｃ点がＶＣＣ電位になると、トラ
ンジスタＴ２のゲート電位かＶ。０電位となってトラン
ジスタＴ２がＯＮし、トランジスタＴ２のドレインであ
るＤ点がＧＮＤ電位て安定する。
るため、トランジスタＴ１はＯＦＦし、トランジスタＴ
１のドレインであるＣ点の電位が電源電圧ＶＣＣ電位ま
で上昇する。ここで、Ｃ点がＶＣＣ電位になると、トラ
ンジスタＴ２のゲート電位かＶ。０電位となってトラン
ジスタＴ２がＯＮし、トランジスタＴ２のドレインであ
るＤ点がＧＮＤ電位て安定する。
従って、０点およびＤ点の電位が安定すれは、トランジ
スタＴ、およびＴ６がともにＯＦＦとなっても、０点お
よびＤ点の電位は変化しない。
スタＴ、およびＴ６がともにＯＦＦとなっても、０点お
よびＤ点の電位は変化しない。
以上説明したように、本発明のスタティックＲＡＭのメ
モリセルは、二つの初期データ設定トランジスタをフリ
ップフロップからなるセル部に接続し且ついずれか一方
を接地するとともに、そのトランジスタをリセット回路
より制御することにより、電源投入時は任意に指定した
データに設定することができる。すなわち、電源投入時
はマスクＲＯＭの如く初期に設定したデータを読み出す
ことがてき、それ以外はスタティックＲＡＭとして読み
出しおよび書き込みを実施することができる。従って、
電源投入後メモリセルにデータを書き込む作業を不要に
するとともに、マスクＲＯＭでは出来ない初期データを
書き換ることができるという効果かある。
モリセルは、二つの初期データ設定トランジスタをフリ
ップフロップからなるセル部に接続し且ついずれか一方
を接地するとともに、そのトランジスタをリセット回路
より制御することにより、電源投入時は任意に指定した
データに設定することができる。すなわち、電源投入時
はマスクＲＯＭの如く初期に設定したデータを読み出す
ことがてき、それ以外はスタティックＲＡＭとして読み
出しおよび書き込みを実施することができる。従って、
電源投入後メモリセルにデータを書き込む作業を不要に
するとともに、マスクＲＯＭでは出来ない初期データを
書き換ることができるという効果かある。
第１図は本発明の一実施例を示すスタティックＲＡＭの
メモリセルの構成図、第２図は第１図に示すメモリセル
を用いたスタティックＲＡＭアレイの回路図、第３図は
従来の一例を示すスタティックＲＡＭのメモリセル構成
図である。 １、ＩＡ〜ＩＤ・・・メモリセル、２・・・リセット回
路、３・・・ワード線、４八〜４Ｄ・・・デイジット線
、５・・・セル部、Ｔ５．Ｔ６・・初期データ設定トラ
ンジスタ。 代理人 弁理士 内 原 晋
メモリセルの構成図、第２図は第１図に示すメモリセル
を用いたスタティックＲＡＭアレイの回路図、第３図は
従来の一例を示すスタティックＲＡＭのメモリセル構成
図である。 １、ＩＡ〜ＩＤ・・・メモリセル、２・・・リセット回
路、３・・・ワード線、４八〜４Ｄ・・・デイジット線
、５・・・セル部、Ｔ５．Ｔ６・・初期データ設定トラ
ンジスタ。 代理人 弁理士 内 原 晋
Claims (1)
- ワード線およびディジィット線により書込み読出しされ
るセル部と、前記セル部に接続され初期データを任意の
データに設定するための第一および第二の初期データ設
定トランジスタとを有し、前記第一および第二の初期デ
ータ設定トランジスタをリセット回路により制御すると
ともに、前記第一および第二の初期データ設定トランジ
スタのうちいずれか一方を接地することを特徴とするス
タティックＲＡＭのメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232894A JPH04113586A (ja) | 1990-09-03 | 1990-09-03 | スタティックｒａｍのメモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232894A JPH04113586A (ja) | 1990-09-03 | 1990-09-03 | スタティックｒａｍのメモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04113586A true JPH04113586A (ja) | 1992-04-15 |
Family
ID=16946511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2232894A Pending JPH04113586A (ja) | 1990-09-03 | 1990-09-03 | スタティックｒａｍのメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04113586A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07249290A (ja) * | 1992-05-28 | 1995-09-26 | Nec Corp | メモリ装置とその制御方法 |
| DE102015215785A1 (de) | 2014-08-21 | 2016-02-25 | Suzuki Motor Corporation | Elektrische rotierende Maschine |
-
1990
- 1990-09-03 JP JP2232894A patent/JPH04113586A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07249290A (ja) * | 1992-05-28 | 1995-09-26 | Nec Corp | メモリ装置とその制御方法 |
| DE102015215785A1 (de) | 2014-08-21 | 2016-02-25 | Suzuki Motor Corporation | Elektrische rotierende Maschine |
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