JPH0439760B2 - - Google Patents

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JPH0439760B2
JPH0439760B2 JP5704187A JP5704187A JPH0439760B2 JP H0439760 B2 JPH0439760 B2 JP H0439760B2 JP 5704187 A JP5704187 A JP 5704187A JP 5704187 A JP5704187 A JP 5704187A JP H0439760 B2 JPH0439760 B2 JP H0439760B2
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    • G11C8/14—Word line organisation; Word line lay-out

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は読み取り専用メモリの複数個のデータ
状態を記憶することが出来る読み取り／書き込み
用記憶セルに関する。
Ｂ 従来の技術 デジタル・コンピユータ装置は読み取り専用メ
モリ（ROM）、又は読り取り／書き込み（Ｒ／
Ｍ）用メモリに情報を記憶する。これらのメモリ
は複数個の行及び列を有するマトリツクスの形式
で構成されており、メモリセルは行線及び列線の
交点に置かれている。多数の電気素子がメモリセ
ルとして使用しうることは広く知られている。例
えば、初期のROMメモリセルの或るものは行線
及び列線の交差点に選択的に接続された抵抗器で
あつた。各ビツト位置におけるビツト状態はその
位置における特定の抵抗値が存在するか否かりよ
つて決められていた。
第２図のブランチ回路を参照すると、代表的な
ROMメモリセルの基本的な原理動作が示されて
いる。メモリセルは電界効果トランジスタ
（FET）１０を含んでいる。データは、FET１０
の特定のインピーダンス特性を選択することによ
つて、メモリセル中に永久的に記憶される。例え
ば、FET１０の閾値電圧は製造工程におけるイ
オン注入により決めることが出来る。FET１０
のドレインはドレイン電位VDDに接続されてい
る。FET１０のゲートは、FET１０がオンかオ
フかの何れかを決めるVINに接続されている。
FET１０のソースはVOUTに接続されている。FE
１０がオンのとき、VOUTはVDDからFET１０の閾
値電圧を差し引いた差の値である。従つて、
FET１０の閾値電圧はVOUTを感知することによ
つて決定される。
若し第２図の回路がアレーの形態に繰り返され
たならば、各FET装置がメモリセルとして機能
するROMメモリが形成される。FETのゲート電
極はワード線に、そして、ソース電極はビツト線
に接続される。特定のメモリセルは、FETを切
換えるため、関連するワード線電位を上昇し、且
つ関連するビツト線上の電圧を感知することによ
つて読み取られる。
ROMメモリセルとして動作することの出来る
Ｒ／Ｗメモリセルもまた公知である。このような
メモリセルは第２図に示したブランチ回路の対を
持つている。この２つのトランジスタはフリツ
プ・フロツプとして動作するため交差結合され
る。この装置のパワー・アツプ状態において、各
トランジスタの異なつた直流インピーダンスによ
つて惹起されるビルトイン・バイアスがフリツ
プ・フロツプを特定のデータ状態に引き込む。
ROMモードの動作は、上述のようなパワー・ア
ツプ直後の何れかのブランチ回路の出力電圧を感
知することに基礎を置いている。フリツプ・フロ
ツプ構成であるから、２個のブランチ回路のイン
ピーダンスは相互に依存している。若し、一方の
ブランチ回路のインピーダンスが高ければ、他方
のブランチ回路のインピーダンスは低くなければ
ならず、その逆もまた真である。インピーダンス
の相対的な大きさに依存して、ただ２個のROM
ビツト状態、即ちただ２個のデータ状態、０又は
１が可能である。従つて、ただ１個のROMデー
タ状態が記憶出来るにすぎない。Ｒ／Ｗモードの
動作は、パワー・アツプ後の状態を制御すること
を基礎としている。従つて、これらのＲ／Ｗメモ
リセルはただ１個のROMデータビツトと、ただ
１個のＲ／Ｗデータビツトとを同時に記憶出来る
にすぎない。
デジタル・コンピユータ装置のメモリに対する
要求がより大きくなつたので、これらの装置の記
憶密度は、無限に大きく且つ高価なシステムを必
要とするほど、増大されねばならなくなつた。上
述の単１ビツトＲ／Ｗメモリセル及び単１ビツト
ROMメモリセルのROMデータ記憶能力を増加
することが記憶密度を増加する一つの方法であろ
う。それ故、複数個のROMデータ状態を記憶し
うるＲ／Ｗメモリは、今迄に意識されたことがな
かつた。
パーソナリゼーシヨンとは、固定されたデータ
をROMメモリセルにプログラムすることであ
る。特定のデバイスの製造工程に依存して、パー
ソナリゼーシヨンはデバイス製造の初期か、ある
いは後期に行われる。メモリ中に組み入れられる
固定プログラムを後日に変更可能とするために、
製造工程の最終段階までメモリのパーソナリゼー
シヨンを遅らせるほうが有利である。メモリセル
を製造工程の後期の段階でパーソナリゼーシヨン
化しうる能力は「後期プログラミング能力」と呼
ばれる。
Ｃ 発明が解決しようとする問題点 上述したような状況なので、複数個のROMデ
ータ状態を記憶することの出来るＲ／Ｗメモリセ
ルを作ることが望まれている。また、「後期プロ
グラミング能力」を有するメモリセルもまた望ま
れている。
従つて、本発明の目的は新規なメモリセルを提
供することにある。
本発明の他の目的は単１のROMメモリセル中
に複数個のROMデータ状態を記憶させるメモリ
セルを提供することにある。
本発明の他の目的は「後期プログラミング能
力」を持たせた上記のメモリセルを提供すること
にある。
Ｄ 問題点を解決するための手段 本発明の上述の目的はＲ／Ｗメモリセルのブラ
ンチ回路の２つの独立した抵抗値の各々を感知す
ることによつて達成される。従来技術で述べたブ
ランチ回路で感知されたインピーダンス特性と異
なつて、本発明のブランチ回路の２つの抵抗器の
抵抗値は相互に依存していない。従つて、各ブラ
ンチ回路の抵抗値は個々のバイナリROMデータ
状態に対応する。
本発明のＲメモリセルは一対のブランチ回路を
含み、各ブランチ回路は、導電状態の時、予め決
められた抵抗特性を呈する。既に述べたように、
各抵抗値は異なつたROMデータビツト状態に対
応する。一対の交差結合抵抗性ゲート・デバイス
はブランチ回路を形成し、これにより、各ブラン
チ回路が他方のブランチ回路の電流の導通を制御
する。これはフリツプ・フロツプ型式のＲ／Ｗ記
憶装置を構成する。各デバイスのドレインに直列
に接続されている。各ブランチ回路の抵抗特性の
感知は、各デバイスの抵抗性ゲートの他方の端部
を共通のワード線に接続し、且つ各デバイスのソ
ースを異なつたビツト線に接続することによつて
達成することが出来る。
Ｅ 実施例 本発明に従つたＲ／Ｗメモリセルの実施例が第
１図に示される。このメモリセルは、一対の交差
結合型の抵抗性ゲート・デバイス１１及び１２を
含んでおり、抵抗性ゲート・デバイスはFETの
公知のデバイスである。抵抗性ゲート１３及び１
４は、FETデバイス自身の部分であり、付加的
な抵抗性素子の必要性をなくすものである。この
ことはメモリセルのサイズを小さくするのを保証
する。また、抵抗性ゲート・デバイスの製造は、
製造工程の後期でゲート抵抗を決定することが出
来るのも公知である。ゲート抵抗はゲート電極の
選択的イオン注入によつてプログラムされる。従
つて、抵抗性ゲート・デバイスは「後期プログラ
ミング能力」を有するから、ROMデータのパー
ソナリゼーシヨンは、メモリに組み込まれるべき
固定プログラムの後日の変更を可能とするため
に、製造課程の間で遅延することが可能である。
順を追つて、本発明を以下に説明する。最初
に、第１図を参照して、ROMモードにおける
Ｒ／Ｗメモリセルの動作を説明する。次に、第３
図を参照して、Ｒ／Ｗモードにおけるメモリセル
の動作を説明する。最後に、第４図を参照して本
発明の他の実施例を説明する。
〔ROMモードの動作〕
第１図を参照すると、抵抗性ゲート・デバイス
１２及び抵抗性ゲート１３が第２図に関して説明
したのと同じ動作のブランチ回路を形成してい
る。可変インピーダンスFETが可変抵抗器及び
低抵抗FETと置換されている。端子VINは抵抗性
ゲート１４の所にある。抵抗性ゲート・デバイス
１２のソースはビツト線１７に接続されている。
端子VINが抵抗性ゲート１３の所にあることと、
抵抗性ゲート・デバイス１１のソースはビツト線
１８に接続されていることとを除けば、抵抗性ゲ
ート・デバイス１１及び抵抗性ゲート１４は上述
した構成と同じである。ワード線１６は抵抗性ゲ
ート１３及び１４の両方に対する共通セル・アク
セス・ノードとして動作する。
ROMデータビツトは抵抗性ゲート１３及び１
４の抵抗をセツトすることによつて、単純にＲ／
Ｗメモリセル中に記憶される。ワード線１６と、
電圧ノード２１及び２２との間の電位差がそれぞ
れトランジスタ１１及び１２の閾値電圧を超えて
いる限り、２つの抵抗は相互に依存していないか
ら、相互に独立して感知することが出来る。最初
に、ワード線１６が接地され、そして、抵抗性ゲ
ート・デバイス１１及び１２を通る導電を阻止す
るため、ビツト線１７及び１８が高電圧レベル
（以下、単に高電位という）に予備充電される。
データ・ビツトは抵抗性ゲート１３及び１４の抵
抗を感知することによつて決定される。抵抗性ゲ
ート１３の抵抗を感知するために、ワード線１６
の電位は高電位に上昇され、そして、ビツト線１
７は、抵抗性ゲート・デバイス１２が導通するよ
うに、接地電位付近に置かれる。抵抗性ゲート・
デバイス１２がオンであるとき、ビツト線１７の
の電流は抵抗性ゲート１３の抵抗値の関数であ
る。従つて、データ・ビツト状態はビツト線１７
の電流を測定することによつて決定することが出
来る。抵抗性ゲート１４の抵抗値は、ワード線１
６及びビツト線１８の動作に関してなされたのと
同じように感知され、そして、抵抗性ゲート１３
の感知と同時に行うことが出来る。
ROMモードにおいて、Ｒ／Ｗメモリセルは、
４個のデータ状態の組み合わせ、（０、０）、（０、
１）、（１、０）及び（１、１）を発生するため、
２個のデータ・ビツトを同時に記憶することが出
来る。各抵抗性ゲートに対してＮ個の抵抗値を設
定して、Ｎ個のレベルの感知動作が出来るものと
すれば、メモリセルはN2個のデータ状態を記憶
するように拡張することが出来る。
〔Ｒ／Ｗモードの動作〕
第１図に示したメモリセルはＲ／Ｗメモリとし
ても動作させることが出来る。第３図は、Ｒ／Ｗ
メモリセルの動作の説明を簡単化するために書き
変えた態様で、第１図と同じメモリセルを示して
いる。交差結合デバイスのフリツプ・フロツプ
は、パワー復帰動作毎に同じ状態にフリツプ・フ
ロツプを引き込むバイアスを持つて構成すること
が出来る。このバイアスはトランジスタ及び抵抗
器の直流インピーダンス特性によつて決められ
る。このデータ状態は、このメモリセルをＲ／Ｗ
メモリとして動作するう交番させることが出来
る。
Ｒ／Ｗメモリセルのモードにおいて、交差結合
型抵抗性ゲート・デバイス１１及び１２はフリツ
プ・フロツプ又は静止型ラツチとして動作され
る。交差結合型抵抗性ゲート・デバイス１１及び
１２は各ブランチ回路に対して、他のブランチ回
路中の電流の導通を制御することを許容する。ワ
ード線１６は通常、高電圧の待機レベルに維持さ
れている。ビツト線１７及び１８はメモリセルの
待機状態を維持するために、通常、接地される。
データはノード２１及び２２における高電位、又
は低電位レベルとして記憶される。
最初に、Ｒ／Ｗメモリセルは、ノード２１及び
２２を放電するためワード線１６を接地すること
により、ご破算、即ち、クリヤされる。ワード線
１６が待機レベルに復帰されたとき、このラツチ
のデータ状態は抵抗性ゲート１３及び１４の抵抗
値に依存する。若し抵抗性ゲート１３が抵抗性ゲ
ート１４の抵抗値よりも大きな抵抗値を有すると
すれば、ラツチは公知の態様で動作し、ノード２
１を高電位にセツトして、抵抗性ゲート・デバイ
ス１１はオンになる。ノード２２は放電され、抵
抗性ゲート・デバイス１２はオフに転じる。若し
抵抗性ゲート１３が抵抗性ゲート１４の抵抗値よ
りも小さい抵抗値を有するとすれば、ラツチは逆
の状態にセツトされる。若し抵抗性ゲート１３及
び１４が同じ抵抗値であれば、ラツチは未決定の
状態にセツトされる。
メモリセルがクリヤされた後、ラツチのデータ
状態とは無関係に、データは、所望のデータ状態
にラツチをセツト又はリセツトするように、ラツ
チに書き込まれねばならない。例えば、ノード２
２を高電位にし、且つノード２１を放電してリセ
ツトするために、ビツト線１８が高電位に上昇さ
れる。これは、ノード２２が高電位で且つ抵抗性
ゲート・デバイス１２がオンであることを保証す
る。ビツト線１７が接地されているので、ノード
２１は放電され、これにより抵抗性ゲート・デバ
イス１１をオフに転じる。従つて、ノード２１は
放電され、そしてノード２２は高電位に止まる。
上述したような安定状態へ戻ることによつて、ラ
ツチのデータ状態を維持するために、ビツト線１
８は再度接地される。同様に、高電位のノード２
１と、放電されたノード２２とをリセツトするた
めに、ビツト線１７は高電位に上昇される。続い
て、ビツト線１７を放電することはラツチのデー
タ状態を維持する。
Ｒ／Ｗメモリに記憶されたデータを読み取るた
めにはワード線１６を放電するだけでよく、これ
により、抵抗性ゲート・デバイス１１及び１２が
オフであることを保証する。従つて、ラツチのデ
ータ状態はビツト線１７及び１８の電流値の比較
を感知することにより決定される。Ｒ／Ｗデータ
を読み取つた後、ラツチは、適当なＲ／Ｗデータ
状態にラツチをリセツトするために、リフレツシ
ユされねばならない。加えて、Ｒ／Ｗメモリに記
憶されているデータは非破壊読み出しをすること
が出来る。非破壊読み出しはワード線１６の電圧
レベルを通常の待機レベルよりも高位に臨時に上
昇することによつて達成される。再度、ラツチの
データ状態はビツト線１７及び１８の電流値の比
較を感知することによつて決定される。
Ｒ／ＷメモリセルはROMメモリ及びＲ／Ｗメ
モリセルの両方に同時にデータを記憶するのに使
うことが出来る。複数データビツトは上述したよ
うにROMモードで記憶することが出来、同様
に、Ｒ／Ｗモードで１つのデータビツトを記憶す
ることが出来る。然しながら、ワード線１６は
ROMデータを感知するため高位でなければなら
ず、Ｒ／Ｗデータを感知するために低位でなけれ
ばならないから、データを両方のモードで同時に
読み取ることは出来ない。加えて、Ｒ／Ｗデータ
が読み取られた後、ラツチは所定のＲ／Ｗデータ
状態がリフレツシユされなければならない。ま
た、従来技術の記載で述べたような応用が若し必
要ならば、Ｒ／Ｗメモリセルは単１ビツトROM
としても使うことが出来る。
〔本発明の第２実施例〕 第４図は本発明の第２の実施例を示す。第４図
の回路についてのROMモード動作は第１図の回
路のROMモード動作と同じである。第４図の回
路についてのＲ／Ｗモード動作は第１図のＲ／Ｗ
モード動作とは相異し、且つＩ／Ｏデバイス対の
１つが無いことを除けば、通常の６デバイス静止
型セルに関するＲ／Ｗモード動作と同じである。
第４図において、第１図及び第３図で示されたメ
モリセルの素子は同じ参照数字も用いて示してい
る。
FET３１はメモリセル中にデータを書き込む
ためのＩ／Ｏデバイスとして用いられる。ワード
線３３を高位にする信号はノード２２を直接にセ
ツトさせる。また、ノード２２の電圧レベルは、
抵抗性ゲート・デバイス１２が導通するか否かを
決めるので、ノード２１もまたセツトされる。
ROMモード・ビツト線１７ａ及び１８ａはＲ／
Ｗモードにおいて接地電位に維持される。選択線
１６ａはＲ／Ｗモードで高電位に維持される。デ
ータは、第１図及び第３図のＲ／Ｗメモリセルに
ついて説明したのと同じ態様で読み取られる。
第４図のメモリセルのＲ／Ｗモード動作は、デ
ータ状態を直接にセツトするので、第１図及び第
３図の動作よりも速い。然しながら、余分なデバ
イスが余分な回路領域を必要とするから、全体と
しての記憶密度を減少する。従つて、どちらの回
路を選ぶかは特定のアプリケーシヨンにより決め
るのがよい。
以上、本発明の特定の実施例について述べて来
たが、本発明の技術思想の範囲内で種々の変更を
施しうること勿論である。例えば、予め決められ
た電気的パラメータの任意のインピーダンス特性
を、抵抗の代りに、適当な変更を加えてメモリセ
ル中に使うことが出来る。また、抵抗性ゲート・
デバイスが複数ROMデータ状態の記憶を達成す
るのに使われる必要はなく、その代りに、単独の
トランジスタと抵抗とを使うことが出来る。
Ｆ 発明の効果 本発明は複数個のROMデータ状態を記憶する
ことの出来るＲ／Ｗメモリセルを提供する。
【図面の簡単な説明】
第１図はワード線及びビツト線を含んでいる本
発明のＲ／Ｗメモリセルの第１の実施例の回路
図、第２図は従来のROMメモリセルの回路図、
第３図は第１図に示したＲ／Ｗメモリセルと同じ
Ｒ／Ｗメモリセルの回路を再配列した回路図、第
４図は本発明のＲ／Ｗメモリセルの第２の実施例
の回路図である。 １１，１２…抵抗性ゲート・デバイス、１３，
１４…抵抗性ゲート、１６…ワード線、１７，１
８…ビツト線。

Claims (1)

  1. 【特許請求の範囲】 １ 共通のセル・アクセス・ノードに結合された
    第１および第２ブランチ回路と、 前記第１および第２ブランチ回路が導電状態に
    ある時に異なるデータ状態に対応した相互に独立
    なインピーダンス特性を呈するように設定可能な
    前記ブランチ回路中の電気的パラメータ手段と、 前記ブランチ回路に設けられて他の前記ブラン
    チ回路中の電流の状態を制御する手段と、 前記ブランチ回路のそれぞれのインピーダンス
    特性を検出可能にする手段と、 を有する、複数個の読取専用メモリ・データを記
    憶することが可能な読取／書込用記憶セル。
JP62057041A 1986-07-01 1987-03-13 複数個の読取専用メモリ・デ−タを記憶可能な読取／書込用記憶セル Granted JPS6310399A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US880967 1986-07-01
US06/880,967 US4805142A (en) 1986-07-01 1986-07-01 Multiple ROM data state, read/write memory cell

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Publication Number Publication Date
JPS6310399A JPS6310399A (ja) 1988-01-16
JPH0439760B2 true JPH0439760B2 (ja) 1992-06-30

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ID=25377507

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62057041A Granted JPS6310399A (ja) 1986-07-01 1987-03-13 複数個の読取専用メモリ・デ−タを記憶可能な読取／書込用記憶セル

Country Status (4)

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US (1) US4805142A (ja)
EP (1) EP0250930B1 (ja)
JP (1) JPS6310399A (ja)
DE (1) DE3781336T2 (ja)

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