JPS63271797A - メモリの状態を保持する回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電力を受けている間、およびリセットされてい
る状態の間にメモリの状態を保持する改良した回路に関
するものである。

〔従来の技術〕

電気的にプログラマブルである読出し専用メモＩＪ　（
ＥＦＲＯＭ）の製造および使用は従来周知の技術である
。プログラマブルメモリおよびプログラマブル論理装置
を得るために１各種の装置およびアレイ構造においてＥ
ＰＲＯＭが用いられる。

ＥＦＲＯＭは電荷をそれのセル内に貯え、その電荷を長
時間保持する性能を有する。セルに電荷を貯えることに
よｊり　ＥＦＲＯＭがプログラムされていると、そのｌ
ＰＲＯＭはプログラムされたといわ九る。電荷を貯えて
いない時は、ｌＰＲＯＭ　　はプログラムされていない
状態すなわち消去状態にある。電力が回路から断たれて
いる時にもＥＦＲＯＭは電荷を保持できるから、回路す
なわち装置が電力を断たれている時にも記憶状態を保持
できる。しかし、装置に電力が再び供給されると、その
装置が動作する前ＫＥＰＲＯＭの状態を決定せねばなら
ない。

与えられた装置へ電力が供給される初期設定段階の間に
、装置のＩ　Ｐ　ＲＯＭの種々の状態を決定するために
リセット動作が開始される。従来は、ＥＰＲＯＭの状態
を決定するために１　コンデンサおよびその他の回路が
初期設定動作を起動していた。

典型的には、それら従来の回路はＥＦＲＯＭの状態を読
出し、その状態を処理のためにそれぞれのピッド線に保
持する。しかし、はとんどの場合には、情報をビット線
へ与えるためＫ　ＥＰＲＯＭは常に読出されている。典
型的にはそれらの電源投入保持回路は、ＥＰＲＯＭの状
態がピッド線に保持された後でも電力を消費する読出し
回路を必要とする。

〔課題〕

したがって、必要なものは、ＫＦＲＯＭの読出しが行わ
れると電力消費量が最少値に制限されるように１与えら
れ九ＥＦＲＯＭの状態を保持し、しかもＥＰＲＯＭ読出
し回路をターンオフする改良した回路である。

〔発明の概要〕

本発明は、ｌＰＲＯＭセルの状態をビット線に保持する
改良した回路を提供する庵のである。ＮＯＲケートの第
１の入力端子がバイアストランジスタを介してｌＰＲＯ
Ｍセルへ結合される。そのバイアストランジスタがイネ
イブルされると、メモリセルの状態がＮＯＲゲートの第
１の入力端子へ結合される。そのＮＯＲゲートの第２の
入力端子がリセット信号へ結合される。

電源投入中のようなリセット状態の間にリセット信号が
起動される。リセット信号が低くなると、現在第１の入
力端子に存在するメモリ状態の逆がノアゲートの出力端
子へ与えられる。インバータが出力端子の状態を第１の
入力線へ帰還として結合する。メモリ状態の読出しを終
らせるためにバイアストランジスタの起動が停止される
と、ノアゲートは保持されて出力端子を定常状態にする
。

保持によってメモリセルとバイアストランジスタはター
ンオフされ、したがって回路によ少消費される電力は少
くなる。

この明細書においては、保持が行われた後で電力消費量
が制限されるような、電源投入中およびリセット状態中
ＫＥＰＲＯＭセルの状態を保持する回路について説明す
る０本発明を完全に理解できるようにするために、以下
の説明においては、特定のトランジスタ、ＥＰＲＯＭセ
ル等のような特定の事項の詳細について数多く述べであ
る。しかし、そのような特定の詳細事項なしに本発明を
実施できることが当業者には明らかであろう。その他の
場合には、本発明を不必要に詳しく説明して本発明をあ
いまいにしないようにするために、周知の回路について
は説明しない。更に、ＥＰＲＯＭセルに関連して本発明
の好適な実施例を説明するが、与えられたビット線上に
配置された複数のＥＰＲＯＭセルを用いるその他の装置
でも本発明を実施できることは当業者には明らかであろ
う０ 〔実施例〕 以下、図面を参照して本発明の詳細な説明する。

まず、ＭＯ８浮動ゲー）　ＥＰＩ’ＬＯＭセルが示され
ている第１図を参照する。ＥＰＲＯＭセル１０は、ドレ
イン１３と、ソース１４と、制御ゲート１１と、浮動ゲ
ート１２とを有する装置で構成される。典型的な浮動ゲ
ー）　ＥＰＲＯＭセル１０の製造は周知である。また、
ＥＰＲＯＭセル１０の動作も周知である。ＥＰＲＯＭセ
ル１０がプログラムされていない時は浮動ゲート１２は
非充電状態にあるｏＥＰＲＯＭＥＰＲＯＭセル１０ムす
るためには、ドレイン１３とソース１４におけるドレイ
ン−ソース間電位よυ高い電圧を制御ゲート１１に印加
する。

そうすると充電電圧電位が制御ゲート１１とドレイン１
３０間に加えられる。そのために電子がチャネル１５か
ら浮動ゲート１２へ引かれる。浮動ゲート１２における
それらの電子は捕えられて、制御ゲート１１から充電電
圧が除去された後でも浮動ゲート１２に捕えられたｔ″
１となる。浮動ゲート１２に捕えられた電子によって一
層高い充電電圧電位が加えられる。その一層高い充電電
圧電位はＥＰＲＯＭセル１０がプログラム状態にある限
シ浮動ゲート１２に残っているままである。制御ゲート
１１に印加された充電電圧と、浮動ゲート１２に残って
いる電位は、正常な動作中に遭遇する典型的なゲート々
の電圧よシはるかに高いのが普通である。

動作時には、ＥＰＲＯＭセル１０を動作させ、またはＥ
ＰＲＯＭセルの動作を停止させるためにデジタル制御信
号が制御ゲート１１へ与えられる０通常は、制御ゲート
１１において遭遇するそれらの電圧は０ボルトと５ボル
トである。プログラムされていない状態においては、浮
動ゲート１２が充電されていないと、制御ゲート１１に
おける０ボルトと５ボルトのデジタル制御信号がｌＰＲ
ＯＭ　セル１０のチャネル１５の導通と非導通を決定す
る。

しかし、プログラムされている状態においては、浮動ゲ
ート１２が充電されると、チャネル１５の非導通は制御
ゲート１１上の信号により制御されることはない。プロ
グラム状態において浮動ゲート１２が充電されると、チ
ャネル１５はどのような電流も流さない。浮動ゲート１
２が充電されない（消去される）と、ＥＰＲＯＭセル１
０は制御信号入力にしたがって制御ゲート１１に応答す
る。

次に１本発明の保持回路２０が示されている第２図を参
照する。第１図に示されているＥＰＲＯＭセル１０と同
様に機能するＥＰＲＯＭセル２１のソースがＶＳＳへ結
合され、ドレインメバイアストランジスタ２２のソース
へ結合される。そのバイアストランジスタ２２のド°レ
インが回路点２５へ結合される。ノアゲート２６の第１
の入力線２Ｔが回路点２５へ結合され、第２の入力線２
８が入来ＦＯＲ（電源投入リセット）信号へ結合される
。ノアゲート２６の出力線２９が出力をビット線３０へ
与えるために結合される。その出力線２９はインバータ
３２の入力端子へも結合される。そのインバータ３２の
出力端子が回路点２５へ結合される。バイアストランジ
スタ２２のゲートがバイアス信号へ結合される。そのバ
イアス信号のことを第２図においてはｖＢＩＡＳで示し
ている。

動作時には、■　　　がトランジスタ２２を起ＩＡＳ 動した時にＥＰＲＯＭセル２１の状態が読出される。

トランジスタ２２のゲートに存在する高いｖＢＩＡＳ信
号がそのトランジスタ２２をターンオンしてＥＰＲＯＭ
セル２１の読出しを起動させる。電源投入中またはリセ
ット状態中にＥＰＲＯＭセル２１のゲートへ５ボルトが
加えられるｏ　ＥＰＲＯＭセル２１がプログラムされた
状態に充電されるとすると、それのゲートに５ボルトが
加えられても何の作用も生じない。しかし、ＥＰＲＯＭ
　セル２１が消去された状態にあれば、それのゲートに
加えられた５ポルトはそのＥＰＲＯＭセル２１を導通さ
せる。したがって、信号Ｖ　　　がバイアストランジス
タＩＡＳ ２２を起動して、５ポルトがＥＰＲＯＭセル２１のゲー
トへ加えられると、バイアストランジスタ２２とＥＰＲ
ＯＭセル２１が導通して、ＥＰＲＯＭ　セル２１がプロ
グラムされていなければ回路点２５における電位を下げ
る。

次に、第３図に示されているタイミング図を参照して、
回路２０の動作を信号ＰＯＲとＶ　　　をＩＡＳ 示すタイミング図に関連して説明することにする０初期
設定動作中は、時刻ｔ１に信号ＰＯＲが起動されて入力
線２８を高レベルにする。その時刻ｔ１の前またはその
時刻の後に、信号ｖＢＩＡｓ　は高レベルにされるから
、時刻ｔ２においては信号ＰＯＲとｖＢＩＡＳは共に高
レベルである。それから、時刻ｔ３　　には信号ＦＯＲ
は低レベルとなる。ＥＰＲＯＭセル２１の状態を読出す
ために有限の時間が与えられるように、時刻ｔ２とｔ３
の間には知覚できる長さの時間が存在しなければならな
い。入力線２８にある信号ＦＯＲが低レベル状態になる
時刻ｔ３に＠２７の状態が回路点２５の状態により決定
される。ＥＰＲＯＭセル２１がプログラムされていたと
すると、ＥＰＲＯＭセル２１は導通されず、回路点２５
は高レベル状態に留まる。

時刻ｔ３における回路点２５での高レベル状態がＮＯＲ
ゲート２６の出力端子における低レベル信号へ変えられ
、ビット線３０へ低レベル出力として出力される。その
低レベル出力はインバータ３２へ与えられ、そのインバ
ータによりＡレベル信号に反転されてから回路痘２５へ
出力される。信号ｖＢＩＡＳが低レベルになってバイア
ストランジスタ２２を起動する時刻ｔ４に、回路点２５
とＮＯＲゲート２６の入力線２７がインバータ３２の帰
還により出力線２９に保持される。出力線２９におけ林
態をインバータ３２により反転させて回路点２５を保持
できるようにする有限長の時間が移行せねばならない。

時刻ｔ４にバイアストランジスタ２２は起動を止められ
、そのためにＥＰＲＯＭセル２１の読出し動作が止めら
れる。この時刻ｔ４において、ビット線３０は更に処理
するためＫＥＰＲＯＭＥＰＲＯＭセル２１た状態を含む
。更に、ＮＯＲゲート２６とインバータ３２が定常状態
保持回路を構成するように、インバータ３２を介して行
われる帰還が回路点２５を保持する。したがって、この
時点でＥＰＲＯＭセル２１とバイアストランジスタ２２
をターンオンでき、それによりそれら２つの装置による
消費電力は少くなる。

あるいは、時刻ｔ　３　Ｋ　ＥＰＲＯＭセル２１が消去
状態であったとすると、回路点２５は低レベル状態に引
下げられて入力線２Ｔも低レベルにする０るからＮＯＲ
ゲート２６の出力は高レベルである。

ＮＯＲゲート２６の出力線２９における高レベル状態は
インバータ３２を介して帰還されて回路点２５へ低レベ
ル出力を与える。したがって、ＥＰＲＯＭセル２１がプ
ログラムされていないとすると、出力線２９における高
レベル信号の反転のために回路点２５は低レベル状態に
保持される。時刻ｔ４Ｋ　ＥＰＲＯＭセル２１とバイア
ストランジスタ２２がターンオフされると、回路点２５
は出力線２９における信号が反転されたものに再び保持
される。

要約すると、回路点２５はＥＰＲＯＭセル２１の状態に
最初に保持され、インバータ３２による帰還のために、
　ｌＰＲＯＭセル２１がターンオフされた後でも回路点
２５はその状態を維持する。

次に１第２図に示されているＮＯＲゲート２６とインバ
ータ３２の回路構成が詳しく示されている第１図を参照
する。好適な実施例においては、ＮＯＲゲート２６とイ
ンバータ３２はＣＭＯＳ装置である。ＮＯＲゲート２６
は４個のトランジスタ４１〜４４で構成される。信号Ｆ
ＯＲを含む入力線２８がトランジスタ４１．４２のゲー
トへ結合される。

入力線２７がトランジスタ４３と４４のゲートへ結合さ
れる。トランジスタ４２のドレインはＶａａへ結合され
、トランジスタ４２のソースがトランジスタ４３のドレ
インへ結合される。トランジスタ４３のソースとトラン
ジスタ４１．４４のドレインが出力線２９へ一緒に結合
される。トランジスタ４１．４４のソースがＶｓｓへ結
合される。この場合にはＶｓｓはアースである。トラン
ジスタ４１．４４０ゲートが高レベルになるとそれらの
トランジスタは起動され、トランジスタ４２．４３はそ
れぞれのゲートが低レベルになった時に起動される。入
力線２７が低レベル状態であるとトランジスタ４４が起
動され、出力線２Ｂへ低電位が与えられる。信号ＦＯＲ
が高レベルの時に出力線２９に低レベル状態が存在して
トランジスタ４１を起動する。入力線２Ｔと２８が共に
低レベル状態にある時はトランジスタ４２，４３が起動
されて出力線２９に高レベル信号を与える。

インバータ３２はトランジスタ５０と５１で構成される
。トランジスタ５０のドレインはＶｅｃへ結合され、ト
ランジスタ５０のソースとトランジスタ５１のドレイン
は回路点２５へ結合される。

トランジスタ５１のソースはＶＩ＋１へ結合される。

インバータ３２への入力線はトランジスタ５０゜５１の
ゲートへ結合される。トランジスタ５０のゲートが低レ
ベル状態になった時にそのトランジスタは起動され、ト
ランジスタ５１のゲートが高レベル状態になった時にそ
のトランジスタは起動される。出力線２９が高レベル状
態にある時はトランジスタ５１は導通して、回路点２５
が低レベル状態にされる。

第１図には特定の構造を示しであるが、同じ機能を果す
ために他の回路を構成できる。更に、好適な実施例の保
持回路２０にはＮＯＲゲートとインバータを用いている
が、本発明で達成されるのと同じ論理真理値表を達成す
るために他のゲートも使用できる。また、ただ１つのＥ
ＰＲＯＭセル２１を示したが、ＥＰＲＯＭアレイ構造の
装置を用いる場合のように１本発明の要旨を逸脱するこ
となしに複数のＥＦＲＯＭセルを回路点２５に並列また
は直列に結合できる。

以上、ＥＰＲＯｙ＠持回路について説明した０

【図面の簡単な説明】

第１図はＫＰＲＯＭセルの回路図、第２図は本発明の保
持回路を示す回路図、第３図は第２図に示されているリ
セット信号とバイアス信号を示すタイミング図、第１図
はＮＯＲゲートとインバータを０ＭＯ８技術で構成した
例を示す第２図の保持回路の回路図である。 １０・・―・ＥＦＲＯＭセル、２０・・・・保持回路、
２２・・・・バイアストランジスタ、２６・・・・Ｎｏ
Ｒゲ−ト、３２・・・・インバータ。 ％許出願人インテル・コーポレーション代理人　山川政
樹（１８１２名） 手続補正書（太〜） １．事件の表示 昭和ら３手持　　許願第１１０１う号 ３、補正をする者 事件との関係　　　　特　　　　許出願人名相演氏名）
イシテ（し・コーホ１し−シ目シＬｚ）別紙の通Ｆ）　
　　　（４−＞図面の浄書（内容に変更なし）７、前記
以外の発明者、特許出願人または代理人発明者

Claims (8)

【特許請求の範囲】
1. （１）、メモリの状態を保持する回路であつて、前記メ
   モリの前記状態を読出すために前記メモリヘ結合される
   とともに、前記メモリの前記読出しを起動するイネイブ
   ル信号を受けるためにも結合される第１のゲート手段と
   、 この第１のゲート手段が起動された時に前記メモリの前
   記状態を受けるために前記第１のゲート手段へ結合され
   る入力端子と、前記メモリの前記状態により決定される
   出力端子を有する第２のゲート手段と、 前記第１のゲート手段が起動されなくなつた時に前記入
   力端子が前記メモリの前記状態に一致するために保持さ
   れるように、前記第２のゲート手段の前記出力端子と前
   記入力端子へ結合されて、前記入力端子を前記メモリの
   前記状態に保持させる帰還手段と、 を備え、それにより保持が行われることを特徴とするメ
   モリの状態を保持する回路。
2. （２）、請求項１記載の回路において、前記メモリは電
   気的に消去可能な読出し専用メモリで構成されることを
   特徴とする回路。
3. （３）、請求項２記載の回路において、前記第２のゲー
   ト手段はＮＯＲゲートで構成されることを特徴とする装
   置。
4. （４）、請求項３記載の回路において、前記帰還手段は
   インバータであることを特徴とする回路。
5. （５）、メモリセルのビット状態をビット線に保持する
   回路において、 前記メモリセルの前記状態を読出すために前記メモリセ
   ルヘ結合されるとともに、前記メモリセルの前記読出し
   を起動するイネイブル信号を受けるためにも結合される
   第１のゲート手段と、この第１のゲート手段が起動され
   た時に前記メモリセルの前記状態を受けるために前記第
   １のゲート手段へ結合される第１の入力端子と、リセッ
   ト信号を受けるために結合される第２の入力端子と、前
   記ビット線へ結合され、前記リセット信号が開始された
   時に前記メモリの前記状態により決定される出力端子と
   を有する第２のゲート手段と、前記第１のゲート手段が
   起動されなくなつた時に前記第１の入力端子が前記メモ
   リセルの前記状態に一致するために保持され、前記メモ
   リが起動されなくなつて電力を節約するように、前記第
   １の入力端子を前記メモリの状態に保持するために前記
   第１の入力端子と前記出力端子へ結合される帰還ループ
   と、 を備え、それにより電力消費量が節約されることを特徴
   とするメモリセルのビット状態をビット線に保持する回
   路。
6. （６）、請求項５記載の回路において、前記メモリセル
   は電気的に消去可能な読出し専用メモリ（ＥＰＲＯＭ）
   で構成されることを特徴とする回路。
7. （７）、請求項６記載の回路において、前記第２のゲー
   ト手段はＮＯＲゲートで構成されることを特徴とする回
   路。
8. （８）、請求項７記載の回路において、前記帰還ループ
   はインバータを含むことを特徴とする回路。