JPS61270921A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
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- JPS61270921A JPS61270921A JP60112817A JP11281785A JPS61270921A JP S61270921 A JPS61270921 A JP S61270921A JP 60112817 A JP60112817 A JP 60112817A JP 11281785 A JP11281785 A JP 11281785A JP S61270921 A JPS61270921 A JP S61270921A
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- JP
- Japan
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- voltage
- circuit
- terminal
- output
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/001—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used
- H03M7/005—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used using semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Read Only Memory (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
この発明はデータの消去が可能なイレーザブルプログラ
マブル 読み出し専用半導体記憶装置のデコーダ回路に
関する。
マブル 読み出し専用半導体記憶装置のデコーダ回路に
関する。
[発明の技術的背91
データの消去が可能なイレーザブル プログラマブル
読み出し専用半導体記憶装置(以下、EPROMと称す
る)では、データのプログラム時に20V程度の高電圧
Vpを使用することが知られている。つまり、この高電
圧Vpをメモリセルに印加することでプログラムが行わ
れる。他方、メモリセルからデータを読み出す場合には
通常の5Vの電圧Vcが使用される。従って、データの
プログラムや読み出しを複数のメモリセル゛に対して選
択的に行なうためには、メモリセルの選択を行なうデコ
ーダに電源電圧として上記高電圧Vpもしくは通常の電
圧Vcを切り替えて供給する必要がある。
読み出し専用半導体記憶装置(以下、EPROMと称す
る)では、データのプログラム時に20V程度の高電圧
Vpを使用することが知られている。つまり、この高電
圧Vpをメモリセルに印加することでプログラムが行わ
れる。他方、メモリセルからデータを読み出す場合には
通常の5Vの電圧Vcが使用される。従って、データの
プログラムや読み出しを複数のメモリセル゛に対して選
択的に行なうためには、メモリセルの選択を行なうデコ
ーダに電源電圧として上記高電圧Vpもしくは通常の電
圧Vcを切り替えて供給する必要がある。
第3図は上記両電圧を切替出力する従来の電圧切替回路
10の回路図である。第3図における端子11はデータ
プログラムを行なう際に上記高電圧Vpが供給される電
圧端子であり、端子12はデータの読み出しを行なう際
に上記電圧Vcが供給される電圧端子である。上記電圧
端子11にはエンハンスメント型のMo8 トランジス
タ13のソース、ドレイン間の一端およびゲートが接続
されており、ソース、ドレイン間の他端は電圧出力端子
14に接続されている。上記電圧端子12にはデプレッ
ション型のMOSトランジスタ15のソース、ドレイン
間の一端が接続され、ソース、ドレイン間の他端は上記
電圧出力端子14に接続されており、このMoSトラン
ジスタのゲートにはデータ読み出し時は“1′に、プロ
グラム時は0″にそれぞれ設定される制御信号R/Pが
供給される。なお、上記百MoSトランジスタ13.1
5は共にNチャネルのものである。
10の回路図である。第3図における端子11はデータ
プログラムを行なう際に上記高電圧Vpが供給される電
圧端子であり、端子12はデータの読み出しを行なう際
に上記電圧Vcが供給される電圧端子である。上記電圧
端子11にはエンハンスメント型のMo8 トランジス
タ13のソース、ドレイン間の一端およびゲートが接続
されており、ソース、ドレイン間の他端は電圧出力端子
14に接続されている。上記電圧端子12にはデプレッ
ション型のMOSトランジスタ15のソース、ドレイン
間の一端が接続され、ソース、ドレイン間の他端は上記
電圧出力端子14に接続されており、このMoSトラン
ジスタのゲートにはデータ読み出し時は“1′に、プロ
グラム時は0″にそれぞれ設定される制御信号R/Pが
供給される。なお、上記百MoSトランジスタ13.1
5は共にNチャネルのものである。
この電圧切替回路10において、プログラム時は制御信
号R/Pが°“O11にされ、トランジスタ15がオフ
状態にされて、電圧端予相に供給される高電圧Vpがト
ランジスタ13を介して電圧出力端子14から出力され
る。他方、データの読み出し時は制御信号R/Pが“1
″にされ、トランジスタ15がオン状態にされて、電圧
端子12に供給される電圧Vcがトランジスタ13を介
して電圧出力端子14から出力される。
号R/Pが°“O11にされ、トランジスタ15がオフ
状態にされて、電圧端予相に供給される高電圧Vpがト
ランジスタ13を介して電圧出力端子14から出力され
る。他方、データの読み出し時は制御信号R/Pが“1
″にされ、トランジスタ15がオン状態にされて、電圧
端子12に供給される電圧Vcがトランジスタ13を介
して電圧出力端子14から出力される。
第4図は上記電圧切替回路10から切替出力される電圧
を使用して、データのプログラムもしくは読み出しを行
なうメモリセルを選択する従来のアドレスデコード回路
である。図中、20はアドレスデコード部であり、30
はこのアドレスデコード部20の出力信号をバッファ増
幅するバッファ回路である。
を使用して、データのプログラムもしくは読み出しを行
なうメモリセルを選択する従来のアドレスデコード回路
である。図中、20はアドレスデコード部であり、30
はこのアドレスデコード部20の出力信号をバッファ増
幅するバッファ回路である。
アドレスデコードf!A20は上記電圧切替回路10の
電圧出力端子14から出力される電圧VpもしくはVc
が供給される電圧端子21と出力端子22との間に負荷
用のPチャネルMoSトランジスタ23を挿入し、かつ
出力端子22とアースとの間に複数のデコード用のNチ
ャネルMOSトランジスタ24を直列に挿入して構成さ
れている。そして負荷用のMo8 トランジスタ23の
ゲートはアースに接続され、複数のデコード用のNチャ
ネルMOSトランジスタ24の各ゲートにはアドレス信
号が入力される。
電圧出力端子14から出力される電圧VpもしくはVc
が供給される電圧端子21と出力端子22との間に負荷
用のPチャネルMoSトランジスタ23を挿入し、かつ
出力端子22とアースとの間に複数のデコード用のNチ
ャネルMOSトランジスタ24を直列に挿入して構成さ
れている。そして負荷用のMo8 トランジスタ23の
ゲートはアースに接続され、複数のデコード用のNチャ
ネルMOSトランジスタ24の各ゲートにはアドレス信
号が入力される。
バッファ回路30は上記電圧切替回路10の電圧出力端
子14から出力される電圧VpもしくはVcが供給され
る電圧端子31と出力端子32との間にPチャネルMO
Sトランジスタ33を挿入し、かつ出力端子32とアー
スとの間にNチャネルMOSトランジスタ34を挿入し
て構成されている。そして上記PチャネルおよびNチャ
ネルMoSトランジスタ33.34のゲートには上記ア
ドレスデコード部20の出力端子22の信号が入力され
る。
子14から出力される電圧VpもしくはVcが供給され
る電圧端子31と出力端子32との間にPチャネルMO
Sトランジスタ33を挿入し、かつ出力端子32とアー
スとの間にNチャネルMOSトランジスタ34を挿入し
て構成されている。そして上記PチャネルおよびNチャ
ネルMoSトランジスタ33.34のゲートには上記ア
ドレスデコード部20の出力端子22の信号が入力され
る。
このアドレスデコード回路では、データのプログラムを
行なう場合、入力アドレスに応じて選択されたバッファ
回路30の出力端子32のみから′&電圧Vpが出力さ
れ、この電圧が対応するメモリセルの行線に供給される
。同様に、データの読み出しを行なう場合、入力アドレ
スに応じて選択されたバッフ?回路30の出力端子32
のみから読み出し用の電圧Vcが出力され、この電圧が
対応するメモリセルの行線に供給される。
行なう場合、入力アドレスに応じて選択されたバッファ
回路30の出力端子32のみから′&電圧Vpが出力さ
れ、この電圧が対応するメモリセルの行線に供給される
。同様に、データの読み出しを行なう場合、入力アドレ
スに応じて選択されたバッフ?回路30の出力端子32
のみから読み出し用の電圧Vcが出力され、この電圧が
対応するメモリセルの行線に供給される。
[背景技術の問題点〕
こようなデコーダ回路にあっては、アドレスデコード部
20内の負荷MOSトランジスタ23のゲートがアース
電圧、つまりO■に固定されているため、データのプロ
グラム時にこのMOSトランジスタ23のソース、つま
り電圧端子21側とゲートとの間に高電圧Vpが印加さ
れる。従って、このときこのMOSトランジスタ23の
アース、ドレイン間には大きな電流が流れ、高電圧Vp
の消費電流が大きなものになってしまう。さらに、この
ような高電圧Vpを外部N源を用いずに通常の電圧Vc
を昇圧する等の手段によって形成しているものでは、電
流容量が少なく、電流が大きくなることは問題である。
20内の負荷MOSトランジスタ23のゲートがアース
電圧、つまりO■に固定されているため、データのプロ
グラム時にこのMOSトランジスタ23のソース、つま
り電圧端子21側とゲートとの間に高電圧Vpが印加さ
れる。従って、このときこのMOSトランジスタ23の
アース、ドレイン間には大きな電流が流れ、高電圧Vp
の消費電流が大きなものになってしまう。さらに、この
ような高電圧Vpを外部N源を用いずに通常の電圧Vc
を昇圧する等の手段によって形成しているものでは、電
流容量が少なく、電流が大きくなることは問題である。
そこでこの電流を少なくするには、MOSトランジスタ
23のチャネル長を長くしなければならない。すると、
トランジスタ23の素子サイズが大型化し、集積回路化
した場合にアドレスデコード部20の占有面積が増加し
てしまう。
23のチャネル長を長くしなければならない。すると、
トランジスタ23の素子サイズが大型化し、集積回路化
した場合にアドレスデコード部20の占有面積が増加し
てしまう。
また、MOSトランジスタ23のチャネル長を長くして
電流を流しにくくすれば、出力端子22を充電する際の
充電速度が遅くなり、バッファ回路30内のPチャネル
およびNチャネルの両MOSトランジスタ33.34が
共にオン状態となる期間が増加する。このとき、バッフ
ァ回路30には電源電圧としてVpが供給されているの
で、このバラフッ回路30には過大電流゛が流れ、0M
OS構成特有のラッチアップ現象の原因になり、好まし
くない。
電流を流しにくくすれば、出力端子22を充電する際の
充電速度が遅くなり、バッファ回路30内のPチャネル
およびNチャネルの両MOSトランジスタ33.34が
共にオン状態となる期間が増加する。このとき、バッフ
ァ回路30には電源電圧としてVpが供給されているの
で、このバラフッ回路30には過大電流゛が流れ、0M
OS構成特有のラッチアップ現象の原因になり、好まし
くない。
さらに、MOSトランジスタ23のチャネル長を長くし
て電流を流しにくくすると、データの読み出し時にも出
力端子23を充電する際の速度が遅くなり、データの読
み出し速度が遅くなるという欠点がある。
て電流を流しにくくすると、データの読み出し時にも出
力端子23を充電する際の速度が遅くなり、データの読
み出し速度が遅くなるという欠点がある。
[発明の目的1
この発明は上記のような事情を考慮してなされたもので
ありその目的は、データのプログラム時では電流の消費
を少なくでき、データの読み出し時では読み出し速度を
落とすことがないデコーダ回路を提供することにある。
ありその目的は、データのプログラム時では電流の消費
を少なくでき、データの読み出し時では読み出し速度を
落とすことがないデコーダ回路を提供することにある。
[発明の概要]
上記目的を達成するためこの発明にあっては、データプ
ログラムを行なう際に使用されるプログラム用電圧を電
圧切替回路から切替出力する際に、その電圧の立ち上が
りを遅らせることによってこのプログラム用電圧を電源
として使用するアドレスデコード回路の出力端子の電圧
とプログラム用電圧との間の電位差を小さくし、これに
よりバッファ回路に過大電流を流さないようにしている
。
ログラムを行なう際に使用されるプログラム用電圧を電
圧切替回路から切替出力する際に、その電圧の立ち上が
りを遅らせることによってこのプログラム用電圧を電源
として使用するアドレスデコード回路の出力端子の電圧
とプログラム用電圧との間の電位差を小さくし、これに
よりバッファ回路に過大電流を流さないようにしている
。
また、電圧切替回路から通常の電圧を切替出力する際に
は遅れがないので、データの読み出し速度の低下は防止
される。
は遅れがないので、データの読み出し速度の低下は防止
される。
[発明の実施例]
以下、図面を参照してこの発明の一実施例を説明する。
第1図および第2図はこの発明に係るデコーダ回路の構
成を示す回路図であり、第1図はそのうちの電圧切替回
路10を、第2図はこの電圧切替回路10の出力電圧が
電源として供給されるアドレスデコード回路をそれぞれ
示す。
成を示す回路図であり、第1図はそのうちの電圧切替回
路10を、第2図はこの電圧切替回路10の出力電圧が
電源として供給されるアドレスデコード回路をそれぞれ
示す。
第1図の電圧切替回路10が前記第3図に示す従来のも
のと異なっているところは、MOSトランジスタ13の
ゲートを電圧端子11に接続するのでは″ なく、イン
バータ40の出力端子41に接続するようにした点であ
る。上記インバータ40は高電圧Vpが供給される電圧
端子42と出力端子41との間に挿入された負荷用のデ
プレッション型のMoSトランジスタ43と、出力端子
41とアースとの間に挿入された駆動用のエンハンスメ
ント型のMo3 トランジスタ44とから構成され、M
OSトランジスタ44のゲートには前記制御信号R/P
が供給される。
のと異なっているところは、MOSトランジスタ13の
ゲートを電圧端子11に接続するのでは″ なく、イン
バータ40の出力端子41に接続するようにした点であ
る。上記インバータ40は高電圧Vpが供給される電圧
端子42と出力端子41との間に挿入された負荷用のデ
プレッション型のMoSトランジスタ43と、出力端子
41とアースとの間に挿入された駆動用のエンハンスメ
ント型のMo3 トランジスタ44とから構成され、M
OSトランジスタ44のゲートには前記制御信号R/P
が供給される。
さらに上記インバータ40の出力端子41とアースとの
間には容145が挿入されている。
間には容145が挿入されている。
第2図のアドレスデコード回路が前記第4図に示す従来
のものと異なっているところは、アドレスデコード部2
0の出力端子22と通常の電圧Vcが供給される電圧端
子16との間に新たに負荷回路50を挿入した点である
。この負荷回路50は上記電圧端子16とアドレスデコ
ード部20の出力端子22と間に直列に挿入されたエン
ハンスメント型でPチャネルのMo3 トランジスタ5
1およびデプレッション型のNチャネルMOSトランジ
スタ52で構成されている。そしてトランジスタ51の
ゲートにはデータ読み出し時は” o ”に、プログラ
ム時は1”にそれぞれ設定される制御信号R/Pが供給
され、トランジスタ52のゲートには前記制御信号R/
Pが供給される。
のものと異なっているところは、アドレスデコード部2
0の出力端子22と通常の電圧Vcが供給される電圧端
子16との間に新たに負荷回路50を挿入した点である
。この負荷回路50は上記電圧端子16とアドレスデコ
ード部20の出力端子22と間に直列に挿入されたエン
ハンスメント型でPチャネルのMo3 トランジスタ5
1およびデプレッション型のNチャネルMOSトランジ
スタ52で構成されている。そしてトランジスタ51の
ゲートにはデータ読み出し時は” o ”に、プログラ
ム時は1”にそれぞれ設定される制御信号R/Pが供給
され、トランジスタ52のゲートには前記制御信号R/
Pが供給される。
このような構成において、データのプログラム時に制御
信号R/Pが“O゛°にされる。これにより、第1図回
路のインバータ40内のMOSトランジスタ44がオフ
状態にされる。トランジスタ44がオフ状態になると、
その出力端子41は負荷MOSトランジスタ43のイン
ピーダンスと容量45の値に応じた時定数で充電される
。このため、上記出力端子41の電圧で制御されるMO
Sトランジスタ13は従来のように急激にオン状態にな
るのではなく、順次オフ状態からオン状態に移行する。
信号R/Pが“O゛°にされる。これにより、第1図回
路のインバータ40内のMOSトランジスタ44がオフ
状態にされる。トランジスタ44がオフ状態になると、
その出力端子41は負荷MOSトランジスタ43のイン
ピーダンスと容量45の値に応じた時定数で充電される
。このため、上記出力端子41の電圧で制御されるMO
Sトランジスタ13は従来のように急激にオン状態にな
るのではなく、順次オフ状態からオン状態に移行する。
従って、電圧出力端子14から出力される高電圧Vpの
立ち上がりはなだらかなものにされる。この電圧出力端
子14の電圧Vpが電源として供給される第2図回路の
アドレスデコード部20では、出力端子22の電圧の上
昇速度が遅くなるため、MOSトランジスタ23のチャ
ネル幅が小さくされ、電流供給能力が小さくされていて
も、このMOSトランジスタ23による端子22の充電
は端子21の電圧上昇に十分追随できる。このとき、バ
ッファ回路30の端子31に供給されている電源電圧は
端子22の電圧上昇と同様であり、端子22と端子31
との間の電位差はほぼ一定の状態で変化する。このため
、バッファ回路30には従来のような過大電流は流れず
、負荷MOSトランジスタ23のチャネル幅を小さくで
きることとあいまって消費電流の大幅な削減が達成され
る。かつまた、バッファ回路30におけるラッチアップ
現象発生の防止も達成される。
立ち上がりはなだらかなものにされる。この電圧出力端
子14の電圧Vpが電源として供給される第2図回路の
アドレスデコード部20では、出力端子22の電圧の上
昇速度が遅くなるため、MOSトランジスタ23のチャ
ネル幅が小さくされ、電流供給能力が小さくされていて
も、このMOSトランジスタ23による端子22の充電
は端子21の電圧上昇に十分追随できる。このとき、バ
ッファ回路30の端子31に供給されている電源電圧は
端子22の電圧上昇と同様であり、端子22と端子31
との間の電位差はほぼ一定の状態で変化する。このため
、バッファ回路30には従来のような過大電流は流れず
、負荷MOSトランジスタ23のチャネル幅を小さくで
きることとあいまって消費電流の大幅な削減が達成され
る。かつまた、バッファ回路30におけるラッチアップ
現象発生の防止も達成される。
なお、このとき、負荷回路50内のMoSトランジスタ
51は“1″にされている制御信号R/Pによってオフ
状態にされており、デプレッション型のMoSトランジ
スタ52のゲートにはO゛′にされている制御信号R/
Pが供給されている。従って、アドレスデコード部20
の出力端子22がVpにされていても、MOSトランジ
スタ51と52の直列接続点の電位はMo8 トランジ
スタ52のしきい値電圧の絶対値にされ、この値は高々
3■程度であり5VのVcよりも低いので、MoSトラ
ンジスタ51を介して高電圧VpからVcに電流が流れ
ることが防止される。
51は“1″にされている制御信号R/Pによってオフ
状態にされており、デプレッション型のMoSトランジ
スタ52のゲートにはO゛′にされている制御信号R/
Pが供給されている。従って、アドレスデコード部20
の出力端子22がVpにされていても、MOSトランジ
スタ51と52の直列接続点の電位はMo8 トランジ
スタ52のしきい値電圧の絶対値にされ、この値は高々
3■程度であり5VのVcよりも低いので、MoSトラ
ンジスタ51を介して高電圧VpからVcに電流が流れ
ることが防止される。
他方、データの読み出し時には制御信号R/Pはパ1″
、R/Pは“0パとなり、負荷回路50内のMoSトラ
ンジスタ51はオン状態になり、トランジスタ51.5
2を介して端子22が電圧Vcに充電される。このため
、MOSトランジスタ23単独の場合よりも端子22の
充電速度を早くでき、これによりバッファ回路30の出
力端子32に接続されているメモリセルの選択動作の高
速化を達成することができる。
、R/Pは“0パとなり、負荷回路50内のMoSトラ
ンジスタ51はオン状態になり、トランジスタ51.5
2を介して端子22が電圧Vcに充電される。このため
、MOSトランジスタ23単独の場合よりも端子22の
充電速度を早くでき、これによりバッファ回路30の出
力端子32に接続されているメモリセルの選択動作の高
速化を達成することができる。
[発明の効果]
以上説明したようにこの発明によれば、データのプログ
ラム時では電流の消費を少なくでき、データの読み出し
時では読み出し速度を落とすことがないデコーダ回路を
提供することができる。
ラム時では電流の消費を少なくでき、データの読み出し
時では読み出し速度を落とすことがないデコーダ回路を
提供することができる。
第1図および第2図はそれぞれこの発明の一実施例の構
成を回路図、第3図および第4図はそれぞれ従来回路の
回路図である。 10・・・電圧切替回路、11.12・・・電圧端子、
14・・・電圧出力端子、20・・・アドレスデコード
部、30・・・バッファ回路、40・・・インバータ、
45・・・容量、50・・・負荷回路。 出願人代理人 弁理士 鈴江武彦 第1図 第2図 第3図 1U 第4図
成を回路図、第3図および第4図はそれぞれ従来回路の
回路図である。 10・・・電圧切替回路、11.12・・・電圧端子、
14・・・電圧出力端子、20・・・アドレスデコード
部、30・・・バッファ回路、40・・・インバータ、
45・・・容量、50・・・負荷回路。 出願人代理人 弁理士 鈴江武彦 第1図 第2図 第3図 1U 第4図
Claims (2)
- (1)不揮発性のメモリセルを備えた不揮発性半導体記
憶装置において、上記メモリセルのデータプログラムを
行なう際に使用される第1の電圧が供給される第1の電
圧端子と、上記メモリセルからデータを読み出す際に使
用される第2の電圧が供給される第2の電圧端子と、上
記第1の端子、第2の電圧端子に印加される電圧を制御
信号に基づいて切替出力し、第1の電圧を出力する際に
はその電圧の立ち上がりを遅らせる電圧切替回路と、負
荷MOSトランジスタおよびアドレス信号が入力される
複数のデコード用MOSトランジスタからなり、上記電
圧切替回路からの出力電圧が電源電圧として供給される
アドレスデコード回路と、上記電圧切替回路からの出力
電圧が電源電圧として供給され、上記アドレスデコード
回路の出力信号を増幅して上記メモリセルの選択を行な
う信号として出力するバッファ回路とを具備したことを
特徴するデコーダ回路。 - (2)前記アドレスデコード回路の出力端と前記電圧切
替回路の出力端との間には、前記各メモリセルからデー
タを読み出す際に導通制御される負荷回路が挿入されて
いる特許請求の範囲第1項に記載のデコーダ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60112817A JPS61270921A (ja) | 1985-05-25 | 1985-05-25 | デコ−ダ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60112817A JPS61270921A (ja) | 1985-05-25 | 1985-05-25 | デコ−ダ回路 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21122791A Division JP2509023B2 (ja) | 1991-08-23 | 1991-08-23 | デコ―ダ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61270921A true JPS61270921A (ja) | 1986-12-01 |
JPH0245278B2 JPH0245278B2 (ja) | 1990-10-08 |
Family
ID=14596276
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60112817A Granted JPS61270921A (ja) | 1985-05-25 | 1985-05-25 | デコ−ダ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61270921A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02187996A (ja) * | 1989-01-13 | 1990-07-24 | Toshiba Corp | 半導体記憶装置 |
JPH04251497A (ja) * | 1991-01-08 | 1992-09-07 | Mitsubishi Electric Corp | 半導体集積回路 |
JPWO2005062311A1 (ja) * | 2003-12-18 | 2007-12-13 | ローム株式会社 | 半導体装置 |
-
1985
- 1985-05-25 JP JP60112817A patent/JPS61270921A/ja active Granted
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02187996A (ja) * | 1989-01-13 | 1990-07-24 | Toshiba Corp | 半導体記憶装置 |
JPH04251497A (ja) * | 1991-01-08 | 1992-09-07 | Mitsubishi Electric Corp | 半導体集積回路 |
JPWO2005062311A1 (ja) * | 2003-12-18 | 2007-12-13 | ローム株式会社 | 半導体装置 |
JP4627497B2 (ja) * | 2003-12-18 | 2011-02-09 | ローム株式会社 | 半導体装置 |
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Publication number | Publication date |
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JPH0245278B2 (ja) | 1990-10-08 |
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