JP4627497B2

JP4627497B2 - 半導体装置

Info

Publication number: JP4627497B2
Application number: JP2005516462A
Authority: JP
Inventors: 紀之真砂; 佳広多田
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2003-12-18
Filing date: 2004-12-14
Publication date: 2011-02-09
Anticipated expiration: 2024-12-14
Also published as: WO2005062311A1; JPWO2005062311A1; KR20060107553A; US20070206412A1; CN1894752A; TW200532701A; US7460414B2

Description

本発明は、メモリセルに高電圧を印加することによりデータ書き換えが可能なＥＥＰＲＯＭやフラッシュメモリなどの不揮発性メモリ装置に好適な半導体装置に関する。

近年、ＥＥＰＲＯＭやフラッシュメモリは、民生機器又は産業機器などにおいて、種々のプログラム記憶用あるいはデータ記憶用に幅広く用いられている。ＥＥＰＲＯＭやフラッシュメモリを構成するメモリセルは、高電圧（例えば１５Ｖ）により発生するトンネル電流やホットエレクトロンを用い、フローティングゲートに電子を注入したりフローティングゲートの電子を放出したりする。その結果、メモリセルのしきい値が変化してデータの書き換えが行われる。

また、一般に、半導体工場で製造された半導体装置は、欠陥が有りながら出荷されてその後に不良品となる可能性があるものを取り除く試験、いわゆるスクリーニング試験が行われる。このスクリーニング試験は、例えば保証範囲外の高温や高い電圧といった通常使用される条件よりも過酷な条件で行われる。ＥＥＰＲＯＭ又はフラッシュメモリなどの不揮発性メモリ装置についてもこのようなスクリーニング試験が行われ、例えば特許文献１又は２に記載されるように、種々の技術が提案されている。なお、特許文献１の技術はスクリーニング試験においての高電圧を得るためのものであり、特許文献２の技術はスクリーニング試験の簡単化のためのものである。

図６に従来の不揮発性メモリ装置１０１のブロック図を示す。この不揮発性メモリ装置１０１は、複数のメモリセルが設けられたメモリセル部２と、下位アドレス線のアドレス信号を入力してメモリセル部２の１本のワード線（あるいはコントロール線）（図示せず）を選択するＸデコーダ５と、上位アドレス線のアドレス信号を入力し、１本のワード線（あるいはコントロール線）につながったメモリセルの内で読み出し又は書き換えを行う一定のメモリセルを選択するＹデコーダ６と、Ｙデコーダ６の出力信号を入力し、上記の選択されたメモリセルと後述のデータ入出力回路４との接続を行うＹゲート３と、メモリセルのデータを読み出してデータ線に出力したりデータ線のデータ信号に応じてメモリセルのデータを書き換えたりするデータ入出力回路４と、データ書き換えのための高電圧を発生して図６中の節点Ａに出力する高電圧発生回路７と、から構成される。メモリセルのデータを書き換える場合は、高電圧発生回路７から出力される高電圧が、節点ＡからＸデコーダ５又はデータ入出力回路４を介してメモリセル部２の各メモリセルに印加される。

特開２０００−１８２３７３号公報特開２００１−２５０３９６号公報

しかし、高電圧発生回路７から出力される高電圧は、図７の波形ａに示すように、データ書き換えが始まる時間ｔ_０において急峻に立ち上がる。この急峻な立ち上がりはメモリセルに余分のストレスをかけ、その結果、メモリセルの寿命を短くすることになっていた。

また、高電圧発生回路７などのメモリセル部の周辺回路に用いる高電圧用の素子（具体的にはＮ型あるいはＰ型ＭＯＳトランジスタなど）は、その耐圧の限度付近で動作させているので、スクリーニング試験において更に高い高電圧を発生させたり外部から入力させたりして試験を行うのは実用上困難であった。従って、現実には、複数のメモリセルを有するメモリセル部の試験は、印加される高電圧を上げずに、高電圧以外の電源電圧や温度などを過酷な条件とした試験であり、スクリーニング試験の精度が十分ではなかった。

本発明は、上記事由に鑑みてなしたもので、その目的とするところは、メモリセルにかかるストレスを和らげることが可能な不揮発性メモリ装置を提供することにあり、更なる目的とするところは、スクリーニング試験においてその精度の向上を図ることができる不揮発性メモリ装置を提供することにある。

上記の課題を解決するために、本発明の望ましい実施形態に係る半導体装置は、高電圧を発生する高電圧発生回路と、高電圧発生回路の後段に設けられ、高電圧発生回路の高電圧の波形を変換して徐々に高電圧を出力する高電圧波形変換回路と、を備えてなり、前記高電圧波形変換回路は、前記高電圧発生回路の高電圧が一端に入力される抵抗と、該抵抗の他端に一端が接続されるコンデンサと、を有して前記高電圧発生回路の高電圧を遅延させる遅延回路と、前記高電圧発生回路の高電圧をドレインに入力し、前記遅延回路により遅延させた高電圧をゲートに入力し、所定値だけ降下させて変換した高電圧をソースから出力するＮ型ＭＯＳトランジスタの電圧変換用スイッチング素子と、該電圧変換用スイッチング素子のソースとドレイン間に並列に設けられたＰ型ＭＯＳトランジスタの短絡用スイッチング素子と、を含んでなり、第１又は第２の状態に対応の信号が入力され得るテスト信号入力部に第１の状態に対応の信号が入力されたとき、短絡用スイッチング素子がオンして前記電圧変換用スイッチング素子のソースとドレイン間が短絡されて、前記高電圧発生回路の高電圧がそのまま出力端子に出力され、前記テスト信号入力部に第２の状態に対応の信号が入力されたとき、短絡用スイッチング素子がオフして前記電圧変換用スイッチング素子からの高電圧が出力端子に出力されることを特徴とする。

この半導体装置は、望ましくは、高電圧を用いてデータ書き換えが行われるメモリセルを更に備え、前記高電圧波形変換回路はメモリセルに徐々に高電圧を印加する。

本発明の望ましい実施形態に係る半導体装置は、高電圧波形変換回路を備えることにより高電圧が印加される後続の回路、具体的には不揮発性メモリ装置の場合のメモリセルにかかるストレスを和らげることが可能となり、また、高電圧波形変換回路にテスト信号が入力されたときに高電圧発生回路の高電圧をそのままメモリセルなどの回路に印加するようにしたので、スクリーニング試験の精度の向上を図ることができる。

本発明の実施形態に係る不揮発性メモリ装置のブロック図である。同上の高電圧波形変換回路の回路図である。同上の高電圧波形変換回路の動作波形図である。本発明の別の実施形態に係る不揮発性メモリ装置のブロック図である。同上の高電圧波形変換回路の回路図である。背景技術の不揮発性メモリ装置のブロック図である。同上の高電圧発生回路が出力する電圧の波形図である。

１、５１不揮発性メモリ装置
２メモリセルを複数設けたメモリセル部
７高電圧発生回路
８、５８高電圧波形変換回路
１１Ｎ型ＭＯＳトランジスタ（電圧変換用スイッチング素子）
１２遅延回路を構成する抵抗
１３遅延回路を構成するコンデンサ
１４Ｐ型ＭＯＳトランジスタ（短絡用スイッチング素子）
ＴＥＳＴ高電圧波形変換回路のテスト信号入力部

以下、本発明の最良の実施形態を図面を参照しながら説明する。図１は本発明の半導体装置を不揮発性メモリ装置に適用した場合の実施形態のブロック図である。この不揮発性メモリ装置１は、従来の不揮発性メモリ装置１０１と同様に、複数のメモリセルが設けられたメモリセル部２と、下位アドレス線のアドレス信号を入力してメモリセル部２の１本のワード線（あるいはコントロール線）（図示せず）を選択するＸデコーダ５と、上位アドレス線のアドレス信号を入力し、１本のワード線（あるいはコントロール線）につながったメモリセルの内で読み出し又は書き換えを行う一定のメモリセルを選択するＹデコーダ６と、Ｙデコーダ６の出力信号を入力し、上記の選択されたメモリセルとデータ入出力回路４との接続を行うＹゲート３と、メモリセルのデータを読み出してデータ線に出力したりデータ線のデータ信号に応じてメモリセルのデータを書き換えたりするデータ入出力回路４と、データ書き換えのための高電圧を発生して図１中の節点Ａに出力する高電圧発生回路７と、を有して成る。

そして、この不揮発性メモリ装置１は、高電圧発生回路７の後段（すなわち節点Ａの後段）に設けられる高電圧波形変換回路８を更に備える。高電圧波形変換回路８は、節点Ａを介して入力される高電圧発生回路の高電圧の波形を変換して節点Ｂに出力する。メモリセルのデータを書き換える場合、節点ＢからＸデコーダ５又はデータ入出力回路４を介して高電圧が徐々にメモリセルに印加されることになる。

図２はこの高電圧波形変換回路８の回路図である。高電圧波形変換回路８において、図１の節点Ａに対応する入力端子Ａに抵抗１２の一端とＮ型ＭＯＳトランジスタ１１のドレインが接続される。抵抗１２の他端は、他端が接地されたコンデンサ１３が接続されると共にＮ型ＭＯＳトランジスタ１１のゲートに接続される。Ｎ型ＭＯＳトランジスタ１１のソースは、図１の節点Ｂに対応する出力端子Ｂに接続される。ここで、抵抗１２とコンデンサ１３は、高電圧発生回路７から入力される高電圧を遅延させる遅延回路を構成している。また、Ｎ型ＭＯＳトランジスタ１１はソースフォロア構成であり、遅延させた高電圧を所定値だけ降下させる電圧変換用スイッチング素子となっている。

図３に高電圧波形変換回路８における入力端子Ａと出力端子Ｂの電圧波形を示す。入力端子Ａに入力した高電圧（波形ａ）が立ち上がると（時間ｔ_０）、抵抗１２とコンデンサ１３とによりＮ型ＭＯＳトランジスタ１１のゲート電圧は遅延し、例えば５００μＳ後（時間ｔ_１）に立ち上がる。また、ソースフォロア構成であるＮ型ＭＯＳトランジスタ１１のソース電圧は、ゲート電圧からＮ型ＭＯＳトランジスタ１１のしきい値電圧だけ降下した電圧に維持される。従って、出力端子Ｂの電圧（波形ｂ）は、Ｎ型ＭＯＳトランジスタ１１のゲート電圧に追従して立ち上がり（すなわち、例えば５００μＳ後（時間ｔ_１）に立ち上がり）、立ち上がった後は、入力端子Ａの電圧よりもＮ型ＭＯＳトランジスタ１１のしきい値電圧だけ降下した電圧になる。その後、入力端子Ａの電圧が立ち下がると（時間ｔ_２）、出力端子Ｂの電圧は、Ｎ型ＭＯＳトランジスタ１１がオンしているので、そのドレイン電圧（すなわち入力端子Ａの電圧）に追従して立ち下がる。

このように、不揮発性メモリ装置１では、高電圧波形変換回路８により高電圧発生回路７の高電圧の立ち上がりが緩やかになるように変換され、メモリセル部２の各メモリセルには高電圧が徐々に印加される。それにより、メモリセルにかかるストレスが和らぐことになる。

次に、本発明の更に望ましい不揮発性メモリ装置の実施形態を説明する。この不揮発性メモリ装置５１のブロック図を図４に示す。不揮発性メモリ装置５１は、図１の不揮発性メモリ装置１の高電圧波形変換回路８に換え、テスト信号入力部ＴＥＳＴを有する高電圧波形変換回路５８を備えている。電圧波形変換回路５８は、テスト信号入力部ＴＥＳＴにテスト信号が入力されたとき（スクリーニング試験時）、高電圧発生回路７の高電圧の波形の変換をすることなくメモリセル部２のメモリセルに印加する。つまり、テスト信号が入力されない通常時にメモリセルのデータを書き換える場合は高電圧波形変換回路５８により波形が変換された高電圧が、スクリーニング試験時にメモリセルのデータを書き換える場合は波形が変換されていない高電圧が、節点ＢからＸデコーダ５又はデータ入出力回路４を介してメモリセル部２の各メモリセルに印加されるのである。

図５は高電圧波形変換回路５８の回路図である。高電圧波形変換回路５８が図２の高電圧波形変換回路８と異なるのは、テスト信号入力部ＴＥＳＴを有することと、テスト信号入力部ＴＥＳＴのレベルを反転するインバータ１５の出力にゲートが接続されるＰ型ＭＯＳトランジスタ１４がＮ型ＭＯＳトランジスタ１１と並列に設けられていることである。すなわち、高電圧波形変換回路５８には図２の構成に以下の構成が加えられている。入力端子Ａには、Ｐ型ＭＯＳトランジスタ１４のソースとインバータ１５の電源が接続される。Ｐ型ＭＯＳトランジスタ１４のゲートは上述のようにインバータ１５の出力に接続され、インバータ１５の入力はテスト信号入力部ＴＥＳＴに接続される。Ｐ型ＭＯＳトランジスタ１４のドレインは、Ｎ型ＭＯＳトランジスタ１１のソースに接続される。ここで、Ｐ型ＭＯＳトランジスタ１４はテスト信号入力部ＴＥＳＴにテスト信号が入力されたとき、電圧変換用スイッチング素子であるＮ型ＭＯＳトランジスタ１１を短絡する短絡用スイッチング素子となっている。

通常時にはテスト信号入力部ＴＥＳＴはローレベルでありＰ型ＭＯＳトランジスタ１４はオフとなる。この場合の出力端子Ｂの電圧は、図３の波形ｂに示すものとなる。一方、スクリーニング試験時にはテスト信号入力部ＴＥＳＴはテスト信号が入力されてハイレベルになり、Ｐ型ＭＯＳトランジスタ１４はオンして高電圧発生回路７の高電圧をそのまま出力する。言い換えれば、Ｎ型ＭＯＳトランジスタ１１は短絡するため、出力端子Ｂの電圧は入力端子Ａの電圧と実質的に等しくなる。すなわち、スクリーニング試験時には、出力端子Ｂの電圧は図３の波形ａに示すものとなるのである。

このように、通常時には、高電圧波形変換回路５８は、高電圧発生回路７の高電圧を立ち上がりが緩やかになるように変換し、その変換した高電圧をメモリセル部２の各メモリセルに印加することによって、メモリセルにかかるストレスを和らげることができる。一方、スクリーニング試験時には、高電圧発生回路７の高電圧を、すなわち立ち上がりが急峻でしかも電圧値が通常時よりも高い高電圧を、そのままメモリセル部２の各メモリセルに印加することによって、メモリセルにかかるストレスを上げることができる。ここで、スクリーニング試験時に、高電圧発生回路７や高電圧波形変換回路５８などメモリセル部２の周辺回路に用いる高電圧用の素子が動作する電圧は、通常時と実質的に同じである。従って、それらの高電圧用の素子には、その耐圧の限度を超える電圧は印加されない。こうして、スクリーニング試験において、高電圧用の素子の耐圧の限度以下の電圧を印加させながら、メモリセル部２に印加される高電圧によるストレスを可能な限り高くして、スクリーニング試験の精度の向上を図ることができる。

なお、本発明は、上述した実施形態に限られることなく、請求の範囲に記載した事項の範囲内でのさまざまな設計変更が可能である。例えば、高電圧波形変換回路８、５８の遅延回路を抵抗１２の換わりに定電流源を用いて構成することもできる。また、実施形態では不揮発性メモリ装置について説明したが、本発明は、不揮発性メモリ装置に限らず、高電圧を発生する高電圧発生回路を備える他の半導体装置に適用されることも可能である。

Claims

高電圧を発生する高電圧発生回路と、
高電圧発生回路の後段に設けられ、高電圧発生回路の高電圧の波形を変換して徐々に高電圧を出力する高電圧波形変換回路と、を備えてなり、
前記高電圧波形変換回路は、
前記高電圧発生回路の高電圧が一端に入力される抵抗と、該抵抗の他端に一端が接続されるコンデンサと、を有して前記高電圧発生回路の高電圧を遅延させる遅延回路と、
前記高電圧発生回路の高電圧をドレインに入力し、前記遅延回路により遅延させた高電圧をゲートに入力し、所定値だけ降下させて変換した高電圧をソースから出力するＮ型ＭＯＳトランジスタの電圧変換用スイッチング素子と、
該電圧変換用スイッチング素子のソースとドレイン間に並列に設けられたＰ型ＭＯＳトランジスタの短絡用スイッチング素子と、
を含んでなり、
第１又は第２の状態に対応の信号が入力され得るテスト信号入力部に第１の状態に対応の信号が入力されたとき、短絡用スイッチング素子がオンして前記電圧変換用スイッチング素子のソースとドレイン間が短絡されて、前記高電圧発生回路の高電圧がそのまま出力端子に出力され、前記テスト信号入力部に第２の状態に対応の信号が入力されたとき、短絡用スイッチング素子がオフして前記電圧変換用スイッチング素子からの高電圧が出力端子に出力されることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
高電圧を用いてデータ書き換えが行われるメモリセルを更に備え、
前記高電圧波形変換回路はメモリセルに徐々に高電圧を印加することを特徴とする半導体装置。