WO2011033701A1 - 半導体記憶装置 - Google Patents

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WO2011033701A1
WO2011033701A1 PCT/JP2010/003398 JP2010003398W WO2011033701A1 WO 2011033701 A1 WO2011033701 A1 WO 2011033701A1 JP 2010003398 W JP2010003398 W JP 2010003398W WO 2011033701 A1 WO2011033701 A1 WO 2011033701A1
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WO
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main bit
voltage
memory cell
bit lines
bit line
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PCT/JP2010/003398
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English (en)
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小関隆夫
Original Assignee
パナソニック株式会社
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G11C2211/5634—Reference cells

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly to a technique for adjusting a threshold voltage of a reference cell included in the semiconductor memory device.
  • FIG. 14 shows a configuration example of a general semiconductor memory device.
  • memory cells MC911 and MC921 are connected to a word line WL91
  • memory cells MC912 and MC922 are connected to a word line WL92.
  • Memory cells MC911 and MC912 are connected to sub-bit line SBL91
  • memory cells MC921 and MC922 are connected to sub-bit line SBL92.
  • the voltage source VMS9 applies a read voltage to the memory cell to be read out of the memory cells MC911, MC912,.
  • the main bit lines MBL91 and MBL92 correspond to the sub bit lines SBL91 and SBL92, respectively.
  • the decoder DEC9 connects the sub bit line connected to the memory cell to be read out of the sub bit lines SBL91 and SBL92 to the main bit line corresponding to the sub bit line.
  • Reference bit lines RBL91 and RBL92 correspond to main bit lines MBL91 and MBL92, respectively.
  • Reference cell RC91 corresponds to memory cells MC911 and MC912, and reference cell RC92 corresponds to memory cells MC921 and MC922.
  • Reference cells RC91 and RC92 are connected to reference word line RWL91 and are connected to reference bit lines RBL91 and RBL92 via switches RSL91 and RSL92, respectively.
  • the voltage source VRS9 applies a read voltage to the reference cell corresponding to the memory cell to be read out of the reference cells RC91 and RC92.
  • Sense amplifier SA91 is connected to main bit line MBL91 and reference bit line RBL91
  • sense amplifier SA92 is connected to main bit line MBL92 and reference bit line RBL92.
  • FIG. 15 shows a configuration example of the sense amplifier SA91 shown in FIG.
  • the level shifter LS9 converts the voltage of the memory bit line MBL91 and the voltage of the reference bit line RBL91 into voltages within the operating range of the differential amplifier circuit COM9.
  • the differential amplifier circuit COM9 amplifies the voltage pair from the level shifter LS9 and outputs it as output voltages O91 and O92.
  • the latch circuit LAT9 converts the voltage levels of the output voltages O91 and O92 into a logic level (a voltage level at which it can be determined whether the data is 0 data or 1 data).
  • the voltage source VMS9 When reading data from the memory cell MC911, the voltage source VMS9 applies a read voltage (for example, a voltage of about 1V) to the memory cell MC911.
  • the decoder DEC9 connects the sub bit line SBL91 and the main bit line MBL91.
  • a drive voltage (for example, a voltage of about 4V) is applied to the word line WL91.
  • the voltage source VRS9 applies a read voltage (for example, a voltage of about 1V) to the reference cell RC91, the switch RSL91 is set in a conductive state, and a drive voltage (for example, a voltage of about 4V) is applied to the reference word line RWL91. ) Is applied.
  • the bit line parasitic capacitance (CBL) of the main bit line MBL91 is charged by the current generated in the main bit line MBL91 (current generated in the memory cell MC911 to be read). Therefore, as shown in the upper diagram of FIG. 16, the voltage (VinM) of the main bit line MBL91 gradually rises with time. The same applies to the voltage (VinR) of the reference bit line RBL91. Further, the amount of increase of the voltage (VinM) of the main bit line MBL91 with time changes depending on the magnitude of the threshold voltage of the memory cell MC911 (or MC912).
  • the latch circuit LAT9 sets the voltage level of the output voltage O91 to 1.
  • the data level is set (see the solid line in the lower diagram of FIG. 16).
  • the latch circuit LAT9 sets the voltage level of the output voltage O91 to 0 data level (the lower diagram of FIG. 16). (See dashed line).
  • the voltage waveform Vo91 corresponds to the waveform of the output voltage O91
  • the voltage waveform Vo92 corresponds to the waveform of the output voltage O92.
  • the output voltage O91 depends on the magnitude relationship between the current value of the reference cell (voltage value of the reference bit line) input to the sense amplifier and the current value of the memory cell (voltage value of the main bit line). It is determined whether the voltage level is 1 data level or 0 data level. Further, in each of the memory cells MC911, MC912,..., MC922, it is defined by the threshold voltage of the memory cell whether the data stored in the memory cell is 1 data or 0 data.
  • the current values of the reference cells RC91 and RC92 are in this memory.
  • the threshold voltages of the reference cells RC91 and RC92 are accurately set so as to coincide with the median value of the change width of the cell current value (the median value between the current value when 0 data is stored and the current value when 1 data is stored). Must be set.
  • CMOS transistors are used as the reference cells RC91 and RC92, the yield decreases due to variations in manufacturing characteristics. In addition, when an advanced circuit design for expanding the allowable range of the characteristic variation is performed, the chip area increases. On the other hand, when non-volatile memory elements are used as the reference cells RC91 and RC92, it is possible to suppress variations in characteristics of the reference cell by adjusting the threshold voltage of the reference cell at the time of inspection. Yield reduction and chip area increase are unlikely to occur. Furthermore, since the characteristic variation of the read circuit such as the sense amplifier can be adjusted by the reference cell using the nonvolatile memory element, it is possible to increase the operation margin and improve the specifications.
  • the initial setting of the threshold voltage of the reference cell is performed as follows. First, the current value of the reference cell is measured. Next, when the current value of the reference cell does not reach the desired current value, a bias voltage is applied to the reference cell to change the threshold voltage of the reference cell. Such a process is repeated until the current value of the reference cell reaches a desired current value. In this way, the threshold voltage of the reference cell is adjusted.
  • Patent Documents 1 and 2 disclose techniques for realizing high-speed adjustment by using another reference cell different from the reference cell connected to the reference bit line.
  • Patent Documents 3 and 4 disclose a technique for eliminating an external terminal (an external terminal necessary for monitoring a current value when adjusting a reference cell) by providing a current source inside the chip. Yes.
  • JP 2004-39075 A JP 2006-294135 A Japanese Patent No. 3237610 JP-A-7-153287
  • an object of the present invention is to provide a technique capable of improving the adjustment accuracy of the threshold voltage of a reference cell in a semiconductor memory device.
  • a semiconductor memory device includes a plurality of first main bit lines corresponding to at least one first memory cell and a plurality of second main bits corresponding to at least one second memory cell. Output at least one read data corresponding to a difference between the voltage of any one of the plurality of first main bit lines and the voltage of any one of the plurality of second main bit lines.
  • a predetermined reference is applied to a sense amplifier and a first main bit line corresponding to a second main bit line that generates a current corresponding to a threshold voltage of the second memory cell among the plurality of first main bit lines.
  • a voltage supply switching unit for supplying a voltage; a second main bit line generating a current according to a threshold voltage of the second memory cell among the plurality of second main bit lines; and a ground node Between and a resistance switching section for conducting a predetermined resistance value.
  • the second main bit line (for example, the reference) is caused by noise such as fluctuations in the power supply voltage. Bit line) voltage can be suppressed from fluctuating. Therefore, the sense amplifier can accurately detect the voltage difference between the first and second main bit lines, so that the threshold voltage of the second memory cell can be accurately adjusted.
  • a semiconductor integrated circuit includes a plurality of first main bit lines corresponding to at least one first memory cell and a plurality of second main bits corresponding to at least one second memory cell. Output at least one read data corresponding to a difference between the voltage of any one of the plurality of first main bit lines and the voltage of any one of the plurality of second main bit lines.
  • a semiconductor memory device including a sense amplifier; and a first main corresponding to a second main bit line that generates a current corresponding to a threshold voltage of the second memory cell among the plurality of first main bit lines.
  • a voltage supply switching unit that supplies a predetermined reference voltage to the bit line; and a second main that generates a current corresponding to a threshold voltage of the second memory cell among the plurality of second main bit lines. Tsu DOO line and between the ground node and a resistance switching section for conducting a predetermined resistance value.
  • the sense amplifier can accurately detect the voltage difference between the first and second main bit lines, so that the threshold voltage of the second memory cell can be accurately adjusted.
  • an electronic device includes a plurality of first main bit lines corresponding to at least one first memory cell and a plurality of second main bits corresponding to at least one second memory cell. Output at least one read data corresponding to a difference between the voltage of any one of the plurality of first main bit lines and the voltage of any one of the plurality of second main bit lines.
  • a semiconductor memory device including a sense amplifier; and a first main corresponding to a second main bit line that generates a current corresponding to a threshold voltage of the second memory cell among the plurality of first main bit lines.
  • a voltage supply switching unit that supplies a predetermined reference voltage to the bit line; and a second main that generates a current corresponding to a threshold voltage of the second memory cell among the plurality of second main bit lines. Tsu DOO line and between the ground node and a resistance switching section for conducting a predetermined resistance value.
  • the sense amplifier can accurately detect the voltage difference between the first and second main bit lines, so that the threshold voltage of the second memory cell can be accurately adjusted.
  • the threshold voltage of the second memory cell can be accurately adjusted.
  • FIG. 1 is a diagram illustrating a configuration example of a semiconductor memory device according to Embodiment 1.
  • FIG. FIG. 2 is a diagram illustrating a configuration example of a sense amplifier illustrated in FIG. 1.
  • the figure for demonstrating the connection relation in the case of adjusting the threshold voltage of the reference cell shown in FIG. The figure for demonstrating the relationship between the voltage of the main bit line at the time of threshold voltage adjustment of a reference cell, and the voltage of a reference bit line.
  • the figure for demonstrating the modification 1 of the resistance switching part shown in FIG. The figure for demonstrating the modification 2 of the resistance switching part shown in FIG.
  • FIG. 7 is a diagram for explaining a modification of the semiconductor memory device shown in FIG. 1.
  • FIG. 6 is a diagram illustrating a configuration example of a semiconductor memory device according to a second embodiment.
  • FIG. 10 is a diagram illustrating a configuration example of a semiconductor integrated circuit according to a third embodiment.
  • 4A and 4B are diagrams for explaining a configuration of a conventional semiconductor memory device.
  • FIG. 15 is a diagram for describing a configuration of a sense amplifier illustrated in FIG. 14. The figure for demonstrating operation
  • FIG. 1 shows a configuration example of the semiconductor memory device according to the first embodiment.
  • This semiconductor memory device includes memory cells MC11, MC12, MC21, MC22, word lines WL1, WL2, sub bit lines SBL11, SBL12, voltage source VMS, decoder DEC, main bit lines MBL11, MBL12, and reference cells.
  • the memory cells MC11, MC12,..., MC22 are constituted by, for example, a MONOS type nonvolatile memory element or a floating gate type nonvolatile memory element.
  • Memory cells MC11 and MC21 are connected to word line WL1, and memory cells MC12 and MC22 are connected to word line WL2.
  • Memory cells MC11 and MC12 are connected to sub bit line SBL11, and memory cells MC21 and MC22 are connected to sub bit line SBL12.
  • the voltage source VMS applies a read voltage to the memory cell to be read out of the memory cells MC11, MC12,.
  • the main bit lines MBL11 and MBL12 correspond to the sub bit lines SBL11 and SBL12, respectively.
  • the decoder DEC connects a sub bit line connected to the memory cell to be read out of the sub bit lines SBL11 and SBL12 to a main bit line corresponding to the sub bit line.
  • Reference bit lines RBL11 and RBL12 correspond to main bit lines MBL11 and MBL12, respectively.
  • the reference cells RC11 and RC12 are configured by, for example, a MONOS type nonvolatile memory element or a floating gate type nonvolatile memory element.
  • Reference cells RC11 and RC12 are connected to reference word line RWL1, and are connected to reference bit lines RBL11 and RBL12 via switches RSL11 and RSL12, respectively.
  • the voltage source VRS applies a read voltage to the reference cell corresponding to the memory cell to be read out of the reference cells RC11 and RC12.
  • the sense amplifier SA11 outputs read data according to the difference between the voltage of the main bit line MBL11 and the voltage of the reference bit line RBL11, and the sense amplifier SA12 outputs the voltage of the main bit line MBL12 and the voltage of the reference bit line RBL12. Read data is output according to the difference.
  • FIG. 2 shows a configuration example of the sense amplifier SA11 shown in FIG.
  • the sense amplifier SA11 includes a level shifter LS, a differential amplifier circuit COM, and a latch circuit LAT.
  • the level shifter LS converts the voltage of the memory bit line MBL11 and the voltage of the reference bit line RBL11 into a voltage within the operation range of the differential amplifier circuit COM.
  • the differential amplifier circuit COM amplifies the voltage pair from the level shifter LS and outputs it as output voltages O1 and O2.
  • the latch circuit LAT converts the voltage level of the output voltages O1 and O2 to a logic level (a voltage level at which it can be determined whether the data is 0 data or 1 data).
  • the sense amplifier SA12 has a configuration similar to that of the sense amplifier SA11.
  • a drive voltage for example, a voltage of about 4V
  • the voltage source VMS applies a read voltage (for example, a voltage of about 1V) to the memory cell MC11.
  • the decoder DEC connects the sub bit line SBL11 corresponding to the memory cell MC11 to the main bit line MBL11. Thereby, a current corresponding to the threshold voltage of the memory cell MC11 is generated in the main bit line MBL11.
  • a drive voltage for example, a voltage of about 4 V
  • the voltage source VRS applies a read voltage (for example, a voltage of about 1 V) to the reference cell RC11 corresponding to the memory cell MC1 to be read.
  • the switch RSL11 corresponding to the reference cell RC11 is set to the conductive state.
  • a current corresponding to the threshold voltage of the reference cell RC11 is generated in the reference bit line RBL11.
  • the sense amplifier SA11 outputs read data according to the difference between the voltage of the main bit line MBL11 and the voltage of the reference bit line RBL11. For example, when the voltage of the main bit line MBL11 is higher than the voltage of the reference bit line RBL11, the sense amplifier SA11 sets the voltage level of the read data to “1 data level” and the voltage of the main bit line MBL11 is the reference. When the voltage is lower than the voltage of the bit line RBL11, the voltage level of the read data is set to “0 data level”. In this way, data stored in the memory cell MC11 is read.
  • the decoder DEC disconnects the main bit line MBL11 from the sub bit line SBL11.
  • the switch SW101 corresponding to the main bit line MBL11 is set to a conductive state.
  • the switch SW201 corresponding to the reference cell RC11 is set in a conductive state, and the resistance element R200 is connected to the reference bit line RBL11 corresponding to the reference cell RC11.
  • a drive voltage for example, a voltage of about 4V
  • the voltage source VRS applies a read voltage (for example, a voltage of about 1V) to the reference cell RC11.
  • the reference bit line RBL11 that generates a current according to the threshold voltage of the reference cell RC11 is connected to the resistance element R200, and the main bit line MBL11 corresponding to the reference bit line RBL11 is connected to the voltage source 100.
  • the reference voltage VREF from the voltage source 100 is supplied to the main bit line MBL11, and a voltage corresponding to the threshold voltage of the reference cell RC11 and the resistance value of the resistance element R200 is generated on the reference bit line RBL11.
  • the current value of the reference cell RC11 is set to “20 ⁇ A”.
  • the sensitivity of the sense amplifier SA11 is highest when the difference between the voltage of the main bit line MBL11 and the voltage of the reference bit line RBL11 is “200 mV”
  • the reference voltage VREF is set to “200 mV”.
  • the threshold voltage of the reference cell RC11 is changed so that the threshold voltage of the reference cell RC11 gradually increases, and every time the threshold voltage of the reference cell RC11 is changed, a predetermined waiting time (for example, the reference bit line RBL11) is changed.
  • the read data output from the sense amplifier SA11 after the elapse of time required for the voltage to converge is monitored.
  • the voltage of the main bit line MBL11 is set to the “reference voltage VREF”.
  • the voltage of the reference bit line RBL11 gradually changes in the order of the voltage waveforms V101, V102, V103, V104 as the threshold voltage of the reference cell RC11 increases. That is, the voltage (voltage in a steady state) of the reference bit line RBL11 after a predetermined waiting time gradually decreases.
  • the adjustment of the threshold voltage of the reference cell RC11 is completed when the voltage level of the read data output from the sense amplifier SA11 transitions from “1 bit data level” to “0 data level”. Thereby, the threshold voltage of the reference cell RC11 can be set to a desired threshold voltage.
  • the resistance element (R200) is connected to the reference bit line (RBL11) corresponding to the reference cell.
  • the steady current corresponding to the reference cell (RC11) can be converted into a voltage, so that the voltage of the reference bit line (RBL11) can be prevented from fluctuating due to noise such as fluctuations in the power supply voltage. Therefore, since the sense amplifier (SA11) can accurately detect the voltage difference between the main bit line (MBL11) and the reference bit line (RBL11), the threshold voltage of the reference cell (RC11) can be accurately adjusted.
  • the area of the semiconductor memory device can be reduced, and further, the threshold voltage of another reference cell does not need to be adjusted.
  • the adjustment time of the threshold voltage of the cell can be shortened.
  • the semiconductor memory device has n ⁇ m (n and m are two or more) arranged in a matrix. (Integer) memory cells may be provided.
  • the semiconductor memory device may include a number of word lines, sub bit lines, main bit lines, reference cells, reference bit lines, and sense amplifiers corresponding to the number of memory cells (for example, the number of rows).
  • the threshold voltage adjustment of two or more reference cells may be executed in parallel. That is, the voltage supply switching unit 101 supplies a reference voltage to each of two or more main bit lines corresponding to two or more reference bit lines, each of which generates a current corresponding to a threshold voltage of two or more reference cells.
  • the resistance switching unit 102 may conduct each of the two or more reference bit lines and the ground node with a predetermined resistance value.
  • the threshold voltages of the reference cells RC11 and RC12 can be adjusted in parallel by setting all of the switches SW101, SW102, SW201, and SW202 to the conductive state.
  • a plurality of reference cells may be provided for one sense amplifier as in a multi-value nonvolatile memory. Even in such a configuration, the threshold voltage of the reference cell can be accurately adjusted.
  • threshold voltage adjustment of the reference cell described above may be performed after the completion of the manufacture of the semiconductor memory device, or may be performed after the thermal stress test in the inspection process of the semiconductor memory device.
  • the voltage source 100 and the resistance element R200 may be interchanged. With this configuration, it is possible to cause the sense amplifiers SA11 and SA12 to perform data determination without using the reference cells RC11 and RC12 during a read operation, and the area of the semiconductor memory device can be reduced.
  • the resistance value of the resistance switching unit 102 may be a fixed value or a variable value.
  • the resistance switching unit 102 may include the variable resistance element R200a illustrated in FIG. 5 instead of the resistance element R200 illustrated in FIG.
  • Variable resistance element R200a includes resistance elements R211 and R212 and switches SW211 and SW212. By controlling on / off of the switches SW211 and SW212, the resistance value of the resistance switching unit 102 can be changed. With this configuration, even when the resistance value of the resistance element does not match the desired value due to manufacturing variations, the resistance value of the resistance switching unit 102 can be adjusted to match the desired value.
  • the resistance switching unit 102 may include three or more resistance elements and three or more switches.
  • the resistance switching unit 102 may include the resistance elements R201 and R202 illustrated in FIG. 6 instead of the resistance element R200 illustrated in FIG.
  • Resistance element R201 is connected between switch SW201 and the ground node, and resistance element R202 is connected between switch SW202 and the ground node. That is, a resistance element is connected to each reference bit line via a switch. With this configuration, the threshold voltage of the reference cell can be adjusted for each sense amplifier.
  • the threshold voltage adjustment of two or more reference cells may be executed in parallel. That is, the voltage supply switching unit 101 supplies a reference voltage to each of two or more main bit lines corresponding to two or more reference bit lines, each of which generates a current corresponding to a threshold voltage of two or more reference cells.
  • the resistance switching unit 102 may conduct between the two or more reference bit lines and the ground node with a resistance value corresponding to the reference bit line for each reference bit line.
  • the threshold voltages of the reference cells RC11 and RC12 can be individually adjusted by setting all the switches SW101, SW102, SW201, and SW202 to the conductive state.
  • the resistance switching unit 102 may include the resistance transistors T201 and T202 illustrated in FIG. Resistor transistor T201 is connected between reference bit line RBL11 and the ground node, and resistor transistor T202 is connected between reference bit line RBL12 and the ground node. Each resistance value (on-resistance value) of the resistance transistors T201 and T202 can be adjusted by the gate voltage of the transistor.
  • a voltage is applied to the gates of the resistance transistors T201 and T202 so that the resistance transistor operates in the triode region.
  • the resistance transistors T201 and T202 can be used as resistance elements.
  • a voltage for example, 0 V
  • a voltage is applied to the gates of the resistance transistors T201 and T202 so that the resistance transistors are in a non-conductive state. That is, the resistance transistors T201 and T202 can be switched between a conduction state in which a current is passed with a predetermined resistance value and a non-conduction state in which a current is not allowed to pass according to the gate voltage.
  • the resistance elements R200, R201, and R202 may be composed of MOS transistors to which a predetermined gate voltage is applied. Further, the resistance elements R200, R201, and R202 may be configured by polysilicon resistors. In this case, resistance variation can be suppressed, and the adjustment accuracy of the threshold voltage of the reference cell can be improved. Further, the resistance elements R200, R201, and R202 may be configured by well resistance. In this case, since a relatively large sheet resistance can be obtained, the area required for the resistance element can be reduced.
  • the voltage supply switching unit 101 may further include a voltage adjusting unit 111 shown in FIG. 8 in addition to the configuration shown in FIG. With this configuration, the threshold voltage of the reference cell can be arbitrarily set. Further, even when the reference voltage VREF from the voltage source 100 varies due to manufacturing variations, by correcting the reference voltage VREF and outputting it as the reference voltage V111, the threshold voltage of the reference cell is changed by the variation of the reference voltage VREF. It can suppress that adjustment accuracy deteriorates. As shown in FIG. 9, the voltage adjusting unit 111 includes a plurality of resistor elements RR1, RR2,..., RR5 and a plurality of resistor elements RR1, RR2,.
  • It may be a resistance dividing circuit constituted by switches SW1, SW2,..., SW4, or may be constituted by a transistor T1 and resistance elements RR6, RR7 connected in series and an operational amplifier OP as shown in FIG. It may be a regulator circuit.
  • the voltage adjusting unit 111 By configuring the voltage adjusting unit 111 with a resistance dividing circuit, the circuit configuration can be simplified as compared with the case where the voltage adjusting unit 111 is configured with a regulator circuit.
  • the voltage adjustment unit 111 with a regulator circuit, it is possible to enhance the tolerance to fluctuations in the power supply voltage, compared with the case where the voltage adjustment unit 111 is configured with a resistance divider circuit, and the reference cell of the reference cell due to the fluctuation in power supply voltage is increased. It is possible to suppress deterioration in threshold voltage adjustment accuracy.
  • the semiconductor memory device shown in FIG. 1 may include the pad 112 shown in FIG. 11 instead of the voltage source 100.
  • the pad 112 is supplied with a reference voltage VREF from a voltage source provided outside the semiconductor memory device.
  • the reference voltage VREF can be arbitrarily set by a voltage source provided outside.
  • the voltage source 100 need not be provided inside the semiconductor memory device, the area of the semiconductor memory device can be reduced.
  • FIG. 12 shows a configuration example of the semiconductor memory device according to the second embodiment.
  • This semiconductor memory device includes a delay circuit 301 in addition to the configuration of the semiconductor memory device shown in FIG.
  • the delay circuit 301 supplies a control signal (for example, a differential start signal or a latch start signal) to the sense amplifiers SA11 and SA12 at a timing delayed from the timing at which normal reading is performed.
  • a control signal for example, a differential start signal or a latch start signal
  • the delay circuit 301 may be an inverter delay circuit constituted by a single stage inverter or a plurality of cascaded inverters, or may be a microcontroller. With this configuration, the output timing of the differential start signal and the latch start signal can be arbitrarily set, and the adjustment accuracy of the threshold voltage of the reference cell can be further improved. Further, by configuring the delay circuit 301 with a microcontroller, the threshold voltage of the reference cell can be automatically adjusted.
  • FIG. 13 shows a configuration example of a semiconductor integrated circuit (or electronic device) according to the third embodiment.
  • the semiconductor integrated circuit includes a semiconductor memory device 10, a voltage source 100, a resistance switching unit 102, and a delay circuit 301.
  • the semiconductor memory device 10 includes the memory cells MC11, MC12, MC21, MC22, the word lines WL1, WL2, the sub bit lines SBL11, SBL12, the voltage source VMS, the decoder DEC, the main bit line MBL11, MBL12, reference cells RC11 and RC12, a reference word line RWL1, a voltage source VRS, switches RSL11 and RSL12, reference bit lines RBL11 and RBL12, and sense amplifiers SA11 and SA12 are provided.
  • These connection relationships are the same as those in FIG. That is, voltage source 100, resistance switching unit 102, and delay circuit 301 may be provided outside the semiconductor memory device. In addition, the voltage source 100, the resistance element R200, and the delay circuit 301 may be used in another circuit that is not the semiconductor memory device 10 inside the semiconductor integrated circuit (or electronic device). With this configuration, the area of the semiconductor memory device can be reduced.
  • the semiconductor memory device described above is suitable for semiconductor integrated circuits, electronic devices, and the like because it can suppress the influence of reference cell threshold determination caused by noise and can accurately adjust the threshold voltage of the reference cell. .

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Abstract

　センスアンプ(SA11)は、第１のメインビット線(MBL11)と第２のメインビット線(RBL11)との電圧差に応じた読み出しデータを出力する。電圧供給切替部(101)は、第２のメモリセル(RC11)の閾値電圧に応じた電流が発生する第２のメインビット線(RBL11)に対応する第１のメインビット線(MBL11)に基準電圧(VREF)を供給する。抵抗切替部(102)は、第２のメモリセル(RC11)の閾値電圧に応じた電流が発生する第２のメインビット線(RBL11)と接地ノードとの間を所定の抵抗値で導通させる。

Description

半導体記憶装置
　この発明は、半導体記憶装置に関し、さらに詳しくは、半導体記憶装置に含まれるリファレンスセルの閾値電圧を調整する技術に関する。
　図１４は、一般的な半導体記憶装置の構成例を示す。この半導体記憶装置において、メモリセルＭＣ９１１，ＭＣ９２１は、ワード線ＷＬ９１に接続され、メモリセルＭＣ９１２，ＭＣ９２２は、ワード線ＷＬ９２に接続される。また、メモリセルＭＣ９１１，ＭＣ９１２は、サブビット線ＳＢＬ９１に接続され、メモリセルＭＣ９２１，ＭＣ９２２は、サブビット線ＳＢＬ９２に接続される。電圧源ＶＭＳ９は、メモリセルＭＣ９１１，ＭＣ９１２，…，ＭＣ９２２のうち読み出し対象のメモリセルに読み出し電圧を印加する。
　メインビット線ＭＢＬ９１，ＭＢＬ９２は、サブビット線ＳＢＬ９１，ＳＢＬ９２にそれぞれ対応する。デコーダＤＥＣ９は、サブビット線ＳＢＬ９１，ＳＢＬ９２のうち読み出し対象のメモリセルに接続されたサブビット線をそのサブビット線に対応するメインビット線に接続する。リファレンスビット線ＲＢＬ９１，ＲＢＬ９２は、メインビット線ＭＢＬ９１，ＭＢＬ９２にそれぞれ対応する。リファレンスセルＲＣ９１は、メモリセルＭＣ９１１，ＭＣ９１２に対応し、リファレンスセルＲＣ９２は、メモリセルＭＣ９２１，ＭＣ９２２に対応する。リファレンスセルＲＣ９１，ＲＣ９２は、リファレンスワード線ＲＷＬ９１に接続されるとともに、スイッチＲＳＬ９１，ＲＳＬ９２を介してリファレンスビット線ＲＢＬ９１，ＲＢＬ９２にそれぞれ接続される。電圧源ＶＲＳ９は、リファレンスセルＲＣ９１，ＲＣ９２のうち読み出し対象のメモリセルに対応するリファレンスセルに読み出し電圧を印加する。センスアンプＳＡ９１は、メインビット線ＭＢＬ９１およびリファレンスビット線ＲＢＬ９１に接続され、センスアンプＳＡ９２は、メインビット線ＭＢＬ９２およびリファレンスビット線ＲＢＬ９２に接続される。
　図１５は、図１４に示したセンスアンプＳＡ９１の構成例を示す。センスアンプＳＡ９１において、レベルシフタＬＳ９は、メモリビット線ＭＢＬ９１の電圧およびリファレンスビット線ＲＢＬ９１の電圧を差動増幅回路ＣＯＭ９の動作範囲内の電圧に変換する。差動増幅回路ＣＯＭ９は、レベルシフタＬＳ９からの電圧対を増幅して出力電圧Ｏ９１，Ｏ９２として出力する。ラッチ回路ＬＡＴ９は、出力電圧Ｏ９１，Ｏ９２の電圧レベルを論理レベル（０データおよび１データのいずれであるのかを判定可能な電圧レベル）に変換する。
　メモリセルＭＣ９１１の読み出しを行う場合、電圧源ＶＭＳ９は、メモリセルＭＣ９１１に読み出し電圧（例えば、１Ｖ程度の電圧）を印加する。デコーダＤＥＣ９は、サブビット線ＳＢＬ９１とメインビット線ＭＢＬ９１とを接続する。ワード線ＷＬ９１には、駆動電圧（例えば、４Ｖ程度の電圧）が印加される。また、電圧源ＶＲＳ９は、リファレンスセルＲＣ９１に読み出し電圧（例えば、１Ｖ程度の電圧）を印加し、スイッチＲＳＬ９１が導通状態に設定され、リファレンスワード線ＲＷＬ９１には、駆動電圧（例えば、４Ｖ程度の電圧）が印加される。
　メインビット線ＭＢＬ９１に発生する電流（読み出し対象のメモリセルＭＣ９１１に発生する電流）によって、メインビット線ＭＢＬ９１のビット線寄生容量（ＣＢＬ）が充電される。そのため、図１６の上図のように、メインビット線ＭＢＬ９１の電圧（ＶｉｎＭ）は、時間経過に伴って徐々に上昇する。リファレンスビット線ＲＢＬ９１の電圧（ＶｉｎＲ）についても同様である。また、メインビット線ＭＢＬ９１の電圧（ＶｉｎＭ）の時間経過に伴う上昇量は、メモリセルＭＣ９１１（または、ＭＣ９１２）の閾値電圧の大きさにより変化する。
　センスアンプＳＡ９１のラッチ回路ＬＡＴ９のラッチ開始タイミングにおいて、メインビット線ＭＢＬ９１の電圧（ＶｉｎＭ）がリファレンスビット線ＲＢＬ９１の電圧（ＶｉｎＲ）よりも高い場合、ラッチ回路ＬＡＴ９は、出力電圧Ｏ９１の電圧レベルを１データレベルに設定する（図１６の下図の実線を参照）。一方、メインビット線ＭＢＬ９１の電圧（ＶｉｎＭ）がリファレンスビット線ＲＢＬ９１の電圧（ＶｉｎＲ）よりも低い場合、ラッチ回路ＬＡＴ９は、出力電圧Ｏ９１の電圧レベルを０データレベルに設定する（図１６の下図の破線を参照）。なお、電圧波形Ｖｏ９１は、出力電圧Ｏ９１の波形に相当し、電圧波形Ｖｏ９２は、出力電圧Ｏ９２の波形に相当する。
　上述のように、センスアンプに入力されるリファレンスセルの電流値（リファレンスビット線の電圧値）とメモリセルの電流値（メインビット線の電圧値）との大小関係に応じて、出力電圧Ｏ９１の電圧レベルが１データレベルであるのか０データレベルであるのかを確定する。また、メモリセルＭＣ９１１，ＭＣ９１２，…，ＭＣ９２２の各々では、メモリセルの閾値電圧によってそのメモリセルに格納されたデータが１データであるのか０データであるのかを定義している。メモリセルの閾値電圧の変化に応じた電流値の変化（０データ格納時の電流値と１データ格納時の電流値の差）は微小であるため、リファレンスセルＲＣ９１，ＲＣ９２の電流値がこのメモリセルの電流値の変化幅の中央値（０データ格納時の電流値と１データ格納時の電流値との間の中央値）に一致するように、リファレンスセルＲＣ９１，ＲＣ９２の閾値電圧を正確に設定しなければならない。
　リファレンスセルＲＣ９１，ＲＣ９２としてＣＭＯＳトランジスタを用いた場合、製造上の特性ばらつきにより歩留まりが低下してしまう。また、この特性ばらつきの許容範囲を広げるための高度な回路設計が施した場合には、チップ面積が増加してしまう。これに対し、リファレンスセルＲＣ９１，ＲＣ９２として不揮発性メモリ素子を用いた場合、検査時においてリファレンスセルの閾値電圧を調整することによって、リファレンスセルの製造上の特性ばらつきを抑制できるので、前述のような歩留まり低下やチップ面積の増加は発生しにくい。さらに、センスアンプなど読み出し系回路の特性ばらつきも、不揮発性メモリ素子を用いたリファレンスセルによって調整が可能であるため、動作マージンの増加やスペックの向上が望める。
　一般的に、リファレンスセルの閾値電圧の初期設定は、次のように行われる。まず、リファレンスセルの電流値を測定する。次に、リファレンスセルの電流値が所望の電流値に達していない場合には、リファレンスセルにバイアス電圧を印加してリファレンスセルの閾値電圧を変化させる。リファレンスセルの電流値が所望の電流値に達するまでこのような処理を繰り返す。このようにして、リファレンスセルの閾値電圧が調整される。
　近年、リファレンスセルの閾値電圧の調整方法として様々な手法が提案されているが、製造コストを考慮すると、より高速な調整が求められる。また、面積増加を抑制するために、通常の読み出し動作に利用されるセンスアンプを用いてリファレンスセルの電流値が所望の電流値に一致しているのかを比較判定することによって、高速な調整が行われている。例えば、特許文献１，２には、リファレンスビット線に接続されたリファレンスセルとは異なる別のリファレンスセルを用いることにより高速な調整を実現する技術が開示されている。また、特許文献３，４には、チップ内部に電流源を持たせることにより外部端子（リファレンスセルを調整する際に電流値をモニタするために必要な外部端子）を削除する技術が開示されている。
特開２００４－３９０７５号公報 特開２００６－２９４１３５号公報 特許第３２３７６１０号 特開平７－１５３２８７号公報
　しかしながら、特許文献１，２の技術では、別のリファレンスセルを設けなければならないので、面積削減が困難であった。特に、特許文献１の技術では、別のリファレンスセルの閾値電圧も調整しなければならないので、調整時間を削減することが困難であった。また、特許文献３の技術では、リファレンスセル毎に電流源を設ける必要があるため、チップ面積が増大してしまう。さらに、特許文献４の技術では、通常の読み出し動作において定常電流を流して比較判定する構成であるため、高速な読み出しには適しておらず、動作電流も大きくなってしまう。また、特許文献１の別のリファレンスセルを、単純に電圧線に置き換えてリファレンスセルを調整する方法が考えられるが、高精度な閾値電圧の調整ができない可能性がある。
　そこで、この発明は、半導体記憶装置においてリファレンスセルの閾値電圧の調整精度を向上させることが可能な技術を提供することを目的とする。
　この発明の１つの局面に従うと、半導体記憶装置は、少なくとも１つの第１のメモリセルに対応した複数の第１のメインビット線と、少なくとも１つの第２のメモリセルに対応した複数の第２のメインビット線と、上記複数の第１のメインビット線のいずれか１つの電圧と上記複数の第２のメインビット線のいずれか１つの電圧の差に応じた読み出しデータを出力する少なくとも１つのセンスアンプと、上記複数の第１のメインビット線のうち上記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に所定の基準電圧を供給する電圧供給切替部と、上記複数の第２のメインビット線のうち上記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と接地ノードとの間を所定の抵抗値で導通させる抵抗切替部とを備える。
　上記半導体記憶装置では、第２のメモリセル（例えば、リファレンスセル）に応じた定常電流を電圧に変換することができるため、電源電圧の変動などのノイズによって第２のメインビット線（例えば、リファレンスビット線）の電圧が変動することを抑制できる。そのため、センスアンプは、第１および第２のメインビット線の電圧差を正確に検出できるので、第２のメモリセルの閾値電圧を正確に調整できる。
　この発明の別の局面に従うと、半導体集積回路は、少なくとも１つの第１のメモリセルに対応した複数の第１のメインビット線と、少なくとも１つの第２のメモリセルに対応した複数の第２のメインビット線と、上記複数の第１のメインビット線のいずれか１つの電圧と上記複数の第２のメインビット線のいずれか１つの電圧の差に応じた読み出しデータを出力する少なくとも１つのセンスアンプとを含む半導体記憶装置と、上記複数の第１のメインビット線のうち上記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に所定の基準電圧を供給する電圧供給切替部と、上記複数の第２のメインビット線のうち上記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と接地ノードとの間を所定の抵抗値で導通させる抵抗切替部とを備える。
　上記半導体集積回路では、第２のメモリセルに応じた定常電流を電圧に変換することができるため、電源電圧の変動などのノイズによって第２のメインビット線の電圧が変動することを抑制できる。そのため、センスアンプは、第１および第２のメインビット線の電圧差を正確に検出できるので、第２のメモリセルの閾値電圧を正確に調整できる。
　この発明のさらに別の局面に従うと、電子機器は、少なくとも１つの第１のメモリセルに対応した複数の第１のメインビット線と、少なくとも１つの第２のメモリセルに対応した複数の第２のメインビット線と、上記複数の第１のメインビット線のいずれか１つの電圧と上記複数の第２のメインビット線のいずれか１つの電圧の差に応じた読み出しデータを出力する少なくとも１つのセンスアンプとを含む半導体記憶装置と、上記複数の第１のメインビット線のうち上記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に所定の基準電圧を供給する電圧供給切替部と、上記複数の第２のメインビット線のうち上記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と接地ノードとの間を所定の抵抗値で導通させる抵抗切替部とを備える。
　上記電子機器では、第２のメモリセルに応じた定常電流を電圧に変換することができるため、電源電圧の変動などのノイズによって第２のメインビット線の電圧が変動することを抑制できる。そのため、センスアンプは、第１および第２のメインビット線の電圧差を正確に検出できるので、第２のメモリセルの閾値電圧を正確に調整できる。
　以上のように、第２のメモリセルの閾値電圧を正確に調整できる。
実施形態１の半導体記憶装置の構成例を示す図。 図１に示したセンスアンプの構成例を示す図。 図１に示したリファレンスセルの閾値電圧を調整する場合の接続関係について説明するための図。 リファレンスセルの閾値電圧調整のときのメインビット線の電圧とリファレンスビット線の電圧との関係を説明するための図。 図１に示した抵抗切替部の変形例１について説明するための図。 図１に示した抵抗切替部の変形例２について説明するための図。 図１に示した抵抗切替部の変形例３について説明するための図。 図１に示した電圧供給切替部の変形例について説明するための図。 図８に示した電圧調整部の構成例を示す図。 図８に示した電圧調整部の別の構成例を示す図。 図１に示した半導体記憶装置の変形例について説明するための図。 実施形態２による半導体記憶装置の構成例を示す図。 実施形態３による半導体集積回路の構成例を示す図。 従来の半導体記憶装置の構成について説明するための図。 図１４に示したセンスアンプの構成について説明するための図。 図１５に示したセンサアンプの動作について説明するための図。
　以下、各実施形態について図面を参照しながら説明する。なお、以下の各実施形態は、あくまで一例であり、必ずしもこの形態に限定されるものではない。
　（実施形態１）
　図１は、実施形態１による半導体記憶装置の構成例を示す。この半導体記憶装置は、メモリセルＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２と、ワード線ＷＬ１，ＷＬ２と、サブビット線ＳＢＬ１１，ＳＢＬ１２と、電圧源ＶＭＳと、デコーダＤＥＣと、メインビット線ＭＢＬ１１，ＭＢＬ１２と、リファレンスセルＲＣ１１，ＲＣ１２と、リファレンスワード線ＲＷＬ１と、電圧源ＶＲＳと、スイッチＲＳＬ１１，ＲＳＬ１２と、リファレンスビット線ＲＢＬ１１，ＲＢＬ１２と、センスアンプＳＡ１１，ＳＡ１２と、電圧源１００と、電圧供給切替部１０１と、抵抗切替部１０２とを備える。
　メモリセルＭＣ１１，ＭＣ１２，…，ＭＣ２２は、例えば、ＭＯＮＯＳ型不揮発性メモリ素子やフローティングゲート型不揮発性メモリ素子によって構成される。メモリセルＭＣ１１，ＭＣ２１は、ワード線ＷＬ１に接続され、メモリセルＭＣ１２，ＭＣ２２は、ワード線ＷＬ２に接続される。また、メモリセルＭＣ１１，ＭＣ１２は、サブビット線ＳＢＬ１１に接続され、メモリセルＭＣ２１，ＭＣ２２は、サブビット線ＳＢＬ１２に接続される。電圧源ＶＭＳは、メモリセルＭＣ１１，ＭＣ１２，…，ＭＣ２２のうち読み出し対象のメモリセルに読み出し電圧を印加する。
　メインビット線ＭＢＬ１１，ＭＢＬ１２は、サブビット線ＳＢＬ１１，ＳＢＬ１２にそれぞれ対応する。デコーダＤＥＣは、サブビット線ＳＢＬ１１，ＳＢＬ１２のうち読み出し対象のメモリセルに接続されたサブビット線をそのサブビット線に対応するメインビット線に接続する。リファレンスビット線ＲＢＬ１１，ＲＢＬ１２は、メインビット線ＭＢＬ１１，ＭＢＬ１２にそれぞれ対応する。リファレンスセルＲＣ１１，ＲＣ１２は、例えば、ＭＯＮＯＳ型不揮発性メモリ素子やフローティングゲート型不揮発性メモリ素子によって構成される。リファレンスセルＲＣ１１，ＲＣ１２は、リファレンスワード線ＲＷＬ１に接続されるとともに、スイッチＲＳＬ１１，ＲＳＬ１２を介して、リファレンスビット線ＲＢＬ１１，ＲＢＬ１２にそれぞれ接続される。電圧源ＶＲＳは、リファレンスセルＲＣ１１，ＲＣ１２のうち読み出し対象のメモリセルに対応するリファレンスセルに読み出し電圧を印加する。
　センスアンプＳＡ１１は、メインビット線ＭＢＬ１１の電圧とリファレンスビット線ＲＢＬ１１の電圧との差に応じて読み出しデータを出力し、センスアンプＳＡ１２は、メインビット線ＭＢＬ１２の電圧とリファレンスビット線ＲＢＬ１２の電圧との差に応じて読み出しデータを出力する。
　図２は、図１に示したセンスアンプＳＡ１１の構成例を示す。センスアンプＳＡ１１は、レベルシフタＬＳと、差動増幅回路ＣＯＭと、ラッチ回路ＬＡＴとを含む。レベルシフタＬＳは、メモリビット線ＭＢＬ１１の電圧およびリファレンスビット線ＲＢＬ１１の電圧を差動増幅回路ＣＯＭの動作範囲内の電圧に変換する。差動増幅回路ＣＯＭは、レベルシフタＬＳからの電圧対を増幅して出力電圧Ｏ１，Ｏ２として出力する。ラッチ回路ＬＡＴは、出力電圧Ｏ１，Ｏ２の電圧レベルを論理レベル（０データおよび１データのいずれであるのかを判定可能な電圧レベル）に変換する。なお、センスアンプＳＡ１２は、センスアンプＳＡ１１と同様の構成を有する。
　　〔読み出し動作〕
　ここで、図１に示した半導体記憶装置の読み出し動作について説明する。ここでは、メモリセルＭＣ１１に格納された記憶データを読み出すものとする。
　まず、読み出し対象のメモリセルＭＣ１１に対応するワード線ＷＬ１に駆動電圧（例えば、４Ｖ程度の電圧）が印加され、電圧源ＶＭＳは、メモリセルＭＣ１１に読み出し電圧（例えば、１Ｖ程度の電圧）を印加する。デコーダＤＥＣは、メモリセルＭＣ１１に対応するサブビット線ＳＢＬ１１をメインビット線ＭＢＬ１１に接続する。これにより、メインビット線ＭＢＬ１１には、メモリセルＭＣ１１の閾値電圧に応じた電流が発生する。
　次に、リファレンスワード線ＲＷＬ１に駆動電圧（例えば、４Ｖ程度の電圧）が印加され、電圧源ＶＲＳは、読み出し対象のメモリセルＭＣ１に対応するリファレンスセルＲＣ１１に読み出し電圧（例えば、１Ｖ程度の電圧）を印加する。また、リファレンスセルＲＣ１１に対応するスイッチＲＳＬ１１が導通状態に設定される。これにより、リファレンスビット線ＲＢＬ１１には、リファレンスセルＲＣ１１の閾値電圧に応じた電流が発生する。
　次に、センスアンプＳＡ１１は、メインビット線ＭＢＬ１１の電圧とリファレンスビット線ＲＢＬ１１の電圧との差に応じて読み出しデータを出力する。例えば、センスアンプＳＡ１１は、メインビット線ＭＢＬ１１の電圧がリファレンスビット線ＲＢＬ１１の電圧よりも高い場合には、読み出しデータの電圧レベルを“１データレベル”に設定し、メインビット線ＭＢＬ１１の電圧がリファレンスビット線ＲＢＬ１１の電圧よりも低い場合には、読み出しデータの電圧レベルを“０データレベル”に設定する。このようにして、メモリセルＭＣ１１に格納されたデータが読み出される。
　　〔リファレンスセルの閾値電圧調整〕
　次に、図１に示した半導体記憶装置におけるリファレンスセルの閾値電圧調整について説明する。ここでは、リファレンスセルＲＣ１１の閾値電圧を調整する例について説明する。
　まず、デコーダＤＥＣは、メインビット線ＭＢＬ１１をサブビット線ＳＢＬ１１から切り離す。電圧供給切替部１０１では、メインビット線ＭＢＬ１１に対応するスイッチＳＷ１０１が導通状態に設定される。また、抵抗切替部１０２では、リファレンスセルＲＣ１１に対応するスイッチＳＷ２０１が導通状態に設定され、リファレンスセルＲＣ１１に対応するリファレンスビット線ＲＢＬ１１に抵抗素子Ｒ２００が接続される。さらに、リファレンスワード線ＲＷＬ１に駆動電圧（例えば、４Ｖ程度の電圧）が印加され、電圧源ＶＲＳは、リファレンスセルＲＣ１１に読み出し電圧（例えば、１Ｖ程度の電圧）を印加する。このように制御されることにより、図３のような接続関係が構築される。すなわち、リファレンスセルＲＣ１１の閾値電圧に応じた電流が発生するリファレンスビット線ＲＢＬ１１は、抵抗素子Ｒ２００に接続され、リファレンスビット線ＲＢＬ１１に対応するメインビット線ＭＢＬ１１は、電圧源１００に接続される。これにより、メインビット線ＭＢＬ１１には、電圧源１００からの基準電圧ＶＲＥＦが供給され、リファレンスビット線ＲＢＬ１１には、リファレンスセルＲＣ１１の閾値電圧および抵抗素子Ｒ２００の抵抗値に応じた電圧が発生する。
　例えば、リファレンスセルＲＣ１１の電流値を“２０μＡ”に設定する場合を考える。この場合に、メインビット線ＭＢＬ１１の電圧とリファレンスビット線ＲＢＬ１１の電圧との差が“２００ｍＶ”であるときにセンスアンプＳＡ１１の感度が最も高くなるとすると、基準電圧ＶＲＥＦを“２００ｍＶ”に設定し、抵抗素子Ｒ２００の抵抗値を“１０ｋΩ（＝２００ｍＶ／２０μＡ）”に設定することが好ましい。
　次に、リファレンスセルＲＣ１１の閾値電圧が徐々に高くなるようにリファレンスセルＲＣ１１の閾値電圧を変更するとともに、リファレンスセルＲＣ１１の閾値電圧を変更する毎に、所定の待ち時間（例えば、リファレンスビット線ＲＢＬ１１の電圧が収束するまでに要する時間）の経過後にセンスアンプＳＡ１１から出力された読み出しデータをモニタする。図４のように、メインビット線ＭＢＬ１１の電圧は、“基準電圧ＶＲＥＦ”に設定される。一方、リファレンスビット線ＲＢＬ１１の電圧は、リファレンスセルＲＣ１１の閾値電圧の上昇に伴って、電圧波形Ｖ１０１，Ｖ１０２，Ｖ１０３，Ｖ１０４の順番で徐々に変化する。すなわち、所定の待ち時間の経過後におけるリファレンスビット線ＲＢＬ１１の電圧（定常状態での電圧）が徐々に低くなる。
　次に、センスアンプＳＡ１１から出力された読み出しデータの電圧レベルが“１ビットデータレベル”から“０データレベル”に遷移したときにリファレンスセルＲＣ１１の閾値電圧の調整を完了する。これにより、リファレンスセルＲＣ１１の閾値電圧を所望の閾値電圧に設定できる。
　以上のように、リファレンスセル（ＲＣ１１）の閾値電圧を調整する場合にそのリファレンスセルに対応するリファレンスビット線（ＲＢＬ１１）に抵抗素子（Ｒ２００）が接続される。これにより、リファレンスセル（ＲＣ１１）に応じた定常電流を電圧に変換することができるため、電源電圧の変動などのノイズによってリファレンスビット線（ＲＢＬ１１）の電圧が変動することを抑制できる。そのため、センスアンプ（ＳＡ１１）は、メインビット線（ＭＢＬ１１）とリファレンスビット線（ＲＢＬ１１）との電圧差を正確に検出できるので、リファレンスセル（ＲＣ１１）の閾値電圧を正確に調整できる。
　また、特許文献１，２のように別のリファレンスセルを設けなくても良いので、半導体記憶装置の面積を削減でき、さらに、別のリファレンスセルの閾値電圧を調整しなくても良いので、リファレンスセルの閾値電圧の調整時間を短縮できる。
　なお、図１では、４個のメモリセルＭＣ１１，ＭＣ１２，…，ＭＣ２２のみを記載しているが、半導体記憶装置は、マトリクス状に配列されたｎ×ｍ個（ｎ，ｍは、２以上の整数）のメモリセルを備えていても良い。この場合、半導体記憶装置は、メモリセルの個数（例えば、行数）に応じた個数のワード線，サブビット線，メインビット線，リファレンスセル，リファレンスビット線，センスアンプを備えていても良い。
　さらに、図１の半導体記憶装置において、２以上のリファレンスセルの閾値電圧調整を並行して実行しても良い。すなわち、電圧供給切替部１０１は、２以上のリファレンスセルの閾値電圧に応じた電流がそれぞれに発生する２以上のリファレンスビット線に対応する２以上のメインビット線の各々に基準電圧を供給し、抵抗切替部１０２は、上記２以上のリファレンスビット線の各々と接地ノードとの間を所定の抵抗値で導通させても良い。例えば、スイッチＳＷ１０１，ＳＷ１０２，ＳＷ２０１，ＳＷ２０２の全てを導通状態に設定することにより、リファレンスセルＲＣ１１，ＲＣ１２の閾値電圧調整を並行して実行できる。
　なお、１つのセンスアンプに対して１つのリファレンスセルを設ける例について説明したが、多値不揮発性メモリのように１つのセンスアンプに対して複数のリファレンスセルが設けられていても良い。このように構成されている場合であっても、リファレンスセルの閾値電圧を正確に調整できる。
　また、上述のリファレンスセルの閾値電圧調整は、半導体記憶装置の製造完了後に行われても良いし、半導体記憶装置の検査工程における熱ストレス試験後に行われても良い。
　さらに、図１に示した半導体記憶装置において、電圧源１００と抵抗素子Ｒ２００とを互いに入れ替えても良い。このように構成することにより、読み出し動作のときに、リファレンスセルＲＣ１１，ＲＣ１２を用いることなく、センスアンプＳＡ１１，ＳＡ１２にデータ判定を実行させることが可能となり、半導体記憶装置の面積を削減できる。
　　〔抵抗切替部の変形例１〕
　抵抗切替部１０２の抵抗値は、固定値であっても良いし、可変値であっても良い。例えば、抵抗切替部１０２は、図１に示した抵抗素子Ｒ２００に代えて、図５に示した可変抵抗素子Ｒ２００ａを含んでいても良い。可変抵抗素子Ｒ２００ａは、抵抗素子Ｒ２１１，Ｒ２１２と、スイッチＳＷ２１１，ＳＷ２１２とを含む。スイッチＳＷ２１１，ＳＷ２１２のオン／オフを制御することにより、抵抗切替部１０２の抵抗値を変化させることができる。このように構成することにより、製造ばらつきにより抵抗素子の抵抗値が所望値に一致しない場合であっても、抵抗切替部１０２の抵抗値を所望値に一致するように調整できる。なお、抵抗切替部１０２は、３個以上の抵抗素子および３個以上のスイッチを含んでいても良い。
　　〔抵抗切替部の変形例２〕
　また、抵抗切替部１０２は、図１に示した抵抗素子Ｒ２００に代えて、図６に示した抵抗素子Ｒ２０１，Ｒ２０２を含んでいても良い。抵抗素子Ｒ２０１は、スイッチＳＷ２０１と接地ノードとの間に接続され、抵抗素子Ｒ２０２は、スイッチＳＷ２０２と接地ノードとの間に接続される。すなわち、リファレンスビット線毎に抵抗素子がスイッチを介して接続されている。このように構成することにより、センスアンプ毎にリファレンスセルの閾値電圧を調整できる。
　なお、図６の半導体記憶装置において、２以上のリファレンスセルの閾値電圧調整を並行して実行しても良い。すなわち、電圧供給切替部１０１は、２以上のリファレンスセルの閾値電圧に応じた電流がそれぞれに発生する２以上のリファレンスビット線に対応する２以上のメインビット線の各々に基準電圧を供給し、抵抗切替部１０２は、上記２以上のリファレンスビット線と接地ノードとの間をリファレンスビット線毎にそのリファレンスビット線に応じた抵抗値で導通させても良い。例えば、スイッチＳＷ１０１，ＳＷ１０２，ＳＷ２０１，ＳＷ２０２の全てを導通状態に設定することにより、リファレンスセルＲＣ１１，ＲＣ１２の閾値電圧を個別に調整できる。
　　〔抵抗切替部の変形例３〕
　または、抵抗切替部１０２は、図７に示した抵抗トランジスタＴ２０１，Ｔ２０２を含んでいても良い。抵抗トランジスタＴ２０１は、リファレンスビット線ＲＢＬ１１と接地ノードとの間に接続され、抵抗トランジスタＴ２０２は、リファレンスビット線ＲＢＬ１２と接地ノードとの間に接続される。抵抗トランジスタＴ２０１，Ｔ２０２の各々の抵抗値（オン抵抗値）は、そのトランジスタのゲート電圧によって調整可能である。
　リファレンスセルの閾値電圧を調整する場合、抵抗トランジスタＴ２０１，Ｔ２０２のゲートには、その抵抗トランジスタが三極管領域で動作するような電圧が印加される。このような電圧を印加することによって、抵抗トランジスタＴ２０１，Ｔ２０２を抵抗素子として利用できる。また、通常の読み出し動作の場合には、抵抗トランジスタＴ２０１，Ｔ２０２のゲートには、その抵抗トランジスタが非導通状態になるような電圧（例えば、０Ｖ）が印加される。すなわち、抵抗トランジスタＴ２０１，Ｔ２０２は、ゲート電圧に応じて、所定の抵抗値で電流を通過させる導通状態と電流を通過させない非導通状態とを切替可能である。このように構成することにより、抵抗素子とスイッチとを個別に設けなくても良いので、抵抗切替部１０２の面積を削減できる。また、トランジスタＴ２０１，Ｔ２０２を接続する個数を調整できるように抵抗切替部１０２を構成することにより、製造ばらつきによる抵抗値の変動を補正でき、リファレンスセルの閾値電圧の調整精度を向上させることができる。
　　〔抵抗素子の構成〕
　なお、以上の説明において、抵抗素子Ｒ２００，Ｒ２０１，Ｒ２０２は、所定のゲート電圧が与えられるＭＯＳトランジスタで構成されていても良い。また、抵抗素子Ｒ２００，Ｒ２０１，Ｒ２０２は、ポリシリコン抵抗によって構成されていても良い。この場合、抵抗ばらつきを抑制でき、リファレンスセルの閾値電圧の調整精度を向上させることができる。さらに、抵抗素子Ｒ２００，Ｒ２０１，Ｒ２０２は、ウェル抵抗によって構成されていても良い。この場合、比較的大きなシート抵抗を得られるので、抵抗素子に必要な面積を削減できる。
　　〔電圧供給切替部の変形例〕
　また、電圧供給切替部１０１は、図１に示した構成に加えて、図８に示した電圧調整部１１１をさらに含んでいても良い。このように構成することにより、リファレンスセルの閾値電圧を任意に設定できる。また、製造ばらつきによって電圧源１００からの基準電圧ＶＲＥＦが変動する場合であっても、基準電圧ＶＲＥＦを補正して基準電圧Ｖ１１１として出力することにより、基準電圧ＶＲＥＦの変動によってリファレンスセルの閾値電圧の調整精度が劣化することを抑制できる。なお、電圧調整部１１１は、図９のように、直列接続された複数の抵抗素子ＲＲ１，ＲＲ２，…，ＲＲ５と抵抗素子ＲＲ１，ＲＲ２，…，ＲＲ５のそれぞれの接続ノードに接続された複数のスイッチＳＷ１，ＳＷ２，…，ＳＷ４とによって構成された抵抗分割回路であっても良いし、図１０のように、直列接続されたトランジスタＴ１および抵抗素子ＲＲ６，ＲＲ７と演算増幅器ＯＰとによって構成されたレギュレータ回路であっても良い。電圧調整部１１１を抵抗分割回路によって構成することにより、電圧調整部１１１をレギュレータ回路によって構成する場合よりも、回路構成を簡素化できる。また、電圧調整部１１１をレギュレータ回路によって構成することにより、電圧調整部１１１を抵抗分割回路によって構成する場合よりも、電源電圧の変動に対する耐性を強化でき、電源電圧の変動に起因するリファレンスセルの閾値電圧の調整精度の劣化を抑制できる。
　　〔パッド〕
　また、図１に示した半導体記憶装置は、電圧源１００に代えて、図１１に示したパッド１１２を備えていても良い。パッド１１２には、半導体記憶装置の外部に設けられた電圧源からの基準電圧ＶＲＥＦが与えられる。このように構成することにより、外部に設けられた電圧源によって基準電圧ＶＲＥＦを任意に設定できる。また、半導体記憶装置の内部に電圧源１００を設けなくても良いので、半導体記憶装置の面積を削減できる。
　（実施形態２）
　図１２は、実施形態２による半導体記憶装置の構成例を示す。この半導体記憶装置は、図１に示した半導体記憶装置の構成に加えて、遅延回路３０１を備える。遅延回路３０１は、通常の読み出しを行うタイミングよりも遅延したタイミングで、制御信号（例えば、差動開始信号やラッチ開始信号など）をセンスアンプＳＡ１１，ＳＡ１２に供給する。このように構成することにより、安定したタイミングでセンスアンプＳＡ１１，ＳＡ１２に比較判定を実行させることができ、リファレンスセルの閾値電圧の調整精度を向上させることができる。
　なお、遅延回路３０１は、１段のインバータまたは縦続接続された複数のインバータによって構成されたインバータ遅延回路であっても良いし、マイクロコントローラであっても良い。このように構成することにより、差動開始信号やラッチ開始信号の出力タイミングを任意に設定でき、リファレンスセルの閾値電圧の調整精度をさらに向上させることができる。また、遅延回路３０１をマイクロコントローラによって構成することにより、リファレンスセルの閾値電圧の調整を自動で行うことも可能となる。
　（実施形態３）
　図１３は、実施形態３による半導体集積回路（または、電子機器）の構成例を示す。この半導体集積回路（または、電子機器）は、半導体記憶装置１０と、電圧源１００と、抵抗切替部１０２と、遅延回路３０１とを備える。半導体記憶装置１０は、図１に示したメモリセルＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２と、ワード線ＷＬ１，ＷＬ２と、サブビット線ＳＢＬ１１，ＳＢＬ１２と、電圧源ＶＭＳと、デコーダＤＥＣと、メインビット線ＭＢＬ１１，ＭＢＬ１２と、リファレンスセルＲＣ１１，ＲＣ１２と、リファレンスワード線ＲＷＬ１と、電圧源ＶＲＳと、スイッチＲＳＬ１１，ＲＳＬ１２と、リファレンスビット線ＲＢＬ１１，ＲＢＬ１２と、センスアンプＳＡ１１，ＳＡ１２とを備える。これらの接続関係は、図１と同様である。すなわち、電圧源１００，抵抗切替部１０２，および遅延回路３０１は、半導体記憶装置の外部に設けられていても良い。また、電圧源１００，抵抗素子Ｒ２００，遅延回路３０１は、半導体集積回路（または、電子機器）の内部において半導体記憶装置１０ではない他の回路に使用されていても良い。このように構成することにより、半導体記憶装置の面積を削減できる。
　以上のように、上述の半導体記憶装置は、ノイズに起因するリファレンスセルの閾値判定の影響を抑制でき、リファレンスセルの閾値電圧を正確に調整できるので、半導体集積回路や電子機器などに好適である。
ＭＣ１１，ＭＣ１２，…，ＭＣ２２　　メモリセル
ＷＬ１，ＷＬ２　　ワード線
ＳＢＬ１１，ＳＢＬ１２　　サブビット線
ＶＭＳ　　電圧源
ＤＥＣ　　デコーダ
ＭＢＬ１１，ＭＢＬ１２　　メインビット線
ＲＣ１１，ＲＣ１２　　リファレンスセル
ＲＳＫ１１、ＲＳＬ１２　　スイッチ
ＶＲＳ　　電圧源
ＳＡ１１，ＳＡ１２　　センスアンプ
１００　　電圧源
１０１　　電圧供給切替部
ＳＷ１０１，ＳＷ１０２　　スイッチ
１０２　　抵抗切替部
ＳＷ２０１，ＳＷ２０２　　スイッチ
Ｒ２００，Ｒ２０１，Ｒ２０２　　抵抗素子
Ｔ２０１，Ｔ２０２　　抵抗トランジスタ
１１１　　電圧調整部
１１２　　パッド
３０１　　遅延回路
１０　　半導体記憶装置

Claims (23)

  1. 　少なくとも１つの第１のメモリセルに対応した複数の第１のメインビット線と、
    　少なくとも１つの第２のメモリセルに対応した複数の第２のメインビット線と、
    　前記複数の第１のメインビット線のいずれか１つの電圧と前記複数の第２のメインビット線のいずれか１つの電圧の差に応じた読み出しデータを出力する少なくとも１つのセンスアンプと、
    　前記複数の第１のメインビット線のうち前記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に所定の基準電圧を供給する電圧供給切替部と、
    　前記複数の第２のメインビット線のうち前記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と接地ノードとの間を所定の抵抗値で導通させる抵抗切替部とを備える
    ことを特徴とする半導体記憶装置。
  2. 　請求項１において、
    　前記抵抗切替部は、
    　　前記接地ノードに一端が接続された少なくとも１つの抵抗素子と、
    　　前記少なくとも１つの抵抗素子の他端と前記複数の第２のメインビット線との間に接続された少なくとも１つのスイッチとを含む
    ことを特徴とする半導体記憶装置。
  3. 　請求項２において、
    　前記少なくとも１つの抵抗素子は、ＭＯＳトランジスタ，ポリシリコン抵抗，およびウェル抵抗のうち少なくとも１つによって構成されている
    ことを特徴とする半導体記憶装置。
  4. 　請求項１において、
    　前記抵抗切替部は、前記接地ノードと前記複数の第２のメインビット線との間に接続された少なくとも１つの抵抗トランジスタを含み、
    　前記少なくとも１つの抵抗トランジスタは、当該抵抗トランジスタのゲート電圧に応じて、所定の抵抗値で電流を通過させる導通状態と電流を通過させない非導通状態とを切り替えられる
    ことを特徴とする半導体記憶装置。
  5. 　請求項１において、
    　前記抵抗切替部の抵抗値は、可変値である
    ことを特徴とする半導体記憶装置。
  6. 　請求項１において、
    　前記抵抗切替部は、前記複数の第２のメインビット線のうち２以上の第２のメインビット線の各々と前記接地ノードとの間を共通の抵抗値で導通させる
    ことを特徴とする半導体記憶装置。
  7. 　請求項１において、
    　前記抵抗切替部は、前記複数の第２のメインビット線のうち２以上の第２のメインビット線と前記接地ノードとの間を第２のメインビット線毎に当該第２のメインビット線に応じた抵抗値で個別に導通させる
    ことを特徴とする半導体記憶装置。
  8. 　請求項１において、
    　前記基準電圧は、可変電圧である
    ことを特徴とする半導体記憶装置。
  9. 　請求項１において、
    　前記電圧供給切替部は、前記基準電圧の電圧値を調整する電圧調整部を含む
    ことを特徴とする半導体記憶装置。
  10. 　請求項９において、
    　前記電圧調整部は、抵抗分割回路によって構成される
    ことを特徴とする半導体記憶装置。
  11. 　請求項９において、
    　前記電圧調整部は、レギュレータ回路によって構成される
    ことを特徴とする半導体記憶装置。
  12. 　請求項１において、
    　前記基準電圧は、当該半導体記憶装置の内部に設けられた電圧源から供給された電圧である
    ことを特徴とする半導体記憶装置。
  13. 　請求項１において、
    　前記基準電圧は、当該半導体記憶装置の外部から供給された電圧である
    ことを特徴とする半導体記憶装置。
  14. 　請求項１において、
    　前記複数のセンスアンプを制御するための制御信号を出力する遅延回路をさらに備える
    ことを特徴とする半導体記憶装置。
  15. 　請求項１４において、
    　前記遅延回路は、１段のインバータまたは縦続接続された複数のインバータによって構成されたインバータ遅延回路である
    ことを特徴とする半導体記憶装置。
  16. 　請求項１４において、
    　前記遅延回路は、コントローラによって構成される
    ことを特徴とする半導体記憶装置。
  17. 　請求項１において、
    　前記複数の第１のメインビット線の各々には、読み出し動作のときに、前記第１のメモリセルの閾値電圧に応じた電流が発生し、
    　前記複数の第２のメインビット線の各々には、前記読み出し動作のときおよび当該第２のメインビット線に対応する前記第２のメモリセルの閾値電圧調整のときに、当該第２のメモリセルの閾値電圧に応じた電流が発生し、
    　前記電圧供給切替部は、前記第２のメモリセルの閾値電圧調整のときに、前記複数の第１のメインビット線のうち当該第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に前記所定の基準電圧を供給し、
    　前記抵抗切替部は、前記第２のメモリセルの閾値電圧調整のときに、前記複数の第２のメインビット線のうち当該第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と前記接地ノードとの間を前記所定の抵抗値で導通させる
    ことを特徴とする半導体記憶装置。
  18. 　少なくとも１つの第１のメモリセルに対応した複数の第１のメインビット線と、少なくとも１つの第２のメモリセルに対応した複数の第２のメインビット線と、前記複数の第１のメインビット線のいずれか１つの電圧と前記複数の第２のメインビット線のいずれか１つの電圧の差に応じた読み出しデータを出力する少なくとも１つのセンスアンプとを含む半導体記憶装置と、
    　前記複数の第１のメインビット線のうち前記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に所定の基準電圧を供給する電圧供給切替部と、
    　前記複数の第２のメインビット線のうち前記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と接地ノードとの間を所定の抵抗値で導通させる抵抗切替部とを備える
    ことを特徴とする半導体集積回路。
  19. 　請求項１８において、
    　前記複数のセンスアンプを制御するための制御信号を出力する遅延回路をさらに備える
    ことを特徴とする半導体集積回路。
  20. 　請求項１８において、
    　前記複数の第１のメインビット線の各々には、読み出し動作のときに、前記第１のメモリセルの閾値電圧に応じた電流が発生し、
    　前記複数の第２のメインビット線の各々には、前記読み出し動作のときおよび当該第２のメインビット線に対応する前記第２のメモリセルの閾値電圧調整のときに、当該第２のメモリセルの閾値電圧に応じた電流が発生し、
    　前記電圧供給切替部は、前記第２のメモリセルの閾値電圧調整のときに、前記複数の第１のメインビット線のうち当該第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に前記所定の基準電圧を供給し、
    　前記抵抗切替部は、前記第２のメモリセルの閾値電圧調整のときに、前記複数の第２のメインビット線のうち当該第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と前記接地ノードとの間を前記所定の抵抗値で導通させる
    ことを特徴とする半導体集積回路。
  21. 　少なくとも１つの第１のメモリセルに対応した複数の第１のメインビット線と、少なくとも１つの第２のメモリセルに対応した複数の第２のメインビット線と、前記第１のメインビット線のいずれか１つの電圧と前記第２のメインビット線のいずれか１つの電圧の差に応じた読み出しデータを出力する少なくとも１つのセンスアンプとを含む半導体記憶装置と、
    　前記複数の第１のメインビット線のうち前記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に所定の基準電圧を供給する電圧供給切替部と、
    　前記複数の第２のメインビット線のうち前記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と接地ノードとの間を所定の抵抗値で導通させる抵抗切替部とを備える
    ことを特徴とする電子機器。
  22. 　請求項２１において、
    　前記複数のセンスアンプを制御するための制御信号を出力する遅延回路をさらに備える
    ことを特徴とする電子機器。
  23. 　請求項２１において、
    　前記複数の第１のメインビット線の各々には、読み出し動作のときに、前記第１のメモリセルの閾値電圧に応じた電流が発生し、
    　前記複数の第２のメインビット線の各々には、前記読み出し動作のときおよび当該第２のメインビット線に対応する前記第２のメモリセルの閾値電圧調整のときに、当該第２のメモリセルの閾値電圧に応じた電流が発生し、
    　前記電圧供給切替部は、前記第２のメモリセルの閾値電圧調整のときに、前記複数の第１のメインビット線のうち当該第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に前記所定の基準電圧を供給し、
    　前記抵抗切替部は、前記第２のメモリセルの閾値電圧調整のときに、前記複数の第２のメインビット線のうち当該第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と前記接地ノードとの間を前記所定の抵抗値で導通させる
    ことを特徴とする電子機器。
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