KR102212750B1 - 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 데이터 독출 방법 - Google Patents

저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 데이터 독출 방법 Download PDF

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Abstract

저항성 메모리 장치는 제1 및 제2 저항성 메모리 셀들, 기준 전류 발생부 및 제1 및 제2 비트라인 센스 앰프들을 포함한다. 제1 및 제2 저항성 메모리 셀들은 제1 및 제2 비트라인들과 각각 연결된다. 기준 전류 발생부는 제1 노드와 연결되고, 제1 및 제2 기준 전류들을 발생하여 제1 노드에 인가한다. 제1 비트라인 센스 앰프는 제1 노드와 연결되고, 제1 비트라인과 연결되며, 제1 및 제2 기준 전류들을 기초로 발생되는 제1 센싱 전류에 기초하여 제1 저항성 메모리 셀에 저장된 제1 데이터를 센싱한다. 제2 비트라인 센스 앰프는 제1 노드와 연결되고, 제2 비트라인과 연결되며, 제1 및 제2 기준 전류들을 기초로 발생되는 제2 센싱 전류에 기초하여 제2 저항성 메모리 셀에 저장된 제2 데이터를 센싱한다.

Description

저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 데이터 독출 방법{RESISTIVE MEMORY DEVICE, MEMORY SYSTEM INCLUDING THE SAME AND METHOD OF READING DATA IN RESISTIVE MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 저항성 메모리 장치, 상기 저항성 메모리 장치를 포함하는 메모리 시스템 및 상기 저항성 메모리 장치의 데이터 독출 방법에 관한 것이다.
반도체 메모리 장치의 고용량화, 고속화 및 저전력화의 요구에 따라, DRAM의 고집적성, 낮은 소비 전력 및 고속 동작과 플래시 메모리의 비휘발성을 모두 구현할 수 있는 저항성 메모리 장치들이 연구되고 있다. 저항성 메모리 장치를 구성하는 물질들의 공통점은 전류 또는 전압의 크기 및/또는 방향에 따라서 그 저항 값이 가변되며, 전류 또는 전압이 차단되어도 그 저항 값을 그대로 유지하는 비휘발성 특성을 가지며 리프레쉬가 필요 없다는 것이다.
저항성 메모리 장치의 제조 공정상의 편차(variation)나 저항성 메모리 장치를 동작하기 위한 각종 회로(예를 들어, 데이터 기입이나 독출을 위한 회로)로 제공되는 신호의 편차 등 여러 요인들에 의해 성능 저하의 문제가 발생할 수 있다. 이러한 각종 요인에 기인한 성능 저하를 방지할 수 있는 저항성 메모리 장치의 설계가 필요하다.
본 발명의 일 목적은 집적도가 증가되면서 상대적으로 향상된 데이터 센싱 성능을 가질 수 있는 저항성 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 저항성 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 저항성 메모리 장치의 데이터 독출 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 저항성 메모리 장치는 제1 저항성 메모리 셀, 제2 저항성 메모리 셀, 기준 전류 발생부, 제1 비트라인 센스 앰프 및 제2 비트라인 센스 앰프를 포함한다. 상기 제1 저항성 메모리 셀은 제1 비트라인과 연결된다. 상기 제2 저항성 메모리 셀은 제2 비트라인과 연결된다. 상기 기준 전류 발생부는 제1 노드와 연결되고, 서로 다른 크기를 가지는 제1 기준 전류 및 제2 기준 전류를 발생하여 상기 제1 노드에 인가한다. 상기 제1 비트라인 센스 앰프는 상기 제1 노드와 연결되고, 제2 노드에서 상기 제1 비트라인과 연결되며, 상기 제1 및 제2 기준 전류들을 기초로 발생되고 상기 제1 노드로부터 제공되는 제1 센싱 전류에 기초하여 상기 제1 저항성 메모리 셀에 저장된 제1 데이터를 센싱한다. 상기 제2 비트라인 센스 앰프는 상기 제1 노드와 연결되고, 제3 노드에서 상기 제2 비트라인과 연결되며, 상기 제1 및 제2 기준 전류들을 기초로 발생되고 상기 제1 노드로부터 제공되며 상기 제1 센싱 전류와 동일한 크기를 가지는 제2 센싱 전류에 기초하여 상기 제2 저항성 메모리 셀에 저장된 제2 데이터를 센싱한다.
상기 제1 및 제2 기준 전류들은 상기 제1 노드에서 전체 기준 전류로서 합산되고, 상기 제1 저항성 메모리 셀과 상기 제1 비트라인 센스 앰프에 의한 제1 부하 및 상기 제2 저항성 메모리 셀과 상기 제2 비트라인 센스 앰프에 의한 제2 부하를 기초로 상기 전체 기준 전류를 분기하여 상기 제1 및 제2 센싱 전류들이 발생될 수 있다.
상기 제1 센싱 전류의 크기 및 상기 제2 센싱 전류의 크기는 각각 상기 전체 기준 전류의 크기의 절반일 수 있다.
일 실시예에서, 상기 제1 비트라인 센스 앰프는 제1 센싱부 및 제2 센싱부를 포함할 수 있다. 상기 제1 센싱부는 상기 제1 노드 및 상기 제2 노드와 연결되고, 센싱 인에이블 신호에 응답하여 구동될 수 있다. 상기 제2 센싱부는 상기 제1 노드 및 상기 제2 노드와 연결되고, 상기 센싱 인에이블 신호의 반전 신호에 응답하여 구동되며, 상기 제1 데이터에 대한 제1 센싱 결과를 출력하는 제1 출력 노드 및 제2 출력 노드를 구비할 수 있다.
상기 제1 센싱부는 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터 및 제3 NMOS 트랜지스터를 포함할 수 있다. 상기 제1 NMOS 트랜지스터는 상기 제1 노드와 상기 제2 노드 사이에 연결되고, 상기 센싱 인에이블 신호가 인가되는 게이트 단자를 구비할 수 있다. 상기 제2 NMOS 트랜지스터는 상기 제2 노드와 접지 전압 사이에 연결되고, 상기 센싱 인에이블 신호가 인가되는 게이트 단자를 구비할 수 있다. 상기 제3 NMOS 트랜지스터는 상기 제1 노드와 상기 접지 전압 사이에 연결되고, 상기 센싱 인에이블 신호가 인가되는 게이트 단자를 구비할 수 있다.
상기 제2 센싱부는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터, 제3 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함할 수 있다. 상기 제1 PMOS 트랜지스터는 전원 전압과 제4 노드 사이에 연결되고, 상기 센싱 인에이블 신호의 반전 신호가 인가되는 게이트 단자를 구비할 수 있다. 상기 제2 PMOS 트랜지스터는 상기 제4 노드와 상기 제1 출력 노드 사이에 연결되고, 상기 제2 출력 노드와 연결되는 게이트 단자를 구비할 수 있다. 상기 제1 NMOS 트랜지스터는 상기 제1 출력 노드와 상기 제2 노드 사이에 연결되고, 상기 제2 출력 노드와 연결되는 게이트 단자를 구비할 수 있다. 상기 제3 PMOS 트랜지스터는 상기 제4 노드와 상기 제2 출력 노드 사이에 연결되고, 상기 제1 출력 노드와 연결되는 게이트 단자를 구비할 수 있다. 상기 제2 NMOS 트랜지스터는 상기 제2 출력 노드와 상기 제1 노드 사이에 연결되고, 상기 제1 출력 노드와 연결되는 게이트 단자를 구비할 수 있다.
일 실시예에서, 상기 저항성 메모리 장치는 제1 컬럼 게이팅부 및 제2 컬럼 게이팅부를 더 포함할 수 있다. 상기 제1 컬럼 게이팅부는 제1 컬럼 선택 신호에 기초하여 상기 제1 출력 노드와 제1 로컬 입출력 라인을 선택적으로 연결시킬 수 있다. 상기 제2 컬럼 게이팅부는 상기 제1 컬럼 선택 신호에 기초하여 상기 제2 출력 노드와 제2 로컬 입출력 라인을 선택적으로 연결시킬 수 있다.
일 실시예에서, 상기 기준 전류 발생부는 제1 저항성 기준 메모리 셀 및 제2 저항성 기준 메모리 셀을 포함할 수 있다. 상기 제1 저항성 기준 메모리 셀은 제1 기준 비트라인과 연결되고, 제1 논리 레벨을 가지는 제1 기준 데이터가 저장될 수 있다. 상기 제2 저항성 기준 메모리 셀은 제2 기준 비트라인과 연결되고, 상기 제1 논리 레벨과 다른 제2 논리 레벨을 가지는 제2 기준 데이터가 저장될 수 있다. 상기 제1 기준 비트라인 및 상기 제2 기준 비트라인은 상기 제1 노드와 연결될 수 있다.
일 실시예에서, 상기 제1 기준 비트라인 및 상기 제1 저항성 기준 메모리 셀은, 상기 제1 비트라인 센스 앰프를 기준으로 상기 제1 비트라인 및 상기 제1 저항성 메모리 셀과 대칭적인 구조를 가질 수 있다. 상기 제2 기준 비트라인 및 상기 제2 저항성 기준 메모리 셀은, 상기 제2 비트라인 센스 앰프를 기준으로 상기 제2 비트라인 및 상기 제2 저항성 메모리 셀과 대칭적인 구조를 가질 수 있다.
일 실시예에서, 상기 저항성 메모리 장치는 제3 저항성 메모리 셀, 제4 저항성 메모리 셀, 제1 비트라인 선택부 및 제2 비트라인 선택부를 더 포함할 수 있다. 상기 제3 저항성 메모리 셀은 제3 비트라인과 연결될 수 있다. 상기 제4 저항성 메모리 셀은 제4 비트라인과 연결될 수 있다. 상기 제1 비트라인 선택부는 비트라인 선택 신호에 기초하여 상기 제1 및 제3 비트라인들 중 하나와 상기 제2 노드를 선택적으로 연결시킬 수 있다. 상기 제2 비트라인 선택부는 상기 비트라인 선택 신호에 기초하여 상기 제2 및 제4 비트라인들 중 하나와 상기 제3 노드를 선택적으로 연결시킬 수 있다. 상기 제1 비트라인 센스 앰프는 상기 비트라인 선택 신호 및 상기 제1 센싱 전류에 기초하여 상기 제1 데이터 및 상기 제3 저항성 메모리 셀에 저장된 제3 데이터 중 하나를 선택적으로 센싱할 수 있다. 상기 제2 비트라인 센스 앰프는 상기 비트라인 선택 신호 및 상기 제2 센싱 전류에 기초하여 상기 제2 데이터 및 상기 제4 저항성 메모리 셀에 저장된 제4 데이터 중 하나를 선택적으로 센싱할 수 있다.
상기 제1 데이터와 상기 제2 데이터는 동시에 센싱될 수 있다.
상기 제2 비트라인 센스 앰프는 상기 제1 비트라인 센스 앰프와 동일한 구조를 가질 수 있다.
일 실시예에서, 상기 저항성 메모리 장치는 제1 비트라인 연결부 및 제1 프리차지부를 더 포함할 수 있다. 상기 제1 비트라인 연결부는 독출 컬럼 선택 신호에 기초하여 상기 제1 비트라인과 상기 제2 노드를 선택적으로 연결시킬 수 있다. 상기 제1 프리차지부는 프리차지 제어 신호에 기초하여 상기 제1 비트라인을 소스라인 전압으로 프리차지시킬 수 있다.
일 실시예에서, 상기 제1 저항성 메모리 셀은 제1 저항성 소자 및 제1 셀 트랜지스터를 포함할 수 있다. 상기 제1 저항성 소자는 상기 제1 비트라인과 연결되는 제1 단 및 제2 단을 구비할 수 있다. 상기 제1 셀 트랜지스터는 상기 제1 저항성 소자의 제2 단과 연결되는 제1 단자, 제1 워드라인과 연결되는 게이트 단자 및 소스라인 전압과 연결되는 제2 단자를 구비할 수 있다.
상기 제1 저항성 소자는 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 소자일 수 있다.
일 실시예에서, 상기 저항성 메모리 장치는 로우 디코더, 컬럼 디코더 및 소스라인 전압 발생기를 더 포함할 수 있다. 상기 로우 디코더는 로우 어드레스에 기초하여 상기 제1 및 제2 저항성 메모리 셀들을 선택할 수 있다. 상기 컬럼 디코더는 컬럼 어드레스에 기초하여 상기 제1 및 제2 저항성 메모리 셀들을 선택할 수 있다. 상기 소스라인 전압 발생기는 상기 제1 및 제2 저항성 메모리 셀들에 소스라인 전압을 공급할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 저항성 메모리 장치는 복수의 서브 어레이 블록들 및 복수의 비트라인 센스 앰프 블록들을 포함한다. 상기 복수의 비트라인 센스 앰프 블록들은 상기 복수의 서브 어레이 블록들과 인접하여 배치된다. 상기 복수의 서브 어레이 블록들 중 하나는 제1 저항성 메모리 셀, 제2 저항성 메모리 셀 및 기준 전류 발생부를 포함한다. 상기 제1 저항성 메모리 셀은 제1 비트라인과 연결된다. 상기 제2 저항성 메모리 셀은 제2 비트라인과 연결된다. 상기 기준 전류 발생부는 제1 노드와 연결되고, 서로 다른 크기를 가지는 제1 기준 전류 및 제2 기준 전류를 발생하여 상기 제1 노드에 인가한다. 상기 복수의 비트라인 센스 앰프 블록들 중 하나는 제1 비트라인 센스 앰프 및 제2 비트라인 센스 앰프를 포함한다. 상기 제1 비트라인 센스 앰프는 상기 제1 노드와 연결되고, 제2 노드에서 상기 제1 비트라인과 연결되며, 상기 제1 및 제2 기준 전류들을 기초로 발생되고 상기 제1 노드로부터 제공되는 제1 센싱 전류에 기초하여 상기 제1 저항성 메모리 셀에 저장된 제1 데이터를 센싱한다. 상기 제2 비트라인 센스 앰프는 상기 제1 노드와 연결되고, 제3 노드에서 상기 제2 비트라인과 연결되며, 상기 제1 및 제2 기준 전류들을 기초로 발생되고 상기 제1 노드로부터 제공되며 상기 제1 센싱 전류와 동일한 크기를 가지는 제2 센싱 전류에 기초하여 상기 제2 저항성 메모리 셀에 저장된 제2 데이터를 센싱한다.
상기 제1 및 제2 기준 전류들은 상기 제1 노드에서 전체 기준 전류로서 합산될 수 있다. 상기 제1 저항성 메모리 셀과 상기 제1 비트라인 센스 앰프에 의한 제1 부하 및 상기 제2 저항성 메모리 셀과 상기 제2 비트라인 센스 앰프에 의한 제2 부하를 기초로 상기 전체 기준 전류를 분기하여 상기 제1 및 제2 센싱 전류들이 발생될 수 있다. 상기 제1 센싱 전류의 크기 및 상기 제2 센싱 전류의 크기는 각각 상기 전체 기준 전류의 크기의 절반일 수 있다.
일 실시예에서, 상기 저항성 메모리 장치는 MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory), PRAM(Phase change Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 어느 하나일 수 있다.
일 실시예에서, 상기 제1 저항성 메모리 셀 및 상기 제2 저항성 메모리 셀 각각은, 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 소자 및 셀 트랜지스터를 포함하는 STT(Spin Transfer Torque)-MRAM 셀일 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은 메모리 컨트롤러 및 저항성 메모리 장치를 포함한다. 상기 저항성 메모리 장치는 상기 메모리 컨트롤러에 의해 제어된다. 상기 저항성 메모리 장치는 제1 저항성 메모리 셀, 제2 저항성 메모리 셀, 기준 전류 발생부, 제1 비트라인 센스 앰프 및 제2 비트라인 센스 앰프를 포함한다. 상기 제1 저항성 메모리 셀은 제1 비트라인과 연결된다. 상기 제2 저항성 메모리 셀은 제2 비트라인과 연결된다. 상기 기준 전류 발생부는 제1 노드와 연결되고, 서로 다른 크기를 가지는 제1 기준 전류 및 제2 기준 전류를 발생하여 상기 제1 노드에 인가한다. 상기 제1 비트라인 센스 앰프는 상기 제1 노드와 연결되고, 제2 노드에서 상기 제1 비트라인과 연결되며, 상기 제1 및 제2 기준 전류들을 기초로 발생되고 상기 제1 노드로부터 제공되는 제1 센싱 전류에 기초하여 상기 제1 저항성 메모리 셀에 저장된 제1 데이터를 센싱한다. 상기 제2 비트라인 센스 앰프는 상기 제1 노드와 연결되고, 제3 노드에서 상기 제2 비트라인과 연결되며, 상기 제1 및 제2 기준 전류들을 기초로 발생되고 상기 제1 노드로부터 제공되며 상기 제1 센싱 전류와 동일한 크기를 가지는 제2 센싱 전류에 기초하여 상기 제2 저항성 메모리 셀에 저장된 제2 데이터를 센싱한다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 저항성 메모리 장치의 데이터 독출 방법에서는, 서로 다른 크기를 가지는 제1 기준 전류 및 제2 기준 전류와 제1 노드에 기초하여, 서로 동일한 크기를 가지는 제1 센싱 전류 및 제2 센싱 전류를 발생한다. 제1 비트라인 센스 앰프 및 제2 비트라인 센스 앰프를 이용하여, 상기 제1 노드로부터 제공되는 상기 제1 및 제2 센싱 전류들을 기초로 제1 저항성 메모리 셀에 저장된 제1 데이터 및 제2 저항성 메모리 셀에 저장된 제2 데이터를 동시에 센싱한다.
상기 제1 및 제2 센싱 전류들을 발생하는데 있어서, 제1 기준 데이터가 저장된 제1 저항성 기준 메모리 셀 및 제2 기준 데이터가 저장된 제2 저항성 기준 메모리 셀에 기초하여 상기 제1 및 제2 기준 전류들을 발생할 수 있다. 상기 제1 노드에서 상기 제1 및 제2 기준 전류들을 전체 기준 전류로서 합산할 수 있다. 상기 제1 저항성 메모리 셀과 상기 제1 비트라인 센스 앰프에 의한 제1 부하 및 상기 제2 저항성 메모리 셀과 상기 제2 비트라인 센스 앰프에 의한 제2 부하를 기초로 상기 전체 기준 전류를 분기하여 상기 제1 및 제2 센싱 전류들을 발생할 수 있다.
일 실시예에서, 상기 제2 비트라인 센스 앰프는 상기 제1 비트라인 센스 앰프와 동일한 구조를 가지고, 상기 제1 노드에서 상기 제1 비트라인 센스 앰프와 연결될 수 있다. 상기 제1 저항성 기준 메모리 셀은 상기 제1 비트라인 센스 앰프를 기준으로 상기 제1 저항성 메모리 셀과 대칭적인 구조를 가질 수 있다. 상기 제2 저항성 기준 메모리 셀은 상기 제2 비트라인 센스 앰프를 기준으로 상기 제2 저항성 메모리 셀과 대칭적인 구조를 가질 수 있다.
상기 제1 및 제2 데이터들을 동시에 센싱하는데 있어서, 프리차지 제어 신호에 기초하여 상기 제1 저항성 메모리 셀과 연결되는 제1 비트라인 및 상기 제2 저항성 메모리 셀과 연결되는 제2 비트라인을 소스라인 전압으로 프리차지시킬 수 있다. 상기 제1 및 제2 저항성 메모리 셀들과 연결된 제1 워드라인을 활성화하여 상기 제1 및 제2 저항성 메모리 셀들을 선택할 수 있다. 독출 컬럼 선택 신호에 기초하여 상기 제1 및 제2 센싱 전류들을 제1 및 제2 비트라인 센스 앰프들에 전달할 수 있다. 상기 제1 비트라인 센스 앰프를 이용하여, 센싱 인에이블 신호 및 상기 제1 센싱 전류를 기초로 상기 제1 데이터를 센싱하여 상기 제1 데이터에 대한 제1 센싱 결과를 출력할 수 있다. 상기 제2 비트라인 센스 앰프를 이용하여, 상기 센싱 인에이블 신호 및 상기 제2 센싱 전류를 기초로 상기 제2 데이터를 센싱하여 상기 제2 데이터에 대한 제2 센싱 결과를 상기 제1 센싱 결과와 동시에 출력할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 저항성 메모리 장치는 실질적으로 동일한 구조를 가지는 두 개의 비트라인 센스 앰프들을 포함할 수 있으며, 상기 비트라인 센스 앰프들이 한 쌍의 기준 비트라인들 및 서로 다른 기준 데이터들을 저장하는 한 쌍의 저항성 기준 메모리 셀들을 공유할 수 있다. 상기 저항성 기준 메모리 셀들에서 발생된 기준 전류들을 제1 노드에서 전체 기준 전류로서 합산하고, 상기 전체 기준 전류를 제1 노드에서 분기하여 센싱 전류들을 발생함으로써, 전류 미러와 같은 구조 없이 서로 동일한 크기를 가지는 두 개의 센싱 전류들을 효율적으로 발생할 수 있다. 따라서, 저항성 메모리 장치의 집적도가 증가하고 상대적으로 향상된 데이터 센싱 성능을 가질 수 있다.
도 1은 본 발명의 실시예들에 따른 저항성 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 저항성 메모리 장치의 구체적인 일 예를 나타내는 회로도이다.
도 3 및 4는 도 2의 저항성 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 5는 본 발명의 실시예들에 따른 저항성 메모리 장치를 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 저항성 메모리 장치를 나타내는 블록도이다.
도 7a, 7b, 7c 및 7d는 저항성 메모리 장치에 포함되는 저항성 메모리 셀의 예들을 나타내는 도면들이다.
도 8a 및 8b는 저항성 메모리 셀에 포함되는 저항성 소자의 예들을 나타내는 도면들이다.
도 9는 저항성 메모리 장치에 포함되는 STT-MRAM 셀의 일 예를 나타내는 입체도이다.
도 10a 및 10b는 STT-MRAM 셀의 데이터 독출 동작을 설명하기 위한 도면들이다.
도 10c는 STT-MRAM 셀의 데이터 기입 동작을 설명하기 위한 도면이다.
도 10d, 10e, 10f, 10g 및 10h는 STT-MRAM 셀의 자기 터널 접합 소자의 예들을 나타내는 도면들이다.
도 11은 본 발명의 실시예들에 따른 저항성 메모리 장치를 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 저항성 메모리 장치의 배치를 나타내는 평면도이다.
도 13은 도 12의 저항성 메모리 장치에 포함되는 뱅크 어레이의 배치를 나타내는 평면도이다.
도 14는 본 발명의 실시예들에 따른 저항성 메모리 장치의 데이터 독출 방법을 나타내는 순서도이다.
도 15는 도 14의 제1 및 제2 센싱 전류들을 발생하는 단계의 일 예를 나타내는 순서도이다.
도 16은 도 14의 제1 및 제2 데이터들을 동시에 센싱하는 단계의 일 예를 나타내는 순서도이다.
도 17은 본 발명의 실시예들에 따른 저항성 메모리 장치를 나타내는 구조도이다.
도 18은 도 17의 저항성 메모리 장치에 포함되는 반도체 레이어들을 나타내는 구조도이다.
도 19 및 20은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도들이다.
도 21은 본 발명의 실시예들에 따른 서버 시스템을 나타내는 도면이다.
도 22는 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 23 및 24는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 저항성 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 저항성 메모리 장치(100)는 제1 저항성 메모리 셀(120), 제2 저항성 메모리 셀(220), 기준 전류 발생부(160), 제1 비트라인 센스 앰프(140) 및 제2 비트라인 센스 앰프(240)를 포함한다.
제1 저항성 메모리 셀(120)은 제1 비트라인(BL0)과 연결된다. 제1 저항성 메모리 셀(120)은 제1 데이터를 저장할 수 있다. 제1 저항성 메모리 셀(120)은 제1 저항성 소자(CR0) 및 제1 셀 트랜지스터(CT0)를 포함할 수 있다. 제1 저항성 소자(CR0)는 제1 단 및 제2 단을 구비할 수 있으며, 상기 제1 저항성 소자(CR0)의 제1 단은 제1 비트라인(BL0)과 연결될 수 있다. 제1 셀 트랜지스터(CT0)는 상기 제1 저항성 소자(CR0)의 제2 단과 연결되는 제1 단자(예를 들어, 소스 단자), 제1 워드라인(WL0)과 연결되는 게이트 단자 및 소스라인 전압(VSL)과 연결되는 제2 단자(예를 들어, 드레인 단자)를 구비할 수 있다.
제2 저항성 메모리 셀(220)은 제2 비트라인(BL1)과 연결된다. 제2 저항성 메모리 셀(220)은 제2 데이터를 저장할 수 있다. 제2 저항성 메모리 셀(220)은 제2 저항성 소자(CR1) 및 제2 셀 트랜지스터(CT1)를 포함할 수 있다. 제2 저항성 소자(CR1)는 제1 단 및 제2 단을 구비할 수 있으며, 상기 제2 저항성 소자(CR1)의 제1 단은 제2 비트라인(BL1)과 연결될 수 있다. 제2 셀 트랜지스터(CT1)는 상기 제2 저항성 소자(CR1)의 제2 단과 연결되는 제1 단자, 제1 워드라인(WL0)과 연결되는 게이트 단자 및 소스라인 전압(VSL)과 연결되는 제2 단자를 구비할 수 있다.
기준 전류 발생부(160)는 제1 노드(N1)와 연결되고, 서로 다른 크기를 가지는 제1 기준 전류(IR1) 및 제2 기준 전류(IR2)를 발생하여 제1 노드(N1)에 인가한다. 기준 전류 발생부(160)는 제1 저항성 기준 메모리 셀(162) 및 제2 저항성 기준 메모리 셀(164)을 포함할 수 있다. 제1 저항성 기준 메모리 셀(162)은 제1 기준 비트라인(RBL0)과 연결되고, 제1 논리 레벨을 가지는 제1 기준 데이터가 저장될 수 있다. 제2 저항성 기준 메모리 셀(164)은 제2 기준 비트라인(RBL1)과 연결되고, 상기 제1 논리 레벨과 다른 제2 논리 레벨을 가지는 제2 기준 데이터가 저장될 수 있다. 예를 들어, 상기 제1 논리 레벨은 논리 하이 레벨(예를 들어, '1')일 수 있고, 상기 제2 논리 레벨은 논리 로우 레벨(예를 들어, '0')일 수 있다. 이 경우, 제1 기준 전류(IR1)의 크기는 제2 기준 전류(IR2)의 크기보다 작을 수 있다.
제1 저항성 기준 메모리 셀(162)은 제1 저항성 기준 소자(RCR0) 및 제1 기준 셀 트랜지스터(RCT0)를 포함할 수 있다. 제1 저항성 기준 소자(RCR0)는 제1 단 및 제2 단을 구비할 수 있으며, 상기 제1 저항성 기준 소자(RCR0)의 제1 단은 제1 기준 비트라인(RBL0)과 연결될 수 있다. 제1 기준 셀 트랜지스터(RCT0)는 상기 제1 저항성 기준 소자(RCR0)의 제2 단과 연결되는 제1 단자, 제1 워드라인(WL0)과 연결되는 게이트 단자 및 소스라인 전압(VSL)과 연결되는 제2 단자를 구비할 수 있다. 제2 저항성 기준 메모리 셀(164)은 제2 저항성 기준 소자(RCR1) 및 제2 기준 셀 트랜지스터(RCT1)를 포함할 수 있다. 제2 저항성 기준 소자(RCR1)는 제1 단 및 제2 단을 구비할 수 있으며, 상기 제2 저항성 기준 소자(RCR1)의 제1 단은 제2 기준 비트라인(RBL1)과 연결될 수 있다. 제2 기준 셀 트랜지스터(RCT1)는 상기 제2 저항성 기준 소자(RCR1)의 제2 단과 연결되는 제1 단자, 제1 워드라인(WL0)과 연결되는 게이트 단자 및 소스라인 전압(VSL)과 연결되는 제2 단자를 구비할 수 있다.
일 실시예에서, 제1 및 제2 저항성 소자들(CR0, CR1) 및 제1 및 제2 저항성 기준 소자들(RCR0, RCR1) 각각은 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 소자일 수 있고, 제1 및 제2 저항성 메모리 셀들(120, 220) 및 제1 및 제2 저항성 기준 메모리 셀들(162, 164) 각각은 자기 터널 접합 소자 및 셀 트랜지스터를 포함하는 STT(Spin Transfer Torque) -MRAM(Magnetic Random Access Memory) 셀일 수 있다. 제1 및 제2 저항성 메모리 셀들(120, 220) 및 제1 및 제2 저항성 기준 메모리 셀들(162, 164)의 구조 및 동작에 대해서는 도 7a 내지 10h를 참조하여 후술하도록 한다.
제1 비트라인 센스 앰프(140)는 제1 노드(N1)와 연결되고, 제2 노드(N2)에서 제1 비트라인(BL0)과 연결되며, 제1 센싱 전류(IS1)에 기초하여 제1 저항성 메모리 셀(120)에 저장된 상기 제1 데이터를 센싱한다. 제1 센싱 전류(IS1)는 제1 및 제2 기준 전류들(IS1, IS2)을 기초로 발생되고 제1 노드(N1)로부터 제공된다.
제2 비트라인 센스 앰프(240)는 제1 노드(N1)와 연결되고, 제3 노드(N3)에서 제2 비트라인(BL1)과 연결되며, 제2 센싱 전류(IS2)에 기초하여 제2 저항성 메모리 셀(220)에 저장된 상기 제2 데이터를 센싱한다. 제2 센싱 전류(IS2)는 제1 및 제2 기준 전류들(IS1, IS2)을 기초로 발생되고 제1 노드(N1)로부터 제공되며 제1 센싱 전류(IS1)와 동일한 크기를 가진다.
도 1에 도시된 것처럼, 제1 기준 비트라인(RBL0) 및 제1 저항성 기준 메모리 셀(162)은 제1 비트라인 센스 앰프(140)를 기준으로 제1 비트라인(BL0) 및 제1 저항성 메모리 셀(120)과 실질적으로 대칭적인 구조를 가질 수 있고, 제2 기준 비트라인(RBL1) 및 제2 저항성 기준 메모리 셀(164)은 제2 비트라인 센스 앰프(240)를 기준으로 제2 비트라인(BL1) 및 제2 저항성 메모리 셀(220)과 실질적으로 대칭적인 구조를 가질 수 있다.
일 실시예에서, 제1 및 제2 기준 전류들(IR1, IR2)은 제1 노드(N1)에서 전체 기준 전류로서 합산될 수 있다. 또한, 제1 저항성 메모리 셀(120)과 제1 비트라인 센스 앰프(140)에 의한 제1 부하 및 제2 저항성 메모리 셀(220)과 제2 비트라인 센스 앰프(240)에 의한 제2 부하를 기초로 상기 전체 기준 전류를 분기(예를 들어, shunt)하여 제1 및 제2 센싱 전류들(IS1, IS2)이 발생될 수 있다. 도 1에 도시된 것처럼, 제2 저항성 메모리 셀(220)은 제1 저항성 메모리 셀(120)과 실질적으로 동일한 구조를 가질 수 있고, 도 2를 참조하여 후술하는 것처럼, 제2 비트라인 센스 앰프(240)는 제1 비트라인 센스 앰프(140)와 실질적으로 동일한 구조를 가질 수 있다. 다시 말하면, 상기 제1 부하와 상기 제2 부하는 실질적으로 동일할 수 있으며, 제1 센싱 전류(IS1)와 제2 센싱 전류(IS2)는 실질적으로 동일한 크기를 가질 수 있다. 따라서, 제1 센싱 전류(IS1)의 크기 및 제2 센싱 전류(IS2)의 크기는 각각 상기 전체 기준 전류의 크기의 약 1/2일 수 있으며, 하기의 [수학식 1]을 만족할 수 있다.
[수학식 1]
IS1=IS2=(IR1+IR2)/2
한편, 제1 및 제2 센싱 전류들(IS1, IS2)은 실질적으로 동시에 발생될 수 있으며, 따라서 상기 제1 데이터와 상기 제2 데이터는 실질적으로 동시에 센싱될 수 있다.
본 발명의 실시예들에 따른 저항성 메모리 장치(100)는, 제1 노드(N1)와 연결되고 실질적으로 동일한 구조를 가지는 두 개의 비트라인 센스 앰프들(140, 240)을 포함할 수 있으며, 비트라인 센스 앰프들(140, 240)이 한 쌍의 기준 비트라인들(RBL0, RBL1) 및 서로 다른 기준 데이터들을 저장하는 한 쌍의 저항성 기준 메모리 셀들(162, 164)을 공유할 수 있다. 저항성 기준 메모리 셀들(162, 164)에서 발생된 기준 전류들(IR1, IR2)을 제1 노드(N1)에서 전체 기준 전류로서 합산하고, 상기 전체 기준 전류를 제1 노드(N1)에서 분기하여 센싱 전류들(IS1, IS2)을 발생함으로써, 전류 미러(current mirror)와 같은 구조 없이 서로 동일한 크기를 가지는 두 개의 센싱 전류들(IS1, IS2)을 효율적으로 발생할 수 있다. 따라서, 저항성 메모리 장치(100)의 집적도가 증가하고 저항성 메모리 장치(100)는 상대적으로 향상된 데이터 센싱 성능을 가질 수 있다.
도 2는 도 1의 저항성 메모리 장치의 구체적인 일 예를 나타내는 회로도이다.
도 2를 참조하면, 저항성 메모리 장치(100)는 제1 저항성 메모리 셀(120), 제2 저항성 메모리 셀(220), 기준 전류 발생부(160), 제1 비트라인 센스 앰프(140) 및 제2 비트라인 센스 앰프(240)를 포함한다. 저항성 메모리 장치(100)는 제1 내지 제4 비트라인 연결부들(151, 153, 251, 253), 제1 내지 제4 프리차지부들(152, 154, 252, 254) 및 제1 내지 제4 컬럼 게이팅부들(155, 156, 255, 256)을 더 포함할 수 있다.
도 1을 참조하여 상술한 것처럼, 제1 및 제2 저항성 메모리 셀들(120, 220) 각각은 제1 및 제2 저항성 소자들(CR0, CR1) 중 하나 및 제1 및 제2 셀 트랜지스터들(CT0, CT1) 중 하나를 포함할 수 있다. 기준 전류 발생부(160)는 제1 및 제2 저항성 기준 메모리 셀들(162, 164)을 포함할 수 있고, 제1 및 제2 저항성 기준 메모리 셀들(162, 164) 각각은 제1 및 제2 저항성 기준 소자들(RCR0, RCR1) 중 하나 및 제1 및 제2 기준 셀 트랜지스터들(RCT0, RCT1) 중 하나를 포함할 수 있다.
제1 비트라인 센스 앰프(140)는 제1 센싱부(140a) 및 제2 센싱부(140b)를 포함할 수 있다. 제1 센싱부(140a)는 제1 노드(N1) 및 제2 노드(N2)와 연결될 수 있고, 센싱 인에이블 신호(SAE)에 응답하여 구동될 수 있다. 제2 센싱부(140b)는 제1 노드(N1) 및 제2 노드(N2)와 연결될 수 있고, 센싱 인에이블 신호(SAE)의 반전 신호(SAEB)에 응답하여 구동될 수 있으며, 상기 제1 데이터에 대한 제1 센싱 결과(예를 들어, 제1 출력 전압들(VOUT0/VOUT0B))를 출력하는 제1 출력 노드(NO1) 및 제2 출력 노드(NO2)를 구비할 수 있다. 예를 들어, 제2 센싱부(140b)는 상호 연결된(cross-coupled) 래치 구조를 가질 수 있다.
제1 센싱부(140a)는 제1 내지 제3 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터들(141, 142, 143)을 포함할 수 있다. 제1 NMOS 트랜지스터(141)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있고, 센싱 인에이블 신호(SAE)가 인가되는 게이트 단자를 구비할 수 있다. 제2 NMOS 트랜지스터(142)는 제2 노드(N2)와 접지 전압(VSS) 사이에 연결될 수 있고, 센싱 인에이블 신호(SAE)가 인가되는 게이트 단자를 구비할 수 있다. 제3 NMOS 트랜지스터(143)는 제1 노드(N1)와 접지 전압(VSS) 사이에 연결될 수 있고, 센싱 인에이블 신호(SAE)가 인가되는 게이트 단자를 구비할 수 있다.
제2 센싱부(140b)는 제1 내지 제3 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터들(144, 145, 147) 및 제4 및 제5 NMOS 트랜지스터들(146, 148)을 포함할 수 있다. 제1 PMOS 트랜지스터(144)는 전원 전압(VDD)과 제4 노드(N4) 사이에 연결될 수 있고, 센싱 인에이블 신호(SAE)의 반전 신호(SAEB)가 인가되는 게이트 단자를 구비할 수 있다. 제2 PMOS 트랜지스터(145)는 제4 노드(N4)와 제1 출력 노드(NO1) 사이에 연결될 수 있고, 제2 출력 노드(NO2)와 연결되는 게이트 단자를 구비할 수 있다. 제4 NMOS 트랜지스터(146)는 제1 출력 노드(NO1)와 제2 노드(N2) 사이에 연결될 수 있고, 제2 출력 노드(NO2)와 연결되는 게이트 단자를 구비할 수 있다. 제3 PMOS 트랜지스터(147)는 제4 노드(N4)와 제2 출력 노드(NO2) 사이에 연결될 수 있고, 제1 출력 노드(NO1)와 연결되는 게이트 단자를 구비할 수 있다. 제5 NMOS 트랜지스터(148)는 제2 출력 노드(NO2)와 제1 노드 사이에 연결될 수 있고, 제1 출력 노드(NO1)와 연결되는 게이트 단자를 구비할 수 있다.
제2 비트라인 센스 앰프(240)는 제1 비트라인 센스 앰프(140)와 실질적으로 동일한 구조를 가질 수 있다. 즉, 제2 비트라인 센스 앰프(240)는 제3 센싱부(240a) 및 제4 센싱부(240b)를 포함할 수 있다. 제3 센싱부(240a)는 제1 노드(N1) 및 제3 노드(N3)와 연결될 수 있고, 센싱 인에이블 신호(SAE)에 응답하여 구동될 수 있다. 제4 센싱부(240b)는 제1 노드(N1) 및 제3 노드(N3)와 연결될 수 있고, 센싱 인에이블 신호(SAE)의 반전 신호(SAEB)에 응답하여 구동될 수 있으며, 상기 제2 데이터에 대한 제2 센싱 결과(예를 들어, 제2 출력 전압들(VOUT1/VOUT1B))를 출력하는 제3 출력 노드(NO3) 및 제4 출력 노드(NO4)를 구비할 수 있다.
제3 센싱부(240a)는 제6 내지 제8 NMOS 트랜지스터들(241, 242, 243)을 포함할 수 있다. 제6 NMOS 트랜지스터(241)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결될 수 있고, 센싱 인에이블 신호(SAE)가 인가되는 게이트 단자를 구비할 수 있다. 제7 NMOS 트랜지스터(242)는 제3 노드(N3)와 접지 전압(VSS) 사이에 연결될 수 있고, 센싱 인에이블 신호(SAE)가 인가되는 게이트 단자를 구비할 수 있다. 제8 NMOS 트랜지스터(243)는 제1 노드(N1)와 접지 전압(VSS) 사이에 연결될 수 있고, 센싱 인에이블 신호(SAE)가 인가되는 게이트 단자를 구비할 수 있다.
제2 센싱부(140b)는 제4 내지 제6 PMOS 트랜지스터들(244, 245, 247) 및 제9 및 제10 NMOS 트랜지스터들(246, 248)을 포함할 수 있다. 제4 PMOS 트랜지스터(244)는 전원 전압(VDD)과 제5 노드(N5) 사이에 연결될 수 있고, 센싱 인에이블 신호(SAE)의 반전 신호(SAEB)가 인가되는 게이트 단자를 구비할 수 있다. 제5 PMOS 트랜지스터(245)는 제5 노드(N5)와 제3 출력 노드(NO3) 사이에 연결될 수 있고, 제4 출력 노드(NO4)와 연결되는 게이트 단자를 구비할 수 있다. 제9 NMOS 트랜지스터(246)는 제3 출력 노드(NO3)와 제3 노드(N3) 사이에 연결될 수 있고, 제4 출력 노드(NO4)와 연결되는 게이트 단자를 구비할 수 있다. 제6 PMOS 트랜지스터(247)는 제5 노드(N5)와 제4 출력 노드(NO4) 사이에 연결될 수 있고, 제3 출력 노드(NO3)와 연결되는 게이트 단자를 구비할 수 있다. 제10 NMOS 트랜지스터(248)는 제4 출력 노드(NO4)와 제1 노드 사이에 연결될 수 있고, 제3 출력 노드(NO3)와 연결되는 게이트 단자를 구비할 수 있다.
제1 비트라인 연결부(151)는 독출 컬럼 선택 신호(RCSL)에 기초하여 제1 비트라인(BL0)과 제2 노드(N2)를 선택적으로 연결시킬 수 있다. 제2 비트라인 연결부(153)는 독출 컬럼 선택 신호(RCSL)에 기초하여 제1 기준 비트라인(RBL0)과 제1 노드(N1)를 선택적으로 연결시킬 수 있다. 제3 비트라인 연결부(251)는 독출 컬럼 선택 신호(RCSL)에 기초하여 제2 비트라인(BL1)과 제3 노드(N3)를 선택적으로 연결시킬 수 있다. 제4 비트라인 연결부(253)는 독출 컬럼 선택 신호(RCSL)에 기초하여 제2 기준 비트라인(RBL1)과 제1 노드(N1)를 선택적으로 연결시킬 수 있다.
제1 프리차지부(152)는 프리차지 제어 신호(PC)에 기초하여 제1 비트라인(BL0)을 소스라인 전압(VSL)으로 프리차지시킬 수 있다. 제2 프리차지부(154)는 프리차지 제어 신호(PC)에 기초하여 제1 기준 비트라인(RBL0)을 소스라인 전압(VSL)으로 프리차지시킬 수 있다. 제3 프리차지부(252)는 프리차지 제어 신호(PC)에 기초하여 제2 비트라인(BL1)을 소스라인 전압(VSL)으로 프리차지시킬 수 있다. 제4 프리차지부(254)는 프리차지 제어 신호(PC)에 기초하여 제2 기준 비트라인(RBL1)을 소스라인 전압(VSL)으로 프리차지시킬 수 있다.
제1 컬럼 게이팅부(155)는 제1 컬럼 선택 신호(CSL0)에 기초하여 제1 출력 노드(NO1)와 제1 로컬 입출력 라인(LIOL0)을 선택적으로 연결시킬 수 있다. 제2 컬럼 게이팅부(156)는 제1 컬럼 선택 신호(CSL0)에 기초하여 제2 출력 노드(NO2)와 제2 로컬 입출력 라인(LIOL0B)을 선택적으로 연결시킬 수 있다. 제3 컬럼 게이팅부(255)는 제1 컬럼 선택 신호(CSL0)에 기초하여 제3 출력 노드(NO3)와 제3 로컬 입출력 라인(LIOL1)을 선택적으로 연결시킬 수 있다. 제4 컬럼 게이팅부(256)는 제1 컬럼 선택 신호(CSL0)에 기초하여 제4 출력 노드(NO4)와 제4 로컬 입출력 라인(LIOL1B)을 선택적으로 연결시킬 수 있다.
일 실시예에서, 제1 내지 제4 비트라인 연결부들(151, 153, 251, 253), 제1 내지 제4 프리차지부들(152, 154, 252, 254) 및 제1 내지 제4 컬럼 게이팅부들(155, 156, 255, 256) 각각은 하나의 NMOS 트랜지스터를 포함하여 구현될 수 있다.
한편, 도 2의 저항성 메모리 장치(100)가 데이터 센싱 동작을 수행하는데 있어서, 제1 기준 비트라인(RBL0)은 제1 비트라인(BL0)의 상보 비트라인으로서 동작할 수 있고, 제2 기준 비트라인(RBL1)은 제2 비트라인(BL1)의 상보 비트라인으로서 동작할 수 있고, 제2 로컬 입출력 라인(LIOL0B)은 제1 로컬 입출력 라인(LIOL0)의 상보 로컬 입출력 라인으로서 동작할 수 있으며, 제4 로컬 입출력 라인(LIOL1B)은 제3 로컬 입출력 라인(LIOL1)의 상보 로컬 입출력 라인으로서 동작할 수 있다.
도 3 및 4는 도 2의 저항성 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 2 및 3을 참조하면, 시간 t1에서, 프리차지 제어 신호(PC)가 활성화된다. 활성화된 프리차지 제어 신호(PC)에 기초하여 제1 및 제2 비트라인들(BL0, BL1)이 소스라인 전압(VSL)으로 프리차지된다. 도시하지는 않았지만, 제1 및 제2 기준 비트라인들(RBL0, RBL1) 또한 소스라인 전압(VSL)으로 프리차지될 수 있다.
시간 t2에서, 프리차지 제어 신호(PC)가 비활성화되고, 제1 워드라인(WL0)이 활성화된다. 제1 워드라인(WL0)이 활성화됨에 따라서, 제1 및 제2 저항성 메모리 셀들(120, 140)이 선택되고, 제1 및 제2 저항성 기준 메모리 셀들(162, 164)이 선택된다.
시간 t3에서, 독출 컬럼 선택 신호(RCSL)가 활성화된다. 활성화된 독출 컬럼 선택 신호(RCSL)에 기초하여, 제1 및 제2 기준 비트라인들(RBL0, RBL1)이 제1 노드(N1)와 연결되고, 제1 비트라인(BL0)이 제2 노드(N2)와 연결되며, 제2 비트라인(BL1)이 제3 노드(N3)와 연결된다. 제1 및 제2 저항성 기준 메모리 셀들(162, 164)에 저장된 상기 제1 및 제2 기준 데이터들에 기초하여 제1 및 제2 기준 전류들(IR1, IR2)이 발생되고, 제1 및 제2 기준 전류들(IR1, IR2)에 기초하여 발생되는 제1 및 제2 센싱 전류들(IS1, IS2)이 제1 및 제2 비트라인 센스 앰프들(140, 240)에 전달된다.
또한, 시간 t3에서, 제1 및 제2 저항성 메모리 셀들(120, 140)에 저장된 상기 제1 및 제2 데이터들의 논리 레벨에 따라서 제1 및 제2 비트라인들(BL0, BL1)의 전압 레벨이 변경된다. 예를 들어, 상기 제1 비트라인(BL0)의 전압 레벨은 상기 제1 데이터가 상기 제1 논리 레벨(예를 들어, '1')을 가지는 경우에 상대적으로 높은 전압 레벨을 가지고 상기 제1 데이터가 상기 제2 논리 레벨(예를 들어, '0')을 가지는 경우에 상대적으로 높은 전압 레벨을 가지도록 변경될 수 있다.
시간 t4에서, 센싱 인에이블 신호(SAE)가 활성화된다. 제1 및 제2 비트라인 센스 앰프들(140, 240)은 센싱 인에이블 신호(SAE) 및 제1 및 제2 센싱 전류들(IS1, IS2)을 기초로 상기 제1 및 제2 데이터들을 실질적으로 동시에 센싱하여 상기 제1 센싱 결과(예를 들어, 제1 출력 전압들(VOUT0/VOUT0B)) 및 상기 제2 센싱 결과(예를 들어, 제2 출력 전압들(VOUT1/VOUT1B))가 실질적으로 동시에 발생된다.
시간 t5에서, 제1 워드라인(WL0) 및 독출 컬럼 선택 신호(RCSL)가 비활성화된다. 시간 t6에서, 프리차지 제어 신호(PC)가 다시 활성화되며, 제1 및 제2 비트라인들(BL0, BL1)이 소스라인 전압(VSL)으로 다시 프리차지된다.
시간 t7에서, 제1 컬럼 선택 신호(CSL0)가 활성화된다. 활성화된 제1 컬럼 선택 신호(CSL0)에 기초하여 상기 제1 센싱 결과(예를 들어, 제1 출력 전압들(VOUT0/VOUT0B)) 및 상기 제2 센싱 결과(예를 들어, 제2 출력 전압들(VOUT1/VOUT1B))가 실질적으로 동시에 로컬 입출력 라인 쌍들(LIOL0/LIOL0B, LIOL1/LIOL1B)로 출력된다.
도 3 및 4를 참조하면, 상기 제1 센싱 전류(IS1)의 크기 및 상기 제2 센싱 전류(IS2)의 크기는 제1 기준 전류(IR1)의 크기 및 제2 기준 전류(IR2)의 크기의 합의 약 1/2임을 확인할 수 있다. 예를 들어, 상기 제1 논리 레벨(예를 들어, '1')에 상응하는 제1 기준 전류(IR1)의 크기는 약 3.2uA일 수 있고, 상기 제2 논리 레벨(예를 들어, '0')에 상응하는 제2 기준 전류(IR2)의 크기는 약 5.0uA일 수 있으며, 상기 제1 센싱 전류(IS1)의 크기 및 상기 제2 센싱 전류(IS2)의 크기는 약 4.1uA일 수 있다.
도 5는 본 발명의 실시예들에 따른 저항성 메모리 장치를 나타내는 블록도이다.
도 5를 참조하면, 저항성 메모리 장치(100a)는 제1 저항성 메모리 셀(120), 제2 저항성 메모리 셀(220), 기준 전류 발생부(160), 제1 비트라인 센스 앰프(140) 및 제2 비트라인 센스 앰프(240)를 포함한다. 저항성 메모리 장치(100a)는 제3 저항성 메모리 셀(130), 제4 저항성 메모리 셀(230), 제1 비트라인 선택부(170) 및 제2 비트라인 선택부(270)를 더 포함할 수 있다.
도 5의 제1 및 제2 저항성 메모리 셀들(120, 220), 기준 전류 발생부(160) 및 제1 및 제2 비트라인 센스 앰프들(140, 240)은 도 1의 제1 및 제2 저항성 메모리 셀들(120, 220), 기준 전류 발생부(160) 및 제1 및 제2 비트라인 센스 앰프들(140, 240)과 각각 실질적으로 동일할 수 있다.
제3 저항성 메모리 셀(130)은 제3 비트라인(BL2)과 연결될 수 있다. 제3 저항성 메모리 셀(130)은 제3 데이터를 저장할 수 있다. 제3 저항성 메모리 셀(130)은 제3 저항성 소자(CR2) 및 제3 셀 트랜지스터(CT2)를 포함할 수 있다. 제3 저항성 소자(CR2)는 제1 단 및 제2 단을 구비할 수 있으며, 상기 제3 저항성 소자(CR2)의 제1 단은 제3 비트라인(BL2)과 연결될 수 있다. 제3 셀 트랜지스터(CT2)는 상기 제3 저항성 소자(CR2)의 제2 단과 연결되는 제1 단자, 제1 워드라인(WL0)과 연결되는 게이트 단자 및 소스라인 전압(VSL)과 연결되는 제2 단자를 구비할 수 있다.
제4 저항성 메모리 셀(230)은 제4 비트라인(BL3)과 연결될 수 있다. 제4 저항성 메모리 셀(230)은 제4 데이터를 저장할 수 있다. 제4 저항성 메모리 셀(230)은 제4 저항성 소자(CR3) 및 제4 셀 트랜지스터(CT3)를 포함할 수 있다. 제4 저항성 소자(CR3)는 제1 단 및 제2 단을 구비할 수 있으며, 상기 제4 저항성 소자(CR3)의 제1 단은 제4 비트라인(BL3)과 연결될 수 있다. 제4 셀 트랜지스터(CT3)는 상기 제4 저항성 소자(CR3)의 제2 단과 연결되는 제1 단자, 제1 워드라인(WL0)과 연결되는 게이트 단자 및 소스라인 전압(VSL)과 연결되는 제2 단자를 구비할 수 있다.
제1 비트라인 선택부(170)는 비트라인 선택 신호(BSEL)에 기초하여 제1 및 제3 비트라인들(BL0, BL2) 중 하나와 제2 노드(N2)를 선택적으로 연결시킬 수 있다. 제1 비트라인 선택부(170)는 NMOS 트랜지스터들(171, 172)을 포함할 수 있다. NMOS 트랜지스터(171)는 제1 비트라인(BL0)과 제2 노드(N2) 사이에 연결될 수 있고, 비트라인 선택 신호(BSEL)의 제1 비트(BS1)가 인가되는 게이트 단자를 구비할 수 있다. NMOS 트랜지스터(172)는 제3 비트라인(BL2)과 제2 노드(N2) 사이에 연결될 수 있고, 비트라인 선택 신호(BSEL)의 제2 비트(BS2)가 인가되는 게이트 단자를 구비할 수 있다.
제2 비트라인 선택부(270)는 비트라인 선택 신호(BSEL)에 기초하여 제2 및 제4 비트라인들(BL1, BL3) 중 하나와 제3 노드(N3)를 선택적으로 연결시킬 수 있다. 제2 비트라인 선택부(270)는 NMOS 트랜지스터들(271, 272)을 포함할 수 있다. NMOS 트랜지스터(271)는 제2 비트라인(BL1)과 제3 노드(N3) 사이에 연결될 수 있고, 비트라인 선택 신호(BSEL)의 제1 비트(BS1)가 인가되는 게이트 단자를 구비할 수 있다. NMOS 트랜지스터(272)는 제4 비트라인(BL3)과 제3 노드(N3) 사이에 연결될 수 있고, 비트라인 선택 신호(BSEL)의 제2 비트(BS2)가 인가되는 게이트 단자를 구비할 수 있다.
제1 비트라인 센스 앰프(140)는 비트라인 선택 신호(BSEL) 및 제1 센싱 전류(IS1)에 기초하여 제1 저항성 메모리 셀(120)에 저장된 상기 제1 데이터 및 제3 저항성 메모리 셀(130)에 저장된 상기 제3 데이터 중 하나를 선택적으로 센싱할 수 있고, 제2 비트라인 센스 앰프(140)는 비트라인 선택 신호(BSEL) 및 제2 센싱 전류(IS2)에 기초하여 제2 저항성 메모리 셀(220)에 저장된 상기 제2 데이터 및 제4 저항성 메모리 셀(230)에 저장된 상기 제4 데이터 중 하나를 선택적으로 센싱할 수 있다. 예를 들어, 비트라인 선택 신호(BSEL)의 제1 비트(BS1)가 활성화된 경우에, 제1 및 제2 비트라인 센스 앰프들(140, 240)은 제1 및 제2 센싱 전류들(IS1, IS2)에 기초하여 상기 제1 및 제2 데이터들을 센싱할 수 있다. 비트라인 선택 신호(BSEL)의 제2 비트(BS2)가 활성화된 경우에, 제1 및 제2 비트라인 센스 앰프들(140, 240)은 제1 및 제2 센싱 전류들(IS1, IS2)에 기초하여 상기 제3 및 제4 데이터들을 센싱할 수 있다.
도 5에서는 하나의 비트라인 센스 앰프가 두 개의 비트라인들 중에서 하나를 선택(예를 들어, muxing)하여 데이터를 센싱하는 예를 도시하였으나, 실시예에 따라서 하나의 비트라인 센스 앰프가 세 개 이상의 비트라인들 중에서 하나를 선택하여 데이터를 센싱할 수도 있다.
본 발명의 실시예들에 따른 저항성 메모리 장치(100a)는, 전류 미러와 같은 구조 없이 서로 동일한 크기를 가지는 두 개의 센싱 전류들(IS1, IS2)을 효율적으로 발생할 뿐 아니라, 비트라인 선택 신호(BSEL)에 기초하여 하나의 비트라인 센스 앰프가 복수 개의 비트라인들 중에서 하나를 선택하여 데이터를 센싱함으로써, 저항성 메모리 장치(100a)의 집적도가 더욱 증가할 수 있다.
도 6은 본 발명의 실시예들에 따른 저항성 메모리 장치를 나타내는 블록도이다.
도 6을 참조하면, 저항성 메모리 장치(100b)는 제1 저항성 메모리 셀(120), 제2 저항성 메모리 셀(220), 기준 전류 발생부(160b), 제1 비트라인 센스 앰프(140) 및 제2 비트라인 센스 앰프(240)를 포함한다. 저항성 메모리 장치(100b)는 제5 저항성 메모리 셀(135) 및 제6 저항성 메모리 셀(235)을 더 포함할 수 있다.
도 6의 제1 및 제2 저항성 메모리 셀들(120, 220) 및 제1 및 제2 비트라인 센스 앰프들(140, 240)은 도 1의 제1 및 제2 저항성 메모리 셀들(120, 220) 및 제1 및 제2 비트라인 센스 앰프들(140, 240)과 각각 실질적으로 동일할 수 있다. 도 6의 기준 전류 발생부(160b)는 제1 및 제2 저항성 기준 메모리 셀들(162b, 164b)을 포함하며, 제1 및 제2 저항성 기준 메모리 셀들(162b, 164b)에 포함되는 제1 및 제2 기준 셀 트랜지스터들(RCT0, RCT1)의 게이트 단자가 제1 워드라인(WL0) 또는 제2 워드라인(WL1)과 연결되는 것을 제외하면 도 6의 기준 전류 발생부(160b)는 도 1의 기준 전류 발생부(160)와 실질적으로 동일할 수 있다.
제5 저항성 메모리 셀(135)은 제1 비트라인(BL0)과 연결될 수 있다. 제5 저항성 메모리 셀(135)은 제5 데이터를 저장할 수 있다. 제5 저항성 메모리 셀(135)은 제5 저항성 소자(CR4) 및 제5 셀 트랜지스터(CT4)를 포함할 수 있다. 제5 저항성 소자(CR4)는 제1 단 및 제2 단을 구비할 수 있으며, 상기 제5 저항성 소자(CR4)의 제1 단은 제1 비트라인(BL0)과 연결될 수 있다. 제5 셀 트랜지스터(CT4)는 상기 제5 저항성 소자(CR4)의 제2 단과 연결되는 제1 단자, 제2 워드라인(WL1)과 연결되는 게이트 단자 및 소스라인 전압(VSL)과 연결되는 제2 단자를 구비할 수 있다.
제6 저항성 메모리 셀(235)은 제2 비트라인(BL1)과 연결될 수 있다. 제6 저항성 메모리 셀(235)은 제6 데이터를 저장할 수 있다. 제6 저항성 메모리 셀(235)은 제6 저항성 소자(CR5) 및 제6 셀 트랜지스터(CT5)를 포함할 수 있다. 제6 저항성 소자(CR5)는 제1 단 및 제2 단을 구비할 수 있으며, 상기 제6 저항성 소자(CR5)의 제1 단은 제2 비트라인(BL1)과 연결될 수 있다. 제6 셀 트랜지스터(CT5)는 상기 제6 저항성 소자(CR5)의 제2 단과 연결되는 제1 단자, 제2 워드라인(WL1)과 연결되는 게이트 단자 및 소스라인 전압(VSL)과 연결되는 제2 단자를 구비할 수 있다.
제1 비트라인 센스 앰프(140)는 워드라인들(WL0, WL1) 및 제1 센싱 전류(IS1)에 기초하여 제1 저항성 메모리 셀(120)에 저장된 상기 제1 데이터 및 제5 저항성 메모리 셀(135)에 저장된 상기 제5 데이터 중 하나를 선택적으로 센싱할 수 있고, 제2 비트라인 센스 앰프(140)는 워드라인들(WL0, WL1) 및 제2 센싱 전류(IS2)에 기초하여 제2 저항성 메모리 셀(220)에 저장된 상기 제2 데이터 및 제6 저항성 메모리 셀(235)에 저장된 상기 제6 데이터 중 하나를 선택적으로 센싱할 수 있다. 예를 들어, 제1 워드라인(WL0)이 활성화된 경우에, 제1 및 제2 비트라인 센스 앰프들(140, 240)은 제1 및 제2 센싱 전류들(IS1, IS2)에 기초하여 상기 제1 및 제2 데이터들을 센싱할 수 있다. 제2 워드라인(WL1)이 활성화된 경우에, 제1 및 제2 비트라인 센스 앰프들(140, 240)은 제1 및 제2 센싱 전류들(IS1, IS2)에 기초하여 상기 제5 및 제6 데이터들을 센싱할 수 있다.
도 6에서는 하나의 비트라인 센스 앰프가 하나의 비트라인에 연결되는 두 개의 저항성 메모리 셀들 중에서 하나를 선택하여 데이터를 센싱하는 예를 도시하였으나, 실시예에 따라서 하나의 비트라인 센스 앰프가 하나의 비트라인에 연결되는 세 개 이상의 저항성 메모리 셀들 중에서 하나를 선택하여 데이터를 센싱할 수도 있다.
한편, 도 1의 저항성 메모리 장치(100), 도 5의 저항성 메모리 장치(100a) 및 도 6의 저항성 메모리 장치(100b)에 포함되는 비트라인 센스 앰프들(140, 240)의 구조는 도 2에 도시된 구조에 한정되지 않으며, 실시예에 따라서 다양하게 변경될 수 있다.
본 발명의 실시예들에 따른 저항성 메모리 장치는 MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory), PRAM(Phase change Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 어느 하나일 수 있다. 특히, 본 발명의 실시예들에 따른 저항성 메모리 장치가 MRAM인 경우에, 저항성 메모리 장치의 저항성 메모리 셀은 STT-MRAM 셀로 구현될 수 있고, 이 경우 저항성 메모리 셀에 포함되는 저항성 소자(CR)는 자성 물질을 포함하는 자기 터널 접합 소자로 구현될 수 있다. 저항성 소자들을 구성하는 물질들은 전류 또는 전압의 크기 및/또는 방향에 따라서 그 저항 값이 가변 되며, 전류 또는 전압이 차단되어도 그 저항 값을 그대로 유지하는 불휘발성 특성을 가질 수 있다.
도 7a, 7b, 7c 및 7d는 본 발명의 실시예들에 따른 저항성 메모리 장치에 포함되는 저항성 메모리 셀의 예들을 나타내는 도면들이다.
도 7a는 선택 소자가 없는 저항성 메모리 셀을 나타낼 수 있고, 도 7b, 7c 및 7d는 선택 소자를 포함하는 저항성 메모리 셀들을 나타낼 수 있다.
도 7a를 참조하면, 저항성 메모리 셀은 비트라인(BL)과 워드라인(WL) 사이에 연결되는 저항성 소자(RE)를 포함하여 구현될 수 있다. 도 7a에 도시된 저항성 메모리 셀은 비트라인(BL)과 워드라인(WL) 사이에 인가되는 전압에 기초하여 데이터 기입 동작이 수행될 수 있다.
도 7b를 참조하면, 저항성 메모리 셀은 비트라인(BL)과 워드라인(WL) 사이에 직렬로 연결되는 저항성 소자(RE) 및 다이오드(D)를 포함하여 구현될 수 있다. 도 7b에 도시된 저항성 메모리 셀은 저항성 소자(RE)가 단극성인 경우의 구조를 나타낼 수 있다.도 7b에 도시된 저항성 메모리 셀은 워드라인(WL)과 비트라인(BL) 사이의 전압에 의해 저항성 소자(RE)의 저항 산포를 제어할 수 있다. 도 7b에 도시된 저항성 메모리 셀은 워드라인(WL)과 비트라인(BL) 사이에 일정한 전압들을 인가하여 저항성 소자(RE)의 양단에 걸리는 전압의 크기를 조절하거나 저항성 소자(RE)를 통하여 흐르는 전류의 크기를 조절하여 데이터 기입 동작이 수행될 수 있다.
도 7c를 참조하면, 저항성 메모리 셀은 비트라인(BL)과 워드라인(WL) 사이에 직렬로 연결되는 저항성 소자(RE) 및 양방향 다이오드(BD)를 포함하여 구현될 수 있다. 도 7c에 도시된 저항성 메모리 셀은 워드라인(WL)과 비트라인(BL) 사이의 전압에 의해 저항성 소자(RE)의 저항 산포를 제어할 수 있다. 도 7c에 도시된 저항성 메모리 셀은 워드라인(WL)과 비트라인(BL) 사이에 일정한 전압들을 인가하여 저항성 소자(RE)의 양단에 걸리는 전압의 크기를 조절하거나 저항성 소자(RE)를 통하여 흐르는 전류의 크기를 조절하여 데이터 기입 동작이 수행될 수 있다.
도 7d를 참조하면, 저항성 메모리 셀은 비트라인(BL)과 소스라인(SL) 사이에 직렬로 연결되는 저항성 소자(RE) 및 셀 트랜지스터(CT)와 같은 스위칭 소자를 포함하여 구현될 수 있다. 셀 트랜지스터(CT1)의 게이트에는 워드라인(WL)이 연결된다. 도 7d에 도시된 저항성 메모리 셀은 소스라인(SL)과 비트라인(BL) 사이의 전압에 의해 저항성 소자(RE)의 저항 산포를 제어할 수 있다. 도 7d에 도시된 저항성 메모리 셀은 소스라인(SL)과 비트라인(BL) 사이에 일정한 전압들을 인가하여 저항성 소자(RE)의 양단에 걸리는 전압의 크기를 조절하거나 저항성 소자(RE)를 통하여 흐르는 전류의 크기를 조절하여 데이터 기입 동작이 수행될 수 있다.
도 7c 및 7d에 도시된 저항성 메모리 셀들은 저항성 소자(RE)가 단극성인 경우뿐만 아니라 양극성인 경우에도 이용 가능한 구조를 가질 수 있다. 저항성 소자(RE)가 단극성인 경우에는 인가되는 전압 또는 전류의 크기에 의해 저항 값이 가변되지만, 양극성인 경우에는 전압 또는 전류의 크기 및 방향에 의해 저항 값이 가변될 수 있다.
도 8a 및 8b는 저항성 메모리 셀에 포함되는 저항성 소자의 예들을 나타내는 도면들이다.
도 8a를 참조하면, 저항성 소자는 상부 전극(E1), 하부 전극(E2) 및 상부 전극(E1)과 하부 전극(E2) 사이에 저항성 물질을 포함할 수 있다. 전극(E1, E2)으로는 탄탈(Ta) 또는 백금(Pt) 등이 사용될 수 있다. 상기 저항성 물질은 코발트 산화물 등의 전이금속 산화물(VR) 또는 GexSbyTez 등의 상변화 물질(phase change material)(GST)을 포함할 수 있다. 상변화 물질(GST)은 온도 및 가열 시간에 따라 결정질 상태(amorphous state) 또는 비정질 상태(crystalline state)가 되며 저항 값이 변화할 수 있다.
일반적으로 상변화 물질을 이용하는 PRAM, 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM, 강자성 물질을 이용한 MRAM 및 강유전체 물질을 이용한 FRAM을 구분하기도 하지만, 이를 통틀어 저항성 메모리(Resistive Memory)라 칭하기로 한다. 본 발명의 실시예들에 따른 저항성 메모리 장치는 PRAM, RRAM, MRAM, FRAM 등을 포함하는 다양한 저항성 메모리 장치들 중 하나일 수 있다.
상부 전극(E1)과 하부 전극(E2) 사이에 존재하는 상기 저항성 물질은 안정한 복수의 저항 상태들의 구현을 통한 메모리 특성을 가지며, 서로 다른 특성을 나타내는 여러 가지 물질들이 연구되고 있다.
예를 들어, NDR(Negative Differential Resistance) 특성을 보이는 이성분계 산화물의 경우, 소자에 가해진 전압이 증가하여 리셋 전압(Vreset)이 되는 시점에서 저항이 급격히 증가하는 NDR 특성을 나타낼 수 있다. 이후 일정 전압까지는 저항이 큰 상태를 유지하다가 셋 전압(Vset)이 되는 시점에서 다시 저항이 낮은 상태로 변화할 수 있다. 이러한 NDR 특성을 보이는 이성분계 산화물의 경우에는 저항이 큰 상태를 기입하기 위한 리셋 전압(Vreset)보다 저항이 작은 상태를 기입하기 위한 셋 전압(Vset)이 더 클 수 있다.
한편 GeSbTe와 같은 Telluride 화합물을 이용한 Chalcogenide 물질은 낮은 전압 상태에서는 높은 저항을 갖지만, 충분히 큰 전압을 인가하면 저항이 낮은 상태로 변화할 수 있다. 이러한 Chalcogenide 물질은 저항이 큰 상태를 기입하기 위한 리셋 전압(Vreset)보다 저항이 작은 상태를 기입하기 위한 셋 전압(Vset)이 더 작을 수 있다. 이와 같은 각 물질의 특성에 맞는 셋 전압(Vset)과 리셋 전압(Vreset)을 인가하여 저항이 상대적으로 작은 온 상태(On-State) 및 저항이 상대적으로 큰 오프 상태(Off-State)를 저항성 메모리 셀에 기입할 수 있다.
도 8b를 참조하면, 저항성 소자는 양극성 저항성 소자일 수 있으며, 상부 전극(E1), 하부 전극(E2) 및 상부 전극(E1)과 하부 전극(E2) 사이에 나노믹(NOM;non-ohmic) 물질 및 저항성 물질(RM)을 포함한다. 이 경우에는 상부 전극(E1)과 하부 전극(E2)에 서로 반대 방향의 전압을 인가함으로써, 즉 인가 전압의 극성에 따라서, 메모리 셀의 온 상태 또는 오프 상태를 구현할 수 있다.
도 9는 저항성 메모리 장치에 포함되는 STT-MRAM 셀의 일 예를 나타내는 입체도이다.
도 9를 참조하면, STT-MRAM 셀은 자기 터널 접합 소자(10) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트 단자는 워드라인(WL)과 연결되고, 셀 트랜지스터(CT)의 제1 단자는 자기 터널 접합 소자(10)를 통해 비트라인(BL)과 연결될 수 있다. 또한, 셀 트랜지스터(CT)의 제2 단자는 소스라인(SL)과 연결될 수 있다.
자기 터널 접합 소자(10)는 고정 층(Pinned layer, 13)과 자유 층(free layer, 11) 및 이들 사이에 터널 층(Barrier layer, 12)을 포함할 수 있다. 고정 층(13)의 자화 방향은 고정되어 있으며, 자유 층(11)의 자화 방향은 조건에 따라 고정 층(13)의 자화 방향과 같거나 반대 방향이 될 수 있다. 고정 층(13)의 자화 방향을 고정시켜 주기 위하여, 예를 들어, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
STT-MRAM 셀의 데이터 기입 동작을 위해서는, 워드라인(WL)에 논리 하이 레벨에 상응하는 전압을 인가하여 셀 트랜지스터(CT)를 턴온시키고, 비트라인(BL)과 소스라인(SL) 사이에 기입 전류(WC1, WC2)를 인가할 수 있다.
STT-MRAM 셀의 데이터 독출 동작을 위해서는, 워드라인(WL)에 논리 하이 레벨에 상응하는 전압을 인가하여 셀 트랜지스터(CT)를 턴온시키고, 비트라인(BL)으로부터 소스라인(SL) 방향으로 센싱 전류(IS)를 인가하여, 측정되는 저항 값에 따라 자기 터널 접합 소자(10)에 저장된 데이터를 판별할 수 있다.
도 10a 및 10b는 STT-MRAM 셀의 데이터 독출 동작을 설명하기 위한 도면들이다.
자기 터널 접합 소자의 저항 값은 자유 층(11)의 자화 방향에 따라 달라질 수 있다. 자기 터널 접합 소자에 센싱 전류(IS)를 인가하면 자기 터널 접합 소자의 저항 값에 따른 데이터 전압 또는 전류가 출력될 수 있다. 센싱 전류(IS)의 세기는 기입 전류(WC1, WC2)의 세기보다 매우 작기 때문에, 센싱 전류(IS)에 의해 자유 층(11)의 자화 방향이 변화되지 않을 수 있다.
도 10a를 참조하면, 상기 자기 터널 접합 소자에서 상기 자유 층(11)의 자화 방향과 고정층(13)의 자화 방향이 평행(parallel)하게 배치될 수 있다. 이 때, 상기 자기 터널 접합 소자는 상대적으로 낮은 저항 값을 가질 수 있다. 이 경우, 센싱 전류(IS)의 인가에 의하여 데이터 '0'을 독출할 수 있다.
도 10b를 참조하면, 상기 자기 터널 접합 소자는 자유 층(11)의 저화 방향이 고정 층(13)의 저화 방향과 반 평행(anti-parallel)으로 배치될 수 있다. 이 때, 상기 자기 터널 접합 소자는 상대적으로 높은 저항 값을 가질 수 있다. 이 경우, 센싱 전류(IS)의 인가에 의하여 데이터 '1'을 독출할 수 있다.
도 10c는 STT-MRAM 셀의 데이터 기입 동작을 설명하기 위한 도면이다.
도 10c를 참조하면, 상기 자기 터널 접합 소자를 흐르는 기입 전류(WC1, WC2)의 방향에 따라 자유 층(11)의 자화 방향이 결정될 수 있다. 예를 들어, 제1 기입 전류(WC1)를 인가하면, 고정 층(13)과 동일한 스핀 방향을 갖는 자유 전자들이 자유 층(11)에 토크(torque)를 인가할 수 있다. 이로 인해, 자유 층(11)은 고정 층(13)과 평행(Parallel)하게 자화될 수 있다. 다른 예에서, 제2 기입 전류(WC2)를 인가하면, 고정 층(13)과 반대의 스핀 방향을 갖는 전자들이 자유 층(11)에 토크를 인가할 수 있다. 이로 인해, 자유 층(11)은 고정 층(13)과 반 평행(Anti Parallel)하게 자화될 수 있다. 다시 말하면, 상기 자기 터널 접합 소자에서 자유 층(11)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.
도 10d, 10e, 10f, 10g 및 10h는 STT-MRAM 셀의 자기 터널 접합 소자의 예들을 나타내는 도면들이다.
도 10d 및 10e에 도시된 자화 방향이 수평인 자기 터널 접합 소자들(20, 30)은 전류의 이동 방향과 자화 용이 축(easy axis)이 실질적으로 수직한 경우를 나타낸다.
도 10d를 참조하면, 자기 터널 접합 소자(20)는 자유 층(21), 터널 층(22), 고정 층(23) 및 반강자성 층(24)을 포함할 수 있다.
자유 층(21)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유 층(21)의 자화 방향은 STT-MRAM 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유 층(21)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유 층(21)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 선택된 적어도 하나를 포함할 수 있다.
터널 층(22)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 터널 층(22)은 비자성 물질을 포함할 수 있다. 예를 들어, 터널 층(22)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
고정층(pinned layer, 23)은 반강자성층(24)에 의해 고정된 자화 방향을 가질 수 있다. 또한, 고정층(23)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(23)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 선택된 적어도 하나를 포함할 수 있다.
반강자성층(pinning layer, 24)은 반강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층(24)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 선택된 적어도 하나를 포함할 수 있다.
자기 터널 접합 소자의 자유 층과 고정 층은 각각 강자성체로 형성되므로 강자성체의 에지(edge)에는 표류 자기장(stray field)이 발생할 수 있다. 표류 자기장은 자기 저항을 낮아지게 하거나 자유 층의 저항 자력을 증가시킬 수 있으며, 스위칭 특성에 영향을 미쳐 비대칭적인 스위칭을 형성할 수 있다. 따라서, 자기 터널 접합 소자 내의 강자성체에서 발생되는 표류 자기장을 감소시키거나 제어시키는 구조가 필요할 수 있다.
도 10e를 참조하면, 자기 터널 접합 소자(30)의 고정층(33)은 합성 반강자성체(Synthetic Anti Ferromagnetic, SAF)로 구현될 수 있다. 고정층(33)은 제1 강자성층(33_1), 결합 층(33_2), 제2 강자성층(33_3)을 포함할 수 있다. 제1 및 제2 강자성층들(33_1, 33_3)은 각각 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 선택된 적어도 하나를 포함할 수 있다. 이 때, 제1 강자성층(33_1)의 자화 방향과 제2 강자성층(33_3)의 자화 방향은 서로 다른 방향을 가지며, 각각의 자화 방향은 고정될 수 있다. 결합 층(33_2)은 루테늄(Ru)을 포함할 수 있다.
도 10f의 자화 방향이 수직인 자기 터널 접합 소자(40)는 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 평행한 경우를 나타낸다.
도 10f를 참조하면, 자기 터널 접합 소자(40)는 자유 층(41), 고정 층(43) 및 터널 층(42)을 포함할 수 있다.
자유 층(41)의 자화 방향과 고정 층(43)의 자화 방향이 평행(Parallel) 하면 저항 값이 작아지고, 자유 층(41)의 자화 방향과 고정 층(43)의 자화 방향이 반 평행(Anti-Parallel) 하면 저항 값이 커질 수 있다. 상기 저항 값에 따라 데이터가 저장될 수 있다.
자화 방향이 수직인 자기 터널 접합 소자(40)를 구현하기 위해서, 자유 층(41)과 고정 층(43)은 자기 이방성 에너지가 큰 물질로 구성될 수 있다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질이 있다. 예를 들어, 자유 층(41)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 자유 층(41)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
고정 층(43)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 고정 층(43)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
도 10g 및 10h에 도시된 듀얼 자기 터널 접합 소자들(50, 60)은 자유 층을 기준으로 양 끝 단에 터널 층과 고정 층이 각각 배치되는 구조를 가진다.
도 10g를 참조하면, 수평 자기를 형성하는 듀얼 자기 터널 접합 소자(50)는 제1 고정층(51), 제1 터널 층(52), 자유 층(53), 제2 터널 층(54) 및 제2 고정층(55)을 포함할 수 있다. 각각을 구성하는 물질은 도 10d를 참조하여 상술한 자유 층(21), 터널 층(22) 및 고정 층(23)과 동일하거나 유사할 수 있다.
이 때, 제1 고정 층(51)의 자화 방향과 제2 고정 층(55)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제1 및 제2 고정 층들(51, 55)에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 자기 터널 접합 소자(50)는 일반 자기 터널 접합 소자보다 더 적은 전류를 이용하여 데이터 기입 동작을 수행할 수 있다. 또한, 제2 터널 층(54)으로 인해 듀얼 자기 터널 접합 소자(50)는 리드 동작 시에 더 높은 저항을 제공하므로, 상대적으로 명확한 독출 데이터를 얻을 수 있다.
도 10h를 참조하면, 수직 자기를 형성하는 듀얼 자기 터널 접합 소자(60)는 제1 고정 층(61), 제1 터널 층(62), 자유 층(63), 제2 터널 층(64) 및 제2 고정 층(65)을 포함한다. 각각을 구성하는 물질은 도 10f를 참조하여 상술한 자유 층(41), 터널 층(42) 및 고정 층(43)과 각각 동일하거나 유사할 수 있다.
이 때, 제1 고정 층(61)의 자화 방향과 제2 고정 층(65)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제1 및 제2 고정 층들(61, 65)에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 자기 터널 접합 소자(60)는 일반 자기 터널 접합 소자보다 더 적은 전류를 이용하여 데이터 기입 동작을 할 수 있다.
도 11은 본 발명의 실시예들에 따른 저항성 메모리 장치를 나타내는 블록도이다.
도 11에는 복수의 비트라인들(BL0, BL1, ..., BLm)과 두 쌍의 로컬 입출력 라인들(LIOL0/LIOL0B, LIOL1/LIOL1B)에 의해 공통으로 연결되는 로컬 입출력 회로(350)를 포함하는 저항성 메모리 장치(300)가 도시되어 있으며, 저항성 메모리 장치의 다른 구성 요소들은 편의상 그 도시를 생략하였다.
도 11을 참조하면, 저항성 메모리 장치(300)는 저항성 셀 어레이(310), 로우 디코더(320), 컬럼 디코더(330), 소스라인 전압 발생기(340) 및 로컬 입출력 회로(350)를 포함할 수 있다.
저항성 셀 어레이(310)는 복수의 워드라인들(WL0, WL1, ..., WLn)과 복수의 비트라인들(BL0, ..., BLm)이 교차하는 영역에 배치되는 복수의 저항성 메모리 셀들을 포함할 수 있고, 복수의 비트라인 센스 앰프들을 더 포함할 수 있다. 상기 복수의 저항성 메모리 셀들 각각은 셀 트랜지스터 및 저항성 소자를 포함할 수 있고, 기입된 데이터에 따라서 상대적으로 큰 저항 값이나 작은 저항 값을 가질 수 있다.
상기 복수의 저항성 메모리 셀들 및 상기 복수의 비트라인 센스 앰프들은 도 1을 참조하여 상술한 것처럼 구현될 수 있다. 구체적으로, 제1 저항성 메모리 셀(120)은 제1 비트라인(BL0)과 연결되고, 제2 저항성 메모리 셀(220)은 제2 비트라인(BL1)과 연결된다. 기준 전류 발생부(160)는 제1 기준 비트라인(RBL0)과 연결되는 제1 저항성 기준 메모리 셀(162) 및 제2 기준 비트라인(RBL1)과 연결되는 제2 저항성 기준 메모리 셀(164)을 포함한다. 제1 비트라인 센스 앰프(140)는 제1 비트라인(BL0) 및 제1 기준 비트라인(RBL0)과 연결된다. 제2 비트라인 센스 앰프(240)는 제2 비트라인(BL1) 및 제2 기준 비트라인(RBL1)과 연결된다. 제1 및 제2 저항성 기준 메모리 셀들(162, 164) 및 제1 및 제2 비트라인 센스 앰프들(140, 240)은 제1 노드(N1)에서 서로 연결된다. 전류 미러와 같은 구조 없이 서로 동일한 크기를 가지는 두 개의 센싱 전류들(IS1, IS2)이 효율적으로 발생되고, 비트라인 센스 앰프들(140, 240)을 이용하여 센싱 전류들(IS1, IS2)을 기초로 저항성 메모리 셀들(120, 220)에 저장된 제1 및 제2 데이터들이 실질적으로 동시에 센싱될 수 있다. 따라서, 저항성 메모리 장치(300)의 집적도가 증가하고 상대적으로 향상된 데이터 센싱 성능을 가질 수 있다.
로우 디코더(320)는 로우 어드레스(RADDR)에 기초하여 복수의 워드라인들(WL0, ..., WLn) 중에서 적어도 하나를 활성화하고 상기 복수의 저항성 메모리 셀들 중에서 적어도 하나를 선택할 수 있다. 도시하지는 않았지만, 로우 디코더(320)는 로우 어드레스(RADDR)를 디코딩하는 디코딩부 및 상기 디코딩부의 출력에 응답하여 워드라인 선택 전압 또는 워드라인 비선택 전압을 워드라인들(WL0, ..., WLn)에 각각 인가하는 워드라인 구동부를 포함할 수 있다.
컬럼 디코더(330)는 컬럼 어드레스(CADDR)에 기초하여 복수의 비트라인들(BL0, ..., BLm) 중에서 적어도 하나를 활성화하고 상기 복수의 저항성 메모리 셀들 중에서 적어도 하나를 선택할 수 있다. 컬럼 디코더(330)는 컬럼 선택 신호 발생부(332) 및 컬럼 게이팅부(334)를 포함할 수 있다. 컬럼 선택 신호 발생부(332)는 컬럼 어드레스(CADDR)에 기초하여 컬럼 선택 신호들(CSL0, ..., CSLx)을 발생할 수 있다. 컬럼 게이팅부(334)는 컬럼 선택 신호들(CSL0, ..., CSLx)에 응답하여 선택적으로 턴온되는 복수의 컬럼 선택 스위치들을 포함할 수 있다. 도 11에 도시된 것처럼, 상기 복수의 컬럼 선택 스위치들은 NMOS 트랜지스터들로 구현될 수 있다. 컬럼 게이팅부(334)에 의해 비트라인 쌍들(BL0/RBL0, BL1/RBL1)과 로컬 입출력 라인 쌍들(LIOL0/LIOL0B, LIOL1/LIOL1B)이 연결될 수 있다.
소스라인 전압 발생기(340)는 소스라인 전압(VSL)을 발생할 수 있다. 상기 복수의 저항성 메모리 셀들은 소스라인 전압(VSL)이 공급되는 소스라인과 연결될 수 있다. 일 실시예에서, 상기 복수의 저항성 메모리 셀들은 하나의 소스라인에 공통으로 연결될 수 있다. 다른 실시예에서, 저항성 셀 어레이(310)는 두 개 이상의 영역들로 구분될 수 있고, 각각의 영역마다 서로 다른 소스라인이 연결될 수 있다.
로컬 입출력 회로(350)는 독출 센스 앰프(352) 및 기입 드라이버(354)를 포함할 수 있다. 로컬 입출력 회로(350)는 컬럼 디코더(330)를 통하여 비트라인들에 연결된다. 독출 센스 앰프(352)는 상기 저항성 메모리 셀들에 저장된 데이터를 센싱하여 독출 데이터(D0)를 제공하는 데이터 독출 동작을 수행할 수 있다. 기입 드라이버(354)는 기입 데이터(DI)를 상기 저항성 메모리 셀들에 저장하는 데이터 기입 동작을 수행할 수 있다. 기입 드라이버(354)는 독출 센스 앰프(352)와 일체적으로 형성될 수도 있고, 독출 센스 앰프(352)와 구별되는 별개의 회로로 형성될 수도 있다.
도 12는 본 발명의 실시예들에 따른 저항성 메모리 장치의 배치를 나타내는 평면도이다.
도 12를 참조하면, 저항성 메모리 장치(500)는 복수의 뱅크 어레이들(510)을 포함할 수 있다. 도 13을 참조하여 후술하는 것처럼, 뱅크 어레이들(510)은 복수의 서브 어레이 블록들 및 상기 복수의 서브 어레이 블록들과 인접하여 배치되는 복수의 비트라인 센스 앰프 블록들을 포함할 수 있다. 도 12에서는 저항성 메모리 장치(500)가 4개의 뱅크 어레이들(510)을 포함하는 것으로 도시하였으나, 실시예에 따라서 저항성 메모리 장치에 포함되는 뱅크 어레이들의 개수는 다양하게 변경될 수 있다.
로우 디코더들(520)과 컬럼 디코더들(530)은 뱅크 어레이들(510)에 인접하여 배치될 수 있다. 로우 디코더들(520)은 뱅크 어레이들(510)의 워드라인(WL) 방향으로 배치되고, 컬럼 디코더들(530)은 뱅크 어레이들(510)의 비트라인(BL) 방향으로 배치될 수 있다. 또한 이웃하는 두 뱅크 어레이들에 각각 할당된 로우 디코더들(520)은 서로 근접하게 배치되어 컨트롤 라인(미도시)을 공유할 수 있다.
또한, 저항성 메모리 장치(500)의 가장자리와 가운데 위치한, 즉 복수의 뱅크 어레이들(510)을 둘러싸는 주변(peripheral) 영역에는 외부와 통신하는데 이용하기 위한 패드들(PD)이 배치될 수 있다. 또한, 저항성 메모리 장치(500)의 가운데 위치한 주변 영역에는 소스라인 전압 발생기(541, 542)가 배치될 수 있다. 로우 디코더들(520), 컬럼 디코더들(530) 및 소스라인 전압 발생기들(541, 542) 등은 주변 회로를 이룰 수 있다.
도 12에서는 저항성 메모리 장치(500)가 2개의 소스라인 전압 발생기들(541, 542)을 포함하는 것으로 도시하였으나, 실시예에 따라서 저항성 메모리 장치는 뱅크 어레이들마다 독립적으로 소스라인 구동전압을 공급할 수 있도록 뱅크 어레이들의 개수만큼 소스라인 전압 발생기들을 구비할 수도 있다.
도 13은 도 12의 저항성 메모리 장치에 포함되는 뱅크 어레이의 배치를 나타내는 평면도이다.
도 13을 참조하면, 뱅크 어레이(510)에는 제1 방향(D1)으로 i개, 제1 방향(D1)과 직교하는 제2 방향(D2)으로 j개의 서브 어레이 블록들(SCB)이 배치될 수 있다. 서브 어레이 블록들(SCB) 각각에는 복수의 비트라인과, 복수의 워드라인과, 비트라인과 워드라인이 교차하는 지점에 위치하는 복수의 STT-MRAM 셀들이 배치될 수 있다.
제1 방향(D1)으로 서브 어레이 블록들(SCB) 사이에 (i+1)개의 서브 워드라인 드라이버 블록들(SWD)이 배치될 수 있다. 서브 워드라인 드라이버 블록들(SWD) 각각에는 서브 워드라인 드라이버들이 배치될 수 있다.
제2 방향(D2)으로 서브 어레이 블록들(SCB) 사이에 (j+1)개의 비트라인 센스 앰프 블록들(BLSAB)이 배치될 수 있다. 비트라인 센스 앰프 블록들(BLSAB) 각각에는 저항성 메모리 셀에 저장된 데이터를 감지하기 위한 비트라인 센스 앰프들이 배치될 수 있다.
서브 어레이 블록들(SCB)은 도 1의 제1 저항성 메모리 셀(120), 제2 저항성 메모리 셀(220) 및 기준 전류 발생부(160)를 포함할 수 있다. 실시예에 따라서, 기준 전류 발생부(160)는 제1 및 제2 저항성 메모리 셀들(120, 220)과 동일한 서브 어레이 블록에 포함될 수도 있고 제1 및 제2 저항성 메모리 셀들(120, 220)과 서로 다른 서브 어레이 블록에 포함될 수도 있다.
비트라인 센스 앰프 블록들(BLSAB)은 도 1의 제1 비트라인 센스 앰프(140) 및 제2 비트라인 센스 앰프(240)를 포함할 수 있다. 실시예에 따라서, 제2 비트라인 센스 앰프(240)는 제1 비트라인 센스 앰프(140)와 동일한 비트라인 센스 앰프 블록에 포함될 수도 있고 제1 비트라인 센스 앰프(140)와 서로 다른 비트라인 센스 앰프 블록에 포함될 수도 있다.
도 14는 본 발명의 실시예들에 따른 저항성 메모리 장치의 데이터 독출 방법을 나타내는 순서도이다.
도 1 및 14를 참조하면, 본 발명의 실시예들에 따른 저항성 메모리 장치의 데이터 독출 방법에서는, 제1 및 제2 기준 전류들(IR1, IR2)과 제1 노드(N1)에 기초하여 제1 및 제2 센싱 전류들(IS1, IS2)을 발생한다(단계 S100). 제1 및 제2 기준 전류들(IR1, IR2)은 서로 다른 크기를 가진다. 제1 및 제2 센싱 전류들(IS1, IS2)은 서로 동일한 크기를 가지며, 제1 노드(N1)로부터 제공된다.
제1 및 제2 비트라인 센스 앰프들(140, 240)을 이용하여, 제1 및 제2 센싱 전류들(IS1, IS2)을 기초로 제1 저항성 메모리 셀(120)에 저장된 제1 데이터 및 제2 저항성 메모리 셀(220)에 저장된 제2 데이터를 동시에 센싱한다(단계 S200). 예를 들어, 제1 비트라인 센스 앰프(140)는 제1 비트라인(BL0)을 통하여 제1 저항성 메모리 셀(120)과 연결될 수 있고, 상기 제1 데이터를 센싱할 수 있다. 제2 비트라인 센스 앰프(240)는 제1 비트라인(BL1)을 통하여 제2 저항성 메모리 셀(220)과 연결될 수 있고, 상기 제2 데이터를 센싱할 수 있다.
제1 및 제2 비트라인 센스 앰프들(140, 240)은 제1 노드(N1)와 연결될 수 있고, 제1 및 제2 기준 전류들(IR1, IR2)을 발생하는 기준 전류 발생부(160) 또한 제1 노드(N1)와 연결될 수 있다.
도 15는 도 14의 제1 및 제2 센싱 전류들을 발생하는 단계의 일 예를 나타내는 순서도이다.
도 1, 2, 14 및 15를 참조하면, 상기 제1 및 제2 센싱 전류들을 발생하는데 있어서, 제1 기준 데이터가 저장된 제1 저항성 기준 메모리 셀(162) 및 제2 기준 데이터가 저장된 제2 저항성 기준 메모리 셀(164)에 기초하여 제1 및 제2 기준 전류들(IR1, IR2)을 발생할 수 있다(단계 S110). 제1 및 제2 저항성 기준 메모리 셀들(162, 164)은 기준 전류 발생부(160)에 포함될 수 있다. 예를 들어, 상기 제1 기준 데이터는 제1 논리 레벨(예를 들어, '1')에 상응할 수 있고, 상기 제1 기준 데이터에 기초하여 제1 기준 전류(IR1)가 발생될 수 있다. 상기 제2 기준 데이터는 제2 논리 레벨(예를 들어, '0')에 상응할 수 있고, 상기 제2 기준 데이터에 기초하여 제2 기준 전류(IR2)가 발생될 수 있다.
제1 노드(N1)에서 제1 및 제2 기준 전류들(IR1, IR2)을 전체 기준 전류로서 합산할 수 있다(단계 S120). 제1 저항성 메모리 셀(120)과 제1 비트라인 센스 앰프(140)에 의한 제1 부하 및 제2 저항성 메모리 셀(220)과 제2 비트라인 센스 앰프(240)에 의한 제2 부하를 기초로 상기 전체 기준 전류를 분기하여 제1 및 제2 센싱 전류들(IS1, IS2)을 발생할 수 있다(단계 S130). 예를 들어, 제1 및 제2 비트라인 센스 앰프들(140, 240)은 실질적으로 동일한 구조를 가질 수 있고, 제1 및 제2 저항성 메모리 셀들(120, 220)은 실질적으로 동일한 구조를 가질 수 있으며, 따라서 제1 센싱 전류(IS1)의 크기 및 제2 기준 전류(IS2)의 크기는 각각 상기 전체 기준 전류의 크기의 절반으로서 서로 동일할 수 있다.
상술한 것처럼, 본 발명의 실시예들에 따른 저항성 메모리 장치(100)는, 제1 노드(N1)와 연결되고 실질적으로 동일한 구조를 가지는 두 개의 비트라인 센스 앰프들(140, 240)을 포함할 수 있으며, 비트라인 센스 앰프들(140, 240)이 한 쌍의 기준 비트라인들(RBL0, RBL1) 및 서로 다른 기준 데이터들을 저장하는 한 쌍의 저항성 기준 메모리 셀들(162, 164)을 공유할 수 있다. 따라서, 저항성 메모리 장치(100)는 전류 미러와 같은 구조 없이 서로 동일한 크기를 가지는 두 개의 센싱 전류들(IS1, IS2)을 효율적으로 발생할 수 있으며, 집적도가 증가하고 상대적으로 향상된 데이터 센싱 성능을 가질 수 있다.
도 16은 도 14의 제1 및 제2 데이터들을 동시에 센싱하는 단계의 일 예를 나타내는 순서도이다.
도 2, 14 및 16을 참조하면, 상기 제1 및 제2 데이터들을 동시에 센싱하는데 있어서, 프리차지 제어 신호(PC)에 기초하여 제1 저항성 메모리 셀(120)과 연결되는 제1 비트라인(BL0) 및 제2 저항성 메모리 셀(220)과 연결되는 제2 비트라인(BL1)을 소스라인 전압(VSL)으로 프리차지시킬 수 있다(단계 S210).
제1 및 제2 저항성 메모리 셀들(120, 220)과 연결된 제1 워드라인(WL0)을 활성화하여 제1 및 제2 저항성 메모리 셀들을 선택(120, 220)할 수 있다(단계 S220).
독출 컬럼 선택 신호(RCSL)에 기초하여 제1 및 제2 센싱 전류들(IS1, IS2)을 제1 및 제2 비트라인 센스 앰프들(140, 240)에 전달할 수 있다(단계 S230).
제1 비트라인 센스 앰프(140)를 이용하여, 센싱 인에이블 신호(SAE) 및 제1 센싱 전류(IS1)를 기초로 상기 제1 데이터를 센싱하여 상기 제1 데이터에 대한 제1 센싱 결과(예를 들어, 제1 출력 전압들(VOUT0/VOUT0B))를 출력할 수 있다(단계 S240).
제2 비트라인 센스 앰프(240)를 이용하여, 센싱 인에이블 신호(SAE) 및 제2 센싱 전류(IS2)를 기초로 상기 제2 데이터를 센싱하여 상기 제2 데이터에 대한 제2 센싱 결과(예를 들어, 제2 출력 전압들(VOUT1/VOUT1B))를 상기 제1 센싱 결과와 동시에 출력할 수 있다(단계 S250).
도 17은 본 발명의 실시예들에 따른 저항성 메모리 장치를 나타내는 구조도이다.
도 17을 참조하면, 저항성 메모리 장치(600)는 다수의 반도체 레이어들(LA1, ..., LA(k-1), LAk, k는 3이상의 자연수)을 포함할 수 있다. 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정할 수 있고, 나머지 반도체 레이어들(LA2, ..., LAk)은 슬레이브 칩인 것으로 가정할 수 있다. 다수의 반도체 레이어들(LA1, ..., LAk)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다.
마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제k 반도체 레이어(620)를 중심으로 하여 저항성 메모리 장치(600)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들을 포함할 수 있다. 예를 들어, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101), 메모리의 비트라인을 구동하기 위한 컬럼 드라이버(Y-Driver, 6102), 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104), 및 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 포함할 수 있다. 메모리 영역(621)은 도 12 및 13을 참조하여 설명한 것처럼 복수의 서브 어레이 블록들을 포함할 수 있고, 복수의 서브 어레이 블록들 각각은 도 7a 내지 도 10h를 참조하여 설명한 복수의 저항성 메모리 셀들을 포함할 수 있다.
또한, 제1 반도체 레이어(610)는 제어 로직(6107)을 더 포함할 수 있다. 제어 로직(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 메모리 영역(621)을 액세스하기 위한 제어 신호들을 발생할 수 있다.
한편, 제k 반도체 레이어(620)는, 저항성 셀 어레이를 포함하는 메모리 영역(621)과 메모리 영역(621)의 데이터의 독출/기입을 위한 기타 주변 회로들, 예를 들어 로우 디코더, 컬럼 디코더 등을 구비하는 주변 영역(622)을 포함할 수 있다.
본 발명의 실시예들에 따른 저항성 메모리 장치는, 제1 노드와 연결되고 실질적으로 동일한 구조를 가지는 두 개의 비트라인 센스 앰프들을 포함할 수 있으며, 상기 두 개의 비트라인 센스 앰프들이 한 쌍의 기준 비트라인들 및 서로 다른 기준 데이터들을 저장하는 한 쌍의 저항성 기준 메모리 셀들을 공유할 수 있다. 따라서, 상기 저항성 메모리 장치는 전류 미러와 같은 구조 없이 서로 동일한 크기를 가지는 두 개의 센싱 전류들을 효율적으로 발생할 수 있으며, 집적도가 증가하고 상대적으로 향상된 데이터 센싱 성능을 가질 수 있다.
도 18은 도 17의 저항성 메모리 장치에 포함되는 반도체 레이어들을 나타내는 구조도이다.
도 18을 참조하면, 제k 반도체 레이어(LAk)는 복수 개(예를 들어, (m+1)개)의 비트라인들(BLk0, BLk1, ..., BLkn)이 x축 방향을 길이 방향으로 하여 일정간격을 유지하며 배치되어 있고, 복수 개(예를 들어, (n+1)개)의 워드라인들(WLk0, WLk1, ..., WLkn)이 y축 방향을 길이 방향으로 하여 일정간격을 유지하며 배치될 수 있다. 또한 각 워드라인들(WLk0, ..., WLkn)과 각 비트라인들(BLk0, ..., BLkn)의 교차점에는 저항성 메모리 셀들이 각각 배치될 수 있다. 상기 저항성 메모리 셀들은 도 7a 내지 도 10h를 참조하여 설명한 복수의 저항성 메모리 셀들 중 하나로 구현될 수 있다.
도 18에서는 도 17의 제k 반도체 레이어(LAk)의 구조만을 구체적으로 도시하였으나, 실시예에 따라서 다른 반도체 레이어들(LA2, ..., LA(k-1))의 구조도 제k 반도체 레이어(LAk)의 구조와 유사할 수 있다.
도 19 및 20은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도들이다.
도 19를 참조하면, 메모리 시스템(700)은 메모리 컨트롤러(701) 및 저항성 메모리 장치(703)를 포함할 수 있다.
저항성 메모리 장치(703)는 메모리 컨트롤러(701)에 의해 제어될 수 있다. 다시 말하면, 메모리 컨트롤러(701)는 저항성 메모리 장치(703)에 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 전송할 수 있고, 메모리 컨트롤러(701)는 저항성 메모리 장치(703)와 데이터(DQ)를 교환할 수 있다. 메모리 컨트롤러(701)는 호스트(미도시)의 요청에 기초하여 저항성 메모리 장치(703)로 데이터를 입력하거나 저항성 메모리 장치(703)로부터 데이터를 출력할 수 있다.
도 20을 참조하면, 메모리 시스템(710)은 광 연결 장치들(711, 712), 컨트롤러(720) 및 저항성 메모리 장치(730)를 포함할 수 있다. 광 연결 장치들(711, 712)은 컨트롤러(720)와 저항성 메모리 장치(730)를 상호 연결(interconnect)할 수 있다.
컨트롤러(720)는 컨트롤 유닛(721), 제1 송신부(722), 제1 수신부(724)를 포함할 수 있다. 컨트롤 유닛(721)은 제1 전기 신호(SN1)를 제1 송신부(722)로 전송할 수 있다. 제1 전기 신호(SN1)는 저항성 메모리 장치(730)로 전송되는 커맨드 신호들, 클럭 신호들, 어드레스 신호들 또는 기입 데이터 등으로 구성될 수 있다.
제1 송신부(722)는 제1 광 변조기(723)를 포함할 수 있고, 제1 광 변조기(723)는 제1 전기 신호(SN1)를 제1 광 송신신호(OTP1EC)로 변환하여 광 연결 장치(711)로 전송할 수 있다. 제1 광 송신 신호(OTP1EC)는 광 연결 장치(711)를 통하여 시리얼 통신으로 전송될 수 있다. 제1 수신부(724)는 제1 광 복조기(725)를 포함할 수 있고, 제1 광 복조기(725)는 광 연결 장치(712)로부터 수신된 제2 광 수신 신호(OPT2OC)를 제2 전기 신호(SN2)로 변환하여 컨트롤 유닛(721)으로 전송할 수 있다.
저항성 메모리 장치(730)는 제2 수신부(731), STT-MRAM 셀을 포함하는 메모리 영역(735) 및 제2 송신부(733)를 포함할 수 있다. 제2 수신부(731)는 제2 광 복조기(732)를 포함할 수 있고, 제2 광 복조기(732)는 광 연결 장치(711)로부터 제1 광 수신 신호(OPT1OC)를 제1 전기 신호(SN1)로 변환하여 메모리 영역(735)으로 전송할 수 있다.
메모리 영역(735)에서는 제1 전기 신호(SN1)에 응답하여 기입 데이터를 STT-MRAM 셀에 기입하거나 메모리 영역(735)으로부터 독출된 데이터를 제2 전기 신호(SN2)로서 제2 송신부(733)로 전송할 수 있다. 제2 전기 신호(SN2)는 컨트롤러(720)로 전송되는 클럭 신호, 독출 데이터 등으로 구성될 수 있다. 제2 송신부(733)는 제2 광변조기(734)를 포함할 수 있고, 제2 광변조기(734)는 제2 전기 신호(SN2)를 제2 광 데이터 신호(OPT2EC)로 변환하여 광 연결 장치(712)로 전송할 수 있다. 제2 광 송신 신호(OTP2EC)는 광 연결 장치(712)를 통하여 시리얼 통신으로 전송될 수 있다.
도 19의 저항성 메모리 장치(703) 및 도 20의 저항성 메모리 장치(730)는 도 1의 저항성 메모리 장치(100), 도 5의 저항성 메모리 장치(100a), 도 6의 저항성 메모리 장치(100b) 및 도 11의 저항성 메모리 장치(300) 중 하나일 수 있으며, 도 12, 13, 17 및 18을 참조하여 상술한 구조를 가질 수 있다. 예를 들어, 저항성 메모리 장치(703)는 제1 노드와 연결되고 실질적으로 동일한 구조를 가지는 두 개의 비트라인 센스 앰프들을 포함할 수 있으며, 상기 두 개의 비트라인 센스 앰프들이 한 쌍의 기준 비트라인들 및 서로 다른 기준 데이터들을 저장하는 한 쌍의 저항성 기준 메모리 셀들을 공유할 수 있다. 따라서, 저항성 메모리 장치(703)는 전류 미러와 같은 구조 없이 서로 동일한 크기를 가지는 두 개의 센싱 전류들을 효율적으로 발생할 수 있으며, 집적도가 증가하고 상대적으로 향상된 데이터 센싱 성능을 가질 수 있다.
도 21은 본 발명의 실시예들에 따른 서버 시스템을 나타내는 도면이다.
도 21을 참조하면, 서버 시스템(770)은 메모리 컨트롤러(772) 및 복수의 메모리 모듈들(773)을 구비할 수 있다. 각각의 메모리 모듈(773)은 복수의 저항성 메모리 칩들(774)을 포함할 수 있다.
저항성 메모리 칩들(774) 각각은 제1 노드와 연결되고 실질적으로 동일한 구조를 가지는 두 개의 비트라인 센스 앰프들을 포함할 수 있으며, 상기 두 개의 비트라인 센스 앰프들이 한 쌍의 기준 비트라인들 및 서로 다른 기준 데이터들을 저장하는 한 쌍의 저항성 기준 메모리 셀들을 공유할 수 있다. 따라서, 저항성 메모리 칩들(774)은 전류 미러와 같은 구조 없이 서로 동일한 크기를 가지는 두 개의 센싱 전류들을 효율적으로 발생할 수 있으며, 집적도가 증가하고 상대적으로 향상된 데이터 센싱 성능을 가질 수 있다.
서버 시스템(770)은 제1 회로 기판(771)의 소켓들(775)에 제2 회로 기판(776)이 결합되는 구조를 가질 수 있다. 서버 시스템(770)은 신호 채널 별로 하나의 제2 회로 기판(776)이 제1 회로 기판(771)과 연결되는 채널 구조를 가질 수 있다.
한편, 메모리 모듈들(773)의 신호의 전달이 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 광학적 입출력 접속을 위해, 서버 시스템(770)은 전-광 변환 유닛(777)을 더 포함할 수 있으며, 메모리 모듈들(773) 각각은 광-전 변환 유닛(778)을 더 포함할 수 있다.
메모리 컨트롤러(772)는 전기적 채널(EC)을 통하여 전-광 변환 유닛(777)에 접속될 수 있다. 전-광 변환 유닛(777)은 전기적 채널(EC)을 통하여 메모리 컨트롤러(772)로부터 수신된 전기적 신호를 광 신호로 변환시켜 광 채널(OC) 측으로 전달할 수 있다. 또한, 전-광 변환 유닛(777)은 광 채널(OC)을 통하여 수신되는 광 신호를 전기적 신호로 변환시켜 전기적 채널(EC) 측으로 전달하는 신호 처리를 실행할 수 있다.
메모리 모듈들(773)은 광 채널(OC)을 통하여 전-광 변환 유닛(777)과 접속된다. 메모리 모듈(773)로 인가된 광 신호는 광-전 변환 유닛(778)을 통해 전기적 신호로 변환되어 저항성 메모리 칩들(774)로 전달될 수 있다. 이와 같은 광 연결 메모리 모듈들로 구성된 서버 시스템(770)은 높은 저장 용량과 빠른 처리 속도를 지원할 수 있다.
도 22는 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 22를 참조하면, 전자 시스템(800)은 호스트(801) 및 메모리 시스템(810)을 포함할 수 있다. 메모리 시스템(810)은 메모리 컨트롤러(820) 및 복수의 저항성 메모리 장치들(830a, ..., 830y)을 포함할 수 있다.
호스트(801)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(810)과 통신할 수 있다. 또한, 호스트(801)와 메모리 시스템(810)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(820)는 메모리 시스템(810)의 동작을 전반적으로 제어할 수 있으며, 호스트(801)와 저항성 메모리 장치들(830a, ..., 830y) 사이의 전반적인 데이터 교환을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(820)는 호스트(801)의 요청에 따라 저항성 메모리 장치들(830a, ..., 830y)을 제어하여 데이터를 기입하거나 데이터를 독출할 수 있다.
또한, 메모리 컨트롤러(820)는 저항성 메모리 장치들(830a, ..., 830y)을 제어하기 위한 동작 커맨드들을 인가하여, 저항성 메모리 장치들(830a, ..., 830y)의 동작을 제어할 수 있다.
저항성 메모리 장치들(830a, ..., 830y) 각각은 제1 노드와 연결되고 실질적으로 동일한 구조를 가지는 두 개의 비트라인 센스 앰프들을 포함할 수 있으며, 상기 두 개의 비트라인 센스 앰프들이 한 쌍의 기준 비트라인들 및 서로 다른 기준 데이터들을 저장하는 한 쌍의 저항성 기준 메모리 셀들을 공유할 수 있다. 따라서, 저항성 메모리 장치들(830a, ..., 830y)은 전류 미러와 같은 구조 없이 서로 동일한 크기를 가지는 두 개의 센싱 전류들을 효율적으로 발생할 수 있으며, 집적도가 증가하고 상대적으로 향상된 데이터 센싱 성능을 가질 수 있다.
도 23 및 24는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도들이다.
도 23을 참조하면, 컴퓨팅 시스템(1000)은 저항성 메모리 시스템(1010), 중앙 처리 장치(CPU, 1020), RAM(1030), 사용자 인터페이스(1040) 및 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1050)을 포함할 수 있다. 실시예에 따라서, 컴퓨팅 시스템(1000)은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등을 더 포함할 수 있다.
저항성 메모리 시스템(1010)은 메모리 컨트롤러(1011) 및 저항성 메모리 장치(1012)를 포함할 수 있다. 저항성 메모리 장치(1012)에는 중앙 처리 장치(1020)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 저항성 메모리 장치(1012)는 제1 노드와 연결되고 실질적으로 동일한 구조를 가지는 두 개의 비트라인 센스 앰프들을 포함할 수 있으며, 상기 두 개의 비트라인 센스 앰프들이 한 쌍의 기준 비트라인들 및 서로 다른 기준 데이터들을 저장하는 한 쌍의 저항성 기준 메모리 셀들을 공유할 수 있다. 따라서, 저항성 메모리 장치(1012)는 전류 미러와 같은 구조 없이 서로 동일한 크기를 가지는 두 개의 센싱 전류들을 효율적으로 발생할 수 있으며, 집적도가 증가하고 상대적으로 향상된 데이터 센싱 성능을 가질 수 있다.
사용자 인터페이스(1040)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(1040)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(1040)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(1040) 또는 모뎀(1050)을 통해 제공되거나 중앙 처리 장치(1020)에 의해서 처리된 데이터는 저항성 메모리 시스템(1010)에 저장될 수 있다.
컴퓨팅 시스템(1000)이 무선 통신을 수행하는 장비인 경우, 컴퓨팅 시스템(1000)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템에서 사용될 수 있다. 컴퓨터 시스템(1000)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다.
도 24를 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 입출력 허브(1120), 입출력 컨트롤러 허브(1130), 적어도 하나의 메모리 모듈(1140) 및 그래픽 카드(1150)를 포함한다. 실시예에 따라서, 컴퓨팅 시스템(1100)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라서, 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 24에는 하나의 프로세서(1110)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라서, 컴퓨팅 시스템(1100)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라서, 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1110)는 메모리 모듈(1140)의 동작을 제어하는 메모리 컨트롤러(1111)를 포함할 수 있다. 프로세서(1110)에 포함된 메모리 컨트롤러(1111)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1111)와 메모리 모듈(1140) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1140)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1111)는 입출력 허브(1120) 내에 위치할 수 있다. 메모리 컨트롤러(1111)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1140)은 메모리 컨트롤러(1111)로부터 제공된 데이터를 저장하는 복수의 저항성 메모리 장치들을 포함할 수 있다. 상기 저항성 메모리 장치들 각각은 제1 노드와 연결되고 실질적으로 동일한 구조를 가지는 두 개의 비트라인 센스 앰프들을 포함할 수 있으며, 상기 두 개의 비트라인 센스 앰프들이 한 쌍의 기준 비트라인들 및 서로 다른 기준 데이터들을 저장하는 한 쌍의 저항성 기준 메모리 셀들을 공유할 수 있다. 따라서, 상기 저항성 메모리 장치들 각각은 전류 미러와 같은 구조 없이 서로 동일한 크기를 가지는 두 개의 센싱 전류들을 효율적으로 발생할 수 있으며, 집적도가 증가하고 상대적으로 향상된 데이터 센싱 성능을 가질 수 있다.
입출력 허브(1120)는 그래픽 카드(1150)와 같은 장치들과 프로세서(1110) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1120)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 프로세서(1110)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 24에는 하나의 입출력 허브(1120)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라서, 컴퓨팅 시스템(1100)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1120)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1120)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1150)는 AGP 또는 PCIe를 통하여 입출력 허브(1520)와 연결될 수 있다. 그래픽 카드(1150)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1150)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1120)는, 입출력 허브(1120)의 외부에 위치한 그래픽 카드(1150)와 함께, 또는 그래픽 카드(1150) 대신에 입출력 허브(1120)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1120)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1130)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1130)는 내부 버스를 통하여 입출력 허브(1120)와 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 입출력 컨트롤러 허브(1130)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1130)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라서, 프로세서(1110), 입출력 허브(1120) 및 입출력 컨트롤러 허브(1130)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1110), 입출력 허브(1120) 또는 입출력 컨트롤러 허브(1130) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명의 실시예들에 따른 저항성 메모리 장치는, 대용량의 메모리를 필요로 하는 임의의 장치 또는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들에 따른 저항성 메모리 장치는 고성능 및 저전력이 요구되는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 제1 비트라인과 연결되는 제1 저항성 메모리 셀;
    제2 비트라인과 연결되는 제2 저항성 메모리 셀;
    제1 노드와 연결되고, 서로 다른 크기를 가지는 제1 기준 전류 및 제2 기준 전류를 발생하여 상기 제1 노드에 인가하는 기준 전류 발생부;
    상기 제1 노드와 연결되고, 제2 노드에서 상기 제1 비트라인과 연결되며, 상기 제1 및 제2 기준 전류들을 기초로 발생되고 상기 제1 노드로부터 제공되는 제1 센싱 전류에 기초하여 상기 제1 저항성 메모리 셀에 저장된 제1 데이터를 센싱하는 제1 비트라인 센스 앰프; 및
    상기 제1 노드와 연결되고, 제3 노드에서 상기 제2 비트라인과 연결되며, 상기 제1 및 제2 기준 전류들을 기초로 발생되고 상기 제1 노드로부터 제공되며 상기 제1 센싱 전류와 동일한 크기를 가지는 제2 센싱 전류에 기초하여 상기 제2 저항성 메모리 셀에 저장된 제2 데이터를 센싱하는 제2 비트라인 센스 앰프를 포함하고,
    제3 비트라인과 연결되는 제3 저항성 메모리 셀;
    제4 비트라인과 연결되는 제4 저항성 메모리 셀;
    비트라인 선택 신호에 기초하여 상기 제1 및 제3 비트라인들 중 하나와 상기 제2 노드를 선택적으로 연결시키는 제1 비트라인 선택부; 및
    상기 비트라인 선택 신호에 기초하여 상기 제2 및 제4 비트라인들 중 하나와 상기 제3 노드를 선택적으로 연결시키는 제2 비트라인 선택부를 더 포함하며,
    상기 제1 비트라인 센스 앰프는 상기 비트라인 선택 신호 및 상기 제1 센싱 전류에 기초하여 상기 제1 데이터 및 상기 제3 저항성 메모리 셀에 저장된 제3 데이터 중 하나를 선택적으로 센싱하고, 상기 제2 비트라인 센스 앰프는 상기 비트라인 선택 신호 및 상기 제2 센싱 전류에 기초하여 상기 제2 데이터 및 상기 제4 저항성 메모리 셀에 저장된 제4 데이터 중 하나를 선택적으로 센싱하는 저항성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 기준 전류들은 상기 제1 노드에서 전체 기준 전류로서 합산되고, 상기 제1 저항성 메모리 셀과 상기 제1 비트라인 센스 앰프에 의한 제1 부하 및 상기 제2 저항성 메모리 셀과 상기 제2 비트라인 센스 앰프에 의한 제2 부하를 기초로 상기 전체 기준 전류를 분기하여 상기 제1 및 제2 센싱 전류들이 발생되는 것을 특징으로 하는 저항성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 센싱 전류의 크기 및 상기 제2 센싱 전류의 크기는 각각 상기 전체 기준 전류의 크기의 절반인 것을 특징으로 하는 저항성 메모리 장치.
  4. 제 1 항에 있어서, 상기 제1 비트라인 센스 앰프는,
    상기 제1 노드 및 상기 제2 노드와 연결되고, 센싱 인에이블 신호에 응답하여 구동되는 제1 센싱부; 및
    상기 제1 노드 및 상기 제2 노드와 연결되고, 상기 센싱 인에이블 신호의 반전 신호에 응답하여 구동되며, 상기 제1 데이터에 대한 제1 센싱 결과를 출력하는 제1 출력 노드 및 제2 출력 노드를 구비하는 제2 센싱부를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  5. 제 4 항에 있어서, 상기 제1 센싱부는,
    상기 제1 노드와 상기 제2 노드 사이에 연결되고, 상기 센싱 인에이블 신호가 인가되는 게이트 단자를 구비하는 제1 NMOS 트랜지스터;
    상기 제2 노드와 접지 전압 사이에 연결되고, 상기 센싱 인에이블 신호가 인가되는 게이트 단자를 구비하는 제2 NMOS 트랜지스터; 및
    상기 제1 노드와 상기 접지 전압 사이에 연결되고, 상기 센싱 인에이블 신호가 인가되는 게이트 단자를 구비하는 제3 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  6. 제 4 항에 있어서, 상기 제2 센싱부는,
    전원 전압과 제4 노드 사이에 연결되고, 상기 센싱 인에이블 신호의 반전 신호가 인가되는 게이트 단자를 구비하는 제1 PMOS 트랜지스터;
    상기 제4 노드와 상기 제1 출력 노드 사이에 연결되고, 상기 제2 출력 노드와 연결되는 게이트 단자를 구비하는 제2 PMOS 트랜지스터;
    상기 제1 출력 노드와 상기 제2 노드 사이에 연결되고, 상기 제2 출력 노드와 연결되는 게이트 단자를 구비하는 제1 NMOS 트랜지스터;
    상기 제4 노드와 상기 제2 출력 노드 사이에 연결되고, 상기 제1 출력 노드와 연결되는 게이트 단자를 구비하는 제3 PMOS 트랜지스터; 및
    상기 제2 출력 노드와 상기 제1 노드 사이에 연결되고, 상기 제1 출력 노드와 연결되는 게이트 단자를 구비하는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  7. 제 4 항에 있어서,
    제1 컬럼 선택 신호에 기초하여 상기 제1 출력 노드와 제1 로컬 입출력 라인을 선택적으로 연결시키는 제1 컬럼 게이팅부; 및
    상기 제1 컬럼 선택 신호에 기초하여 상기 제2 출력 노드와 제2 로컬 입출력 라인을 선택적으로 연결시키는 제2 컬럼 게이팅부를 더 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  8. 제 1 항에 있어서, 상기 기준 전류 발생부는,
    제1 기준 비트라인과 연결되고, 제1 논리 레벨을 가지는 제1 기준 데이터가 저장되는 제1 저항성 기준 메모리 셀; 및
    제2 기준 비트라인과 연결되고, 상기 제1 논리 레벨과 다른 제2 논리 레벨을 가지는 제2 기준 데이터가 저장되는 제2 저항성 기준 메모리 셀을 포함하며,
    상기 제1 기준 비트라인 및 상기 제2 기준 비트라인은 상기 제1 노드와 연결되는 것을 특징으로 하는 저항성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제1 기준 비트라인 및 상기 제1 저항성 기준 메모리 셀은, 상기 제1 비트라인 센스 앰프를 기준으로 상기 제1 비트라인 및 상기 제1 저항성 메모리 셀과 대칭적인 구조를 가지고,
    상기 제2 기준 비트라인 및 상기 제2 저항성 기준 메모리 셀은, 상기 제2 비트라인 센스 앰프를 기준으로 상기 제2 비트라인 및 상기 제2 저항성 메모리 셀과 대칭적인 구조를 가지는 것을 특징으로 하는 저항성 메모리 장치.
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