JP6505902B1 - 磁気メモリ及びメモリシステム - Google Patents

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Abstract

【課題】動作の信頼性を向上する。【解決手段】実施形態の磁気メモリは、第１の磁気抵抗効果素子を含むメモリセルＭＣと、第１の抵抗状態を有する第２の磁気抵抗効果素子及び第２の抵抗状態を有する第３の磁気抵抗効果素子を含む参照回路１４９と、メモリセルＭＣの第１の信号と参照回路１４９の第２の信号とに基づいて、メモリセルＭＣ内のデータを読み出す、読み出し回路１４と、を含み、データの読み出し時において、第１の電圧ＶＲＤが第１の磁気抵抗効果素子に印加され、第１の電圧ＶＲＤより高い第２の電圧ＶＲＥＦが第２及び第３の磁気抵抗効果素子に印加される。【選択図】 図７

Description

本発明の実施形態は、磁気メモリ及びメモリシステムに関する。
ＳＲＡＭ及びＤＲＡＭのような揮発性メモリの代替メモリとして、ＭＲＡＭのような不揮発性メモリが注目されている。
不揮発性メモリの特性及び機能の向上のために、メモリの回路構成、メモリセルの構成及び構造、データの書き込み及びデータの読み出しなどの各種の動作の研究及び開発が、推進されている。
特開２００８−０８４５２５号公報 特開２００４−０６３０１８号公報 特開２０１３−１６１５０２号公報
動作の信頼性を向上する。
実施形態の磁気メモリは、第１の磁気抵抗効果素子を含むメモリセルと、第１の抵抗状態を有する第２の磁気抵抗効果素子及び第２の抵抗状態を有する第３の磁気抵抗効果素子を含む参照回路と、前記メモリセルの出力に基づく第１の信号と前記参照回路の出力に基づく第２の信号とに基づいて、前記メモリセル内のデータを読み出す、読み出し回路と、を備え、前記データの読み出し時において、第１の電圧が、前記第１の磁気抵抗効果素子に印加され、前記第１の電圧より高い第２の電圧が、前記第２の磁気抵抗効果素子及び前記第３の磁気抵抗効果素子に印加される。
第１の実施形態の磁気メモリを含むシステムの構成例を示すブロック図。 第１の実施形態の磁気メモリの構成例を示すブロック図。 第１の実施形態の磁気メモリの内部構成の一例を示す図。 第１の実施形態の磁気メモリのメモリセルアレイの一例を示す等価回路図。 第１の実施形態の磁気メモリのメモリ素子の構成例を示す図。 第１の実施形態の磁気メモリのメモリ素子を説明するための図。 第１の実施形態の磁気メモリの構成例を示す図。 第１の実施形態の磁気メモリの構成例を示す図。 第１の実施形態の磁気メモリの動作メカニズムを説明するための図。 第１の実施形態の磁気メモリの動作メカニズムを説明するための図。 第１の実施形態の磁気メモリの構成例を示す図。 第１の実施形態の磁気メモリの構成例を示す図。 第１の実施形態の磁気メモリの構成例を示す図。 第２の実施形態の磁気メモリの構成例を示す図。 第３の実施形態の磁気メモリの構成例を示す図。 第４の実施形態の磁気メモリの構成例を示す図。 第４の実施形態の磁気メモリの構成例を示す図。 第４の実施形態の磁気メモリの構成例を示す図。 第４の実施形態の磁気メモリの構成例を示す図。 第５の実施形態の磁気メモリの構成例を示す図。 第６の実施形態の磁気メモリの構成例を示す図。 第６の実施形態の磁気メモリの構成例を示す図。 第７の実施形態の磁気メモリの構成例を示す図。
［実施形態］
図１乃至図２３を参照して、実施形態の磁気メモリ及びその制御方法について、説明する。
以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の実施形態において、区別化のために数字／英字が参照符号の末尾に付された構成要素（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が相互に区別されない場合、末尾の数字／英字が省略された表記が用いられる。
（１） 第１の実施形態
図１乃至図１５を参照して、第１の実施形態の磁気メモリ及びその制御方法（動作）について説明する。
（ａ） 構成例
図１乃至図９を用いて、第１の実施形態の磁気メモリの構成例について説明する。
図１は、本実施形態の磁気メモリを含むシステムの一例を示すブロック図である。
図１に示されるように、システムは、例えば、本実施形態の磁気メモリ１、プロセッサ７及びホストデバイス９を含む。
本実施形態の磁気メモリ（メモリデバイス）１は、メモリ素子としての磁気抵抗効果素子を含む。
磁気メモリ１は、プロセッサ７に直接的又は間接的に接続されている。例えば、磁気メモリ１は、ストレージクラスメモリ、メインメモリ（例えば、ワーキングメモリ）又はキャッシュメモリを構成する。
ホストデバイス９は、プロセッサ７を介して、データの書き込み（記憶）、データの読み出し、及びデータの消去などのなどの各種の動作を、磁気メモリ１に要求できる。
プロセッサ（又はコントローラ）７は、接続端子、コネクタ又はケーブルを介して、ホストデバイス９に直接的又は間接的に結合されている。
プロセッサ７は、磁気メモリ１の動作を制御できる。プロセッサ７は、バッファメモリ及びＥＣＣ回路などを含む。
プロセッサ７は、ホストデバイス９からの要求に基づいて、コマンドを生成する。プロセッサ７は、生成したコマンドを、磁気メモリ１に送信する。
磁気メモリ１は、プロセッサ７からのコマンドに対応する動作を実行する。
例えば、プロセッサ７は、ホストデバイス９からの要求がデータの書き込みである場合において、書き込みコマンドを磁気メモリ１に送信する。プロセッサ７は、書き込みコマンドと共に、選択すべきメモリセルのアドレス、メモリセルに書き込むべきデータ、及び、制御信号を送信する。磁気メモリ１は、書き込みコマンド及び制御信号に基づいて、書き込むべきデータを、選択されたアドレスに書き込む。
例えば、プロセッサ７は、ホストデバイス９からの要求がデータの読み出しである場合において、読み出しコマンドをメモリデバイスに送信する。プロセッサ７は、読み出しコマンドと共に、選択すべきメモリセルのアドレス及び制御信号を送信する。磁気メモリ１は、読み出しコマンド及び制御信号に基づいて、選択されたアドレスから、データを読み出す。磁気メモリ１から読み出されたデータは、プロセッサ７を介して、ホストデバイスに送信される。
このように、磁気メモリ１は、システム内において、所定の動作を実行する。
以下において、プロセッサ７及びホストデバイス９の少なくとも一方は、外部デバイスとよばれる。例えば、ホストデバイス９は、携帯電話、スマートフォン、携帯端末、ゲーム機器、家電機器、及び、パーソナルコンピュータなどから選択される少なくとも１つのデバイスである。
尚、本実施形態の磁気メモリ１は、プロセッサ７内又はホストデバイス９内のメモリでもよい。この場合において、磁気メモリ１は、プロセッサ７内のコントローラ、又は、ホストデバイス９内のＣＰＵ（又はコントローラ）によって、制御される。また、本実施形態において、プロセッサ７は、ホストデバイス９内に設けられてもよい。
図２は、本実施形態の磁気メモリの内部構成を示すブロック図である。
図２に示されるように、本実施形態の磁気メモリは、メモリセルアレイ１０、カラム制御回路１１、ロウ制御回路１２、書き込み回路１３、読み出し回路１４、及び、制御回路１５などを含む。
メモリセルアレイ１０は、複数のビット線ＢＬ、複数のワード線ＷＬ及び複数のメモリセルＭＣを少なくとも含む。１つのメモリセルＭＣは、ワード線ＷＬ及びビット線ＢＬに接続される。
カラム制御回路１１は、メモリセルアレイ１０のカラム（例えば、ビット線ＢＬ）を制御する。カラム制御回路１１は、動作対象のメモリセルのアドレス（以下では、選択アドレスとよばれる）に基づいて、複数のビット線ＢＬのうち少なくとも１つのビット線を、選択状態に設定する。以下において、選択状態に設定されたビット線は、選択ビット線とよばれる。選択ビット線以外のビット線は、非選択ビット線とよばれる。
ロウ制御回路１２は、メモリセルアレイ１０のロウ（例えば、ワード線ＷＬ）を制御する。ロウ制御回路１２は、選択アドレスに基づいて、複数のワード線ＷＬのうち１つのワード線を、選択状態に設定するする。以下において、選択状態に設定されたワード線は、選択ワード線とよばれる。選択ワード線以外のワード線は、非選択ワード線とよばれる。
書き込み回路（書き込み制御回路又は書き込みドライバともばれる）１３は、書き込み動作（データの書き込み）のための各種の制御を行う。例えば、書き込み回路１３は、電圧源（又は電流源）、ラッチ回路などを有する。
読み出し回路（読み出し制御回路又は読み出しドライバともよばれる）１４は、読み出し動作（データの読み出し）のための各種の制御を行う。読み出し回路１４の構成は、後述される。
尚、書き込み回路１３及び読み出し回路１４は、互いに独立な回路に限定されない。例えば、書き込み回路と読み出し回路とは、相互に利用可能な共通な構成要素を有し、１つの統合的な回路として提供されてもよい。
制御回路（シーケンサ、ステートマシーンまたは内部コントローラともよばれる）１５は、制御回路１５は、磁気メモリ１の内部動作を制御する。
制御回路１５は、信号ＡＤＲ，ＤＴ，ＣＮＴ，ＣＭＤを送受信するための入出力回路（以下では、Ｉ／Ｏ回路と表記される）１５０を含む。Ｉ／Ｏ回路１５０は、外部デバイス７と磁気メモリ１との間のインターフェイス回路として機能する。
Ｉ／Ｏ回路１５０は、プロセッサ７（又は、ホストデバイス９）からの各種の信号ＡＤＲ，ＤＴ，ＣＮＴ，ＣＭＤを受信及び送信する。
Ｉ／Ｏ回路１５０は、メモリセルアレイ１０に書き込むべきデータ（以下では、書き込みデータともよばれる）ＤＴを、受信する。Ｉ／Ｏ回路１５０は、書き込みデータＤＴを、書き込み回路１３に送信する。Ｉ／Ｏ回路１５は、メモリセルアレイ１０から読み出されたデータ（以下では、読み出しデータともよばれる）ＤＴを、読み出し回路１４を介して受信する。Ｉ／Ｏ回路１５０は、読み出しデータＤＴを、プロセッサ７に送信する。
制御回路１５は、プロセッサ７からのアドレス（選択アドレス）ＡＤＲをデコードするためのデコード回路１５１を含む。
デコード回路１５１は、選択アドレスＡＤＲをデコードする。デコード回路１５１は、アドレスＡＤＲのデコード結果を、ロウ制御回路１３及びカラム制御回路１４に、送信する。選択アドレス（例えば、物理アドレス）ＡＤＲは、選択すべきカラムアドレス及び選択すべきロウアドレスを、含む。
制御回路１５は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気メモリ１内の各回路１１〜１４の動作を制御する。コマンドＣＭＤは、外部デバイス７，９から磁気メモリ１に提供される。制御信号ＣＮＴは、磁気メモリ１と外部デバイス７，９との間で送受信される。
例えば、コマンドＣＭＤは、磁気メモリ１が実行すべき動作を示す信号である。例えば、制御信号ＣＮＴは、外部デバイス７，９と磁気メモリ１との間の動作タイミング及び磁気メモリ１の内部の動作タイミングを制御するための信号である。
例えば、制御回路１５は、電圧生成回路１５９を含む。電圧生成回路１５９は、磁気メモリ１の動作に用いられる電圧ＶＲＤ及び電圧ＶＲＥＦを生成する。また、制御回路１５は、各信号ＡＤＲ，ＤＴ，ＣＮＴ，ＣＭＤを一時的に保持するラッチ回路（図示せず）を含む。
尚、磁気メモリ１は、上記の回路１１〜１５の以外の回路を、含んでもよい。例えば、磁気メモリ１は、ＥＣＣ回路を、さらに含んでもよい。
例えば、本実施形態の磁気メモリ１は、ＭＲＡＭである。
＜メモリセルアレイの構成例＞
図３は、本実施形態のＭＲＡＭにおける、メモリセルアレイ１０及びその近傍の回路の構成例を模式的に示す図である。
図３に示されるように、複数のメモリセルＭＣが、メモリセルアレイ１０内に、マトリクス状に配置される。
Ｘ方向（ロウ方向）に配列される複数のメモリセルＭＣは、ワード線ＷＬに共通に接続される。ロウ制御回路１２による選択アドレスＡＤＲに応じたワード線ＷＬの電位の制御によって、メモリセルＭＣは、選択（活性化）される。
Ｙ方向（カラム方向）に配列される複数のメモリセルＭＣは、共通のビット線ＢＬに接続される。
ビット線ＢＬは、カラム制御回路１１内のカラム選択回路（スイッチ回路）１１１に接続されている。カラム選択回路１１１は、選択アドレスＡＤＲに応じて、カラム選択回路１１１に接続された複数のビット線ＢＬのうち１つを選択（活性化）する。
例えば、メモリセルアレイ１０は、Ｘ方向に分割された複数の領域ＢＫを含む。この場合において、複数のカラム選択回路１１１が、カラム制御回路１１内に設けられる。カラム選択回路１１１の数は、メモリセルアレイ１０内の領域ＢＫの数と同じである。
１つのカラム選択回路１１１が、１つの領域ＢＫに対応する。これによって、書き込み動作又は読み出し動作が、複数の領域ＢＫに対して並列に実行できる。
読み出し回路１４は、１以上の読み出しセクション１４０と、１以上の参照セルアレイ（参照回路）１４９と、を含む。
読み出しセクション１４０は、領域ＢＫと１対１で対応する。参照セルアレイ１４９は、読み出しセクション１４０に接続される。参照セルアレイ１４９は、読み出しセクション１４０と１対１で対応する。
読み出し回路１４は、１以上のセンスアンプ回路４００を含む。読み出しセクション１４０内に、センスアンプ回路４００が設けられている。センスアンプ回路４００は、カラム選択回路１１１と１対１で対応する。センスアンプ回路４００は、カラム選択回路１１１の出力端子に接続される。
読み出しセクション１４０内のセンスアンプ回路４００は、メモリセルアレイ１０（メモリ領域ＢＫ）からの信号及び参照セルアレイ１４９からの信号を、センスし、増幅する。センスアンプ回路４００は、メモリセルアレイ１０からの信号と参照セルアレイ１４９からの信号とを比較する。
センスアンプ回路４００による２つの信号の比較結果に基づいて、メモリセルアレイ１０内の選択されたメモリセルＭＣ内のデータが、判別される。
図４は、本実施形態のＭＲＡＭのメモリセルアレイの内部構成の一例を示す等価回路図である。
図４に示されるように、メモリセルアレイ１０（又は、領域ＢＫ）において、メモリセルＭＣは、２つのビット線ＢＬ，ｂＢＬ間に接続される。２つのビット線ＢＬ，ｂＢＬは、１つのビット線対を形成する。以下において、説明の区別化のために、ビット線ｂＢＬは、ソース線ともよばれる場合もある。
複数のビット線ＢＬ（ＢＬ＜０＞，ＢＬ＜１＞，・・・，ＢＬ＜ｍ−１＞）、複数のソース線ｂＢＬ（ｂＢＬ＜０＞，ｂＢＬ＜１＞，・・・，ｂＢＬ＜ｍ−１＞）及び複数のワード線ＷＬ（ＷＬ＜０＞，ＷＬ＜１＞，・・・，ＷＬ＜ｎ−１＞）が、メモリセルアレイ１０内に設けられている。
メモリセルＭＣは、磁気抵抗効果素子１００と、セルトランジスタ２００とを含む。
磁気抵抗効果素子１００の一端は、ビット線ＢＬに接続され、磁気抵抗効果素子の他端は、セルトランジスタ２００の電流経路の一端（ソース／ドレインの一方）に接続され、セルトランジスタ２００の電流経路の他端（ソース／ドレインの他端）は、ソース線ｂＢＬに接続される。セルトランジスタ２００のゲートは、ワード線ＷＬに接続されている。
カラム選択回路１１１は、複数のスイッチＭ１（Ｍ１＜０＞，Ｍ１＜１＞，・・・，Ｍ１＜ｍ−１＞），Ｍ２（Ｍ２＜０＞，Ｍ２＜１＞，・・・，Ｍ２＜ｍ−１＞）を含む。
複数のスイッチＭ１は、複数のビット線ＢＬと１対１で対応する。複数のスイッチＭ１は、１つのグローバルビット線ＧＢＬに接続されている。
スイッチＭ１の一端は、グローバルビット線ＧＢＬに接続され、スイッチＭ１の他端は、ビット線ＢＬに接続されている。
複数のスイッチＭ２は、複数のソース線ｂＢＬと１対１で対応する。複数のスイッチＭ２は、１つのグローバルビット線ｂＧＢＬに接続されている。
スイッチＭ２の一端は、ソース線ｂＢＬに接続され、スイッチＭ２の他端は、グローバルビット線ｂＧＢＬに接続されている。
グローバルビット線ＧＢＬ，ｂＧＢＬのうち一方に、センスアンプ回路４００が接続され、グローバルビット線ＧＢＬ，ｂＧＢＬのうち他方に、読み出しドライバ（図示せず）が接続される。読み出しドライバは、電圧源（高電圧端子及びグランド端子）又は電流源（電流ソース及び電流シンク）を含む。
各スイッチＭ１，Ｍ２のオン／オフは、対応する制御信号ＣＳＬ（ＣＳＬ＜０＞，ＣＳＬ＜１＞，・・・，ＣＳＬ＜ｍ−１＞）によって、制御される。制御信号ＣＳＬの信号レベルは、選択アドレスＡＤＲに基づいて、制御される。
選択アドレスに対応したワード線ＷＬの電位が、セルトランジスタ２００のオン電圧（しきい値電圧）以上に設定されることによって、セルトランジスタ２００がオン状態に設定される。これによって、メモリセルアレイ１０のロウに関して選択されたメモリセルＭＣが、活性化される。
選択アドレスに対応したビット線ＢＬ，ｂＢＬが、オン状態のスイッチＭ１，Ｍ２を介して、グローバルビット線ＧＢＬ，ｂＧＢＬに接続される。これによって、メモリセルアレイ１０のカラムに関して選択されたメモリセルＭＣが、センスアンプ回路４００に接続される。
尚、本実施形態のＭＲＡＭにおいて、メモリセルアレイ１０は、クロスポイント構造を有していてもよい。
＜磁気抵抗効果素子の構成例＞
図５は、本実施形態のＭＲＡＭの磁気抵抗効果素子の構造を説明するための模式的な断面図である。
図５に示されるように、磁気抵抗効果素子１００は、２つの磁性層１０１，１０２と、非磁性層１０３とを少なくとも含む。
２つの磁性層１０１，１０２のそれぞれは、磁化を有する。磁性層１０１の磁化の向きは、可変である。磁性層１０２の磁化の向きは、不変（固定状態）である。
本実施形態において、磁化の向きが可変な磁性層１０１は、記憶層（又は、自由層）１０１とよばれ、磁化の向きが不変な（固定状態である）磁性層１０２は、参照層（又は、固定層、ピン層、ピンド層）１０２とよばれる。
尚、本実施形態において、「参照層の磁化の向きが不変である」、又は、「参照層の磁化の向きが固定状態である」とは、記憶層の磁化の向きを変えるための電流又は電圧が磁気抵抗効果素子に供給された場合において、参照層の磁化の向きが、電流／電圧の供給の前後で供給された電流又は電圧によって変化しないことを、意味する。
非磁性層１０３は、２つの磁性層１０１，１０２間に設けられている。非磁性層１０３は、トンネルバリア層１０３として機能する。例えば、トンネルバリア層１０３は、酸化マグネシウムを含む絶縁層である。
例えば、２つの磁性層１０１，１０２及びトンネルバリア層１０３によって、磁気トンネル接合が、形成される。本実施形態において、磁気トンネル接合を有する磁気抵抗効果素子１００は、ＭＴＪ素子１００とよばれる。
例えば、磁性層１０１，１０２は、垂直磁気異方性を有している。磁性層１０１，１０２の磁化方向（磁化容易軸方向）は、磁性層１０１，１０２の層面に対して、実質的に垂直である。磁性層１０１，１０２の磁化方向は、複数の層１０１，１０２，１０３の積層方向に対して、実質的に平行である。磁性層１０１，１０２の垂直磁気異方性は、磁性層の界面磁気異方性などを利用して生じる。磁性層の垂直磁気異方性を利用したＭＴＪ素子は、垂直磁化型ＭＴＪ素子とよばれる。
磁性層１０８が、スペーサ層１０９介して参照層１０２の隣り合うように設けられてもよい。磁性層１０８は、参照層１０２のトンネルバリア層１０３側の反対側に設けられている。磁性層１０８は、シフトキャンセル層１０８ともよばれる。シフトキャンセル層１０８は、参照層１０２の漏れ磁場を低減するための磁性層である。シフトキャンセル層１０８の磁化の向きは、参照層１０２の磁化の向きと反対である。これによって、参照層１０２の漏れ磁場に起因する記憶層１０１の磁化への悪影響（例えば、磁界シフト）が、抑制される。
参照層１０２の磁化の向きとシフトキャンセル層１０８の磁化の向きは、ＳＡＦ（synthetic antiferromagnetic）構造によって、互いに反対の向きに設定される。
ＳＡＦ構造において、参照層１０２とシフトキャンセル層１０８との間のスペーサ層１０９によって、参照層１０２及びシフトキャンセル層１０８が、反強磁性的に結合する。
スペーサ層１０９は、例えば、ルテニウム（Ｒｕ）のような非磁性金属膜である。例えば、スペーサ層１０９に、Ｒｕが用いられた場合、スペーサ層１０９の膜厚を調節することによって、参照層１０２及びシフトキャンセル層１０８における反強磁性の結合力を、強くできる。これによって、参照層１０２の磁化の向き及びシフトキャンセル層１０８の磁化の向きは、反平行な状態で安定化する。
尚、参照層１０２及びシフトキャンセル層１０８の磁化の向きは、互いに反平行であればよく、図５に示される磁化の向きに限られない。
磁性層１０２，１０８及びスペーサ層１０９を含む積層体（ＳＡＦ構造）が、全体として参照層とよばれる場合もある。
ＭＴＪ素子１００の抵抗状態（抵抗値）は、記憶層１０１の磁化の向きと参照層１０２の磁化の向きとの相対的な関係（磁化配列）に応じて、変わる。
図６は、ＭＴＪ素子の磁化配列とＭＴＪ素子の抵抗状態との関係を説明するための模式図である。図６において、ＭＴＪ素子１００のシフトキャンセル層の図示は、省略される。
図６の（ａ）に示されるように、記憶層１０１の磁化の向きが、参照層１０２の磁化の向きと同じである場合、ＭＴＪ素子１００は、第１の抵抗状態（第１の磁化配列状態）を有する。
図６の（ｂ）に示されるように、記憶層１０１の磁化の向きが、参照層１０２の磁化の向きと反対である場合、ＭＴＪ素子１００は、第２の抵抗状態（第２の磁化配列状態）を有する。
一般に、第２の抵抗状態を有するＭＴＪ素子１００の抵抗値Ｒａｐは、第１の抵抗状態を有するＭＴＪ素子１００の抵抗値Ｒｐより高い。
このように、ＭＴＪ素子１００は、２つの磁性層１０１，１０２の磁化配列に応じて、低抵抗状態及び高抵抗状態のうちいずれか１つの状態を取り得る。
例えば、ＭＴＪ素子１００は、１ビットのデータ（“０”データ及び“１”データ）を保持する。この場合において、ＭＴＪ素子１００の抵抗状態が第１の抵抗状態に設定されることによって、メモリセルＭＣは、第１のデータ保持状態（例えば、“０”データ保持状態）に設定される。ＭＴＪ素子１００の抵抗状態が第２の抵抗状態に設定されることによって、メモリセルＭＣは、第２のデータ保持状態（例えば、“１”データ保持状態）に設定される。
本実施形態において、ＭＴＪ素子１００における記憶層１０１の磁化の向きと参照層１０２の磁化の向きとが同じである磁化配列状態は、Ｐ状態（又は平行状態）とよばれる。ＭＴＪ素子１００における記憶層１０１の磁化の向きと参照層１０２の磁化の向きとが反対である磁化配列状態は、ＡＰ状態（又は反平行状態）ともよばれる。
＜読み出し回路の構成例＞
図７及び図８を参照して、本実施形態のＭＲＡＭにおける、読み出し回路の構成例について、説明する。
［構成］
図７を参照して、本実施形態のＭＲＡＭにおける、読み出し回路の構成の一例について、説明する。
図７は、本実施形態のＭＲＡＭにおける読み出し回路の基本構成を説明するための模式図である。
図７に示されるように、本実施形態のＭＲＡＭの読み出し回路は、センスアンプ回路４００、参照セルアレイ１４９、及び、調整回路４０９，４０９ｚを含む。
メモリセルアレイ１０は、カラム選択回路１１１を介して、センスアンプ回路４００の一方の入力端子に電気的に接続される。
参照セルアレイ１４９は、センスアンプ回路４００の他方の入力端子に電気的に接続される。
調整回路４０９は、参照セルアレイ１４９とセンスアンプ回路４００との間に、接続されている。調整回路４０９ｚは、カラム選択回路１１１と、センスアンプ回路４００との間に接続されている。尚、メモリセルアレイ１０側の調整回路４０９ｚは、読み出し回路（読み出しセクション）の回路構成に応じて、省略されてもよい。
読み出し動作時において、電圧（以下では、読み出し電圧とよばれる）ＶＲＤが、メモリセルアレイ１０内の選択アドレスに対応するメモリセル（以下では、選択セルとよばれる）に、印加される。電圧（以下では、参照電圧とよばれる）ＶＲＥＦが、参照セルアレイ１４９に印加される。
例えば、センスアンプ回路４００に、電圧Ｖｚが駆動電圧として印加されている。電圧Ｖｚの電圧値は、読み出し電圧ＶＲＤの電圧値と同じでもよい。読み出し回路１４の構成に応じて、読み出し電圧ＶＲＤが、センスアンプ回路４００から選択セルＭＣｋに印加される場合もある。
図８は、本実施形態のＭＲＡＭの読み出し回路における参照セルアレイの構成例を説明するための模式図である。
図８に示されるように、参照セルアレイ１４９は、複数の参照セルストリング３００を含む。複数の参照セルストリング３００は、並列に接続されている。
各参照セルストリング３００は、複数のＭＴＪ素子１００Ａ，１００Ｂ（以下では、参照ＭＴＪ素子ともよばれる）を含む。ＭＴＪ素子１００Ａは、ＡＰ状態のＭＴＪ素子であり、ＭＴＪ素子１００Ｂは、Ｐ状態のＭＴＪ素子である。参照セルアレイ１４９内のＭＴＪ素子１００Ａ，１００Ｂは、メモリセルアレイ１０内のＭＴＪ素子１００と実質的に同じ構造を有する。尚、図８において、ＭＴＪ素子１００Ａ，１００Ｂのシフトキャンセル層の図示は、省略している。
参照セルストリング３００内において、ＡＰ状態のＭＴＪ素子１００ＡとＰ状態のＭＴＪ素子１００Ｂとが、直列接続されている。参照セルストリング３００内において、ＡＰ状態のＭＴＪ素子１００ＡとＰ状態のＭＴＪ素子１００Ｂとが、交互に配列されている。
このように、参照セルアレイ１４９内に、複数のＭＴＪ素子１００Ａ，１００Ｂは、アレイ状に配列されている。
参照セルアレイ１４９は、ＡＰ状態のＭＴＪ素子の抵抗値ＲａｐとＰ状態のＭＴＪ素子の抵抗値Ｒｐとの間の抵抗値を有する。
（１ｂ） 動作メカニズム
図９及び図１０を用いて、第１の実施形態のＭＲＡＭの動作のメカニズムについて、説明する。
＜書き込み動作のメカニズム＞
本実施形態のＭＲＡＭの書き込み動作のメカニズムについて説明する。
例えば、ＭＴＪ素子１００に対するデータの書き込みは、記憶層の磁化にスピントルクを印加することによって、実行される。このスピントルクによって、記憶層の磁化が、反転する。
例えば、ＳＴＴ（Spin torque transfer）型ＭＲＡＭにおいて、磁化反転しきい値以上の電流値を有する書き込み電流が、ＭＴＪ素子１００に供給される。これによって、記憶層の磁化反転が生じるスピントルクが、記憶層に印加される。
ＭＴＪ素子１００の磁化配列状態が、ＡＰ状態からＰ状態へ変化される場合、参照層１０２の磁化の向きと同じ向きのスピン（電子）のスピントルクが、記憶層１０１の磁化に、印加される。記憶層１０１の磁化の向きが参照層１０２の磁化の向きに対して反対である場合、記憶層１０１の磁化の向きは、印加されたスピントルクによって、参照層１０２の磁化の向きと同じ向きに変わる。
この結果として、ＭＴＪ素子１００の磁化配列は、Ｐ状態に設定される。このように、メモリセルＭＣに、“０”データが書き込まれる。
尚、Ｐ状態のＭＴＪ素子１００の記憶層に、参照層の磁化の向きと同じ向きのスピンが印加された場合、記憶層４０１の磁化の向きは、変化しない。それゆえ、ＭＴＪ素子１００は、Ｐ状態を維持する。
ＭＴＪ素子１００の磁化配列状態が、Ｐ状態からＡＰ状態へ変化される場合、参照層１０２の磁化の向きに対して反対の向きのスピンのスピントルクが、記憶層１０１の磁化に、印加される。記憶層１０１の磁化の向きが参照層１０２の磁化の向きと同じである場合、記憶層１０１の磁化の向きは、印加されたスピントルクによって、参照層１０２の磁化の向きに対して反対の向きに変わる。
この結果として、ＭＴＪ素子１００の磁化配列は、ＡＰ状態に設定される。このように、メモリセルＭＣに、“１”データが書き込まれる。
尚、ＡＰ状態のＭＴＪ素子１００の記憶層に、参照層の磁化の向きと反対の向きのスピンが印加された場合、記憶層１０１の磁化の向きは、変化しない。それゆえ、ＭＴＪ素子１００は、ＡＰ状態を維持する。
尚、ＭＴＪ素子に対する磁化反転しきい値以上のエネルギー（例えば、電圧）の印加によって、記憶層の磁化の歳差運動が励起され、記憶層の磁化反転が、制御されてもよい。
＜読み出し動作のメカニズム＞
図９及び図１０を用いて、本実施形態のＭＲＡＭの読み出し動作のメカニズムについて、説明する。
ＭＴＪ素子１００からのデータの読み出しは、選択セルから出力される信号（以下では、セル信号とよばれる）を用いて、実行される。
データの読み出し（ＭＴＪ素子１００の抵抗状態の判別）時において、読み出し電流（以下では、セル電流ともよばれる）ＩＲＤが、選択セルＭＣｋ（ＭＴＪ素子１００）内を流れる。読み出し電流ＩＲＤの電流値は、記憶層１０１の磁化反転しきい値より小さい。
データの読み出しは、読み出し電流ＩＲＤの電流値、読み出し電流ＩＲＤに起因するあるノードの電位の変動、又は、読み出し電流ＩＲＤによる電荷の蓄積量などのセル信号のセンス結果に基づいて、実行される。
例えば、高抵抗状態（ＡＰ状態）のＭＴＪ素子１００から出力される読み出し電流ＩＲＤの電流値は、低抵抗状態（Ｐ状態）のＭＴＪ素子１００から出力される読み出し電流ＩＲＤの電流値より小さい。
このような、ＭＴＪ素子１００の抵抗状態の違いに伴った電流ＩＲＤの変動に基づいて、ＭＴＪ素子１００が保持しているデータが、判別される。
ＭＴＪ素子１００の保持しているデータ（セル信号の大きさ）の判定基準として、参照信号が、用いられる。参照信号は、上述の参照セルアレイ１４９の参照信号に用いて、生成される。
図９は、複数のＭＴＪ素子におけるＭＴＪ素子の抵抗値とその抵抗値の確率密度との関係を示すグラフである。
図９において、グラフの横軸は、ＭＴＪ素子の抵抗値に対応し、グラフの縦軸は、各抵抗値の確率密度（存在確率）に対応する。
図９に示されるように、ＭＲＡＭにおいて、ＭＴＪ素子の特性のばらつきに応じて、Ｐ状態のＭＴＪ素子の抵抗値Ｒｐの分布８０、及び、ＡＰ状態のＭＴＪ素子の抵抗値Ｒａｐの分布８１は、ある広がりを有する。例えば、ＭＴＪ素子の微細化に伴って、分布８０，８１の広がりは、増大する傾向がある。
参照抵抗値（参照値）Ｒｒｅｆが、抵抗値Ｒｐの分布８０と抵抗値Ｒａｐの分布８１との間に設定される。ＭＲＡＭの読み出し動作時において、選択セルのセル信号（読み出し信号）と参照抵抗値に基づく参照信号との比較結果に基づいて、ＭＴＪ素子の保持データが、判別される。
参照抵抗値Ｒｒｅｆと分布８０との間隔、及び、参照値と分布８１との間隔が、大きくされることによって、データの読み出しの信頼性は、向上する。
例えば、参照抵抗値Ｒｒｅｆは、参照セルアレイ１４９内の複数のＭＴＪ素子１００Ａ，１００Ｂを用いて生成される。参照セルアレイ１４９内のＭＴＪ素子１００Ａ，１００Ｂは、メモリセルアレイ１０内のＭＴＪ素子１００と同様に、特性のばらつきを有する。
それゆえ、参照抵抗値も、ある広がりを有する分布８７となる。但し、参照抵抗値Ｒｒｅｆの分布８７は、抵抗値Ｒｐの分布８０及び抵抗値Ｒａｐの分布８１より狭い。
参照セルアレイ１４９内において、ＭＴＪ素子１００Ａ，１００Ｂの磁化が、例えば、リテンションエラー及び／又は読み出しディスターブによって、意図せずに反転する不良が生じる可能性がある。この場合において、参照抵抗値が、変動する。
例えば、参照セルアレイ１４９内のＭＴＪ素子１００Ｂの磁化配列が、Ｐ状態からＡＰ状態に変化した場合、図８の分布８８のように、参照抵抗値Ｒｒｅｆの分布は、所定の分布８７から抵抗値Ｒａｐの分布８１の側へシフトする。そのため、分布８８と分布８１との間隔は、分布８７と分布８１との間隔に比較して狭くなる。それゆえ、“１”データの読み出しの信頼性は、低下する。
例えば、参照セルアレイ１４９内のＭＴＪ素子１００Ａの磁化配列が、ＡＰ状態からＰ状態に変化した場合、図８の分布８９のように、参照抵抗値の分布は、所定の分布８７から抵抗値Ｒｐの分布８０の側へシフトする。そのため、分布８９と分布８０との間隔は、分布８７と分布８０との間隔に比較して狭くなる。それゆえ、“０”データの読み出しの信頼性は、低下する。
このような参照セルアレイ１４９内のＭＴＪ素子の意図しない磁化反転（磁化反転エラー）による参照抵抗値の分布のシフトに起因して、データの読み出しの信頼性が、低下する可能性がある。
以下のように、本実施形態のＭＲＡＭは、ＭＴＪ素子の電圧依存性を利用して、高い信頼性を有する読み出し動作を実行する。
図１０を用いて、磁気抵抗効果素子における抵抗値の電圧依存特性について、説明する。
図１０は、磁気抵抗効果素子（ＭＴＪ素子）に対する印加電圧と磁気抵抗効果素子の抵抗値との関係を示すグラフである。図１０おいて、グラフの横軸は印加電圧に対応し、グラフの縦軸は、ＭＴＪ素子の抵抗値に対応する。
図１０において、線Ａ１は、Ｐ状態のＭＴＪ素子における印加電圧と抵抗値との関係（電圧依存特性）を示し、線Ａ２は、ＡＰ状態のＭＴＪ素子における印加電圧と抵抗値との関係を示す。
ＭＴＪ素子の抵抗値と印加電圧との関係の傾向として、印加電圧が増加すると、ＭＴＪ素子１００の抵抗値は低下する。尚、ＭＴＪ素子に対する電圧の印加による絶縁破壊又は磁化反転が生じなければ、印加電圧の電圧値の増加によってＭＴＪ素子の抵抗値が低下しても、ＭＴＪ素子の設定された磁化配列は維持される。
図１０に示されるように、Ｐ状態のＭＴＪ素子の抵抗値の電圧依存特性（線Ａ１）は、ＡＰ状態のＭＴＪ素子の抵抗値の電圧依存特性（線Ａ２）と異なる。
線Ａ１に示されるように、印加電圧が０Ｖから電圧値Ｖ２に増大しても、Ｐ状態のＭＴＪ素子の抵抗値の変化は、ほとんど生じない（又は小さい）。
これに対して、線Ａ２に示されるように、電圧値０から電圧値Ｖ２での印加電圧の範囲において、ＡＰ状態のＭＴＪ素子の抵抗値の変化量は、Ｐ状態のＭＴＪ素子の抵抗値の変化量より大きい。
印加電圧が電圧値Ｖ１を有する場合、ＡＰ状態のＭＴＪ素子は、抵抗値Ｒ１を有する。印加電圧が電圧値Ｖ２を有する場合、ＡＰ状態のＭＴＪ素子は、抵抗値Ｒ１より小さい抵抗値Ｒ２を有する。例えば、抵抗値Ｒ２は、Ｐ状態のＭＴＪ素子の抵抗値Ｒｐに近い値を有する。
電圧値Ｖ１において、ＡＰ状態のＭＴＪ素子の抵抗値Ｒ１とＰ状態のＭＴＪ素子の抵抗値Ｒｐとの差（抵抗差）は、“Ｄ１”である。電圧値Ｖ２において、ＡＰ状態のＭＴＪ素子の抵抗値Ｒ２とＰ状態のＭＴＪ素子の抵抗値Ｒｐとの差は、“Ｄ２”である。抵抗差Ｄ１は、抵抗差Ｄ２より大きい。
このように、ＭＴＪ素子の磁化配列状態に応じて、ある電圧がＭＴＪ素子に印加された場合におけるＭＴＪ素子の抵抗値、及び、印加電圧に対するＭＴＪ素子の抵抗値の変化量が異なる。
本実施形態のＭＲＡＭにおいて、参照電圧ＶＲＥＦの電圧値は、読み出し電圧ＶＲＤの電圧値と異なる。
本実施形態のＭＲＡＭは、読み出し動作時において、セル信号（例えば、読み出し電流ＩＲＤ）を生成するために読み出し電圧ＶＲＤを、選択セルＭＣｋに印加し、参照信号（例えば、参照電流ＩＲＥＦ）を生成するために参照電圧ＶＲＥＦを、参照セルアレイ１４９に印加する。
選択セル（ＭＴＪ素子）からのデータの読み出しに関して、データの読み出しの高い信頼性を確保するために、ＡＰ状態のＭＴＪ素子の抵抗値ＲａｐとＰ状態のＭＴＪ素子の抵抗値Ｒｐとの差が大きいことが、好ましい。
それゆえ、比較的小さい電圧値（例えば、電圧値Ｖ１）を有する電圧が、読み出し電圧ＶＲＤとして、選択セルに印加されることが、望ましい。
参照セルアレイにおける参照信号の生成に関して、ＭＴＪ素子の反転エラーの観点で、磁化反転に起因する抵抗値の変化の影響が、小さいことが好ましい。例えば、磁化反転エラーにより参照ＭＴＪ素子の磁化配列が、ＡＰ状態からＰ状態（又は、Ｐ状態からＡＰ状態）へ変化した場合、電圧値Ｖ２の印加時における抵抗値の変化量Ｄ２は、電圧値Ｖ１の印加時における抵抗値の変化量Ｄ１より小さい。
それゆえ、比較的大きい電圧値（例えば、電圧値Ｖ２）を有する電圧が、参照電圧ＶＲＥＦとして、参照セルアレイに印加されることが、望ましい。
したがって、本実施形態のＭＲＡＭにおいて、参照電圧ＶＲＥＦの電圧値（絶対値）は、読み出し電圧ＶＲＤの電圧値（絶対値）より高い。
これによって、本実施形態のＭＲＡＭにおいて、読み出し動作時に、抵抗値Ｒｐの分布８０と抵抗値Ｒａｐの分布８１との間に、大きい間隔を確保できる。
また、本実施形態のＭＲＡＭにおいて、参照ＭＴＪ素子の磁化反転エラーが生じたとしても、参照抵抗値（参照信号）の分布８７の高抵抗側又は低抵抗側へのシフト量は、小さくなる。
本実施形態において、読み出し電圧ＶＲＤと参照電圧ＶＲＥＦとの差に起因する信号量（電流量）を調整するために、調整回路４０９（４０９ｚ）が、読み出し回路１４（各読み出しセクション１４０）内に設けられる。
図７の例において、調整回路４０９は、センスアンプ回路４００の第２の入力端子と参照セルアレイ１４９との間に接続されている。
調整回路４０９ｚは、センスアンプ回路４００の第１の入力端子と選択セル（メモリセルアレイ）との間に接続されている。
調整回路４０９は、参照電圧ＶＲＥＦが印加された参照セルアレイ１４９からの信号の信号値（信号量）を、参照電圧ＶＲＥＦに基づく信号値から読み出し電圧ＶＲＤに基づく信号値に、変換（調整）できる。例えば、調整回路４０９は、読み出し電圧ＶＲＤの電圧値と参照電圧ＶＲＥＦの電圧値との違いによる参照電流の電流値と読み出し電流の電流値との差を、補償できる。
調整回路４０９は、参照電流ＩＲＥＦの電流値が、読み出し電圧ＶＲＤの印加時におけるＰ状態のＭＴＪ素子に流れる電流の電流値と読み出し電圧ＶＲＤの印加時におけるＡＰ状態のＭＴＪ素子に流れる電流の電流値との中間付近の値になるように、電流ＩＲＥＦ，ＩＲＤの電流値を、それぞれ調整する。
尚、回路構成に応じて、調整回路４０９が、メモリセルアレイ１０とセンスアンプ回路４００との間に接続されない場合もある。
（１ｃ） 具体例
図１１乃至図１３を参照して、本実施形態のＭＲＡＭの具体例について、説明する。
＜回路構成＞
図１１は、本実施形態のＭＲＡＭの読み出し回路の構成例をより具体的に説明するための模式図である。
図１１に示されるように、読み出し回路１４（読み出しセクション１４０）は、センスアンプ回路４００、調整回路４０９及び参照セルアレイ１４９を含む。
読み出し動作時において、選択セルＭＣｋは、センスアンプ回路４００に接続される。 カラム選択回路１１１内において、選択アドレスに基づいて、スイッチＭ１，Ｍ２が、オン状態に設定される。選択セルＭＣｋの一端（ビット線ＢＬ側の端子）は、オン状態のスイッチＭ１を介して、センスアンプ回路４００の第１の入力端子ＮＤ１に接続される。選択セルＭＣｋの他端（ソース線ｂＢＬ側の端子）は、オン状態のスイッチＭ２を介して、グランド電圧ＶＳＳが印加された端子（以下では、グランド端子ＶＳＳと表記される）に接続される。
ｎ型のトランジスタＴＲ１が、センスアンプ回路４００とスイッチＭ１との間に、接続されている。ゲート電圧ＶＣＬＭＰが、トランジスタＴＲ１のゲートに印加される。トランジスタＴＲ１は、ビット線ＢＬの電位をクランプするためのトランジスタである。以下では、トランジスタＴＲ１は、クランプトランジスタとよばれる。
クランプトランジスタＴＲ１は、ゲート電圧（クランプ電圧）ＶＣＬＭＰによって、ビット線ＢＬの電位及び読み出し電流ＩＲＤの電流量を、制御する。
参照セルアレイ１４９の一方の端子は、ｎ型のトランジスタ（セレクトトランジスタ）ＴＲ２及びスイッチＲＳＷを介して、調整回路４０９に接続される。参照セルアレイ１４９の他方の端子は、ｎ型のトランジスタＴＲ３を介して、参照電圧ＶＲＥＦが印加された端子（以下では、電圧端子ＶＲＥＦと表記される）に接続されている。
トランジスタＴＲ３のゲートに、ゲート電圧ＶＲＥＦＣが印加される。トランジスタＴＲ３は、クランプトランジスタである。トランジスタＴＲ３は、クランプ電圧（ゲート電圧）ＶＲＥＦＣによって、電流ＩＲＥＦ１の電流量を制御する。
調整回路４０９は、ｎ型のトランジスタＴＲ４を介して、センスアンプ回路４００の第２の入力端子ＮＤ２に接続される。調整回路４０９は、グランド端子ＶＳＳに接続されている。
トランジスタＴＲ４は、クランプトランジスタである。トランジスタＴＲ４のゲートに、クランプ電圧ＶＲＥＦＣが印加される。クランプトランジスタＴＲ４は、クランプ電圧ＶＲＥＦＣによって、電流ＩＲＥＦ２の電流量を制御する。
図１１の例において、読み出し電圧ＶＲＤは、センスアンプ回路４００から選択セルＭＣｋに印加される。読み出し動作時において、読み出し電圧ＶＲＤに応じた読み出し電流（セル電流）ＩＲＤが、選択セルＭＣｋ内及びセンスアンプ回路４００のノードＮＤ１に流れる。
読み出し電流ＩＲＤの大きさ（電流値）は、読み出し電圧ＶＲＤの印加時における選択セルＭＣｋのＭＴＪ素子１００の抵抗値に応じる。
参照電流ＩＲＥＦ１が、参照セルアレイ１４９内に流れる。参照電流ＩＲＥＦ１の大きさは、参照電圧ＶＲＥＦの印加時における参照セルアレイ１４９の抵抗値（合成抵抗）に応じる。
参照電流ＩＲＥＦ１は、調整回路４０９に供給される。
調整回路４０９は、参照電流ＩＲＥＦ１の電流値を調整（補償、変換）する。調整回路４０９は、調整された電流（以下では、参照電流又は調整参照電流ともよばれる）ＩＲＥＦ２を、センスアンプ回路４００に流す。
図１２は、本実施形態のＭＲＡＭの読み出し回路におけるセンスアンプ回路の内部構成の一例を示す等価回路図である。
図１２の例のセンスアンプ回路は、４つのｎ型のトランジスタＸＮ１，ＸＮ２，ＸＮ３，ＸＮ４と、４つのｐ型のトランジスタＸＰ１，ＸＰ２，ＸＰ３，ＸＰ４と、を含む。
トランジスタＸＮ１の電流経路の一端（ソース／ドレインの一方）は、ノード（第１の入力端子）ＮＤ１に接続される。トランジスタＸＮ１の電流経路の他端（ソース／ドレインの他方）は、ノード（第２の入力端子）ＮＤ３に接続される。トランジスタＸＮ１のゲートは、ノードＮＤ４に接続される。
トランジスタＸＮ２の電流経路の一端は、グランド端子ＶＳＳに接続されている。トランジスタＸＮ２の電流経路の他端は、ノードＮＤ１に接続される。トランジスタＸＮ２のゲートに、制御信号ＳＥＮ２が、供給される。
トランジスタＸＰ１の電流経路の一端は、電圧端子ＶＲＤに接続されている。トランジスタＸＰ１の電流経路の他端は、ノードＮＤ３に接続される。トランジスタＸＰ１のゲートは、トランジスタＸＮ１のゲート及びノードＮＤ４に接続される。
トランジスタＸＰ２の電流経路は、トランジスタＸＰ１の電流経路に並列に接続されている。トランジスタＸＰ２の電流経路の一端は、電圧端子ＶＲＤに接続される。トランジスタＸＰ２の電流経路の他端は、ノードＮＤ３に接続される。トランジスタＸＰ２のゲートに、制御信号ＳＥＮ１が、供給される。
トランジスタＸＮ３の電流経路の一端は、ノードＮＤ２に接続される。トランジスタＸＮ３の電流経路の他端は、ノードＮＤ４に接続される。トランジスタＸＮ３のゲートは、ノードＮＤ３に接続される。
トランジスタＸＮ４の電流経路の一端は、グランド端子ＶＳＳに接続される。トランジスタＸＮ４の電流経路の他端は、ノードＮＤ２に接続される。トランジスタＸＮ４のゲートに、制御信号ＳＥＮ２に供給される。
トランジスタＸＰ３の電流経路の一端は、電圧端子ＶＲＤに接続される。トランジスタＸＰ３の電流経路の他端は、ノードＮＤ４に接続される。トランジスタＸＰ３のゲートは、トランジスタＸＮ３のゲート及びノードＮＤ３に接続される。
トランジスタＸＰ４の電流経路は、トランジスタＸＰ３の電流経路に並列に接続されている。トランジスタＸＰ４の電流経路の一端は、電圧端子ＶＲＤに接続される。トランジスタＸＰ４の電流経路の他端は、ノードＮＤ４に接続される。トランジスタＸＰ４のゲートに、制御信号ＳＥＮ１が、供給される。
制御信号ＳＥＮ１，ＳＥＮ２の信号レベルの制御によって、センスアンプ回路４００が、活性化される。
ノードＮＤ３に、出力端子ＤＯＵＴが接続されている。ノードＮＤ４に、出力端子ｂＤＯＵＴが接続されている。出力端子ＤＯＵＴから、選択セルＭＣｋの保持データに対応する信号が、出力される。出力端子ｂＤＯＵＴから、選択セルＭＣｋの保持データの反転データに対応する信号が、出力される。
図１３は、本実施形態のＭＲＡＭの読み出し回路における調整回路の内部構成の一例を示す等価回路図である。
例えば、調整回路（電流変換回路又は電流分割回路ともよばれる。）４０９は、カレントミラー回路である。
図１３に示されるように、カレントミラー回路４０９は、２つのｎ型のトランジスタＱ１，Ｑ２を含む。
トランジスタＱ１の電流経路の一端は、ノードＮＤＡに接続される。トランジスタＱ１の電流経路の他端は、グランド端子ＶＳＳに接続される。トランジスタＱ１のゲートは、ノードＮＤＡに接続される。
トランジスタＱ２の電流経路の一端は、ノードＮＤＢに接続される。トランジスタＱ２の電流経路の他端は、グランド端子ＶＳＳに接続される。トランジスタＱ２のゲートは、トランジスタＱ１のゲート及びノードＮＤＡに接続されている。
ノードＮＤＡは、参照セルアレイ１４９に接続される。ノードＮＤＢは、センスアンプ回路４００の第２の入力端子ＮＤ２に接続されている。
トランジスタＱ１のゲートサイズは、トランジスタＱ２のゲートサイズより大きい。
例えば、トランジスタＱ１のゲート幅は、トランジスタＱ２のゲート幅ＷのＮ倍の大きさに設定されている。
この結果として、トランジスタＱ２に流れる電流ＩＲＥＦ２（＝ＩＲＥＦ１／Ｎ）の電流値は、トランジスタＱ１に流れる電流ＩＲＥＦ１の電流値のＮ分の１になる。
例えば、“Ｎ”の値は、参照セルアレイ１４９内のＭＴＪ素子１００Ａ，１００Ｂに基づいて、以下のように、設定されてもよい。
参照セルアレイ１４９は、ａ×ｂ個の参照ＭＴＪ素子１００Ａ，１００Ｂを含む。参照セルアレイ１４９内に、ｂ個の参照セルストリング３００が、設けられている。各参照セルストリング３００は、ａ個の参照ＭＴＪ素子１００Ａ，１００Ｂを有する。
１つの参照セルストリング３００のａ個の参照ＭＴＪ素子のうち、ｃ個のＭＴＪ素子は、Ｐ状態のＭＴＪ素子１００Ｂであり、ｄ個（ａ−ｃ個）のＭＴＪ素子は、ＡＰ状態のＭＴＪ素子１００Ａである。
参照電圧Ｖｒｅｆが参照セルアレイ１４９に印加された場合、以下の式（Ｂ１）に示される電圧（電圧値）Ｖｒｅｆ，Ｐが、参照セルアレイ１４９内のＰ状態のＭＴＪ素子に印加される。
式（Ｂ１）において、“ＲＰ”は、Ｐ状態のＭＴＪ素子の抵抗値を示し、“ＲＡＰ”は、ＡＰ状態のＭＴＪ素子の抵抗値を示す。
このとき、ＡＰ状態のＭＴＪ素子の抵抗値ＲＡＰは、以下の式（Ｂ２）に示される。
ここで、“ＭＲ０”は、０Ｖの電圧がＭＴＪ素子に印加された時のＭＲ比を示す。“Ｖｈａｌｆ”は、ＭＴＪ素子のＭＲ比が、“ＭＲ０”の半分になる電圧（電圧値）を示す。“Ｖｒｅｆ，ＡＰ”は、参照セルアレイ１４９内のＡＰ状態のＭＴＪ素子に印加される電圧（電圧値）を示す。
式（Ｂ１）は、式（Ｂ２）を用いて、以下の式（Ｂ３）ように、示すことができる。
これによって、電圧Ｖｒｅｆ，Ｐは、以下の式（Ｂ４）のように、示される。
ここで、Ｖｒｅｆ，ｐ＞０であるため、電圧Ｖｒｅｆ，Ｐは、式（Ｂ５）となる。
参照セルアレイ１４９内のＡＰ状態のＭＴＪ素子に印加される電圧Ｖｒｅｆ，ＡＰは、Ｖｒｅｆ，ＡＰ＝Ｖｒｅｆ−Ｖｒｅｆ，Ｐの関係を有する。
それゆえ、電圧Ｖｒｅｆ，ＡＰは、以下の式（Ｂ６）で示される。
参照セルアレイ１４９の抵抗値（合成抵抗）Ｒｒｅｆは、以下の式（Ｂ７）で示される。
参照セルアレイ１４９内に流れる電流ＩＲＥＦ１は、以下の式（Ｂ８）で示される。
参照電流（ＩＲＥＦ１）のＮ分の１に調整された電流Ｉｒｅｆ（＝ＩＲＥＦ２）が、センスアンプ回路４００の第２の入力端子に供給される。
電流Ｉｒｅｆは、以下の式（Ｂ９）で示される。
選択セル内のＭＴＪ素子がＰ状態である場合における読み出し電流の電流値ＩＰは、以下の式（Ｂ１０）で示される。
ここで、式（Ｂ１０）内の“Ｖｒｅａｄ”は、読み出し電圧を示す。
また、選択セル内のＭＴＪ素子がＡＰ状態である場合における読み出し電流の電流値ＩＡＰは、以下の式（Ｂ１１）で示される。
参照電流の電流値は、Ｐ状態のＭＴＪ素子に流れる電流の電流値とＡＰ状態のＭＴＪ素子に流れる電流の電流値との間の値に設定される。ここでは、参照電流Ｉｒｅｆの電流値は、Ｐ状態のＭＴＪ素子に流れる電流の電流値とＡＰ状態のＭＴＪ素子に流れる電流の電流値との平均値とする。
それゆえ、電流Ｉｒｅｆは、式（Ｂ１０）及び式（Ｂ１１）を用いて、以下の式（Ｂ１２）のように示すことができる。
さらに、式（Ｂ７）及び式（Ｂ１２）を用いて、電流Ｉｒｅｆは、以下の式（Ｂ１３）の関係となる。
これによって、調整回路の電流変換比Ｎの値（例えば、カレントミラー回路のトランジスタのゲート幅の比）は、以下の式（Ｂ１４）に基づいて設定されることが、望ましい。
＜動作例＞
例えば、本実施形態のＭＲＡＭにおいて、電流センス型センスアンプ回路を用いた読み出し動作が、以下のように、実行される。ここでは、上述の図１乃至図１３が、適宜参照される。
外部デバイス（ホストデバイス９又はプロセッサ７）がＭＲＡＭ１内からデータを読み出す場合、外部デバイスは、読み出しコマンド、選択アドレス及び各種の制御信号を、本実施形態のＭＲＡＭ１に送信する。
本実施形態のＭＲＡＭ１において、制御回路１５は、Ｉ／Ｏ回路１５０を介して、読み出しコマンドＣＭＤ、選択アドレスＡＤＲ、及び制御信号ＣＮＴを受信する。
制御回路１５は、読み出しコマンドＣＭＤに基づいて、読み出し動作を開始する。
制御回路１５は、読み出し動作の実行のために、ＭＲＡＭ１内の各回路の動作を制御する。
デコード回路１５１は、選択アドレスＡＤＲをデコードする。選択アドレスＡＤＲのデコード結果は、カラム制御回路１１及びロウ制御回路１２に送信される。
ロウ制御回路１２は、選択アドレスＡＤＲのデコード結果に基づいて、複数のワード線のうち少なくとも１つのワード線ＷＬを活性化する。
カラム制御回路１１は、選択アドレスＡＤＲのデコード結果に基づいて、複数のビット線のうち少なくとも１組のビット線対（ビット線ＢＬ及びソース線ｂＢＬ）を活性化する。例えば、カラム選択回路１１１は、選択アドレスＡＤＲのデコード結果に対応するスイッチ（カラム選択スイッチ）Ｍ１，Ｍ２を、オン状態に設定する。これによって、選択アドレスＡＤＲに対応するメモリセルＭＣｋが選択される。
制御回路１５は、トランジスタＴＲ２及びスイッチＲＳＷを、オン状態に設定する。これによって、参照セルアレイ１４９が、活性化される。
クランプトランジスタＴＲ１のゲートに、クランプ電圧ＶＣＭＰが、印加される。クランプトランジスタＴＲ３，ＴＲ４のゲートに、クランプ電圧ＶＲＥＦＣが、印加される。
参照電圧ＶＲＥＦが、参照セルアレイ１４９に印加される。参照セルアレイ１４９は、参照電圧ＶＲＥＦの印加によって、参照電流ＩＲＥＦ１を出力する。
読み出し回路１４（１以上の読み出しブロックＲＢ）が、制御回路１５によって、活性化される。センスアンプ回路４００が、選択セルＭＣｋ及び参照セルアレイ１４９に電気的に接続される。
図１２の電流センス型センスアンプ回路４００において、動作の初期状態として、制御信号ＳＥＮ１，ＳＥＮ２の信号レベルは、制御回路１５によって、“Ｌ（low）”レベルに設定されている。
この状態において、トランジスタＸＰ２，ＸＰ４がオン状態であり、トランジスタＸＮ２，ＸＮ４がオフ状態である。
トランジスタＸＰ２を通った電流は、ノードＮＤ３，ＮＤ１及び選択セルＭＣｋを介して、グランド端子ＶＳＳに流出する。トランジスタＸＰ４を通った電流は、ノードＮＤ４，ＮＤ２を介して、調整回路４０９を通ってグランド端子ＶＳＳに流出する。
読み出し電流ＩＲＤの電流値が参照電流（調整参照電流）ＩＲＥＦ２の電流値よりも小さい場合のセンスアンプ回路の動作について説明する。この場合、選択セルＭＣｋのＭＴＪ素子１００は、ＡＰ状態である。
この場合において、トランジスタＸＰ２を流れる電流がトランジスタＸＰ４を流れる電流よりも小さいので、ノードＮＤ３の電位が、ノードＮＤ４の電位より高くなる。
制御信号ＳＥＮ１が“Ｈ(high)”レベルに設定され、トランジスタＸＰ２，ＸＰ４がオフ状態に設定される。このとき、ノードＮＤ３の電位がノードＮＤ４の電位より高いので、トランジスタＸＮ３のコンダクタンスがトランジスタＸＮ１のコンダクタンスより大きく、トランジスタＸＰ３のコンダクタンスがトランジスタＸＰ１のコンダクタンスより小さくなる。それゆえ、ノードＮＤ３の電位は上昇し、ノードＮＤ４の電位は減少する。
次に、制御信号ＳＥＮ２の信号レベルが“Ｈ”レベルに設定され、トランジスタＸＮ２，ＸＮ４がオン状態に設定される。すると、ノードＮＤ１，ＮＤ２の電位は、グランド端子ＶＳＳに放電される。この時、ノードＮＤ３の電位がノードＮＤ４の電位よりも高いので、トランジスタＸＮ３のコンダクタンスがトランジスタＸＮ１のコンダクタンスよりさらに大きく、トランジスタＸＰ３のコンダクタンスがトランジスタＸＰ１のコンダクタンスよりさらに小さくなる。それゆえ、ノードＮＤ３の電位は上昇し、ノードＮＤ４の電位は減少する。
このようなノードＮＤ３，ＮＤ４の電位の変化は、ノードＮＤ３の電位が電圧ＶＲＤになり、ノードＮＤ４の電位がグランド電圧ＶＳＳになるまで続く。
この結果として、ノードＮＤ３の電位は、“Ｈ”レベルに設定され、ノードＮＤ４の電位は、“Ｌ”レベルに設定される。この場合において、“Ｈ”レベルの信号が、出力端子ＤＯＵＴから出力される。これによって、“Ｈ”レベルの信号に対応するように、“１”データが、選択セルＭＣｋから読み出される。尚、“Ｌ”レベルの信号（ここでは、“０”データ）が、出力端子ｂＤＯＵＴから出力される。
読み出し電流ＩＲＤの電流値が参照電流（調整参照電流）ＩＲＥＦ２の電流値以上である場合のセンスアンプ回路の動作について説明する。この場合、選択セルＭＣｋのＭＴＪ素子は、Ｐ状態である。
この場合において、トランジスタＸＰ２を流れる電流がトランジスタＸＰ４を流れる電流よりも大きいで、ノードＮＤ３の電位がノードＮＤ４の電位よりも小さくなる。
“Ｈ”レベルの制御信号ＳＥＮ１によって、トランジスタＸＰ２，ＸＰ４がオフ状態に設定される。このとき、ノードＮＤ４の電位がノードＮＤ３の電位よりが高いので、トランジスタＸＮ１のコンダクタンスがトランジスタＸＮ３のコンダクタンスより大きく、トランジスタＸＰ１のコンダクタンスがトランジスタＸＰ３のコンダクタンスより小さくなる。それゆえに、ノードＮＤ４の電位は上昇し、ノードＮＤ３の電位は減少する。
“Ｈ”レベルの制御信号ＳＥＮ２によって、トランジスタＸＮ２，ＸＮ４がオン状態にされる。これによって、ノードＮＤ１，ＮＤ２の電位は、グランド端子ＶＳＳに放電される。この時、ノードＮＤ４の電位がノードＮＤ３の電位より高いので、トランジスタＸＮ１のコンダクタンスがトランジスタＸＮ３のコンダクタンスよりさらに大きくなり、トランジスタＸＰ１のコンダクタンスがトランジスタＸＰ３のコンダクタンスよりもさらに小さくなる。それゆえ、ノードＮＤ４の電位はさらに上昇し、ノードＮＤ３の電位はさらに減少する。
このようなノードＮＤ３，ＮＤ４の電位の変化は、ノードＮＤ４の電位が電圧ＶＲＤ，ノードＮＤ３の電位がグランド電圧ＶＳＳになるまで続く。
この結果として、ノードＮＤ４の電位は、“Ｈ”レベルに設定され、ノードＮＤ３の電位は、“Ｌ”レベルに設定される。この場合において、“Ｌ”レベルの信号が、出力端子ＤＯＵＴから出力される。これによって、“Ｌ”レベルの信号に対応するように、“０”データが、選択セルＭＣｋから読み出される。尚、“Ｌ”レベルの信号（ここでは、“１”データ）が、出力端子ｂＤＯＵＴから出力される。
本実施形態において、参照電圧ＶＲＥＦより小さい読み出し電圧ＶＲＤが、選択セルＭＣｋに印加される。これによって、ＡＰ状態のＭＴＪ素子の抵抗値とＰ状態のＭＴＪ素子との間に、比較的大きい抵抗値の差が、確保される。
それゆえ、本実施形態において、Ｐ状態のＭＴＪ素子の読み出し電流ＩＲＤと参照電流ＩＲＥＦ２と間において、及び、ＡＰ状態のＭＴＪ素子の読み出し電流ＩＲＤと参照電流ＩＲＥＦ２の間において、及び、比較的大きい読み出しマージンが、確保できる。
出力端子ＤＯＵＴ（ノードＮＤ３）からの出力信号が、読み出しデータとして、読み出し回路１４から制御回路１９へ送信される。
制御回路１９は、Ｉ／Ｏ回路１５０を介して、読み出しデータを、外部デバイスに送信する。
以上の動作によって、本実施形態のＭＲＡＭの読み出し動作が完了する。
尚、本実施形態のＭＲＡＭは、周知の書き込み動作を、適用及び実行できる。それゆえ、本実施形態のＭＲＡＭの書き込み動作の説明は、省略される。
（１ｄ） まとめ
本実施形態の磁気メモリ（例えば、ＭＲＡＭ）において、読み出し動作時に、参照回路（参照セルアレイ）に印加される電圧（電圧値）が、選択セルに印加される読み出し電圧（電圧値）より高い。異なる２つの電圧によって、参照回路からの参照信号（参照電流）、及び、選択セルからのセル信号（読み出し電流）が、それぞれ生成される。
本実施形態において、参照回路は、複数の平行磁化配列状態（Ｐ状態）の磁気抵抗効果素子と複数の反平行磁化配列状態（ＡＰ状態）の磁気抵抗効果素子とを含む。
本実施形態において、参照電圧と読み出し電圧との間の電圧差を補償するための回路が、参照セルアレイとセンスアンプ回路との間に接続されている。
本実施形態の磁気メモリにおいて、比較的高い参照電圧が、参照回路に印加される。これによって、本実施形態の磁気メモリにおいて、磁気抵抗効果素子の抵抗値の電圧依存性に基づいて、Ｐ状態の磁気抵抗効果素子の抵抗値とＡＰ状態の磁気抵抗効果素子の抵抗値との間の差を縮小した状態で、参照信号が、生成される。
この結果として、本実施形態の磁気メモリは、磁化反転エラーに起因した参照電流の電流値の変動の悪影響を、低減できる。
本実施形態の磁気メモリにおいて、参照電圧より低い読み出し電圧が選択セルに印加されることによって、Ｐ状態の磁気抵抗効果素子の抵抗値とＡＰ状態の磁気抵抗効果素子の抵抗値との間の差を、比較的大きく確保できる。
この結果として、本実施形態の磁気メモリは、比較的大きい読み出しマージンを確保できる。
したがって、第１の実施形態の磁気メモリは、動作の信頼性を向上できる。
（２） 第２の実施形態
図１４を参照して、第２の実施形態の磁気メモリについて、説明する。
図１４は、本実施形態の磁気メモリ（例えば、ＭＲＡＭ）の一例を説明するため等価回路図である。
図１４に示されるように、調整回路４０９は、カスコード型カレントミラー回路４０９でもよい。
カスコード型カレントミラー回路４０９は、４つのトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４を含む。
トランジスタＱ３の電流経路は、トランジスタＱ１の電流経路の他端とグランド端子ＶＳＳとの間に直列に接続される。トランジスタＱ３のゲートは、トランジスタＱ１の電流経路の他端及びトランジスタＱ３の電流経路の一端に接続される。
トランジスタＱ４の電流経路は、トランジスタＱ２の電流経路の他端とグランド端子ＶＳＳとの間に直列に接続される。トランジスタＱ４のゲートは、トランジスタＱ３のゲート及びトランジスタＱ３の電流経路の一端に接続される。
トランジスタＱ３のゲートサイズは、トランジスタＱ１のゲートサイズと同じである。例えば、トランジスタＱ３のゲート幅は、トランジスタＱ１のゲート幅（Ｎ×Ｗ）と同じ大きさに設定されている。
トランジスタＱ４のゲートサイズは、トランジスタＱ２のゲートサイズと同じである。例えば、トランジスタＱ４のゲート幅は、トランジスタＱ２のゲート幅（Ｗ）と同じ大きさに設定されている。
本実施形態のように、カスコード型カレントミラー回路が調整回路４０９に用いられた場合、調整回路４０９に対して入力される電圧及び／又は調整回路４０９から出力される電圧の変動が大きくても、調整回路の参照セルアレイ側の電流及びセンスアンプ側の電流の変換比（調整量）が、安定化できる。
したがって、第２の実施形態の磁気メモリによれば、読み出し動作の信頼性を向上できる。
（３） 第３の実施形態
図１５を参照して、第３の実施形態の磁気メモリについて、説明する。
図１５は、第３の実施形態の磁気メモリ（例えば、ＭＲＡＭ）の回路構成を説明するための模式図である。
図１５に示されるように、読み出し電流の調整のための調整回路４０９ｚが、メモリセルアレイ側（選択セル側）に設けられてもよい。
センスアンプ回路４００の第１の入力端子ＮＤ１は、クランプトランジスタＴＲ１ｚを介して、調整回路４０９ｚに接続されている。クランプトランジスタＴＲ１Ｂのゲートに、クランプ電圧ＶＣＬＭＰが、印加される。
データの読み出し時において、選択セルＭＣｋは、ソース線側のスイッチＭ２を介して、調整回路４０９ｚに接続される。選択セルＭＣｋは、ビット線側のスイッチＭ１及びクランプトランジスタＴＲ１Ａを介して、電圧端子ＶＲＤに接続される。
読み出し電圧ＶＲＤは、電圧端子ＶＲＤから選択セルＭＣｋに印加される。印加された読み出し電圧ＶＲＤによって、読み出し電流（セル電流）ＩＲＤが、選択セルＭＣｋに、流れる。
センスアンプ回路４００の入力端子ＮＤ１に、電流（以下では、読み出し電流又は調整読み出し電流ともよばれる）ＩＲＤｚが、流れる。電流ＩＲＤｚは、調整回路４０９によって調整された電流値を有する。電流ＩＲＤｚは、読み出し電流ＩＲＤのＭ分の１の電流値を有する。
調整回路４０９ｚは、例えば、図１３のカレントミラー回路と実質的に同じ構成を有する。
例えば、図１３のカレントミラー回路において、ノードＮＤＡが、選択セルＭＣｋに接続される。ノードＮＤＢが、センスアンプ回路４００の第１の入力端子ＮＤ１に、接続される。
調整回路４０９ｚにおいて、センスアンプ回路４００に接続されるトランジスタのゲート幅は、選択セルＭＣｋに接続されるトランジスタのゲート幅ＷのＭ分の１の大きさに設定されている。
尚、図１４のカスコード型のカレントミラー回路が、調整回路４０９ｘに用いられてもよい。
本実施形態において、センスアンプ回路４００は、調整回路４０９の調整参照電流ＩＲＥＦ２と調整読み出し電流ＩＲＤｘとを比較する。これによって、選択セルＭＣｋのデータが判別される。
以上のように、第３の実施形態の磁気メモリは、第１の実施形態の磁気メモリと実質的に同じ効果を得られる。
（４） 第４の実施形態
図１６乃至図１９を参照して、第４の実施形態の磁気メモリについて、説明する。
（４ａ） 構成例
図１６は、本実施形態の磁気メモリ（例えば、ＭＲＡＭ）の回路構成を説明するための模式図である。
図１６に示されるように、センスアンプ回路４００Ａは、選択セルの低電位側に設けられてもよい。
センスアンプ回路４００Ａは、ソース線ＳＬを介して、選択セルＭＣｋに接続されている。選択セルＭＣｋは、センスアンプ回路４００Ａの第１の入力端子ＮＤ１に接続されている。
参照セルアレイ１４９は、調整回路４０９Ａを介して、センスアンプ回路４００Ａに接続される。参照セルアレイ１４９の一端は、クランプトランジスタＴＲ３を介して、調整回路４０９Ａに接続される。参照セルアレイ１４９の他端は、トランジスタＴＲ２及びスイッチＲＳＷを介して、グランド端子ＶＳＳに接続される。
調整回路４０９Ａは、センスアンプ回路４００Ａに対して、高電位側に設けられている。
調整回路４０９Ａは、クランプトランジスタＴＲ４を介して、センスアンプ回路４００の第２の入力端子ＮＤ２に接続されている。
読み出し電圧ＶＲＤは、選択ビット線ＢＬを介して、電圧端子ＶＲＤから選択セルＭＣｋに印加される。選択セルＭＣｋは、読み出し電流ＩＲＤをソース線ｂＢＬに出力する。
読み出し電流ＩＲＤは、センスアンプ回路４００の第１の入力端子ＮＤ１に供給される。
参照電圧ＶＲＥＦは、調整回路４０９Ａから参照セルアレイ１４９に、印加される。参照セルアレイ１４９は、参照電流ＩＲＥＦ１を出力する、
調整回路４０９Ａは、参照電流ＩＲＥＦ１に対応した電流ＩＲＥＦ２（＝ＩＲＥＦ１／Ｎ）を、出力する。電流ＩＲＥＦ２は、センスアンプ回路４００第２の入力端子ＮＤ２に供給される。
図１７は、本実施形態のＭＲＡＭの読み出し回路における、センスアンプ回路の内部構成の一例を示す等価回路図である。
図１７の例のセンスアンプ回路（例えば、電流センス型センスアンプ回路）４００Ａは、４つのｎ型のトランジスタＹＮ１，ＹＮ２，ＹＮ３，ＹＮ４、及び、４つのｐ型のトランジスタＹＰ１，ＹＰ２，ＹＰ３，ＹＰ４を含む。
トランジスタＹＰ１の電流経路の一端（ソース／ドレインの一方）は、ノードＮＤ１に接続される。トランジスタＹＰ１の電流経路の他端（ソース／ドレインの他方）は、ノードＮＤ３（出力端子ＤＯＵＴ）に接続される。トランジスタＹＰ１のゲートは、ノードＮＤ４（出力端子ｂＤＯＵＴ）に接続される。
トランジスタＹＰ２の電流経路の一端は、電圧端子ＶＲＤに接続される。トランジスタＹＰ２の電流経路の他端は、ノードＮＤ１に接続される。トランジスタＹＰ２のゲートに、制御信号ＳＥＮ２が、供給される。
トランジスタＹＮ１の電流経路の一端は、グランド端子ＶＳＳに接続される。トランジスタＹＮ１の電流経路の他端は、ノードＮＤ３に接続される。トランジスタＹＮ１のゲートは、トランジスタＹＰ１のゲート及びノードＮＤ４に接続される。
トランジスタＹＮ２の電流経路は、トランジスタＹＮ１の電流経路に並列に接続される。トランジスタＹＮ２の電流経路の一端は、グランド端子ＶＳＳに接続される。トランジスタＹＮ２の電流経路の他端は、ノードＮＤ３に接続される。トランジスタＹＮ２のゲートに、制御信号ＳＥＮ１が、供給される。
トランジスタＹＰ３の電流経路の一端は、ノードＮＤ４に接続される。トランジスタＹＰ３の電流経路の他端は、ノードＮＤ２に接続される。トランジスタＹＰ３のゲートは、ノードＮＤ３に接続される。
トランジスタＹＰ４の電流経路の一端は、電圧端子ＶＲＤに接続される。トランジスタＹＰ４の電流経路の他端は、ノードＮＤ２に接続される。トランジスタＹＢ４のゲートに、制御信号ＳＥＮ２が、供給される。
トランジスタＹＮ３の電流経路の一端は、グランド端子ＶＳＳに接続される。トランジスタＹＮ３の電流経路の他端は、ノードＮＤ４に接続される。トランジスタＹＮ３のゲートは、トランジスタＹＰ３のゲート及びノードＮＤ３に接続される。
トランジスタＹＮ４の電流経路は、トランジスタＹＮ３の電流経路に並列に接続される。トランジスタＹＮ４の電流経路の一端は、グランド端子ＶＳＳに接続される。トランジスタＹＮ４の電流経路の他端は、ノードＮＤ４に接続される。トランジスタＹＮ４のゲートに、制御信号ＳＥＮ１が、供給される。
制御信号ＳＥＮ１の信号レベル及び制御信号ＳＥＮ２の信号レベルの制御によって、図１７のセンスアンプ回路４００Ａが、活性化される。
上述の図１１のセンスアンプ回路と同様に、例えば、ノードＮＤ１，ＮＤ３の電位とノードＮＤ２，ＮＤ４の電位との大小関係に応じて、選択セルＭＣｋ内のデータが判別される。これによって、選択セルＭＣｋのデータが、出力端子ＤＯＵＴから出力される。また、選択セルＭＣｋのデータの相補データが、出力端子ｂＤＯＵＴから出力される。
図１８は、本実施形態のＭＲＡＭの読み出し回路における、調整回路の内部構成の一例を示す等価回路図である。
例えば、調整回路４０９Ａは、カレントミラー回路である。
図１８に示されるように、調整回路４０９Ａは、２つのｐ型のトランジスタＱＡ，ＱＢを含む。
トランジスタＱＡの電流経路の一端は、電圧端子ＶＲＥＦに接続される。トランジスタＱＡの電流経路の他端は、ノードＮＤＣに接続される。トランジスタＱＡのゲートは、ノードＮＤＣに接続されている。
トランジスタＱＢの電流経路の一端は、電圧端子ＶＲＥＦに接続される。トランジスタＱＢの電流経路の他端は、ノードＮＤＤに接続される。トランジスタＱＢのゲートは、トランジスタＱＡのゲート及びトランジスタＱＡの電流経路の他端に接続される。
ノードＮＤＣは、参照セルアレイ１４９に接続される。ノードＮＤＤは、センスアンプ回路４００Ａの入力端子ＮＤ２に接続される。
トランジスタＱ１のゲートサイズは、トランジスタＱ２のゲートサイズより大きい。
例えば、トランジスタＱ１のゲート幅は、トランジスタＱ２のゲート幅ＷのＮ倍の大きさに設定されている。
この結果として、トランジスタＱＢに流れる電流ＩＲＥＦ２は、トランジスタＱＡに流れる電流ＩＲＥＦ１のＮ分の１になる。
図１９は、図１８の例とは異なる調整回路の一例を示す等価回路図である。
図１９に示されるように、調整回路４０９Ａは、カスコード構造のカレントミラー回路でもよい。
図１９のカレントミラー回路４０９Ａは、４つのｐ型のトランジスタＱＡ，ＱＢ，ＱＣ，ＱＤを含む。
トランジスタＱＣの電流経路は、トランジスタＱＡの電流経路の他端と電圧端子ＶＲＥＦとの間に直列に接続される。トランジスタＱＣのゲートは、トランジスタＱＡの電流経路の他端及びトランジスタＱＣの電流経路の一端に接続される。
トランジスタＱＤの電流経路は、トランジスタＱＢの電流経路の他端と電圧端子ＶＲＥＦとの間に直列に接続される。トランジスタＱＤのゲートは、トランジスタＱＣのゲート及びトランジスタＱＣの電流経路の一端に接続される。
トランジスタＱＣのゲートサイズは、トランジスタＱＡのゲートサイズと同じである。トランジスタＱＤのゲートサイズは、トランジスタＱＢのゲートサイズと同じである。例えば、トランジスタＱＣのゲート幅は、トランジスタＱＡのゲート幅と同じ大きさに設定されている。トランジスタＱＤのゲート幅は、トランジスタＱＢのゲート幅と同じ大きさに設定されている。
（４ｂ） 動作例
本実施形態のＭＲＡＭの読み出し動作について、説明する。
本実施形態のＭＲＡＭの読み出し動作は、第１の実施形態で説明された読み出し動作の各種の制御と実質的に同じである。
但し、以下の点で、本実施形態のＭＲＡＭの読み出し動作は、上述の読み出し動作と異なる。
センスアンプ回路４００Ａにおいて、ノードＮＤ１，ＮＤ３は、読み出し電流ＩＲＤによって、充電される。センスアンプ回路４００Ａにおいて、ノードＮＤ２，ＮＤ４は、参照電流ＩＲＥＦ２によって、充電される。
選択セルＭＣｋ内のＭＴＪ素子１００の磁化配列が、Ｐ状態である場合、ノードＮＤ１，ＮＤ３の電位が、ノードＮＤ２，ＮＤ４の電位より高くなる。この場合において、選択セルＭＣｋのデータは、“０”データであると判定される。
選択セルＭＣｋ内のＭＴＪ素子１００の磁化配列が、ＡＰ状態である場合、ノードＮＤ２，ＮＤ４の電位が、ノードＮＤ１，ＮＤ３の電位より高くなる。この場合において、選択セルＭＣｋのデータは、“１”データであると判定される。
これによって、ノードＮＤ１の電位に対応する信号が、選択セルＭＣｋのデータとして、出力端子ＤＯＵＴから出力される。ノードＮＤ２の電位に対応する信号が、選択セルＭＣｋのデータの相補データとして、出力端子ｂＤＯＵＴから出力される。
本実施形態の磁気メモリは、上述の実施形態と同様に、参照電流の変動の悪影響を低減できる。
以上のように、第４の実施形態の磁気メモリは、上述の実施形態の磁気メモリと同様に、動作の信頼性を向上できる。
（５） 第５の実施形態
図２０を参照して、第５の実施形態の磁気メモリについて、説明する。
図２０は、本実施形態の磁気メモリ（例えば、ＭＲＡＭ）の回路構成を説明するための模式図である。
図２０に示されるように、調整回路４０９Ａｚが、選択セルＭＣｋの高電位側に接続されてもよい。
選択セルＭＣｋの読み出し電流ＩＲＤに対応する電流ＩＲＤｚが、調整回路４０９Ａｚからセンスアンプ回路４００Ａの入力端子ＮＤ１に供給される。
調整回路４０９Ａｚは、図１８又は図１９の回路４０９Ａと実質的に同じ構造を有する。調整回路４０９ＡｚのノードＮＤＣが、選択セルＭＣｋに接続され、調整回路４０９ＡｚのノードＮＤＤが、センスアンプ回路４００Ａの入力端子ＮＤ１に接続される。
電流ＩＲＤｚの電流値は、例えば、調整回路４０９ｚによって、読み出し電流ＩＲＤの電流値のＭ分の１程度に設定される。
このように、調整回路４０９Ａｚが、選択セルＭＣｋ側に設けられた場合において、読み出し電圧ＶＲＤが、調整回路４０９Ａｚを介して、選択セルＭＣｋに印加され、読み出し電圧ＶＲＤより高い参照電圧ＶＲＥＦが、調整回路４０９Ａを介して、参照セルアレイ１４９に印加される。
第５の実施形態の磁気メモリは、上述の実施形態と同様に、動作の信頼性を向上できる。
（６） 第６の実施形態
図２１及び図２２を参照して、第６の実施形態の磁気メモリについて、説明する。
（６ａ） 構成例
図２１は、本実施形態の磁気メモリ（例えば、ＭＲＡＭ）の回路構成を説明するための模式図である。
本実施形態のＭＲＡＭの読み出し回路において、センスアンプ回路４００Ｂは、電圧センス型のセンスアンプ回路でもよい。
図２１に示されるように、センスアンプ回路４００Ｂは、センスアンプセクションＳＡと、キャパシタＣ１，Ｃ２Ａとを有する。
センスアンプセクションＳＡは、電圧センス型センスアンプ回路４００Ｂにおける、入力された信号のセンス、増幅及び比較を行う。キャパシタＣ１は、選択セルＭＣｋからの信号（電荷）を保持する。キャパシタＣ２Ａは、参照信号（調整回路４００Ａから信号）を保持する。
センスアンプセクションＳＡの第１の入力端子ＮＤ１に、キャパシタＣ１の一端が接続される。キャパシタＣ１の他端は、グランド端子ＶＳＳに接続される。
選択セルＭＣｋは、ビット線側のスイッチＭ１を介して、電圧端子ＶＲＤに接続されている。選択セルＭＣｋは、ソース線側のスイッチＭ２を介して、キャパシタＣ１の一端及びセンスアンプセクションＳＡの第１の入力端子ＮＤ１に接続されている。
参照セルアレイ１４９は、トランジスタＴＲ２及びスイッチＲＳＷを介して、キャパシタＣ２Ｂの一端に接続されている。キャパシタＣ２Ｂの他端は、グランド端子ＶＳＳに接続されている。参照セルアレイ１４９は、調整回路４０９Ａの一方のノードに接続されている。
調整回路４０９Ａは、参照セルアレイ１４９の高電位側に設けられている。調整回路４０９Ａの他方のノードは、スイッチＳＷ１を介して、キャパシタＣ２Ａの一端及びセンスアンプセクションＳＡの第２の入力端子ＮＤ２に接続されている。例えば、本実施形態において、調整回路４０９Ａは、図１８又は図１９の構成を有する。参照セルアレイ１４９は、トランジスタ（又はスイッチ）を介して、調整回路４０９Ａに接続されてもよい。
キャパシタＣ２Ａの一端は、センスアンプセクションＳＡの第２の入力端子ＮＤ２に接続される。キャパシタＣ２Ａの他端は、グランド端子ＶＳＳに接続される。
例えば、キャパシタＣ２Ｂの容量は、キャパシタＣ２Ａの容量のＮ倍に設定される。これによって、参照電流ＩＲＥＦ１，ＩＲＥＦ２の発生時において、キャパシタＣ２Ａの電位は、キャパシタＣ２Ｂの電位と実質的に同じになる。
尚、読み出し回路１４に用いられるキャパシタＣ１，Ｃ２Ａ，Ｃ２Ｂは、固定キャパシタ素子に限定されず、回路間を接続する配線の配線容量が、キャパシタとして利用されてもよい。
図２２は、本実施形態のＭＲＡＭにおける、電圧センス型センスアンプ回路の内部構成の一例を示す等価回路図である。
図２２に示されるように、電圧センス型センスアンプ回路４００Ｂにおいて、センスアンプセクションＳＡは、４つのＮ型のトランジスタＺＮ１，ＺＮ２，ＺＮ３，ＺＮ４、及び、２つのＰ型のトランジスタＺＰ１，ＺＰ２を含む。
トランジスタＺＮ１の電流経路の一端は、ノードＮＤ３に接続される。トランジスタＺＮ１の電流経路の他端は、ノードＮＤ１に接続される。トランジスタＺＮ１のゲートは、ノードＮＤ２に接続される。
トランジスタＺＮ２の電流経路の一端は、グランド端子ＶＳＳに接続される。トランジスタＺＮ２の電流経路の他端は、ノードＮＤ３に接続される。トランジスタＺＮ２のゲートに、制御信号ＳＥＮが、供給される。
トランジスタＺＰ１の電流経路の一端は、電圧端子ＶＲＤに接続される。トランジスタＺＰ１の電流経路の他端は、ノードＮＤ１に接続される。トランジスタＺＰ１のゲートは、トランジスタＺＮ１のゲート及びノードＮＤ２に接続される。
トランジスタＺＮ３の電流経路の一端は、ノードＮＤ４に接続される、トランジスタＺＮ３の電流経路の他端は、ノードＮＤ２に接続される。トランジスタＺＮ３のゲートは、ノードＮＤ１に接続される。
トランジスタＺＮ４の電流経路の一端は、グランド端子ＶＳＳに接続される。トランジスタＺＮ４の電流経路の他端は、ノードＮＤ４に接続される。トランジスタＺＮ４のゲートに、制御信号ＳＥＮが、供給される。
トランジスタＺＰ３の電流経路の一端は、電圧端子ＶＲＤに接続される。トランジスタＺＰ３の電流経路の他端は、ノードＮＤ２に接続される。トランジスタＺＰ３のゲートは、トランジスタＺＮ３のゲート及びノードＮＤ１に接続される。
ノードＮＤ１は、キャパシタＣ１に接続されている。ノードＮＤ２は、キャパシタＣ２Ａに接続される。例えば、電圧センス型センスアンプ回路４００Ｂにおいて、ノードＮＤ１に出力端子ＤＯＵＴが、接続され、ノードＮＤ２に出力端子ｂＤＯＵＴが、接続される。
読み出し動作時において、キャパシタＣ１の電位が、ノードＮＤ１に印加され、キャパシタＣ２Ａの電位が、ノードＮＤ２に印加される。
制御信号ＳＥＮの信号レベルの制御によって、図２２のセンスアンプ回路４００Ｂが、活性化される。
上述のセンスアンプ回路と同様に、例えば、ノードＮＤ１，ＮＤ３の電位とノードＮＤ２，ＮＤ４の電位との大小関係に応じて、選択セルＭＣｋ内のデータが判別される。これによって、選択セルＭＣｋのデータが、出力端子ＤＯＵＴから出力される。また、選択セルＭＣｋのデータの相補データが、出力端子ｂＤＯＵＴから出力される。
（６ｂ） 動作例
本実施形態のＭＲＡＭの読み出し動作は、以下のように、実行される。
本実施形態のＭＲＡＭは、上述の実施形態のＭＲＡＭの読み出し動作と同様に、読み出しコマンドＣＭＤに基づいて、読み出し動作を、開始する。
読み出し動作時において、選択アドレスＡＤＲに基づいて、ビット線ＢＬ及びソース線ｂＢＬが、選択される。これによって、選択セルＭＣｋが、活性化される。また、参照セルアレイ１４９が、活性化される。
選択セルＭＣｋに、読み出し電圧ＶＲＤが、印加される。読み出し電圧ＶＲＤに応じた読み出し電流ＩＲＤが、選択セルＭＣｋ内に流れる。
参照セルアレイ１４９に、参照電圧ＶＲＥＦが、印加される。
電圧センス型センスアンプ回路４００Ｂを用いた読み出し動作において、電流センス型センスアンプ回路を用いた読み出し動作と同様に、参照電圧ＶＲＥＦの電圧値（絶対値）は、読み出し電圧ＶＲＤの電圧値より大きい。
参照電圧ＶＲＥＦに応じた参照電流ＩＲＥＦ１が、参照セルアレイ１４９内に、流れる。参照電流ＩＲＥＦ１は、調整回路４０９Ａに供給される。調整回路４０９Ａは、参照電流ＩＲＥＦ２を出力する。
キャパシタＣ１は、読み出し電流ＩＲＤによって、充電される。キャパシタＣ２Ａは、参照電流ＩＲＥＦ２によって、充電される。
制御信号ＳＥＮが、“Ｈ”レベルに設定され、センスアンプセクションＳＡが、活性化される。
これによって、センスアンプセクションＳＡは、キャパシタＣ１，Ｃ２Ａの電位（信号電荷量）を、センス及び増幅する。センスアンプセクションＳＡは、キャパシタＣ１の電位とキャパシタＣ２Ａの電位とを、比較する。
例えば、図２１のセンスアンプ回路４００Ｂにおいて、キャパシタＣ１の電位は、ノードＮＤ１に供給され、キャパシタＣ２Ａの電位は、ノードＮＤ２に供給される。
電圧センス型センスアンプ回路４００Ｂにおいて、上述の電流センス型センスアンプ回路と同様に、２つのノードＮＤ１，ＮＤ２の電位の大小関係に応じて、２つのノードＮＤ１，ＮＤ２のうち一方のノードが、“Ｈ”レベルに設定され、他方のノードが、“Ｌ”レベルに設定される。この結果として、選択セルＭＣｋのデータが、“０”データであるか“１”データであるか、判定される。
このように、本実施形態のＭＲＡＭにおいて、電圧センス型センスアンプ回路４００Ｂによって、選択セルＭＣｋのデータが、読み出される。
読み出されたデータは、本実施形態のＭＲＡＭから外部デバイスに送信される。
以上のように、本実施形態のＭＲＡＭのデータの読み出しが、完了する。
（６ｃ） まとめ
本実施形態の磁気メモリにおいて、電圧センス型のセンスアンプ回路が、読み出し回路に用いられる。
電圧センス型センスアンプ回路によるデータの読み出しにおいて、参照信号を生成するための電圧（電圧値）は、セル信号を生成するための電圧（電圧値）より高い。
本実施形態の磁気メモリのように、読み出し回路のセンスアンプ回路が電圧センス型センスアンプ回路であっても、参照回路（参照セルアレイ）と選択セルとで異なる電圧値の電圧を印加して、データの読み出しが、実行できる。
したがって、第６の実施形態の磁気メモリは、上述の実施形態の磁気メモリの効果と実質的に同じ効果を得ることができる。
（７） 第７の実施形態
図２３を参照して、第７の実施形態の磁気メモリについて、説明する。
図２３は、本実施形態の磁気メモリ（例えば、ＭＲＡＭ）の回路構成を説明するための模式図である。
図２３に示されるように、電圧センス型センスアンプ回路４００Ｂを含む読み出し回路において、調整回路４０９Ａｚが、選択セル側に設けられてもよい。
選択セルＭＣｋは、ソース線側のスイッチＭ２を介して、キャパシタＣ１Ｂの一端に接続されている。キャパシタＣ１Ｂの他端は、グランド端子ＶＳＳに接続されている。キャパシタＣ１Ｂの静電容量は、キャパシタＣ１Ａの静電容量のＭ倍に設定されている。これによって、読み出し電流ＩＲＤ，ＩＲＤｚの発生時において、キャパシタＣ１Ｂの電位は、キャパシタＣ１Ａの電位と同じになる。
選択セルＭＣｋは、ビット線ＢＬ側のスイッチＭ１を介して、調整回路４０９Ａｚに接続される。
調整回路４０９Ａｚは、例えば、図１８又は図１９の構成と実質的に同じ構成を有する。図１８（又は図１９）の構成を有する調整回路４０９ＡｚのノードＮＤＣが、選択セルＭＣｋに接続され、調整回路４０９ＡｚのノードＮＤＤが、センスアンプ回路４００Ｂに接続される。
調整回路４０９Ａｚの一方のノードＮＤＣは、選択セルＭＣｋに接続されている。
調整回路４０９Ａｚの他方のノードＮＤＤは、スイッチＳＷ１ｚを介して、センスアンプセクションＳＡの第１の入力端子ＮＤ１、及び、キャパシタＣ１Ａの一端に接続されている。キャパシタＣ１Ａの他端は、グランド端子ＶＳＳに接続される。
調整回路４０９Ａｚは、電流ＩＲＤｚ（＝ＩＲＤ／Ｍ）を、センスアンプ回路４００ＢのキャパシタＣ１Ａに供給する。電流ＩＲＤｚの電流値は、読み出し電流ＩＲＤの電流値のＭ分の１倍である。これによって、キャパシタＣ１Ａは、電流ＩＲＤｚによって、充電される。調整回路４０９Ａｚにおいて、ノードＮＤＣ側のトランジスタのゲート幅は、ノードＮＤＤ側のトランジスタのゲート幅のＭ倍に設定されている。
調整回路４０９Ａは、電流ＩＲＥＦ２（＝ＩＲＥＦ２／Ｎ）を、センスアンプ回路４００ＢのキャパシタＣ２Ａに供給する。これによって、キャパシタＣ２Ａは、電流ＩＲＥＦ２によって充電される。
センスアンプセクションＳＡは、第６の実施形態の例と同様に、キャパシタＣ１Ａの電位とキャパシタＣ２Ａの電位とを、センス、増幅及び比較する。
これによって、選択セルＭＣｋ内のデータが、判定される。判定結果が、読み出しデータとして、本実施形態のＭＲＡＭ１から外部デバイスに送信される。
以上のように、第７の実施形態の磁気メモリは、上述の他の実施形態と同様に、動作の信頼性を向上できる。
（８） その他
本実施形態において、ＭＲＡＭが、本実施形態の磁気メモリとして、例示されている。但し、本実施形態は、磁気抵抗効果素子を用いた磁気メモリであれば、ＭＲＡＭに限定されない。
本実施形態のメモリデバイスとしてのＭＲＡＭにおいて、ＭＴＪ素子に、面内磁化型のＭＴＪ素子が用いられてもよい。面内磁化型のＭＴＪ素子において、磁性層（記憶層及び参照層）の磁化方向は、磁性層の層面に対して、実質的に平行である。面内磁化型のＭＴＪ素子において、磁性層の磁気異方性は、磁性層の形状磁気異方性などを利用して、磁性層の磁化方向が、磁性層の層面に対して、実質的に平行にされる。面内磁化型のＭＴＪ素子において、磁性層の磁化は、磁性層の積層方向に対して垂直な方向に設定される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００，１００Ａ，１００Ｂ：磁気抵抗効果素子、１４９：参照セルアレイ、１４：読み出し回路、４００，４００Ａ，４００Ｂ：センスアンプ回路、４０９，４０９ｚ，４０９Ａ，４０９Ａｚ：調整回路。

Claims (7)

  1. 第１の磁気抵抗効果素子を含むメモリセルと、
    第１の抵抗状態を有する第２の磁気抵抗効果素子及び第２の抵抗状態を有する第３の磁気抵抗効果素子を含む参照回路と、
    前記メモリセルの出力に基づく第１の信号と前記参照回路の出力に基づく第２の信号とに基づいて、前記メモリセル内のデータを読み出す、読み出し回路と、
    を具備し、
    前記データの読み出し時において、
    第１の電圧が、前記第１の磁気抵抗効果素子に印加され、
    前記第１の電圧より高い第２の電圧が、前記第２の磁気抵抗効果素子及び前記第３の磁気抵抗効果素子に印加される、
    磁気メモリ。
  2. 前記読み出し回路は、
    前記第１の信号と前記第２の信号とをセンスする第１の回路と、
    前記第１の電圧に基づく信号値と前記第２の電圧に基づく信号値との差を調整するための第２の回路と、
    を含み、
    前記第１の回路の第１の端子は、前記メモリセルに接続され、
    前記第１の回路の第２の端子は、前記第２の回路を介して、前記参照回路に接続される、
    請求項１に記載の磁気メモリ。
  3. 前記参照回路の第１の電流が、前記第２の回路の第３の端子に流れ、
    前記第１の電流に対応する第２の電流が、前記第２の回路の第４の端子に流れ、
    前記第２の信号は、前記第２の電流から生成される、
    請求項２に記載の磁気メモリ。
  4. 前記第２の回路は、
    前記参照回路に接続された第１の電流経路と、第１のゲート幅を有し、前記第１の電流経路の一端に接続される第１のゲートを含む第１のトランジスタと、
    前記第２の端子に接続された第２の電流経路と、前記第１のゲート幅より小さい第２のゲート幅を有し、前記第１のゲートに接続される第２のゲートを含む第２のトランジスタと、
    を含む、
    請求項２又は３に記載の磁気メモリ。
  5. 前記読み出し回路は、第３の回路をさらに含み、
    前記第３の回路は、
    前記メモリセルに接続され、前記メモリセルの第３の電流が流れる第５の端子と、
    前記第１の端子に接続され、前記第３の電流に対応する第４の電流が流れる第６の端子と、
    含み、
    前記第１の信号は、前記第４の電流から生成される、
    請求項２乃至４のいずれか１項に記載の磁気メモリ。
  6. 前記第３の回路は、
    前記メモリセルに接続された第３の電流経路と、第３のゲート幅を有し、前記第３の電流経路の一端に接続される第３のゲートを含む第３のトランジスタと、
    前記第１の端子に接続された第４の電流経路と、前記第３のゲート幅より小さい第４のゲート幅を有し、前記第３のゲートに接続される第４のゲートを含む第４のトランジスタと、
    を含む、
    請求項５に記載の磁気メモリ。
  7. 請求項１乃至６のうちいずれか１項に記載の磁気メモリと、
    前記磁気メモリに接続されたプロセッサと、
    を具備するメモリシステム。
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