WO2015125473A1

WO2015125473A1 - 不揮発性半導体記憶装置

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Publication number: WO2015125473A1
Application number: PCT/JP2015/000754
Authority: WO
Inventors: 中山　雅義; 村久木　康夫; 敬史圓山
Original assignee: パナソニックＩｐマネジメント株式会社
Priority date: 2014-02-20
Filing date: 2015-02-18
Publication date: 2015-08-27
Also published as: US10210930B2; US20160372191A1; JPWO2015125473A1; CN106062881A; JP6398090B2; CN106062881B

Abstract

　動作で異なる判定電流であっても、回路規模を増加せずに、読出し動作の高速性、判定精度を損なわない不揮発性半導体記憶装置。　データノードおよびリファレンスノードには、それぞれ第一のトランジスタおよび第二のトランジスタが接続され、データ状態判定動作時に、第一および第二のトランジスタは、データノードおよびリファレンスノードに電圧を印加する場合に、第一の動作モードではプリチャージトランジスタとして動作し、第二の動作モードではミラートランジスタとして動作し、第一、第二の動作モードを切り替えることを特徴とする。

Description

不揮発性半導体記憶装置

　本発明は、メモリセルの両端に電圧を印加した時に流れる電流を検知することでデータするための読出し動作であるベリファイ動作で異なる判定電流であっても、安定したデータ判定が可能な読出し回路に関する。

　近年、電子機器、特に携帯電話（スマートフォン）、携帯音楽プレーヤー、デジタルカメラ、タブレット端末等の需要増に伴い、不揮発性半導体記憶装置の需要が高まっており、大容量化、小型化、高速書換え、高速読出し、低消費動作を実現する技術開発が盛んに行われている。

　現在主力の不揮発性メモリはフラッシュメモリであるが、書換え時間がマイクロ秒、あるいはミリ秒オーダーであり、不揮発性メモリを搭載したセット機器の性能向上を阻害する要因となっている。

　近年フラッシュメモリと比べて、高速・低消費書換えが可能な新規不揮発性メモリの開発が盛んに行われている。例えば、抵抗変化型素子を記憶素子に用いた抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等である。

　ＲｅＲＡＭなどの不揮発性半導体記憶装置のメモリセルのデータ状態を判定する読出し回路として、判定ノードを電源電圧までプリチャージ後、メモリセルを介してディスチャージを行い、メモリセルに流れる電流量によって発生する判定ノードの電圧と参照電圧との電圧差を論理レベルまで増幅し、データを判定する方法は、比較的低電圧、高速に動作することから、不揮発性半導体記憶装置の読出し回路として採用されている。

　しかしながら、ＲｅＲＡＭにおいては、書換え後の抵抗特性保証および、データ保持特性を確保するために、書換え動作後の低抵抗状態の判定、あるいは高抵抗状態を判定する動作であるベリファイ動作を実施することが考えられる。

　この場合、読出し動作時の判定抵抗に対して、ベリファイ動作時の判定抵抗は異なるため、前記の読出し回路を読出し動作、ベリファイ動作の全動作で使用した場合、ディスチャージ時の判定ノードの電圧遷移が動作モードによって異なり、電圧差を増幅するタイミングはそれぞれのモードで最適なタイミングが必要であるが、このようなタイミング生成回路の設計が困難である課題がある。

　このような課題に対して、判定ノードに対するプリチャージ回路とは別に、ミラー回路を追加し、読出し動作とベリファイ動作で動作回路を切り替えることで、動作モードによらず、増幅タイミングをほぼ同じとする構成が提案されている（特許文献１）。しかしながら、このような構成では、新たにミラー回路が必要となり、回路面積の増大を招く課題がある。

　その他、タイミング生成回路としてレプリカ回路を用いる構成（特許文献２）や、判定ノードの容量負荷を動作モードで切替えることで、動作モードによらず一定の増幅タイミングでの動作を可能にする構成（特許文献３）が提案されているが、複雑な回路が必要であり、回路規模の増大や、読出し動作の高速性を損なう課題がある。

特開２０１１－１６５２９７号公報特開２０１１－１０３１５５号公報特開２０１１－１０８３１１号公報

　本発明は、上記の問題点を鑑みてなされたもので、メモリセルの両端に電圧を印加した時に流れる電流を検知することでデータを判定する読出し回路を備えた不揮発性半導体記憶装置に関し、読出し動作、ベリファイ動作で異なる判定電流であっても、回路規模を増加せずに、読出し動作の高速性、判定精度を損なわない読出し回路を搭載した不揮発性半導体記憶装置を提供することである。

　上記課題を解決するため、本発明によって次のような解決手段を講じた。

　本発明の不揮発性半導体記憶装置は、少なくとも、第一と第二の端子を備えるメモリセルと、少なくとも、第三と第四の端子を備えるリファレンスセルと、前記第一の端子および前記第三の端子と接続された読出し回路と、前記第一の端子と接続された第一のトランジスタと、前記第三の端子と接続された第二のトランジスタを備え、前記第一のトランジスタのゲートと前記第二のトランジスタのゲートとは共通に接続されており、前記第一のトランジスタの前記ゲートと前記第二のトランジスタの前記ゲートと、前記第三の端子あるいは前記第四の端子との間を電気的に短絡、切断するためのスイッチを備える。

　このことにより、読出し動作、ベリファイ動作で増幅タイミングをほぼ同じにでき、少ない回路構成で読出し動作の高速性、判定精度の両立が可能であり、さらには、ＬＲベリファイ動作のビット線印加電圧を下げることから、消費電流の低減が可能な不揮発性半導体記憶装置を提供できる。

図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の回路図である。図２は、本発明の第１の実施形態に係る抵抗変化素子を用いたメモリセルの回路図である。図３は、本発明の第１の実施形態に係る抵抗変化素子を用いた別のメモリセルの回路図である。図４は、本発明の第１の実施形態に係るリファレンスセルの回路図である。図５は、本発明の第１の実施形態に係る別のリファレンスセルの回路図である。図６は、本発明の第１の実施形態に係るスイッチ回路の回路図である。図７は、本発明の第１の実施形態に係る判定回路の回路図である。図８は、本発明の第１の実施形態に係る制御回路の回路図である。図９は、本発明の第１の実施形態に係る不揮発性半導体記憶装置を用いた読出し動作波形を示すチャートである。図１０は、本発明の第１の実施形態に係る不揮発性半導体記憶装置を用いたＬＲベリファイ動作波形を示すチャートである。図１１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置を用いたＨＲベリファイ動作波形を示すチャートである。図１２は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の回路図である。図１３は、本発明の第２の実施形態に係るイコライズ回路の回路図である。図１４は、本発明の第２の実施形態に係る制御回路の回路図である。図１５は、本発明の第２の実施形態に係る不揮発性半導体記憶装置を用いた読出し動作波形を示すチャートである。図１６は、本発明の第２の実施形態に係る不揮発性半導体記憶装置を用いたＬＲベリファイ動作波形を示すチャートである。図１７は、本発明の第２の実施形態に係る不揮発性半導体記憶装置を用いたＨＲベリファイ動作波形を示すチャートである。図１８は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の回路図である。図１９は、本発明の第３の実施形態に係るスイッチ回路の回路図である。図２０は、本発明の第３の実施形態に係る制御回路の回路図である。図２１は、本発明の第３及び４の実施形態に係る不揮発性半導体記憶装置を用いた読出し動作波形を示すチャートである。図２２は、本発明の第３及び４の実施形態に係る不揮発性半導体記憶装置を用いたＬＲベリファイ動作波形を示すチャートである。図２３は、本発明の第３及び４の実施形態に係る不揮発性半導体記憶装置を用いたＨＲベリファイ動作波形を示すチャートである。図２４は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の回路図である。図２５は、本発明の第４の実施形態に係るイコライズ回路の回路図である。図２６は、本発明の第５の実施形態に係る不揮発性半導体記憶装置の回路図である。図２７は、本発明の第５の実施形態に係るクランプ電圧切替え回路の回路図である。図２８は、本発明の第５及び６の実施形態に係る不揮発性半導体記憶装置を用いた読出し動作波形を示すチャートである。図２９は、本発明の第５及び６の実施形態に係る不揮発性半導体記憶装置を用いたＬＲベリファイ動作波形を示すチャートである。図３０は、本発明の第５及び６の実施形態に係る不揮発性半導体記憶装置を用いたＨＲベリファイ動作波形を示すチャートである。図３１は、本発明の第６の実施形態に係る不揮発性半導体記憶装置の回路図である。図３２は、本発明の第７の実施形態に係る不揮発性半導体記憶装置の回路図である。図３３は、本発明の第７の実施形態に係るクランプ電圧切替え回路の回路図である。図３４は、本発明の第７及び８の実施形態に係る不揮発性半導体記憶装置を用いた読出し動作波形を示すチャートである。図３５は、本発明の第７及び８の実施形態に係る不揮発性半導体記憶装置を用いたＬＲベリファイ動作波形を示すチャートである。図３６は、本発明の第７及び８の実施形態に係る不揮発性半導体記憶装置を用いたＨＲベリファイ動作波形を示すチャートである。図３７は、本発明の第８の実施形態に係る不揮発性半導体記憶装置の回路図である。図３８は、本発明の第８の実施形態に係るイコライズ回路の回路図である。図３９は、本発明の第８の実施形態に係るイコライズ回路の回路図である。

　以下、本発明の実施形態について、図面を参照して説明する。

　《第１の実施形態》
　本発明の第１の実施形態の構成を図１から図８に示す。図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の回路図である。１００は不揮発性半導体記憶装置のデータ１ビットの読出し単位であり、読出し単位が１６ビットのデータであれば、１６個を並べ、制御信号等は各読出し単位に共通に接続されている。１０１はメモリセル（抵抗変化型不揮発メモリセル）である。本図では、簡単化のため１つのメモリセル１０１が配置された場合について記載しているが、複数のメモリセルが配置された場合でも、以後説明する動作は同じである。

　１０２はリファレンスセルである。１０３と１０４は、判定ノードであるデータノードＳＤＡＴとリファレンスノードＳＲＥＦに電源電圧ＶＤＤを印加するためのＰＭＯＳトランジスタである。１１１は、ｐｇとＳＲＥＦ間のスイッチ回路である。１０７はＳＤＡＴとＳＲＥＦの電圧差を論理レベルに増幅してラッチを行うアンプを含んだ判定回路である。１１２はＶＥＲＩＦ、ＳＥＮＢ信号に応じて、１００の制御信号ｃ、ｄを出力する制御回路である。

　図２は、本発明の第１の実施形態に係る抵抗変化素子を用いたメモリセルの回路図である。図２にメモリセル１０１の構成例を示す。１つのＮＭＯＳ選択素子２０１と不揮発抵抗変化素子２０２を含んでおり、不揮発抵抗変化素子がビット線に接続されるタイプである。ここでは、ＢＬ＿ＤＡＴに接続されている。メモリセルの他方は、接地電源に接続されている。図３は、本発明の第１の実施形態に係る抵抗変化素子を用いた別のメモリセルの回路図である。図３は別のメモリセル１０１の構成例を示す。１つのＮＭＯＳ選択素子３０１と不揮発抵抗変化素子３０２を含んでおり、選択素子がビット線に接続されるタイプである。ここでは、ＢＬ＿ＤＡＴに接続されている。メモリセルの他方は、接地電源に接続されている。いずれも選択素子はダイオードであっても良い。

　図４は、本発明の第１の実施形態に係るリファレンスセルの回路図である。図４にリファレンスセル１０２の構成例を示す。３つのＮＭＯＳ選択素子（４０１、４０３、４０５）と３つの固定抵抗素子（４０２：Ｒｅｆ＿ＲＲ、４０４：Ｒｅｆ＿ＬＲ、４０６：Ｒｅｆ＿ＨＲ）を含んでおり、固定抵抗素子がビット線に接続されるタイプである。ここでは、ＢＬ＿ＤＡＴに接続されている。Ｒｅｆ＿ＲＲは読み出し動作で選択される固定抵抗素子で、Ｒｅｆ＿ＬＲは低抵抗状態のメモリセルのベリファイ動作で選択される固定抵抗素子で、Ｒｅｆ＿ＨＲは高抵抗状態のメモリセルのベリファイ動作で選択される固定抵抗素子である。前記固定抵抗素子（Ｒｅｆ＿ＲＲ、Ｒｅｆ＿ＬＲ、Ｒｅｆ＿ＨＲ）は例えば、ポリシリコン膜で構成し、膜の幅および長さによって抵抗値を調整する。

　それぞれの抵抗値は、Ｒｅｆ＿ＬＲ　＜　Ｒｅｆ＿ＲＲ　＜　Ｒｅｆ＿ＨＲの関係である。図５は、本発明の第１の実施形態に係る別のリファレンスセルの回路図である。３つのＮＭＯＳ選択素子（５０１、５０３、５０５）と３つの固定抵抗素子（５０２：Ｒｅｆ＿ＲＲ、５０４：Ｒｅｆ＿ＬＲ、５０６：Ｒｅｆ＿ＨＲ）を含んでおり、選択素子がビット線に接続されるタイプである。１０１と同様に１０２の構成は図５であってもよく、また、選択素子がダイオードであってもよい。

　本発明の不揮発性半導体記憶装置の一態様として、リファレンスセルは、少なくとも２つ以上の抵抗の一端が第三の端子あるいは、第四の端子に並列に接続されており、抵抗の他の端は、第一の動作モードあるいは第二の動作モードに応じて、抵抗の一端が第三の端子に接続されているときは第四の端子に、あるいは、抵抗の一端が第四の端子に接続されているときは第三の端子に電気的に接続されていてもよい。

　図６は、本発明の第１の実施形態に係るスイッチ回路の回路図である。図６にスイッチ回路１１１の構成を示す。制御信号ｃに応じて、ｐｇとＳＲＥＦを短絡あるいは、切断する動作を行う。

　図７は、本発明の第１の実施形態に係る判定回路の回路図である。図７に判定回路１０７の構成を示す。ＳＤＡＴとＳＲＥＦがクロスカップルに接続したＣＭＯＳ型の差動増幅回路に入力されており、ラッチ信号ＬＡＴが論理‘ハイ’レベル（以下、‘Ｈ’レベル）状態である。これによりＳＤＡＴ、ＳＲＥＦの電圧差を論理レベルに増幅し、ＬＡＴを遅延させる遅延回路８０１の出力信号によりラッチ回路８０２に取り込み、センスアンプ出力ＳＡＯＵＴとして出力する。

　図８は、本発明の第１の実施形態に係る制御回路の回路図である。図８に制御回路１１２の構成を示す。ＳＥＮＢ、ＶＥＲＩＦ信号に応じて、制御信号ｃ、ｄを出力する。制御信号ｃは、スイッチ回路１１１に接続され、制御信号ｄは、ＰＭＯＳトランジスタ１０３、１０４のゲートに接続されている。本発明の不揮発性半導体記憶装置の一態様として第一のトランジスタのゲートには、第一の制御端子が接続され、スイッチには、スイッチの短絡、切断を制御する第二の制御端子が接続され、第一および第二の制御端子の制御を切替えてもよい。

　次に、読み出し動作について説明する。図９は、本発明の第１の実施形態に係る不揮発性半導体記憶装置を用いた読出し動作波形を示すチャートである。ＶＥＲＩＦを論理‘ロー’レベル（以下、‘Ｌ’レベル）に設定し、ＷＬＲｅｆ＿Ｌ、ＷＬＲｅｆ＿Ｈを非選択レベル（ここでは、‘Ｌ’レベル）に設定する。

　時刻ｔ１でＷＬＲｅｆ＿ＲとＷＬを選択レベル（ここでは、‘Ｈ’レベル）に遷移させ、ＳＥＮＢを‘Ｌ’レベルとする。これにより制御信号ａ、ｂが‘Ｈ’レベルにｄが‘Ｌ’レベルに遷移し、ＰＭＯＳトランジスタ１０３、１０４はプリチャージトランジスタとして動作し、ＳＤＡＴ、ＳＲＥＦのプリチャージを開始する。このとき、制御信号ｃは‘Ｌ’レベルに固定されている。

　時刻ｔ２でＳＥＮＢを‘Ｈ’レベル、制御信号ａ、ｂが‘Ｌ’レベルにｄが‘Ｈ’レベルに遷移し、プリチャージを停止する。この時ＳＤＡＴ、ＳＲＥＦはほぼＶＤＤレベルとなっている。

　時刻ｔ２から時刻ｔ３の期間で、メモリセル１０１、リファレンスセル１０２を通して、ＳＤＡＴ、ＳＲＥＦとＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦのディスチャージが行われる。

　メモリセルが低抵抗状態（ＬＲ）の場合は、ＳＲＥＦ電圧よりＳＤＡＴ電圧の低下が早くなる。

　メモリセルが高抵抗状態（ＨＲ）の場合は、ＳＲＥＦ電圧よりＳＤＡＴ電圧の低下が遅くなる。

　時刻ｔ３は、ＳＤＡＴとＳＲＥＦの電圧差が、１０７のアンプの増幅限界電圧より大きくなるタイミングに設定しておく。時刻ｔ３でＬＡＴを‘Ｈ’レベルとしてアンプを起動し、ＳＡＯＵＴにデータを出力する。

　時刻ｔ４でＷＬ、ＷＬＲｅｆ＿Ｒを非選択レベルとし、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　次に、低抵抗化動作後の抵抗値を確認する読出し動作である低抵抗化検証動作（以下、ＬＲベリファイ動作）について説明する。図１０は、本発明の第１の実施形態に係る不揮発性半導体記憶装置を用いたＬＲベリファイ動作波形を示すチャートである。ＶＥＲＩＦを‘Ｈ’レベルに設定し、また、ＷＬＲｅｆ＿Ｒ、ＷＬＲｅｆ＿Ｈを非選択レベルに設定する。

　時刻ｔ１でＷＬＲｅｆ＿ＬとＷＬを選択レベルに遷移させ、ＳＥＮＢを‘Ｌ’レベルとすることで、制御信号ａ，ｃが‘Ｈ’レベルに遷移し、制御信号ｄは、ハイインピーダンスになる。スイッチ回路１１１により時刻ｔ１から時刻ｔ２の期間で、ＰＭＯＳトランジスタ１０３、１０４のゲートｐｇは、ＳＲＥＦと同電圧となる。これにより、ＰＭＯＳトランジスタ１０３、１０４はミラートランジスタとして動作し、ＳＤＡＴ、ＳＲＥＦ、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦを一定電圧まで充電する。このとき、制御信号ｂは‘Ｌ’レベルに固定されている。

　時刻ｔ２でＳＤＡＴ、ＳＲＥＦ、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦは動作点で決まる一定電圧レベルとなっている。

　時刻ｔ２から時刻ｔ３の期間で、ＰＭＯＳトランジスタ１０３、１０４はミラートランジスタとして動作する。これにより、メモリセル１０１、リファレンスセル１０２は同程度の電流が流れるため、メモリセルとリファレンスセルの抵抗差により、ＳＤＡＴ、ＳＲＥＦの電圧差が発生する。

　メモリセルが低抵抗状態（ＬＲ）の場合は、ＳＲＥＦ電圧よりＳＤＡＴ電圧が低くなる。

　メモリセルが高抵抗状態（ＨＲ）の場合は、ＳＲＥＦ電圧よりＳＤＡＴ電圧が高くなる。

　時刻ｔ４で、ＷＬ、ＷＬＲｅｆ＿Ｌを非選択レベルとし、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　このように、ＬＲベリファイ動作時にＰＭＯＳトランジスタ１０３、１０４をプリチャージトランジスタとして動作するのではなく、ミラートランジスタとして動作することで、時刻ｔ３のタイミングを、読出し動作時と同等のタイミングに設定することができる。

　次に、高抵抗化動作後の高抵抗状態を確認する読出し動作である高抵抗化検証動作（以下、ＨＲベリファイ動作）について説明する。図１１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置を用いたＨＲベリファイ動作波形を示すチャートである。ＶＥＲＩＦを‘Ｈ’レベルに設定し、また、ＷＬＲｅｆ＿Ｒ、ＷＬＲｅｆ＿Ｌを非選択レベルに設定する。

　時刻ｔ１でＷＬＲｅｆ＿ＨとＷＬを選択レベルに遷移させ、ＳＥＮＢを‘Ｌ’レベルとすることで、制御信号ａ，ｃが‘Ｈ’レベルに遷移し、制御信号ｄは、ハイインピーダンスになる。スイッチ回路１１１によりＰＭＯＳトランジスタ１０３、１０４のゲートｐｇは、ＳＲＥＦと同電圧となる。これにより、ＰＭＯＳトランジスタ１０３、１０４はミラートランジスタとして動作し、時刻ｔ１から時刻ｔ２の期間で、ＳＤＡＴ、ＳＲＥＦ、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦを一定電圧まで充電する。このとき、制御信号ｂは‘Ｌ’レベルに固定されている。

　時刻ｔ２から時刻ｔ３の期間で、ＰＭＯＳトランジスタ１０３、１０４はミラートランジスタとして動作する。そのことのより、メモリセル１０１、リファレンスセル１０２は同程度の電流が流れるため、メモリセルとリファレンスセルの抵抗差により、ＳＤＡＴ、ＳＲＥＦの電圧差が発生する。

　時刻ｔ４で、ＷＬ、ＷＬＲｅｆ＿Ｈを非選択レベルとし、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　本発明の不揮発性半導体記憶装置の一態様として制御回路は、第一のトランジスタおよび第二のトランジスタは、ＰＭＯＳトランジスタであって、制御回路は第一の動作モードにおいて、第一の制御端子を第一および第二のトランジスタを通電する設定とし、第二の制御端子を、スイッチを切断する設定とし、第一のトランジスタおよび第二のトランジスタが第一の端子および第三の端子に第一の電圧を印加するプリチャージトランジスタとして動作し、第二の動作モードにおいて、第一の制御端子をハイインピーダンスとし、第二の制御端子を、スイッチを短絡する設定とすることで、第一のトランジスタおよび第二のトランジスタが第一の端子および第三の端子に第一の電圧を印加するミラートランジスタとして動作するように制御してもよい。また、メモリセルとレファレンスセルと、メモリセルとレファレンスセルに電圧を印加することでメモリセルとレファレンスセルに流れる電流差によって生じる電圧差からデータ状態を判定する読出し回路を備え、メモリセルには第一のトランジスタが接続され、レファレンスセルには第二のトランジスタが接続され、第一の動作モードにおいて第一および第二のトランジスタがプリチャージトランジスタとして動作し、第二の動作モードにおいてミラートランジスタとして動作し、第一、第二の動作モードを切り替えてもよい。

　このように、ＨＲベリファイ動作時にＰＭＯＳトランジスタ１０３、１０４をプリチャージトランジスタとして動作するのではなく、ミラートランジスタとして動作することで、時刻ｔ３のタイミングを読出し動作時と同等のタイミングに設定することができる。

　本実施形態ではＬＲベリファイ動作、ＨＲベリファイ動作双方に、本発明を適用した場合を説明したが、どちらか一方のみに適用してもよい。たとえばＰＭＯＳトランジスタ１０３、１０４がプリチャージトランジスタとして動作した場合に、時刻ｔ２から時刻ｔ３の時間が短くタイミング生成が困難なＬＲベリファイ動作時にのみに適用する。一方で、ＨＲベリファイ動作時は読出し動作と同様にＰＭＯＳトランジスタ１０３、１０４をプリチャージトランジスタとして動作する方式とする。このことによりミラートランジスタとして動作した場合に必要な定常的なメモリセルおよび、リファレンス電流より低減することができるため、消費電流を低減できる。

　本発明の不揮発性半導体記憶装置の一態様としてメモリセルが抵抗変化型の不揮発性メモリセルであって、通常の読出し動作および、書換え動作時において、低抵抗化動作後の抵抗値を確認する読出し動作である低抵抗化検証動作および、高抵抗化動作後の高抵抗状態を確認する読出し動作である高抵抗化検証動作を行い、第一の動作モードにおいて通常の読出し動作を行い、第二の動作モードにおいて高抵抗化検証動作、低抵抗化検証動作の内、少なくとも一つの動作を行ってもよい。

　また、スイッチ回路１１１はゲートｐｇとＳＲＥＦ間に設けているが、ゲートｐｇとＳＤＡＴ間に設けても構わない。

　また、ＰＭＯＳトランジスタ１０３、１０４をＮＭＯＳトランジスタとしてもよく、その場合には、制御回路１１２を変更することで、本実施形態で説明したものと同じ効果が得られる。

　《第２の実施形態》
　本発明の第２の実施形態の構成を図１２から図１４に示す。図１２は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の回路図である。１００は不揮発性半導体記憶装置のデータ１ビットの読出し単位であり、１６ビットのデータであれば、１６個を並べ、制御信号等は各読出し単位に共通に接続されている。１０１はメモリセル（抵抗変化型不揮発メモリセル）である。本図では、簡単化のため１つのメモリセル１０１が配置された場合について記載しているが、複数のメモリセルが配置された場合でも、以後説明する動作は同じである。

　１０２はリファレンスセルで、１０３と１０４は、判定ノードであるデータノードＳＤＡＴとリファレンスノードＳＲＥＦに電圧を印加するためのＰＭＯＳトランジスタで、１１１は、ｐｇとＳＲＥＦ間のスイッチ回路である。１０５と１０６は動作時にビット線ＢＬ＿ＤＡＴとリファレンスビット線ＢＬ＿ＲＥＦの電圧を一定電圧に制御するクランプトランジスタである。１０７はＳＤＡＴとＳＲＥＦの電圧差を論理レベルに増幅してラッチを行うアンプを含んだ判定回路で、１１４と１１５は、ＳＤＡＴ、ＳＲＥＦのディスチャージトランジスタである。２０１２はＶＥＲＩＦ、ＳＥＮＢ、ＥＱ信号に応じて、前記１００の制御信号ｃ、ｄを出力する制御回路で、１０８はイコライズ回路である。

　メモリセル１０１、リファレンスセル１０２、スイッチ回路１１１、判定回路１０７の構成例は実施の形態１と同じである。

　図１３は、本発明の第２の実施形態に係るイコライズ回路の回路図である。図１３にイコライズ回路１０８の構成を示す。イコライズ信号ＥＱに応じて、ＳＤＡＴとＳＲＥＦを同電圧にイコライズあるいは、切断する動作を行う。

　図１４は、本発明の第２の実施形態に係る制御回路の回路図である。図１４に制御回路２０１２の構成を示す。ＳＥＮＢ、ＥＱ、ＶＥＲＩＦ信号に応じて、制御信号ｃ、ｄを出力する。

　次に、読み出し動作について説明する。図１５は、本発明の第２の実施形態に係る不揮発性半導体記憶装置を用いた読出し動作波形を示すチャートである。ＶＥＲＩＦを‘Ｌ’レベルに設定し、ＣＬＡＭＰ電圧を一定電圧（ＶＣＬＡＭＰ）に設定する。また、ＷＬＲｅｆ＿Ｌ、ＷＬＲｅｆ＿Ｈを非選択レベルに設定する。ＥＱは‘Ｈ’レベルに設定する。

　時刻ｔ１でＷＬＲｅｆ＿ＲとＷＬを選択レベルに遷移させ、ＳＥＮＢを‘Ｌ’レベルとすることで、制御信号ａ、ｂが‘Ｈ’レベルに遷移する。これによりＰＭＯＳトランジスタ１０３、１０４はプリチャージトランジスタとして動作し、ＳＤＡＴ、ＳＲＥＦのプリチャージが開始する。このとき、制御信号ｃは‘Ｌ’レベルに固定されている。

　時刻ｔ２でＳＥＮＢを‘Ｈ’レベル、ＥＱを‘Ｌ’レベルとすることで、制御信号ａ、ｂが‘Ｌ’レベルに遷移し、プリチャージとイコライズを停止する。この時ＳＤＡＴ、ＳＲＥＦはほぼＶＤＤレベルとなっており、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦはクランプトランジスタ１０５、１０６の閾値電圧をＶｔｎとするとＶＣＬＡＭＰ－Ｖｔｎのレベルとなっている。

　時刻ｔ４でＷＬ、ＷＬＲｅｆ＿Ｒを非選択レベルとし、ＥＱを‘Ｈ’レベルとしＳＲＥＦ、ＳＤＡＴのイコライズを行い、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　次に、ＬＲベリファイ動作について説明する。図１６は、本発明の第２の実施形態に係る不揮発性半導体記憶装置を用いたＬＲベリファイ動作波形を示すチャートである。ＶＥＲＩＦを‘Ｈ’レベルに設定し、ＣＬＡＭＰ電圧を一定電圧（ＶＣＬＡＭＰ）に設定する。また、ＷＬＲｅｆ＿Ｒ、ＷＬＲｅｆ＿Ｈを非選択レベルに設定する。

　時刻ｔ１でＷＬＲｅｆ＿ＬとＷＬを選択レベルに遷移させる。これによりＳＥＮＢを‘Ｌ’レベルとすることで、制御信号ａ、ｃが‘Ｈ’レベルに遷移し、制御信号ｄは、ハイインピーダンスになる。スイッチ回路１１１により時刻ｔ１から時刻ｔ２の期間で、ＰＭＯＳトランジスタ１０３、１０４のゲートｐｇは、ＳＲＥＦと同電圧となる。これにより、ＰＭＯＳトランジスタ１０３、１０４はミラートランジスタとして動作し、ＳＤＡＴ、ＳＲＥＦ、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦを一定電圧まで充電する。このとき、制御信号ｂは‘Ｌ’レベルに固定されている。

　時刻ｔ２でＥＱを‘Ｌ’レベルとすることで、イコライズを停止する。この時ＳＤＡＴ、ＳＲＥＦは動作点で決まる一定電圧レベルとなり、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦはクランプトランジスタ１０５、１０６の閾値電圧をＶｔｎとするとＶＣＬＡＭＰ－Ｖｔｎのレベルとなっている。

　時刻ｔ２から時刻ｔ３の期間で、ＰＭＯＳトランジスタ１０３、１０４はミラートランジスタとして動作する。これによりメモリセル１０１、リファレンスセル１０２は同程度の電流が流れるため、メモリセルとリファレンスセルの抵抗差により、ＳＤＡＴ、ＳＲＥＦの電圧差が発生する。

　時刻ｔ４で、ＷＬ、ＷＬＲｅｆ＿Ｌを非選択レベルとし、ＳＥＮＢ、ＥＱを‘Ｈ’レベルとしＳＲＥＦ、ＳＤＡＴのディスチャージとイコライズを行い、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　このように、ＬＲベリファイ動作時にＰＭＯＳトランジスタ１０３、１０４をプリチャージトランジスタとして動作するのではなく、ミラートランジスタとして動作することで、時刻ｔ３のタイミングを読出し動作時と同等のタイミングに設定することができる。

　次に、ＨＲベリファイ動作について説明する。図１７は、本発明の第２の実施形態に係る不揮発性半導体記憶装置を用いたＨＲベリファイ動作波形を示すチャートである。ＶＥＲＩＦを‘Ｈ’レベルに設定し、ＣＬＡＭＰ電圧を一定電圧（ＶＣＬＡＭＰ）に設定する。また、ＷＬＲｅｆ＿Ｒ、ＷＬＲｅｆ＿Ｌを非選択レベルに設定する。

　時刻ｔ１でＷＬＲｅｆ＿ＨとＷＬを選択レベルに遷移させ、ＳＥＮＢを‘Ｌ’レベルとすることで、制御信号ａ、ｃが‘Ｈ’レベルに遷移し、制御信号ｄは、ハイインピーダンスになる。スイッチ回路１１１によりＰＭＯＳトランジスタ１０３、１０４のゲートｐｇは、ＳＲＥＦと同電圧となり、ＰＭＯＳトランジスタ１０３、１０４はミラートランジスタとして動作する。ＰＭＯＳトランジスタ１０３、１０４は時刻ｔ１から時刻ｔ２の期間で、ＳＤＡＴ、ＳＲＥＦ、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦを一定電圧まで充電する。このとき、制御信号ｂは‘Ｌ’レベルに固定されている。

　時刻ｔ２から時刻ｔ３の期間で、ＰＭＯＳトランジスタ１０３、１０４はミラートランジスタとして動作し、メモリセル１０１、リファレンスセル１０２は同程度の電流が流れる。これによりメモリセルとリファレンスセルの抵抗差により、ＳＤＡＴ、ＳＲＥＦの電圧差が発生する。

　時刻ｔ４で、ＷＬ、ＷＬＲｅｆ＿Ｈを非選択レベルとし、ＳＥＮＢ、ＥＱを‘Ｈ’レベルとしＳＲＥＦ、ＳＤＡＴのディスチャージとイコライズを行い、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　本実施形態では、ディスチャージトランジスタ、イコライズ回路により第１の実施形態に係る不揮発性半導体記憶装置より時刻ｔ１から時刻ｔ２間を高速に動作させることができる。

　本実施形態ではＬＲベリファイ動作、ＨＲベリファイ動作双方に、本発明を適用した場合を説明したが、どちらか一方のみに適用してもよい。たとえばプリチャージトランジスタとして動作した場合に、時刻ｔ２から時刻ｔ３の時間が短くタイミング生成が困難なＬＲベリファイ動作時のみに適用する。一方、ＨＲベリファイ動作時は読出し動作と同様にＰＭＯＳトランジスタ１０３、１０４をプリチャージトランジスタとして動作する方式とする。これにより、ミラートランジスタとして動作した場合に必要な定常的なメモリセルおよび、リファレンス電流より低減することができるため、消費電流を低減できる。

　また、ＰＭＯＳトランジスタ１０３、１０４をＮＭＯＳトランジスタとしてもよく、その場合には、図１４に示した制御回路２０１２を変更することで、本実施形態で説明したものと同じ効果が得られる。

　《第３の実施形態》
　本発明の第３の実施形態の構成を図１８から図２０に示す。

　図１８は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の回路図である。１３００は不揮発性半導体記憶装置のデータ１ビットの読出し単位であり、１６ビットのデータであれば、１６個を並べ、制御信号等は各読出し単位に共通に接続されている。１０１はメモリセル（抵抗変化型不揮発メモリセル）である。本図では、簡単化のため１つのメモリセル１０１が配置された場合について記載しているが、複数のメモリセルが配置された場合でも、以後説明する動作は同じである。

　１０２はリファレンスセルで、１３０３と１３０４は、判定ノードであるビット線ＢＬ＿ＤＡＴとリファレンスビット線ＢＬ＿ＲＥＦに電圧を印加するためのＰＭＯＳトランジスタで、１３１１は、ｐｇとＢＬ＿ＲＥＦ間のスイッチ回路である。１０７はＳＤＡＴとＳＲＥＦの電圧差を論理レベルに増幅してラッチを行うアンプを含んだ判定回路で、１３１４と１３１５は、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦのプリチャージトランジスタである。１３０５と１３０６は、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦのディスチャージトランジスタである。１３１２はＶＥＲＩＦ、ＳＡＥＮ信号に応じて、前記１３００の制御信号ｂ、ｃ、ｄを制御する回路である。

　メモリセル１０１、リファレンスセル１０２および判定回路１０７は第１の実施形態で説明した構成と同様の構成である。

　図１９は、本発明の第３の実施形態に係るスイッチ回路の回路図である。図１９にスイッチ回路１３１１の構成を示す。制御信号ｃに応じて、ｐｇとＢＬ＿ＲＥＦを短絡あるいは、切断する動作を行う。

　図２０は、本発明の第３の実施形態に係る制御回路の回路図である。図２０に制御回路１３１２の構成を示す。ＳＡＥＮ、ＶＥＲＩＦ信号に応じて、制御信号ｂ、ｃ、ｄを制御する。

　次に、読み出し動作について説明する。図２１は、本発明の第３及び４の実施形態に係る不揮発性半導体記憶装置を用いた読出し動作波形を示すチャートである。ＶＥＲＩＦを‘Ｌ’レベルに設定し、ＷＬＲｅｆ＿Ｌ、ＷＬＲｅｆ＿Ｈを非選択レベルに設定する。

　時刻ｔ０でＳＡＥＮが‘Ｌ’レベルであり、制御信号ａ、ｂが‘Ｈ’レベルであるので、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦ、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦはＶＤＤにプリチャージされている。

　時刻ｔ１でＷＬ＿Ｒｅｆ＿ＲとＷＬを選択レベルに遷移させ、ＳＡＥＮを‘Ｈ’レベルとすることで、制御信号ａ、ｂが‘Ｌ’レベルにｄが‘Ｈ’レベルに遷移し、プリチャージを停止し、ＤＩＳ＿ＳＬを‘Ｈ’レベルとする。

　時刻ｔ１から時刻ｔ２の期間で、ＳＬ＿ＲＥＦ、ＳＬ＿ＤＡＴはディスチャージトランジスタ１３０５と１３０６によってディスチャージされる。同時に、メモリセル１０１、リファレンスセル１０２を通して、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦのディスチャージが行われる。

　メモリセルが低抵抗状態（ＬＲ）の場合は、ＢＬ＿ＲＥＦ電圧よりＢＬ＿ＤＡＴ電圧の低下が早くなる。

　メモリセルが高抵抗状態（ＨＲ）の場合は、ＢＬ＿ＲＥＦ電圧よりＢＬ＿ＤＡＴ電圧の低下が遅くなる。

　時刻ｔ２は、ＢＬ＿ＤＡＴとＢＬ＿ＲＥＦ電圧差が、１０７のアンプの増幅限界電圧より大きくなるタイミングに設定しておく。時刻ｔ２でＬＡＴを‘Ｈ’レベルとしてアンプを起動し、ＳＡＯＵＴにデータを出力する。

　時刻ｔ３で、ＷＬ、ＷＬＲｅｆ＿Ｒを非選択レベルとし、ＳＡＥＮを‘Ｌ’レベルとし、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦ、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦのプリチャージを行い、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　次に、ＬＲベリファイ動作について説明する。図２２は、本発明の第３及び４の実施形態に係る不揮発性半導体記憶装置を用いたＬＲベリファイ動作波形を示すチャートである。ＶＥＲＩＦを‘Ｈ’レベルに設定し、ＷＬＲｅｆ＿Ｒ、ＷＬＲｅｆ＿Ｈを非選択レベルに設定する。

　時刻ｔ１でＷＬＲｅｆ＿ＬとＷＬを選択レベルに遷移させ、ＳＡＥＮを‘Ｈ’レベルとする。これにより、制御信号ｂが‘Ｌ’レベル、制御信号ｃが‘Ｈ’レベルに遷移し、制御信号ｄは、ハイインピーダンスになる。これにより、ＰＭＯＳトランジスタ１３０３、１３０４のゲートｐｇは、ＳＲＥＦと同電圧となる。プリチャージを停止し、ＤＩＳ＿ＳＬを‘Ｈ’レベルとする。この時、制御信号ｂは‘Ｌ’レベルに遷移する。

　ここで、ＰＭＯＳトランジスタ１３０３、１３０４のゲートｐｇとＢＬ＿ＲＥＦは同電圧であり、ＰＭＯＳトランジスタ１３０３、１３０４はミラートランジスタとして動作する。これによりメモリセル１０１、リファレンスセル１０２は同程度の電流が流れるため、メモリセル、リファレンスセルの抵抗差により、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦの電圧差が発生する。

　時刻ｔ２は、ＳＤＡＴとＳＲＥＦの電圧差が、１０７のアンプの増幅限界電圧より大きくなるタイミングに設定しておく。時刻ｔ２でＬＡＴを‘Ｈ’レベルとしてアンプを起動し、ＳＡＯＵＴにデータを出力する。

　時刻ｔ３で、ＷＬ、ＷＬＲｅｆ＿Ｌを非選択レベルとし、ＳＡＥＮを‘Ｌ’レベルとする。これによりＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦ、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦのプリチャージを行い、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　このように、ＬＲベリファイ動作時にＰＭＯＳトランジスタ１３０３、１３０４をプリチャージトランジスタとして動作するのではなく、ミラートランジスタとして動作することで、時刻ｔ２を読出し動作時と同等のタイミングに設定することができる。

　次に、ＨＲベリファイ動作について説明する。図２３は、本発明の第３及び４の実施形態に係る不揮発性半導体記憶装置を用いたＨＲベリファイ動作波形を示すチャートである。ＶＥＲＩＦを‘Ｈ’レベルに設定し、ＷＬＲｅｆ＿Ｒ、ＷＬＲｅｆ＿Ｌを非選択レベルに設定する。

　時刻ｔ０でＳＡＥＮが‘Ｌ’レベルであり、制御信号ａ、ｂが‘Ｈ’レベルである。これによりＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦ、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦはＶＤＤにプリチャージされている。

　時刻ｔ１でＷＬＲｅｆ＿ＨとＷＬを選択レベルに遷移させ、ＳＡＥＮを‘Ｈ’レベルとすることで、制御信号ｂが‘Ｌ’レベル、制御信号ｃが‘Ｈ’レベルに遷移し、制御信号ｄは、ハイインピーダンスになる。これにより、ＰＭＯＳトランジスタ１３０３、１３０４のゲートｐｇは、ＳＲＥＦと同電圧となる。同時にＤＩＳ＿ＳＬを‘Ｈ’レベルとする。この時、制御信号ｂは‘Ｌ’レベルに遷移する。

　ここで、ＰＭＯＳトランジスタ１３０３、１３０４のゲートｐｇとＢＬ＿ＲＥＦは同電圧であり、１３０３、１３０４はミラートランジスタとして動作する。これにより、メモリセル１０１、リファレンスセル１０２は同程度の電流が流れるため、メモリセル、リファレンスセルの抵抗差により、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦの電圧差が発生する。

　時刻ｔ３で、ＷＬ、ＷＬＲｅｆ＿Ｈを非選択レベルとし、ＳＡＥＮを‘Ｌ’レベルとし、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦ、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦのプリチャージとイコライズを行い、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　このように、ＨＲベリファイ時にＰＭＯＳトランジスタ１３０３、１３０４をプリチャージトランジスタとして動作するのではなく、ミラートランジスタとして動作することで、時刻ｔ２を読出し動作時と同等のタイミングに設定することができる。

　本実施形態ではＬＲベリファイ動作、ＨＲベリファイ動作双方に、本発明を適用した場合を説明したが、どちらか一方のみに適用してもよい。たとえばプリチャージトランジスタとして動作した場合に、時刻ｔ１から時刻ｔ２の時間が短くタイミング生成が困難なＬＲベリファイ動作時のみに適用する。一方、ＨＲベリファイ動作時は読出し動作と同様に１３０３、１３０４をプリチャージトランジスタとして動作する方式とする。これにより、ミラートランジスタとして動作した場合の定常的なメモリセル、リファレンス電流より低減することができるため、消費電流を低減できる。

　また、スイッチ回路１３１１はゲートｐｇとＢＬ＿ＲＥＦ間に設けているが、ゲートｐｇとＢＬ＿ＤＡＴ間に設けても構わない。

　また、ＰＭＯＳトランジスタ１３０３、１３０４をＮＭＯＳトランジスタとしてもよく、その場合には、制御回路１３１２を変更することで、本実施形態で説明したものと同じ効果が得られる。

　《第４の実施形態》
　本発明の第４の実施形態の構成を図２４から図２５に示す。図２４は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の回路図である。１３００は不揮発性半導体記憶装置のデータ１ビットの読出し単位であり、１６ビットのデータであれば、１６個を並べ、制御信号等は各読出し単位に共通に接続されている。１０１はメモリセル（抵抗変化型不揮発メモリセル）である。本図では、簡単化のため１つのメモリセル１０１が配置された場合について記載しているが、複数のメモリセルが配置された場合でも、以後説明する動作は同じである。

　１０２はリファレンスセルで、１３０３と１３０４は、判定ノードであるビット線ＢＬ＿ＤＡＴとリファレンスビット線ＢＬ＿ＲＥＦに電圧を印加するためのＰＭＯＳトランジスタである。１３１１は、ｐｇとＢＬ＿ＲＥＦ間のスイッチ回路である。１３０５と１３０６は、ソース線ＳＬ＿ＤＡＴとリファレンスソース線ＳＬ＿ＲＥＦをディスチャージするＮＭＯＳトランジスタである。１０７はＳＤＡＴとＳＲＥＦの電圧差を論理レベルに増幅してラッチを行うアンプを含んだ判定回路である。１３１４と１３１５は、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦのプリチャージトランジスタで、１３１２はＶＥＲＩＦ、ＳＡＥＮ信号に応じて、前記１３００の制御信号ｂ、ｃ、ｄを制御する回路である。

　図２５は、本発明の第４の実施形態に係るイコライズ回路の回路図である。図２５にイコライズ回路１３０８の構成を示す。イコライズ信号ＥＱに応じて、ＢＬ＿ＤＡＴとＢＬ＿ＲＥＦを同電圧にイコライズあるいは、切断する動作を行う。

　時刻ｔ１でＷＬ＿Ｒｅｆ＿ＲとＷＬを選択レベルに遷移させ、ＳＡＥＮを‘Ｈ’レベルとすることで、制御信号ａ、ｂが‘Ｌ’レベルに遷移する。同時にＥＱを‘Ｌ’レベルとして、プリチャージとイコライズを停止し、ＤＩＳ＿ＳＬを‘Ｈ’レベルとする。

　時刻ｔ３で、ＷＬ、ＷＬＲｅｆ＿Ｒを非選択レベルとし、ＳＡＥＮを‘Ｌ’レベル、ＥＱを‘Ｈ’レベルする。これによりＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦ、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦのプリチャージとイコライズを行い、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　時刻ｔ１でＷＬＲｅｆ＿ＬとＷＬを選択レベルに遷移させ、ＳＡＥＮを‘Ｈ’レベルとすることで、制御信号ｂが‘Ｌ’レベル、制御信号ｃが‘Ｈ’レベルに遷移する。これにより、ＰＭＯＳトランジスタ１３０３、１３０４のゲートｐｇは、ＳＲＥＦと同電圧となる。同時にＥＱを‘Ｌ’レベルとして、プリチャージとイコライズを停止し、ＤＩＳ＿ＳＬを‘Ｈ’レベルとする。この時、制御信号ｂは‘Ｌ’レベルに遷移する。

　ここで、ＰＭＯＳトランジスタ１３０３、１３０４のゲートｐｇとＢＬ＿ＲＥＦは同電圧であり、ＰＭＯＳトランジスタ１３０３、１３０４はミラートランジスタとして動作する。これにより、メモリセル１０１、リファレンスセル１０２は同程度の電流が流れるため、メモリセル、リファレンスセルの抵抗差により、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦの電圧差が発生する。

　時刻ｔ３で、ＷＬ、ＷＬＲｅｆ＿Ｌを非選択レベルとし、ＳＡＥＮを‘Ｌ’レベル、ＥＱを‘Ｈ’レベルとする。これによりＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦ、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦのプリチャージとイコライズを行い、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　時刻ｔ１でＷＬＲｅｆ＿ＨとＷＬを選択レベルに遷移させ、ＳＡＥＮを‘Ｈ’レベルとする。これにより制御信号ｂが‘Ｌ’レベル、制御信号ｃが‘Ｈ’レベルに遷移し、ＰＭＯＳトランジスタ１３０３、１３０４のゲートｐｇは、ＳＲＥＦと同電圧となる。同時にＥＱを‘Ｌ’レベルとして、プリチャージとイコライズを停止し、ＤＩＳ＿ＳＬを‘Ｈ’レベルとする。この時、制御信号ｂは‘Ｌ’レベルに遷移する。

　ここで、ＰＭＯＳトランジスタ１３０３、１３０４のゲートｐｇとＢＬ＿ＲＥＦは同電圧であり、ＰＭＯＳトランジスタ１１３０３、１３０４はミラートランジスタとして動作する。これによりメモリセル１０１、リファレンスセル１０２は同程度の電流が流れるため、メモリセル、リファレンスセルの抵抗差により、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦの電圧差が発生する。

　時刻ｔ３で、ＷＬ、ＷＬＲｅｆ＿Ｈを非選択レベルとし、ＳＡＥＮを‘Ｌ’レベル、ＥＱを‘Ｈ’レベルとする。これによりＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦ、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦのプリチャージとイコライズを行い、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　本実施形態では、ディスチャージトランジスタ、イコライズ回路により第３の実施形態に係る不揮発性半導体記憶装置より高速に動作させることができる。

　《第５の実施形態》
　本発明の第５の実施形態の構成を図２６から図２７に示す。図２６は、本発明の第５の実施形態に係る不揮発性半導体記憶装置の回路図である。１０１はメモリセル（抵抗変化型不揮発メモリセル）である。本図では、簡単化のため１つのメモリセル１０１が配置された場合について記載しているが、複数のメモリセルが配置された場合でも、以後説明する動作は同じである。

　１０２はリファレンスセルで、２００３と２００４は、判定ノードであるデータノードＳＤＡＴとリファレンスノードＳＲＥＦのプリチャージを行うＰＭＯＳトランジスタである。１０５と１０６はビット線ＢＬ＿ＤＡＴとリファレンスビット線ＢＬ＿ＲＥＦの電圧を一定電圧に制御するクランプトランジスタである。１０７はＳＤＡＴとＳＲＥＦの電圧差を論理レベルに増幅してラッチを行うアンプを含んだ判定回路で、２０１１はＲＥＡＤ、ＶＥＲＩＦ＿ＬＲ、ＶＥＲＩＦ＿ＨＲの信号に応じて、ＣＬＡＭＰ電圧を選択出力する回路である。

　メモリセル１０１、リファレンスセル１０２および判定回路１０７、イコライズ回路１０８は第１の実施形態で説明した構成と同様の構成である。

　図２７は、本発明の第５の実施形態に係るクランプ電圧切替え回路の回路図である。図２７にクランプ電圧切替え回路２０１１の構成を示す。ＲＥＡＤ、ＶＥＲＩＦ＿ＬＲ、ＶＥＲＩＦ＿ＨＲの信号に応じて、それぞれクランプ電圧ＶＣＬＡＭＰ＿ＶＨ、ＶＣＬＡＭＰ＿ＶＲ、ＶＣＬＡＭＰ＿ＶＬを選択的に出力する回路である。それぞれの電圧関係は、ＶＣＬＡＭＰ＿ＶＨ　＞　ＶＣＬＡＭＰ＿ＶＲ　＞　ＶＣＬＡＭＰ＿ＶＬである。

　本発明の不揮発性半導体記憶装置の一態様として第一の回路に入力される信号は、少なくとも２つ以上直列に接続された抵抗のいずれかの抵抗の端子に接続されていてもよい。

　次に、読み出し動作について説明する。図２８は、本発明の第５及び６の実施形態に係る不揮発性半導体記憶装置を用いた読出し動作波形を示すチャートである。ＲＥＡＤを‘Ｈ’レベル、ＶＥＲＩＦ＿ＬＲを‘Ｌ’レベル、ＶＥＲＩＦ＿ＨＲを‘Ｌ’レベルに設定し、ＣＬＡＭＰ電圧を一定電圧（ＶＣＬＡＭＰ＿ＶＲ）に設定する。また、ＷＬＲｅｆ＿Ｌ、ＷＬＲｅｆ＿Ｈを非選択レベルに設定する。

　時刻ｔ１でＷＬＲｅｆ＿ＲとＷＬを選択レベルに遷移させ、ＰＲＥＢを‘Ｌ’レベルとすることで、ＳＤＡＴ、ＳＲＥＦ、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＤのプリチャージを開始する。

　時刻ｔ２でＰＲＥＢを‘Ｈ’レベルとして、プリチャージを停止する。この時ＳＤＡＴ、ＳＲＥＦはほぼＶＤＤレベルとなり、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦはクランプトランジスタ１０５、１０６の閾値電圧をＶｔｎとすると、ＶＣＬＡＭＰ＿ＶＲ－Ｖｔｎのレベルとなっている。

　時刻ｔ４で、ＷＬ、ＷＬＲｅｆ＿Ｒを非選択レベルとし、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　次に、ＬＲベリファイ動作について説明する。図２９は、本発明の第５及び６の実施形態に係る不揮発性半導体記憶装置を用いたＬＲベリファイ動作波形を示すチャートである。ＲＥＡＤを‘Ｌ’レベル、ＶＥＲＩＦ＿ＬＲを‘Ｈ’レベル、ＶＥＲＩＦ＿ＨＲを‘Ｌ’レベルに設定し、ＣＬＡＭＰ電圧を一定電圧（ＶＣＬＡＭＰ＿ＶＬ）に設定する。また、ＷＬＲｅｆ＿Ｒ、ＷＬＲｅｆ＿Ｈを非選択レベルに設定する。

　時刻ｔ１でＷＬＲｅｆ＿ＬとＷＬを選択レベルに遷移させ、ＰＲＥＢを‘Ｌ’レベルとすることで、ＳＤＡＴ、ＳＲＥＦ、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦのプリチャージを開始する。

　時刻ｔ２でＰＲＥＢを‘Ｈ’レベルとして、プリチャージを停止する。この時ＳＤＡＴ、ＳＲＥＦはほぼＶＤＤレベルとなり、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦは、クランプトランジスタ１０５、１０６の閾値電圧をＶｔｎとすると、ＶＣＬＡＭＰ＿ＶＬ－Ｖｔｎのレベルとなっている。

　この時、ＳＲＥＦの低下速度は読み出し動作の時のＳＲＥＦの低下速度とほぼ等しくなるように、ＶＣＬＡＭＰ＿ＶＬの電圧は調整されている。このため、時刻ｔ３のタイミングを読み出し動作と同じにすることができる。

　時刻ｔ３でＬＡＴを‘Ｈ’レベルとしてアンプを起動し、ＳＡＯＵＴにデータを出力する。

　時刻ｔ４で、ＷＬ、ＷＬ＿Ｒｅｆ＿Ｌを非選択レベルとし、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　次にＨＲベリファイ動作について説明する。図３０は、本発明の第５及び６の実施形態に係る不揮発性半導体記憶装置を用いたＨＲベリファイ動作波形を示すチャートである。ＲＥＡＤを‘Ｌ’レベル、ＶＥＲＩＦ＿ＬＲを‘Ｌ’レベル、ＶＥＲＩＦ＿ＨＲを‘Ｈ’レベルに設定し、ＣＬＡＭＰ電圧を一定電圧（ＶＣＬＡＭＰ＿ＶＨ）に設定する。また、ＷＬＲｅｆ＿Ｒ、ＷＬＲｅｆ＿Ｌを非選択レベルに設定する。

　時刻ｔ１でＷＬＲｅｆ＿ＨとＷＬを選択レベルに遷移させ、ＰＲＥＢを‘Ｌ’レベルとすることで、ＳＤＡＴ、ＳＲＥＦ、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦのプリチャージを開始する。

　時刻ｔ２でＰＲＥＢを‘Ｈ’レベルとして、プリチャージを停止する。この時ＳＤＡＴ、ＳＲＥＦはほぼＶＤＤレベルとなり、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦは、クランプトランジスタ１０５、１０６の閾値電圧をＶｔｎとすると、ＶＣＬＡＭＰ＿ＶＨ－Ｖｔｎのレベルとなっている。

　この時、ＳＲＥＦの低下速度は読み出し動作の時のＳＲＥＦの低下速度とほぼ等しくなるように、ＶＣＬＡＭＰ＿ＶＨの電圧は調整されている。このため、時刻ｔ３のタイミングを読み出し動作と同じにすることができる。

　時刻ｔ４では、ＷＬ、ＷＬＲｅｆ＿Ｈを非選択レベルとし、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　本実施形態ではＬＲベリファイ動作、ＨＲベリファイ動作双方に、本発明を適用した場合を説明したが、どちらか一方のみに適用してもよく、たとえば従来構成では時刻ｔ２から時刻ｔ３時間が短くタイミング生成が困難であったＬＲベリファイ動作時のみに適用する。ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦを高電圧に設定する必要があり、消費電流が増加するＨＲベリファイ動作には非適用とすることで、ベリファイ動作の消費電流を低減できる効果がある。

　本発明の不揮発性半導体記憶装置の一態様として少なくとも、第一の端子と第二の端子とを備えるメモリセルと、少なくとも、第三の端子と第四の端子とを備えるリファレンスセルと、データノードおよびレファレンスノードと接続された読出し回路を備え、データノードと第一のトランジスタが接続され、レファレンスノードと第二のトランジスタが接続され、第一の端子と第二の端子との間の電圧および第三の端子と第四の端子との間の電圧を、入力された信号により制御する第一の回路を備えていてもよい。また、第二の端子と第四の端子とが第二の電源に接続され、第一の回路は、ソースが第一の端子に接続され、ドレインがデータノードに接続されるＮＭＯＳトランジスタと、ソースが第三の端子に接続され、ドレインがリファレンスノードに接続されるＮＭＯＳトランジスタと、ソースが第二の電源に接続され、ドレインがデータノードに接続されるＰＭＯＳトランジスタと、ソースが第二の電源に接続され、ドレインがリファレンスノードに接続されるＰＭＯＳトランジスタであってもよい。また、前記第一の回路が制御する電圧は、通常の読み出し動作と不揮発性メモリセルの書換え動作時の完了判定動作である検証動作で異なっていてもよい。また、メモリセルは抵抗変化型の不揮発性メモリセルであり、ベリファイ動作として、低抵抗化動作後の抵抗値を確認する読出し動作である低抵抗化検証動作および、高抵抗化動作後の高抵抗状態を確認する読出し動作である高抵抗化検証動作を行い、低抵抗化検証動作、高抵抗化検証動作で第一の回路が制御する電圧が異なっていてもよい。

　《第６の実施形態》
　本発明の第６の実施形態の構成を図３１に示す。図３１は、本発明の第６の実施形態に係る不揮発性半導体記憶装置の回路図である。２３００は不揮発性半導体記憶装置のデータ１ビットの読出し単位であり、１６ビットのデータであれば、１６個を並べ、制御信号等は各読出し単位に共通に接続されている。１０１はメモリセル（抵抗変化型不揮発メモリセル）である。本図では、簡単化のため１つのメモリセル１０１が配置された場合について記載しているが、複数のメモリセルが配置された場合でも、以後説明する動作は同じである。

　１０２はリファレンスセルで、２００３と２００４は、判定ノードであるデータノードＳＤＡＴとリファレンスノードＳＲＥＦのプリチャージを行うＰＭＯＳトランジスタである。１０５と１０６はビット線ＢＬ＿ＤＡＴとリファレンスビット線ＢＬ＿ＲＥＦの電圧を一定電圧に制御するクランプトランジスタである。１０７はＳＤＡＴとＳＲＥＦの電圧差を論理レベルに増幅してラッチを行うアンプを含んだ判定回路である。２０１１はＲＥＡＤ、ＶＥＲＩＦ＿ＬＲ、ＶＥＲＩＦ＿ＨＲの信号に応じて、ＣＬＡＭＰ電圧を選択出力する回路で、１０８はイコライズ回路である。

　メモリセル１０１、リファレンスセル１０２および判定回路１０７、イコライズ回路１０８は第２の実施形態で説明した構成と同様の構成である。

　図２７に２０１１の構成を示す。ＲＥＡＤ、ＶＥＲＩＦ＿ＬＲ、ＶＥＲＩＦ＿ＨＲの信号に応じて、それぞれクランプ電圧ＶＣＬＡＭＰ＿ＶＨ、ＶＣＬＡＭＰ＿ＶＲ、ＶＣＬＡＭＰ＿ＶＬを選択的に出力する回路である。それぞれの電圧関係は、ＶＣＬＡＭＰ＿ＶＨ　＞　ＶＣＬＡＭＰ＿ＶＲ　＞　ＶＣＬＡＭＰ＿ＶＬである。

　次に、読み出し動作について説明する。図２８は、本発明の第５及び６の実施形態に係る不揮発性半導体記憶装置を用いた読出し動作波形を示すチャートである。ＲＥＡＤを‘Ｈ’レベル、ＶＥＲＩＦ＿ＬＲを‘Ｌ’レベル、ＶＥＲＩＦ＿ＨＲを‘Ｌ’レベルに設定し、ＣＬＡＭＰ電圧を一定電圧（ＣＬＡＭＰ＿ＶＲ）に設定する。また、ＷＬＲｅｆ＿Ｌ、ＷＬＲｅｆ＿Ｈを非選択レベルに設定する。

　時刻ｔ２でＰＲＥＢを‘Ｈ’レベル、ＥＱを‘Ｌ’レベルとして、プリチャージとイコライズを停止する。この時ＳＤＡＴ、ＳＲＥＦはほぼＶＤＤレベルとなり、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦはクランプトランジスタ１０５、１０６の閾値電圧をＶｔｎとすると、ＶＣＬＡＭＰ＿ＶＲ－Ｖｔｎのレベルとなっている。

　時刻ｔ４で、ＷＬ、ＷＬＲｅｆ＿Ｒを非選択レベルとし、ＥＱを‘Ｈ’レベルとしＳＲＥＦ、ＳＤＡＴのイコライズを行い、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　時刻ｔ２でＰＲＥＢを‘Ｈ’レベル、ＥＱを‘Ｌ’レベルとして、プリチャージとイコライズを停止する。この時ＳＤＡＴ、ＳＲＥＦはほぼＶＤＤレベルとなり、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦは、クランプトランジスタ１０５、１０６の閾値電圧をＶｔｎとすると、ＶＣＬＡＭＰ＿ＶＬ－Ｖｔｎのレベルとなっている。

　時刻ｔ４で、ＷＬ、ＷＬ＿Ｒｅｆ＿Ｌを非選択レベルとし、ＥＱを‘Ｈ’レベルとしＳＲＥＦ、ＳＤＡＴのイコライズを行い、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　時刻ｔ２でＰＲＥＢを‘Ｈ’レベル、ＥＱを‘Ｌ’レベルとして、プリチャージとイコライズを停止する。この時ＳＤＡＴ、ＳＲＥＦはほぼＶＤＤレベルとなり、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦは、クランプトランジスタ１０５、１０６の閾値電圧をＶｔｎとすると、ＶＣＬＡＭＰ＿ＶＨ－Ｖｔｎのレベルとなっている。

　時刻ｔ４では、ＷＬ、ＷＬＲｅｆ＿Ｈを非選択レベルとし、ＥＱを‘Ｈ’レベルとしＳＲＥＦ、ＳＤＡＴのイコライズを行い、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　本実施形態では、ディスチャージトランジスタ、イコライズ回路により第５の実施形態に係る不揮発性半導体記憶装置より高速に動作させることができる。

　本実施形態ではＬＲベリファイ動作、ＨＲベリファイ動作双方に、本発明を適用した場合を説明したが、どちらか一方のみに適用してもよい。たとえば従来構成では時刻ｔ２から時刻ｔ３時間が短くタイミング生成が困難であったＬＲベリファイ動作時のみに適用する。一方、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦを高電圧に設定する必要があり、消費電流が増加するＨＲベリファイ動作には非適用とすることで、ベリファイ動作の消費電流を低減できる効果がある。

　《第７の実施形態》
　本発明の第７の実施形態の構成を図３２から図３３に示す。図３２は、本発明の第７の実施形態に係る不揮発性半導体記憶装置の回路図である。２５００は不揮発性半導体記憶装置のデータ１ビットの読出し単位であり、１６ビットのデータであれば、１６個を並べ、制御信号等は各読出し単位に共通に接続されている。１０１はメモリセル（抵抗変化型不揮発メモリセル）である。本図では、簡単化のため１つのメモリセル１０１が配置された場合について記載しているが、複数のメモリセルが配置された場合でも、以後説明する動作は同じである。

　１０２はリファレンスセルで、２５０３と２５０４は、判定ノードであるビット線ＢＬ＿ＤＡＴ、リファレンスビット線ＢＬ＿ＲＥＦのプリチャージを行うＰＭＯＳトランジスタである。２５１２と２５１３は、ソース線ＳＬ＿ＤＡＴ、リファレンスソース線ＳＬ＿ＲＥＦのプリチャージを行うＰＭＯＳトランジスタである。２５０５と２５０６はソース線ＳＬ＿ＤＡＴとリファレンスソース線ＳＬ＿ＲＥＦの電圧を一定電圧に制御するクランプトランジスタである。２５０９と２５１０は、ソース線ＳＬ＿ＤＡＴとリファレンスソース線ＳＬ＿ＲＥＦをディスチャージするＮＭＯＳトランジスタである。１０７はＢＬ＿ＤＡＴとＢＬ＿ＲＥＦの電圧差を論理レベルに増幅してラッチを行うアンプを含んだ判定回路である。２５１１はＲＥＡＤ、ＶＥＲＩＦ＿ＬＲ、ＶＥＲＩＦ＿ＨＲの信号に応じて、ＣＬＡＰＭ電圧を選択出力する回路である。

　図３３は、本発明の第７の実施形態に係るクランプ電圧切替え回路の回路図である。図３３にクランプ電圧切替え回路２５１１の構成を示す。ＲＥＡＤ、ＶＥＲＩＦ＿ＬＲ、ＶＥＲＩＦ＿ＨＲの信号に応じて、それぞれクランプ電圧ＶＣＬＡＭＰ＿ＶＨ、ＶＣＬＡＭＰ＿ＶＲ、ＶＣＬＡＭＰ＿ＶＬを選択的に出力する回路である。それぞれの電圧関係は、ＶＣＬＡＭＰ＿ＶＬＰ　＞　ＶＣＬＡＭＰ＿ＶＲＰ　＞　ＶＣＬＡＭＰ＿ＶＨＰである。

　次に、読み出し動作について説明する。図３４は、本発明の第７及び８の実施形態に係る不揮発性半導体記憶装置を用いた読出し動作波形を示すチャートである。ＲＥＡＤを‘Ｈ’レベル、ＶＥＲＩＦ＿ＬＲを‘Ｌ’レベル、ＶＥＲＩＦ＿ＨＲを‘Ｌ’レベルに設定し、ＣＬＡＭＰ電圧を一定電圧（ＣＬＡＭＰ＿ＶＲＰ）に設定する。また、ＷＬＲｅｆ＿Ｌ、ＷＬＲｅｆ＿Ｈを非選択レベルに設定する。

　時刻ｔ０でＰＲＥＢが‘Ｌ’レベルであるので、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦ、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦはＶＤＤにプリチャージされている。

　時刻ｔ１でＷＬＲｅｆ＿ＲとＷＬを選択レベルに遷移させ、ＰＲＥＢを‘Ｈ’レベルとし、プリチャージを停止し、ＤＩＳ＿ＳＬを‘Ｈ’レベルとする。時刻ｔ１から時刻ｔ２の期間で、クランプトランジスタ２５０５、２５０６の閾値電圧の絶対値をＶｔｐとする。ＳＬ＿ＲＥＦ、ＳＬ＿ＤＡＴはＣＬＡＭＰ＿ＶＲＰ＋Ｖｔｐのレベルに遷移し、メモリセル１０１、リファレンスセル１０２を通して、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦのディスチャージが行われる。

　時刻ｔ２は、ＢＬＤＡＴとＢＬ＿ＲＥＦ電圧差が、１０７のアンプの増幅限界電圧より大きくなるタイミングに設定しておく。時刻ｔ２でＬＡＴを‘Ｈ’レベルとしてアンプを起動し、ＳＡＯＵＴにデータを出力する。

　時刻ｔ３で、ＷＬ、ＷＬＲｅｆ＿Ｒを非選択レベルとし、ＰＲＥＢを‘Ｌ’レベルとし、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦ、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦのプリチャージを行い、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　次にＬＲベリファイ動作について説明する。図３５は、本発明の第７及び８の実施形態に係る不揮発性半導体記憶装置を用いたＬＲベリファイ動作波形を示すチャートである。ＲＥＡＤを‘Ｌ’レベル、ＶＥＲＩＦ＿ＬＲを‘Ｈ’レベル、ＶＥＲＩＦ＿ＨＲを‘Ｌ’レベルに設定し、ＣＬＡＭＰ電圧を一定電圧（ＣＬＡＭＰ＿ＶＬＰ）に設定する。また、ＷＬＲｅｆ＿Ｒ、ＷＬＲｅｆ＿Ｈを非選択レベルに設定する。

　時刻ｔ１でＷＬＲｅｆ＿ＬとＷＬを選択レベルに遷移させ、ＰＲＥＢを‘Ｈ’レベルとして、プリチャージを停止し、ＤＩＳ＿ＳＬを‘Ｈ’レベルとする。

　時刻ｔ１から時刻ｔ２の期間で、クランプトランジスタ２５０５、２５０６の閾値電圧の絶対値をＶｔｐとする。ＳＬ＿ＲＥＦ、ＳＬ＿ＤＡＴはＣＬＡＭＰ＿ＶＬＰ＋Ｖｔｐのレベルに遷移し、メモリセル１０１、リファレンスセル１０２を通して、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦのディスチャージが行われる。

　この時、ＢＬ＿ＲＥＦの低下速度は読み出し動作の場合のＢＬ＿ＲＥＦ電圧の低下速度とほぼ等しくなるように、ＣＬＡＭＰ＿ＶＬＰの電圧は調整されている。このため、時刻ｔ２のタイミングを読み出し動作と同じにすることができる。

　時刻ｔ２でＬＡＴを‘Ｈ’レベルとしてアンプを起動し、ＳＡＯＵＴにデータを出力する。

　時刻ｔ３では、ＷＬ、ＷＬＲｅｆ＿Ｌを非選択レベルとし、ＰＲＥＢを‘Ｌ’レベル、とし、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦ、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦのプリチャージを行い、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　次にＨＲベリファイ動作について説明する。図３６は、本発明の第７及び８の実施形態に係る不揮発性半導体記憶装置を用いたＨＲベリファイ動作波形を示すチャートである。ＲＥＡＤを‘Ｌ’レベル、ＶＥＲＩＦ＿ＬＲを‘Ｌ’レベル、ＶＥＲＩＦ＿ＨＲを‘Ｈ’レベルに設定し、ＣＬＡＭＰ電圧を一定電圧（ＣＬＡＭＰ＿ＶＨＰ）に設定する。また、ＷＬＲｅｆ＿Ｒ、ＷＬＲｅｆ＿Ｌを非選択レベルに設定する。

　時刻ｔ１でＷＬＲｅｆ＿ＬとＷＬを選択レベルに遷移させ、ＰＲＥＢを‘Ｈ’レベルとしとして、プリチャージとイコライズを停止し、ＤＩＳ＿ＳＬを‘Ｈ’レベルとする。

　時刻ｔ１から時刻ｔ２の期間で、クランプトランジスタ２９０５、２９０６の閾値電圧をＶｔｐとする。ＳＬ＿ＲＥＦ、ＳＬ＿ＤＡＴはＣＬＡＭＰ＿ＶＨＰ＋Ｖｔｐのレベルに遷移し、メモリセル１０１、リファレンスセル１０２を通して、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦのディスチャージが行われる。

　この時、ＢＬ＿ＲＥＦの低下速度は読み出し動作の場合のＢＬ＿ＲＥＦ電圧の低下速度とほぼ等しくなるように、ＣＬＡＭＰ＿ＶＨＰの電圧は調整されている。このため、時刻ｔ２のタイミングを読み出し動作と同じにすることができる。

　時刻ｔ２でＬＡＴを‘Ｈ’レベルとしてアンプの起動を行うＳＡＯＵＴにデータを出力する。

　時刻ｔ３では、ＷＬ、ＷＬＲｅｆ＿Ｈを非選択レベルとし、ＰＲＥＢを‘Ｌ’レベル、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦ、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦのプリチャージを行い、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　第二の端子と第四の端子とが第二の電源に接続され、第一の回路は、ドレインが第一の端子に接続され、ソースが第三の電源に接続されるＰＭＯＳトランジスタと、ドレインが第三の端子に接続され、ソースが第三の電圧に接続されるＰＭＯＳトランジスタと、ソースが第三の電圧に接続され、ドレインがデータノードに接続されるＰＭＯＳトランジスタと、ソースが第三の電圧に接続され、ドレインがリファレンスノードに接続されるＰＭＯＳトランジスタであってもよい。

　《第８の実施形態》
　本発明の第８の実施形態の構成を図３７から図３９に示す。図３７は、本発明の第８の実施形態に係る不揮発性半導体記憶装置の回路図である。２５００は不揮発性半導体記憶装置のデータ１ビットの読出し単位であり、１６ビットのデータであれば、１６個を並べ、制御信号等は共通に接続されている。１０１はメモリセル（抵抗変化型不揮発メモリセル）である。本図では、簡単化のため１つのメモリセル１０１が配置された場合について記載しているが、複数のメモリセルが配置された場合でも、以後説明する動作は同じである。

　１０２はリファレンスセルで、２５０３と２５０４は、判定ノードであるビット線ＢＬ＿ＤＡＴ、リファレンスビット線ＢＬ＿ＲＥＦのプリチャージを行うＰＭＯＳトランジスタである。２５１２と２５１３は、ソース線ＳＬ＿ＤＡＴ、リファレンスソース線ＳＬ＿ＲＥＦのプリチャージを行うＰＭＯＳトランジスタである。２５０５と２５０６はソース線ＳＬ＿ＤＡＴとリファレンスソース線ＳＬ＿ＲＥＦの電圧を一定電圧に制御するクランプトランジスタである。２５０９と２５１０は、ソース線ＳＬ＿ＤＡＴとリファレンスソース線ＳＬ＿ＲＥＦをディスチャージするＮＭＯＳトランジスタである。１０７はＢＬ＿ＤＡＴとＢＬ＿ＲＥＦの電圧差を論理レベルに増幅してラッチを行うアンプを含んだ判定回路である。２５１１はＲＥＡＤ、ＶＥＲＩＦ＿ＬＲ、ＶＥＲＩＦ＿ＨＲの信号に応じて、ＣＬＡＰＭ電圧を選択出力する回路で、２５０８と２５１４はイコライズ回路である。

　図３８は、本発明の第８の実施形態に係るイコライズ回路の回路図である。図３８にイコライズ回路２５０８の構成を示す。イコライズ信号ＥＱに応じて、ＢＬ＿ＤＡＴとＢＬ＿ＲＥＦを同電圧にイコライズあるいは、切断する動作を行う。

　図３９は、本発明の第８の実施形態に係るイコライズ回路の回路図である。図３９にイコライズ回路２５１４の構成を示す。イコライズ信号ＥＱ＿Ｓに応じて、ＳＬ＿ＤＡＴとＳＬ＿ＲＥＦを同電圧にイコライズあるいは、切断する動作を行う。

　次に、読み出し動作について図３４に示す。ＲＥＡＤを‘Ｈ’レベル、ＶＥＲＩＦ＿ＬＲを‘Ｌ’レベル、ＶＥＲＩＦ＿ＨＲを‘Ｌ’レベルに設定し、ＣＬＡＭＰ電圧を一定電圧（ＣＬＡＭＰ＿ＶＲＰ）に設定する。また、ＥＱ、ＥＱ＿Ｓを‘Ｈ’レベルに設定し、ＷＬＲｅｆ＿Ｌ、ＷＬＲｅｆ＿Ｈを非選択レベルに設定する。

　時刻ｔ０でＰＲＥＢが‘Ｌ’レベル、ＥＱが‘Ｈ’レベルであるので、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦ、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦはＶＤＤにプリチャージされている。

　時刻ｔ１でＷＬＲｅｆ＿ＲとＷＬを選択レベルに遷移させ、ＰＲＥＢを‘Ｈ’レベルとし、ＥＱを‘Ｌ’レベルとして、プリチャージとイコライズを停止し、ＤＩＳ＿ＳＬを‘Ｈ’レベルとする。ＥＱ＿Ｓは‘Ｈ’レベルを保持し、ＳＬ＿ＤＡＴとＳＬ＿ＲＥＦのイコライズは停止しない。

　時刻ｔ１から時刻ｔ２の期間で、クランプトランジスタ２５０５、２５０６の閾値電圧をＶｔｐとする。ＳＬ＿ＲＥＦ、ＳＬ＿ＤＡＴはＣＬＡＭＰ＿ＶＲＰ＋Ｖｔｐのレベルに遷移する。これによりメモリセル１０１、リファレンスセル１０２を通して、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦのディスチャージが行われる。

　時刻ｔ３で、ＷＬ、ＷＬＲｅｆ＿Ｒを非選択レベルとし、ＰＲＥＢを‘Ｌ’レベル、ＥＱ、ＥＱ＿Ｓを‘Ｈ’レベルとする。これによりＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦ、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦのプリチャージとイコライズを行い、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　次にＬＲベリファイ動作について説明する。図３５は、本発明の第７及び８の実施形態に係る不揮発性半導体記憶装置を用いたＬＲベリファイ動作波形を示すチャートである。ＲＥＡＤを‘Ｌ’レベル、ＶＥＲＩＦ＿ＬＲを‘Ｈ’レベル、ＶＥＲＩＦ＿ＨＲを‘Ｌ’レベルに設定し、ＣＬＡＭＰ電圧を一定電圧（ＣＬＡＭＰ＿ＶＬＰ）に設定する。また、ＥＱ、ＥＱ＿Ｓを‘Ｈ’レベルに設定し、ＷＬＲｅｆ＿Ｒ、ＷＬＲｅｆ＿Ｈを非選択レベルに設定する。

　時刻ｔ１でＷＬＲｅｆ＿ＬとＷＬを選択レベルに遷移させ、ＰＲＥＢを‘Ｈ’レベルとし、ＥＱ、ＥＱ＿Ｓを‘Ｌ’レベルとする。これによりプリチャージとイコライズを停止し、ＤＩＳ＿ＳＬを‘Ｈ’レベルとする。ＥＱ＿Ｓは‘Ｈ’レベルを保持し、ＳＬ＿ＤＡＴとＳＬ＿ＲＥＦのイコライズは停止しない。

　時刻ｔ１から時刻ｔ２の期間で、クランプトランジスタ２５０５、２５０６の閾値電圧をＶｔｐとする。ＳＬ＿ＲＥＦ、ＳＬ＿ＤＡＴはＣＬＡＭＰ＿ＶＬＰ＋Ｖｔｐのレベルに遷移し、メモリセル１０１、リファレンスセル１０２を通して、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦのディスチャージが行われる。

　時刻ｔ３では、ＷＬ、ＷＬＲｅｆ＿Ｌを非選択レベルとし、ＰＲＥＢを‘Ｌ’レベル、ＥＱ、ＥＱ＿Ｓを‘Ｈ’レベルとする。これによりＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦ、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦのプリチャージとイコライズを行い、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　次にＨＲベリファイ動作について説明する。図３６は、本発明の第７及び８の実施形態に係る不揮発性半導体記憶装置を用いたＨＲベリファイ動作波形を示すチャートである。ＲＥＡＤを‘Ｌ’レベル、ＶＥＲＩＦ＿ＬＲを‘Ｌ’レベル、ＶＥＲＩＦ＿ＨＲを‘Ｈ’レベルに設定し、ＣＬＡＭＰ電圧を一定電圧（ＣＬＡＭＰ＿ＶＨＰ）に設定する。また、ＥＱ、ＥＱ＿Ｓを‘Ｈ’レベルに設定し、ＷＬＲｅｆ＿Ｒ、ＷＬＲｅｆ＿Ｌを非選択レベルに設定する。

　時刻ｔ０でＰＲＥＢが‘Ｌ’レベル、ＥＱ、ＥＱ＿Ｓが‘Ｈ’レベルであるので、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦ、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦはＶＤＤにプリチャージされている。

　時刻ｔ１でＷＬＲｅｆ＿ＬとＷＬを選択レベルに遷移させ、ＰＲＥＢを‘Ｈ’レベルとし、ＥＱを‘Ｌ’レベルとする。これにより、プリチャージとイコライズを停止し、ＤＩＳ＿ＳＬを‘Ｈ’レベルとする。ＥＱ、ＥＱ＿Ｓは‘Ｈ’レベルを保持し、ＳＬ＿ＤＡＴとＳＬ＿ＲＥＦのイコライズは停止しない。

　時刻ｔ２でアンプの起動が行われるとＳＡＯＵＴにデータが出力される。

　時刻ｔ３では、ＷＬ、ＷＬＲｅｆ＿Ｈを非選択レベルとし、ＰＲＥＢを‘Ｌ’レベル、ＥＱ、ＥＱ＿Ｓを‘Ｈ’レベルとする。これにより、ＢＬ＿ＤＡＴ、ＢＬ＿ＲＥＦ、ＳＬ＿ＤＡＴ、ＳＬ＿ＲＥＦのプリチャージとイコライズを行い、ＬＡＴを‘Ｌ’レベルとしてアンプを停止する。

　本実施形態では、ディスチャージトランジスタ、イコライズ回路により第７の実施形態に係る不揮発性半導体記憶装置より高速に動作させることができる。

　以上の第１から第８の実施形態では、メモリセルとして抵抗変化型不揮発メモリセル（ＲｅＲＡＭ）を用いた構成について説明したが、メモリセルの両端に流れる電流を検知することでデータを判定する読出し回路を備えた不揮発性半導体記憶装置に適用可能である。上記以外に、磁気抵抗変化型メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、相変化型不揮発性メモリ（ＰＲＡＭ：Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｏｒｙ）および、フラッシュメモリでも適用可能である。

　また、単数の制御回路１１２に対して接続される読出し単位１００は単数であっても、複数であっても構わない。単数の制御回路１１２に対して接続される読出し単位１００が多いほど不揮発性半導体記憶装置全体の制御回路１１２を省くことができる。

　本発明に係る不揮発性半導体記憶装置は、読出し動作に加えてベリファイ動作などの広い範囲の判定電流での動作が必要であっても、増幅タイミングをほぼ同じにでき、読出し動作の高速性、判定精度の両立が可能であることから、データ判定時のメモリセルに流れる電流量を判定することでデータ状態を記憶するメモリに有用である。

１０１　メモリセル
１０２　リファレンスセル
１０７　判定回路
１０８　イコライズ回路
１１１　スイッチ回路
１１２　制御回路
１３０８　イコライズ回路
１３１１　スイッチ回路
１３１２　制御回路
２０１１　クランプ電圧切替え回路
２０１２　制御回路
２５０８　イコライズ回路
２５１１　クランプ電圧切替え回路
２５１４　イコライズ回路

Claims

　少なくとも、第一の端子と第二の端子を備えるメモリセルと、少なくとも、第三の端子と第四の端子を備えるリファレンスセルと、前記第一の端子および前記第三の端子と接続された読出し回路と、前記第一の端子と接続された第一のトランジスタと、前記第三の端子と接続された第二のトランジスタを備え、
　前記第一のトランジスタのゲートと前記第二のトランジスタのゲートとは共通に接続されており、
　前記第一のトランジスタの前記ゲートと前記第二のトランジスタの前記ゲートと、前記第三の端子あるいは前記第四の端子との間を電気的に短絡、切断するためのスイッチを備えた不揮発性半導体記憶装置。
　前記第一のトランジスタの前記ゲートには、第一の制御端子が接続され、前記スイッチには、前記スイッチの短絡、切断を制御する第二の制御端子が接続され、前記第一および前記第二の制御端子の制御を切替える制御回路を備える請求項１に記載の不揮発性半導体記憶装置。
　少なくとも複数の前記メモリセルを備える請求項２に記載の不揮発性半導体記憶装置。
　前記第一のトランジスタおよび前記第二のトランジスタは、ＰＭＯＳトランジスタであって、前記制御回路は第一の動作モードにおいて、前記第一の制御端子を前記第一および前記第二のトランジスタを通電する設定とし、前記第二の制御端子を、前記スイッチを切断する設定とし、前記第一のトランジスタおよび前記第二のトランジスタが前記第一の端子および前記第三の端子に第一の電圧を印加するプリチャージトランジスタとして動作し、
　第二の動作モードにおいて、前記第一の制御端子をハイインピーダンスとし、前記第二の制御端子を、スイッチを短絡する設定とすることで、前記第一のトランジスタおよび前記第二のトランジスタが前記第一の端子および前記第三の端子に前記第一の電圧を印加するミラートランジスタとして動作するように制御する請求項２または３に記載の不揮発性半導体記憶装置。
　前記第一のトランジスタおよび前記第二のトランジスタがＮＭＯＳトランジスタである請求項４に記載の不揮発性半導体記憶装置。
　前記リファレンスセルは、少なくとも２つ以上の抵抗の一端が前記第三の端子あるいは、前記第四の端子に並列に接続されており、
　前記抵抗の他の端は、前記第一の動作モードあるいは前記第二の動作モードに応じて、抵抗の一端が前記第三の端子に接続されているときは前記第四の端子に、あるいは、抵抗の一端が前記第四の端子に接続されているときは前記第三の端子に電気的に接続することを特徴とする請求項１から５に記載の不揮発性半導体記憶装置。
　メモリセルとレファレンスセルと、前記メモリセルと前記レファレンスセルに電圧を印加することで前記メモリセルと前記レファレンスセルに流れる電流差によって生じる電圧差からデータ状態を判定する読出し回路を備え、前記メモリセルには第一のトランジスタが接続され、前記レファレンスセルには第二のトランジスタが接続され、第一の動作モードにおいて前記第一のトランジスタおよび前記第二のトランジスタがプリチャージトランジスタとして動作し、第二の動作モードにおいてミラートランジスタとして動作し、前記第一の動作モード、第二の動作モードを切り替える不揮発性半導体記憶装置。
　前記メモリセルが抵抗変化型の不揮発性メモリセルであって、通常の読出し動作および、書換え動作時において、低抵抗化動作後の抵抗値を確認する読出し動作である低抵抗化検証動作および、高抵抗化動作後の高抵抗状態を確認する読出し動作である高抵抗化検証動作を行い、前記第一の動作モードにおいて通常の読出し動作を行い、前記第二の動作モードにおいて前記高抵抗化検証動作、前記低抵抗化検証動作の内、少なくとも一つの動作を行う請求項１から７に記載の不揮発性半導体記憶装置。
　少なくとも、第一の端子と第二の端子とを備えるメモリセルと、少なくとも、第三の端子と第四の端子とを備えるリファレンスセルと、データノードおよびレファレンスノードと接続された読出し回路を備え、
　前記データノードと第一のトランジスタが接続され、前記レファレンスノードと第二のトランジスタが接続され、前記第一の端子と前記第二の端子との間の電圧および前記第三の端子と前記第四の端子との間の電圧を、入力された信号により制御する第一の回路を備えた不揮発性半導体記憶装置。
　前記第二の端子と前記第四の端子とが第二の電源に接続され、
　前記第一の回路は、ソースが前記第一の端子に接続され、ドレインが前記データノードに接続されるＮＭＯＳトランジスタと、ソースが前記第三の端子に接続され、ドレインが前記リファレンスノードに接続されるＮＭＯＳトランジスタと、ソースが前記第二の電源に接続され、ドレインが前記データノードに接続されるＰＭＯＳトランジスタと、ソースが前記第二の電源に接続され、ドレインが前記リファレンスノードに接続されるＰＭＯＳトランジスタである請求項９に記載の不揮発性半導体記憶装置。
　前記第二の端子と前記第四の端子とが第二の電源に接続され、
　前記第一の回路は、ドレインが前記第一の端子に接続され、ソースが第三の電源に接続されるＰＭＯＳトランジスタと、ドレインが前記第三の端子に接続され、ソースが前記第三の電圧に接続されるＰＭＯＳトランジスタと、ソースが前記第三の電圧に接続され、ドレインが前記データノードに接続されるＰＭＯＳトランジスタと、ソースが前記第三の電圧に接続され、前記ドレインがリファレンスノードに接続されるＰＭＯＳトランジスタである請求項９に記載の不揮発性半導体記憶装置。
　前記第一の回路が制御する電圧は、通常の読み出し動作と前記不揮発性メモリセルの書換え動作時の完了判定動作である検証動作で異なる請求項９から１１に記載の不揮発性半導体記憶装置。
　前記メモリセルは抵抗変化型の不揮発性メモリセルであり、請求項１２に記載の検証動作として、低抵抗化動作後の抵抗値を確認する読出し動作である低抵抗化検証動作および、高抵抗化動作後の高抵抗状態を確認する読出し動作である高抵抗化検証動作を行い、前記低抵抗化検証動作、高抵抗化検証動作で前記第一の回路が制御する電圧が異なることを特徴とする請求項１２に記載の不揮発性半導体記憶装置。
　前記第一の回路に入力される信号は、少なくとも２つ以上直列に接続された抵抗のいずれかの抵抗の端子に接続されていることを特徴とする請求項９から１３に記載の不揮発性半導体記憶装置。