KR102049306B1 - 메모리 셀의 리드 또는 라이트 동작 방법 과 장치 및 이를 포함하는 메모리 시스템 - Google Patents

메모리 셀의 리드 또는 라이트 동작 방법 과 장치 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명은 STT-MRAM 셀을 포함하는 비 휘발성 메모리 장치의 리드와 라이트 동작을 위한 장치와 방법에 관하여 개시한다. 라이트 동작의 경우는 제1 스위치와 라이트 스위치의 조절에 의해 센싱 및 저장 회로에 입력 데이터를 저장하고 일정 시간 동안 메모리 셀에 라이트 하는 동작을 수행한다. 리드 동작의 경우는 제1 스위치와 리드 스위치의 동작에 의해 리드동작이 조절되고 저장된 데이터의 전류와 레퍼런스 생성기로부터 생성된 레퍼런스 전류와 비교하여 데이터를 리드한다.

Description

메모리 셀의 리드 또는 라이트 동작 방법 과 장치 및 이를 포함하는 메모리 시스템 {Memory device, method of performing read or write operation and memory system including the same}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 자기 (Magnetic) 메모리 셀(Cell)을 포함하는 메모리 장치의 라이트와 리드에 대한 장치와 방법에 관한 것이고 이를 포함하는 메모리 시스템에 관한 것이다.
자기 메모리 (Magnetic RAM)는 데이터가 쓰여진 후에 전원이 공급되지 않더라도 데이터가 지워지지 않는 비 휘발성 메모리이며, 저항의 높고 낮음에 따라 셀에 저장된 데이터 값이 결정되는 저항성 메모리이다. 특히, 저항성 메모리 중에 하나인 MRAM(Magnetic Random Access Memory) 셀은 전류 방향과 전류 량에 따라 라이트와 리드 동작을 수행한다.
DRAM(Dynamic Random Access Memory)의 경우 컴퓨터와 모바일 기기 등에 널리 사용되고 있으며, 하드웨어의 고속화와 소프트웨어의 복잡화가 진행 됨에 따라 DRAM에 요구되는 성능과 속도는 증가하고 있다.
MRAM이 DRAM을 대체할 수 있는 용도로 사용되기 위해서는 DRAM의 성능과 속도를 만족하는 리드와 라이트 속도의 증가가 필요하며 이에 대한 다양한 장치와 방법을 개발하고 있다.
본 발명이 이루고자 하는 기술적 과제는, 라이트와 리드 동작의 신뢰성과 속도가 향상된 비 휘발성 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 라이트와 리드 동작의 신뢰성과 속도가 향상된 비 휘발성 메모리 장치의 구동 방법을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 상기 비 휘발성 메모리 장치와 구동방법을 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명 개념의 일 실시예에 따른 메모리 셀로부터 데이터를 리드하거나 상기 메모리 셀에 데이터를 라이트 하는 동작을 위한 메모리 장치는, 데이터 전송과 메모리 컬럼 선택을 위한 제1 스위치와 상기 데이터 전송과 상기 메모리 컬럼을 선택하기 위해 상기 메모리 셀과 직접 연결되는 제2 스위치와 상기 제1 스위치와 상기 제2 스위치의 사이에 위치하며 상기 데이터의 증폭 또는 저장을 위한 센싱 및 저장 회로를 포함한다.
본 발명의 개념에 따른 실시 예에 따라, 상기 제1 스위치는 라이트 또는 리드를 위한 제1 컬럼 선택신호에 의해 제어될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 제2 스위치는 라이트를 위한 제2 컬럼 선택신호 또는 리드를 위한 제3 컬럼 선택신호에 의해 제어될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 메모리 셀은 저항성 메모리 셀로 구성될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 메모리 셀은 워드라인에 의해 선택되는 셀 트랜지스터 (Cell Transistor)와 데이터를 저장하는 엠티제이(MTJ) 물질을 포함하는 데이터 저장부로 구성될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 엠티제이(MTJ)에 상기 데이터를 저장 시, 스핀토크의 방향이 수평 또는 수직방향으로 동작할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 엠티제이(MTJ)의 물질은 피닝 레이어(Pinning Layer)와 제1 베리어 레이어(Barrier Layer)와 핀드 레이어(Pinned Layer)와 제2 베리어 레이어(Barrier Layer)와 프리 레이어(Free Layer)의 조합으로 구성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 일 실시예에 따른 메모리 셀에 데이터를 라이트하기 위한 메모리 장치는 입력회로와 연결되고 제1 컬럼 선택신호에 의해 조절되는 제1 스위치와 상기 메모리 셀과 연결되고 라이트 컬럼 선택신호에 의해 조절되는 라이트 스위치와 상기 제1 스위치와 상기 라이트 스위치의 사이에 위치하고 상기 데이터를 임시로 저장하기 위한 센싱 및 저장 회로를 포함한다.
본 발명의 개념에 따른 실시 예에 따라, 상기 라이트 컬럼 선택신호는 상기 제1 컬럼 선택신호에 의해 활성화되고 상기 제1 컬럼 선택신호가 지연장치에 보내져 생성된 지연신호에 의해 비활성화될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 제 1스위치와 상기 라이트 스위치가 상기 제1 컬럼 선택신호와 상기 라이트 컬럼 선택신호에 의해 동시에 켜질 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 라이트 컬럼 선택신호의 활성화 시간이 상기 제1 컬럼 선택신호의 활성화 시간보다 길 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 센싱 및 저장회로는 데이터의 임시 저장을 위해 래치(Latch)회로를 포함할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 메모리 셀은 에스티티 엠램(STT-MRAM) 셀로 구성될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 메모리 셀은 데이터를 저장하는 엠티제이(MTJ) 물질을 포함하는 데이터 저장부와 워드라인 및 소스라인과 연결된 트랜지스터를 포함하는 스위칭부로 구성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 일 실시예에 따른 메모리 셀로부터 데이터를 리드하기 위한 메모리 장치는 출력회로에 연결되고 제1 컬럼 선택신호에 의해 조절되는 제1 스위치와 메모리 셀에 연결되고 리드 컬럼 선택신호에 의해 조절되는 리드 스위치와 상기 제1 스위치와 상기 리드 스위치의 사이에 위치하며 상기 데이터의 증폭을 위한 센싱 및 저장 회로를 포함한다.
본 발명의 개념에 따른 실시 예에 따라, 상기 센싱 및 저장 회로는 비트라인신호와 상보 비트라인신호를 수신하고, 상기 상보 비트라인신호는 레퍼런스 생성기로부터 생성될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 센싱 및 저장회로와 리드 스위치 사이에 미러 회로(Mirror Circuit)가 연결될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 미러 회로는 제1 트랜지스터와 제2 트랜지스터로 구성되며, 상기 제1 트랜지스터는 상기 제2 트랜지스터보다 사이즈가 클 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 리드 컬럼 선택신호는 워드라인 신호에 따라 리드 컬럼 선택신호 생성기에 의해 생성될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 센싱 및 저장 회로는 크로스 커플드 센스엠프 (Cross-coupled Sense Amplifier)로 구성될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 레퍼런스 생성기는 최소한 2개의 메모리 셀을 포함하고 상기 센싱 및 저장 회로의 상보 비트라인에 연결될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 메모리 셀의 저장된 데이터는 서로 상보관계에 있을 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 레퍼런스 생성기는 최소한 2개의 미러 회로와 최소한 2개의 스위치를 더 포함할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 메모리 셀의 저장된 데이터에 상응하는 데이터 전류가 비트라인을 통하여 상기 센싱 및 저장 회로에 제공되어 증폭될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 일 실시예에 따른 데이터의 라이트와 리드 동작을 하는 메모리 장치의 센싱 및 저장 회로는 데이터를 라이트하기 위해 메모리 셀에 연결되는 제1 비트라인과 데이터를 리드하기 위해 상기 메모리 셀에 연결된 제2 비트라인과 데이터를 리드하기 위한 상기 제2비트라인의 상보 비트라인과 상기 제1 비트라인과 상기 제2 비트라인과 상기 상보 비트라인과 연결되는 크로스 커플드 래치회로를 포함하는 센싱 및 저장 유닛을 포함한다. 상기 제1 비트라인과 상기 제2 비트라인은 각각 분리되어 상기 센싱 및 저장 유닛에 연결된다.
본 발명의 개념에 따른 실시 예에 따라, 상기 센싱 및 저장 회로는 프리차징 (Pre-charging)회로와 이퀄라이징 (Equalizing) 회로를 더 포함할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 센싱 및 저장 유닛과 상기 프리차징(Pre-charging)회로와 상기 이퀄라이징 (Equalizing) 회로는 활성화 신호(EVAL)에 의해 활성화될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 프리차징 (Pre-charging)회로는 2개의 PMOS 트랜지스터로 구성되고 상기 이퀄라이징 (Equalizing) 회로는 1개의 PMOS 트랜지스터로 구성될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 상보 비트라인은 최소한 2개의 메모리 셀들을 포함하는 레퍼런스 생성기와 연결될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 메모리 셀은 저항성 메모리로 구성될 수 있다. 상기 저항성 메모리는 에스티티 엠램(STT-MRAM) 또는 피램 (PRAM) 또는 에프이램 (FeRAM)으로 구성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 일 실시예에 따른 데이터의 리드와 라이트 동작을 하는 메모리 장치는, 데이터를 저장하는 메모리 셀과 상기 메모리 셀 근처에 위치하고 제1 레벨의 데이터를 저장하는 최소 1개 이상의 제1 레퍼런스 셀과 상기 제1 레퍼런스 셀과 연결된 제1 라인과 상기 메모리 셀 근처에 위치하고 제1 레벨의 상보 데이터를 저장하는 최소 1개 이상의 제2 레퍼런스 셀과 상기 제2 레퍼런스 셀과 연결되는 제2 라인과 상기 제1 레퍼런스 셀과 제2 레퍼런스 셀을 활성화시키는 제1 워드라인을 포함한다. 상기 제1라인과 상기 제 2 라인은 최소한 2개의 센싱 및 저장 회로에 공통으로 연결된다.
본 발명의 개념에 따른 실시 예에 따라, 상기 메모리 셀은 저항성 메모리로 구성될 수 있다. 상기 저항성 메모리는 에스티티 엠램(STT-MRAM) 또는 피램 (PRAM) 또는 에프이램 (FeRAM)으로 구성될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 제1라인과 상기 제2라인은 각각 미러 회로에 연결될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 메모리 장치는 상기 메모리 셀을 활성화시키기 위한 제2 워드라인을 더 포함하고 상기 제2 워드라인은 상기 제1 및 제2 레퍼런스 셀들과 다른 서브 어레이에 위치할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 제 2 워드라인은 상기 제1워드라인과 동시에 활성화될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 메모리 장치는 최소한 4N (N은 정수로 1이상)개의 비트라인에 연결되는 센싱 및 저장 회로를 더 포함할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 센싱 및 저장 회로와 상기 비트라인 사이에 멀티플렉스가 위치하여 어레이(Array) 컬럼 선택신호에 따라 선택적으로 상기 비트라인과 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 일 실시예에 따른 메모리 셀에 데이터를 라이트하는 방법은 워드라인 신호에 의해 입력 데이터가 쓰여질 메모리 셀을 선택하는 단계와 입력회로로부터 입력 데이터를 받기 위해 제1 스위치를 켜고 동시에 라이트 스위치를 켜는 단계와 상기 입력 데이터를 센싱 및 저장 회로에 저장하는 단계와 상기 메모리 셀에 상기 입력 데이터를 쓰는 단계를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 일 실시예에 따른 메모리 셀에 데이터를 리드하는 방법은 워드라인 신호에 의해 읽고자 하는 메모리 셀을 선택하는 단계와 데이터 전송을 위해 리드 스위치를 켜는 단계와 메모리 셀로부터 비트라인에 상기 메모리 셀에 저장된 데이터에 상응하는 데이터 전류를 인가하고 레퍼런스 생성기로부터 레퍼런스 전류를 상보 비트라인에 인가하는 단계와 상기 비트라인과 상기 상보 비트라인 전류를 비교하는 단계와 상기 비교 결과에 기초하여 상기 데이터를 센싱 및 저장 회로에 의해 증폭하는 단계와 상기 증폭된 데이터를 데이터 출력회로에 보내기 위해 제1 스위치를 켜는 단계를 포함한다.
본 발명의 개념에 따른 실시 예에 따라, 상기 데이터가 센싱 및 저장 회로에 의해 증폭되는 단계는 전류 증폭을 기반으로 할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 데이터 리드 방법은"0"의 값이 저장된 레퍼런스 셀과 "1"의 값이 저장된 레퍼런스 셀을 동시에 선택하여 상기 레퍼런스 전류를 생성하는 단계를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 일 실시예에 따른 메모리 시스템은 전술한 메모리 장치와 광전송선 (Optical Link)에 의해 상기 메모리 장치와 연결된 메모리 컨트롤러 (Memory Controller)포함한다.
본 발명의 개념에 따른 실시 예에 따라, 상기 메모리 장치는 메모리 컨트롤러로부터 커맨드(Command), 컨트롤 신호(Control Signal), 어드레스(Address), 디큐에스(DQS), 데이터(Data)를 수신할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 메모리 장치는 메모리 컨트롤러 위에 위치하고 티에스브이(TSV)와 마이크로 범프(uBump)를 통해 데이터를 송수신할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 메모리 장치는 메모리 컨트롤러 및 중앙 처리 장치와 시스템 버스를 통해 연결될 수 있다.
본 발명의 기술적 사상에 따른 메모리 장치는, STT-MRAM 셀을 포함하는 메모리 장치에 데이터를 라이트 동작을 할 경우 DRAM의 라이트 속도만큼 빠르게 할 수 있으며 리드 동작을 할 경우 DRAM과 같이 페이지 오픈 동작함으로 DRAM과 동일한 성능으로 동작을 할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 라이트와 리드 동작을 개념적으로 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 STT-MRAM 셀과 다른 구성요소들과의 연결관계를 개념적으로 나타내는 도면이다.
도 3a 내지 도 3e는 도2의 STT-MRAM에서의 MTJ소자의 실시예들을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 라이트 동작을 개념적으로 나타내는 도면이다.
도 5는 도 4의 라이트 컬럼 선택신호를 생성하는 라이트 컬럼 선택신호 생성기를 나타내는 도면이다.
도 6은 도 4와 도 5의 본 발명의 일 실시예에 따른 메모리 장치의 라이트 동작 타이밍을 나타내는 도면이다
도 7은 도 4의 메모리 장치의 라이트 동작을 위한 구체회로 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 리드 동작을 개념적으로 나타내는 도면이다.
도 9는 도8에 미러 (Mirror) 회로가 추가된 실시예를 개념적으로 나타내는 도면이다.
도 10은 도 9의 미러 (Mirror) 블록의 구체회로를 나타내는 도면이다.
도 11은 도 8의 메모리 장치의 리드 동작과 연결된 리드 컬럼 신호 발생기를 나타내는 도면이다.
도 12는 도 8의 메모리 장치의 리드 동작의 타이밍을 나타내는 도면이다.
도 13은 도 8의 메모리 장치의 리드 동작과 관련된 구체회로를 나타내는 도면이다.
도 14는 도 8의 메모리 장치의 레퍼런스 생성기 (Reference Generator)를 개념적으로 나타내는 도면이다.
도 15는 도14의 미러 회로를 나타내는 도면이다.
도 16은 도 8의 메모리 장치의 리드 동작 타이밍을 개념적으로 나타내는 도면이다
도 17은 본 발명의 일 실시예에 따른 메모리 장치의 센싱 및 저장 회로 (Sensing and Latch Circuit)를 개념적으로 나타내는 도면이다.
도 18은 도 17의 센싱 및 저장 요소 (Sensing and Latch Circuit)의 구체 회로를 나타내는 도면이다.
도 19a 및 19b는 본 발명의 일 실시예에 따른 메모리 장치의 라이트와 리드 동작을 위한 구체회로를 나타내는 도면이다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치의 어레이 (Array) 배치 구조를 나타내는 도면이다.
도 21a 및 21b는 도 20의 어레이 배치 구조상에 각각의 센싱 및 저장회로 간의 구체 회로 연결을 나타내는 도면이다.
도 22는 본 발명의 일 실시예에 따른 2개 워드라인 동시 활성화를 위한 어레이 배치 구조를 나타내는 도면이다.
도 23은 본 발명의 일 실시예에 따른 다수 개의 비트라인과 연결된 센싱 회로 및 저장 회로의 구체 회로를 나타내는 도면이다.
도 24는 본 발명의 일 실시예에 따른 메모리 장치의 라이트를 하는 방법을 나타내는 흐름도이다.
도 25는 본 발명의 일 실시예에 따른 메모리 장치의 리드를 하는 방법을 나타내는 흐름도이다.
도 26은 본 발명의 다양한 실시예들이 적용된 메모리 장치 및 컨트롤러가 광 전송라인 (Optical Link)으로 연결되는 메모리 시스템을 나타내는 도면이다.
도 27a 내지 도 27d는 본 발명의 다양한 실시예들이 적용된 메모리 장치의 다양한 인터페이스 (Interface)를 가지는 메모리 시스템의 구현 예들을 나타내는 도면이다
도 28은 본 발명의 다양한 실시예들이 적용된 메모리 장치가 티에스브이 (TSV) 적층 되는 메모리 시스템을 나타내는 도면이다.
도 29는 본 발명의 다양한 실시예들이 적용된 메모리 장치가 시스템 버스로 연결된 메모리 시스템을 나타내는 도면이다.
도 30은 도 29의 확장된 메모리 시스템을 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 라이트와 리드 동작을 개념적으로 나타내는 도면이다.
도 1을 참조하면, 메모리 셀 (400)에 데이터를 라이트를 하기 위해 제1 스위치 (100)에 제1 컬럼 선택 라인(1st CSL)을 통해 제1 컬럼 선택 신호가 인가되어 제1 스위치가 (100)가 켜지게 된다. 제1 스위치(100)가 켜지면 데이터는 센싱 및 저장 회로 (200, Sensing and Latch Circuit)에 저장이 된다. 제2
스위치 (300)는 제2 컬럼 선택 라인(2nd CSL)에 인가되는 제2 컬럼 선택 신호에 따라 켜지게 된다. 제2 스위치(300)가 켜지면 제1 비트라인 (BL)으로부터 제2 비트라인(BL')에 데이터가 전달되어 워드라인 (WL)에 의해 선택된 메모리 셀 (400)에 라이트된다.
메모리 셀 (400)에 데이터를 리드 하기 위해 제 2 스위치 (300)는 제3 컬럼 선택 라인 (3rd CSL)에 제3 컬럼 선택신호가 인가되어 켜지고, 데이터는 제2 비트라인 (BL')으로부터 제1 비트라인 (BL)에 전달된다. 상기 데이터는 센싱 및 저장 회로 (200)에 의해 증폭되고 제1 스위치 (100)가 제1 컬럼 선택 라인 (1st CSL)에 인가되는 제1 컬럼 선택 신호에 의해 켜짐으로 증폭된 데이터가 외부로 전달 된다.
라이트 또는 리드 동작을 위해 개념적으로 공통 구조를 가지나 구체 회로 구현 시 각각 라이트와 리드 경로를 분리하여 구현될 수 있다.
도 2는 본 발명의 일 실시예에 따른 STT-MRAM 셀과 다른 구성요소들과의 연결관계를 개념적으로 나타내는 도면이다.
도 2를 참조하면, STT-MRAM(Spin Transfer Torque Magneto-resistive Random Access Memory) 셀 (400)은 MTJ(Magnetic Tunnel Junction) 소자 (420)와 셀 트랜지스터 (410)로 구성이 된다. MTJ 소자(420) 및 셀 트랜지스터(410)는 비트 라인 (480)과 소스라인 (460) 사이에 연결되며 셀 트랜지스터 (410)의 게이트는 워드라인 (470)과 연결된다.
리드의 경우 셀 트랜지스터 (410)가 워드라인 (470)에 의해 선택되면 MTJ 소자 (420)에 저장된 데이터 값이 비트라인 (480)에 전달된다. 리드 또는 라이트 스위칭 요소 (300, Read or Write Switching Element)에 의해 리드된 데이터가 센싱 및 저장 회로 (200)에 전달되고 증폭된다. 입출력 스위칭 요소 (100, Input /Output Switching Element)가 켜짐으로 데이터 값이 외부로 전달된다.
라이트의 경우 외부로부터 제공된 데이터가 입출력 스위칭 요소 (100, Input /Output Switching Element)에 의해 센싱 및 저장 회로 (200)에 저장되고 리드 또는 라이트의 스위칭 요소 (300)가 켜짐으로 비트라인 (480)에 전달된다. 워드라인 (470)에 의해 선택된 셀 트랜지스터 (410)와 MTJ 소자(420) 양단에 걸린 비트라인 (480)과 소스라인 (460)의 전압 차에 의해 데이터 값이 MTJ 소자(420)에 저장된다.
MTJ 소자 (420)는 핀드 레이어 (450, Pinned Layer)와 베리어 레이어 (440, Barrier Layer)와 프리 레이어 (430, Free Layer)로 구성된다. MTJ 소자 (420)에 흐르는 전류의 방향에 따라 프리 레이어 (430)는 자화 방향이 변경된다. 예컨데, 제1 라이트 전류(WC1)를 인가하면, 핀드 레이어 (450)와 동일한 스핀 방향을 갖는 자유 전자들이 프리 레이어 (430)에 토크(Torque)를 인가한다. 이로 인해, 프리 레이어 (430)는 핀드 레이어(450)와 평행(Parallel)하게 자화 된다. 제2 라이트 전류(WC2)를 인가하면, 핀드 레이어(450)와 반대의 스핀을 갖는 전자들이 프리 레이어(430)로 토크를 인가한다. 이로 인해, 프리 레이어(430)는 핀드 레이어(450)와 반 평행(Anti Parallel)하게 자화 된다. 평행 상태일 경우 저항 값이 낮아 0의 데이터 값을 저장하고, 반 평행 상태일 경우 저항 값이 높고 1의 데이터 값이 저장된다.
도 3a 내지 도 3e는 도2의 STT-MRAM에서의 MTJ소자의 실시예들을 나타내는 도면이다.
도 3a를 참조하면, MTJ 소자(421)는 프리 레이어(31a)와 터널 층(32a)과 핀드 레이어 (33a)와 반강자성층(34a)을 포함할 수 있다.
프리 레이어 (Free layer, 31a)는 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 상기 프리 레이어(31a)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 상기 프리 레이어 (31a)는 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예건데, 프리 레이어 (31a) 물질은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
터널 층(32a)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 상기 터널 층(32a)은 비자성 물질을 포함할 수 있다. 일 예로, 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물질 중 선택된 적어도 하나를 포함할 수 있다.
핀드 레이어(pinned layer, 33a)는 반강자성층(34a)에 의해 고정된 자화 방향을 가질 수 있다. 또한, 핀드 레이어(33a)는 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 핀드 레이어(33a)는 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
반강자성층(Pinning layer, 34a)은 반 강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층(34a)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, MTJ 소자의 프리 레이어와 핀드 레이어는 각각 강자성체로 형성되므로 강자성체의 에지(edge)에는 표류 자기장(stray field)이 발생할 수 있다. 표류 자기장은 자기 저항을 낮아지게 하거나 자유 층의 저항 자력을 증가시킬 수 있으며, 스위칭 특성에 영향을 미쳐 비대칭적인 스위칭을 형성한다. 따라서, MTJ 소자 내의 강자성체에서 발생되는 표류 자기장을 감소시키거나 제어시키는 구조가 필요하다.
도 3b를 참조하면, MTJ 소자(422)의 핀드 레이어(330)는 합성 반 강자성체(Synthetic Anti Ferromagnetic, SAF)로 구현될 수 있다. 상기 핀드 레이어(330)는 제 1 강자성층(33b), 결합 층(34b), 제 2 강자성층(35b)을 포함한다. 제 1 및 제 2 강자성층은 각각 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 이 때, 제 1 강자성층(33b)의 자화 방향과 제 2 강자성층(35b)의 자화 방향은 서로 다른 방향을 가지며, 각각의 자화 방향은 고정된다. 상기 결합 층(34b)은 루테늄(Ru)을 포함할 수 있다.
도 3c를 참조하면, MTJ 소자(423)는 프리 레이어 (21)와 핀드 레이어 (23)와 터널 층(22)을 포함한다.
프리 레이어(21)의 자화 방향과 핀드 레이어(23)의 자화 방향이 평행(Parallel) 하면 저항 값이 작아지고, 프리 레이어(21의 자화 방향과 핀드 레이어(23)의 자화 방향이 반 평행(Anti-Parallel)하면 저항 값이 커진다. 상기 저항 값에 따라 저장 되는 데이터가 값이 다르다.
자화 방향이 수직인 MTJ 소자(423)를 구현하기 위해서 프리 레이어 (21)와 핀드 레이어(23)는 자기 이방성 에너지가 큰 물질로 구성되는 것이 바람직하다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질이 있다. 예를 들어, 프리 레이어(21)는 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 자유 층(41)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
핀드 레이어(23)는 규칙합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 핀드 레이어(23)는 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
도 3d 및 도 3e는 STT-MRAM에서 MTJ 소자의 다른 실시 예를 나타내는 도면이다. 듀얼 MTJ 소자는 자유 층을 기준으로 양 끝 단에 터널 층과 핀드 레이어가 각각 배치되는 구조를 가진다.
도 3d를 참조하면, 수평 자기를 형성하는 듀얼 MTJ 소자(424)는 제 1 핀드 레이어 (31), 제 1 터널 층 (32), 프리 레이어 (33), 제 2 터널 층(34) 및 제 2 핀드 레이어 (35)를 포함할 수 있다. 각각을 구성하는 물질은 상술된 도 3a의 프리 레이어 (31a), 터널 층(32a) 및 핀드 레이어(33a)와 같거나 유사하다.
이 때, 제 1 핀드 레이어(31)의 자화 방향과 제 2 핀드 레이어(35)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제 1 및 제 2 고정 층에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자(424)는 일반 MTJ 소자보다 더 적은 전류를 이용하여 라이트 동작을 할 수 있다.
또한, 제 2 터널 층(34)으로 인해 듀얼 MTJ 소자(424)는 리드 동작 시에 더 높은 저항을 제공하므로, 명확한 데이터 값을 얻을 수 있도록 하는 장점이 있다.
도 3e를 참조하면, 수직 자기를 형성하는 듀얼 MTJ 소자(425)는 제 1 핀드 레이어 (41), 제 1 터널 층(42), 프리 레이어 (43), 제 2 터널 층(44) 및 제 2 핀드 레이어 (45)를 포함한다. 각각을 구성하는 물질은 상술된 도 3c의 프리 레이어(21), 터널 층(22) 및 핀드 레이어(23)와 각각 같거나 유사하다.
이 때, 제 1 핀드 레이어(41)의 자화 방향과 제 2 핀드 레이어(45)의 자화 방향은 반대 방향으로 고정되면, 실질적으로 제 1 및 제 2 핀드 레이어에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자(425)는 일반 MTJ 소자보다 더 적은 전류를 이용하여 라이트 동작을 할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 라이트 동작을 개념적으로 나타내는 도면이다.
도 4를 참조하면, 입력회로 (150. Input Circuit)를 통해 입력 데이터가 제 1 스위치 (100)에 전달되고, 제 1 컬럼 선택 신호 (CSL)에 따라 제 1 스위치(100)가 켜진다. 이후, 센싱 및 저장 회로 (200,Sensing and Latch Circuit)에 데이터가 저장된다. 라이트 스위치(310)가 라이트 컬럼 선택 신호 (WCSL)에 따라 켜지고 센싱 및 저장 회로 (200)에 저장된 데이터는 제1 비트 라인(BL)으로부터 제2 비트라인(BL')으로 전달된다. 선택된 워드라인(WL)에 따라 최종 메모리 셀(400)에 데이터가 라이트 된다.
일 실시예에서, 상기 라이트 동작 중 제1 스위치(100)와 라이트 스위치(310)는 동시에 켜질 수 있다. 그리고 라이트 스위치(310)가 켜져 있는 시간은 제1 스위치(100)가 켜져 있는 시간보다 길 수 있다. 다른 실시예에서, 제1 스위치(100)와 라이트 스위치(310)를 순차적으로 켜지게 할 수 있다. 예컨데, 제1 스위치(100)가 먼저 켜지고 라이트 스위치(310)가 다음에 켜질 수 있다.
라이트 스위치(100)가 켜져 있는 시간은 라이트 프로그래밍을 위한 MTJ의 스위칭 타임을 고려하여 결정될 수 있다. 예를 들어, 제1 스위치(100)가 켜져 있는 시간은 수 ns(nano second)일 수 있고, 라이트 스위치(310)가 켜져 있는 시간은 수십 ns 일 수 있다. 이 경우, 외부적으로는 DRAM 인터페이스에 부합하는 컬럼 선택 사이클을 보장하고, 내부적으로는 라이트 프로그래밍을 위한 MTJ의 스위칭 타임을 보장할 수 있다.
도 5는 도 4의 라이트 컬럼 선택신호를 생성하는 라이트 컬럼 선택신호 생성기를 나타내는 도면이다.
도 5를 참조하면, 2개의 제1 컬럼 선택 신호(CSL0, CSL1)가 각각 입력 되는 2개의 라이트 컬럼 선택신호 생성기 (710, 720, WCSL Generator1, WCSL Generator 2)를 보여준다. 제 1 컬럼 선택 신호 (CSL0)는 지연 유닛 (730, Delay Unit 1)에 전달되어 라이트 컬럼 선택신호 생성기 (710)를 비활성화 시키는 신호 (PCSL0)를 생성한다. 또한 제 1 컬럼 선택 신호(CSL0)는 라이트 컬럼 선택신호 생성기(710)에 입력되어 라이트 컬럼 선택신호 생성기 (710)가 활성화되도록 한다. 예건데, 제 1 컬럼 선택 신호(CSL0)에 의해 라이트 컬럼 선택신호 생성기(710)는 라이트 컬럼 선택 신호(WCSL0)를 활성화하고 지연된 신호 (PCSL0)에 의해 라이트 컬럼 선택 신호(WCSL0)를 비활성화한다.
마찬가지로, 라이트 컬럼 선택신호 생성기(720)는 제 1 컬럼 선택 신호(CSL2)에 의해 라이트 컬럼 선택 신호(WCSL1)를 활성화하고 지연된 신호 (PCSL1)에 의해 라이트 컬럼 선택 신호(WCSL1)를 비활성화한다.
도 6은 도 4와 도 5의 본 발명의 일 실시예에 따른 메모리 장치의 라이트 동작 타이밍을 나타내는 도면이다
도 6을 참조하면, 한 클럭 (CLK)의 시간 (Tcye)은 1.25 ns이고 2 클럭의 시간은 2.5 ns이다. 제1 컬럼 선택 신호 (CSL0)가 클럭에 동기되어 제1 스위치가 켜지고 동시에 라이트 컬럼 선택 신호(WCSL)가 활성화 된다. 제 1 컬럼 선택 신호 (CSL0)는 두 클럭 시간 동안 활성화 상태를 유지한다. 라이트 컬럼 선택신호 (WCSL0)는 라이트 컬럼 선택신호 생성기 (710)를 비활성화하는 신호 (PCSL0)가 활성화 됨으로써 비활성화 된다. 다른 제1 컬럼 선택신호 (CSL1)는 네 클럭 후인 5ns이후에 입력된다. 라이트 컬럼 선택신호(WCSL)는 30ns동안 활성화 상태를 유지한다. 라이트 컬럼 선택신호 (WCSL)의 활성화 시간은 제1 컬럼 선택 신호 (CSL0)의 활성화 시간보다 길다.
도 7은 도 4의 메모리 장치의 라이트 동작을 위한 구체회로를 나타내는 도면이다.
도 7을 참조하면, 쓰고자 하는 데이터가 지아이오 드라이버 (GIODRV)를 통해 입력되고 지아이오 드라이버 (GIODRV)는 엘스위치(120, LSW)와 연결된다. NMOS로 구성된 엘스위치 (120)는 엘지아이오먹스 신호(LGIOMUX)에 의해 켜진다. 또한, 엘스위치(LSW)는 NMOS로 구성된 제 1 스위치 (100, SW1)와 연결되고 제 1 컬럼 선택신호(CSL)에 의해 켜진다. 제1 스위치(SW1)는 센싱 및 저장회로(260, Sensing and Latch Circuit)와 연결된다. 센싱 및 저장회로 (260)는 제 1 인버터(Int1)와 제2 인버터(Int2)로 구성되며 제 1 스위치 (SW1)를 통해 들어온 데이터를 전압모드로 임시 저장(Latch)한다. 센싱 및 저장 회로 (260)는 NMOS로 구성된 라이트 스위치(310, SW2)와 연결되고 라이트 컬럼 선택신호 (WCSL)에 의해 켜진다. 메모리 셀(400)은 저항성 메모리인 MTJ 소자를 포함하는 데이터 저장부 와 워드라인(WL) 및 소스라인(VSL)에 연결된 셀 트랜지스터(Cell Transistor)로 구성된다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 리드 동작을 개념적으로 나타내는 도면이다.
도 8을 참조하면, 메모리 셀 (400)로부터 저장된 데이터를 워드라인(WL)이 선택됨에 따라 제2 비트라인(BL')에 전달하고 리드 스위치(320, SW3)가 리드 컬럼 선택신호 (RCSL)에 의해 켜짐으로 제1 비트라인 (BL)에 전달된다. 센싱 및 저장 회로 (200, Sensing and Latch Circuit)는 제1 비트라인(BL)에 전달되는 데이터 값과 상보 비트라인 (BL Bar)에 전달되는 레퍼런스 전류를 비교하여 데이터 값을 증폭한다. 상보 비트라인의 레퍼런스 전류는 레퍼런스 생성 유닛 (500, Reference Generation Unit)에 의해 생성된다. 증폭된 데이터는 제1 스위치 (100, SW1)에 연결된 제1 컬럼 선택신호(CSL)가 선택됨으로 출력 회로 (150, Output Circuit)에 전달되어 외부로 출력된다.
도 9는 도 8에 미러 (Mirror) 회로가 추가된 실시예를 개념적으로 나타내는 도면이다.
도 9를 참조하면, 미러 회로 (600, Mirror Circuit)는 리드 스위치 (SW3)와 센싱 및 저장 회로 (200, Sensing and Latch Circuit) 사이에 위치한다. 리드 스위치를 통해 전달되는 신호를 좀 더 명확하게 전달하기 위해 사용된다. 미러 회로(600)는 메모리 셀(400)로부터 센싱 및 저장 회로(200)로의 전류 경로를 차단하여 비트라인 노드와 디벨롭 노드를 분리하는 역할을 한다. 이로 인하여 하나의 비트라인에 결합된 메모리 셀들의 수를 증가시킬 수 있다.
도 10은 도 9의 미러 (Mirror) 회로의 일 예를 나타내는 도면이다.
도 10을 참조하면, 미러 회로(600)는 NMOS트랜지스터(Naa0)와 크기가 두 배인 NMOS트랜지스터(Naa)로 구성이 된다. 도 9의 리드 스위치(320)에서 생성된 신호 크기가 두 배인 NMOS트랜지스터(Naa)에 의해 센싱 및 저장 회로(200)에 공급되는 비트라인 전류를 전달할 수 있다. 미러 회로(600)에 의해 메모리 셀(400)로부터 센싱 및 저장 회로(200)로의 직접적인 전류 경로를 차단한다. 따라서 비트라인 노드(aa)와 디벨롭 노드(aa0)를 분리하여 하나의 비트라인에 결합된 메모리 셀들의 수를 증가시킬 수 있다.
도 11은 도 8의 메모리 장치의 리드 동작과 연결된 리드 컬럼 신호 발생기를 나타내는 도면이다.
도 11을 참조하면, 활성화 신호 (Active Inform)가 워드라인 활성화 유닛(900, Word Line Enable Unit)에 인가되고 워드라인 신호 (WL)가 생성된다. 상기 워드라인 신호(WL)는 메모리 셀 (400)과 연결되어 메모리 셀을 선택하고, 리드 컬럼 선택신호 생성기 (800, RCSL Generator)에 인가되어 리드 스위치(320)를 켜는 리드 컬럼 선택신호(RCSL)를 생성한다.
도 12는 도 8의 메모리 장치의 리드 동작의 타이밍을 나타내는 도면이다.
도 12를 참조하면, 한 클럭 시간(Tcyc)은 1.25ns이고 두 클럭 시간은 2.5ns이다. 워드 라인 (WL) 신호가 인가되고 리드 컬럼 선택신호 (RCSL)가 상기 워드라인 신호 (WL)에 동기 되어 입력된다. 이후, 프리차지 (PRECH) 신호와 제1 컬럼 선택신호(CSL)가 클럭(CLK)의 4사이클, 즉 5ns 시간 안에 입력됨으로 센싱 및 저장회로 (200)를 통해 증폭된 데이터가 리드된다.
도 13은 도 8의 메모리 장치의 리드 동작과 관련된 구체회로를 나타내는 도면이다.
도 13을 참조하면, 리드동작을 위한 센싱 및 저장회로는 데이터 증폭을 위해 크로스 커플드 센스엠프 (Cross-coupled Sense Amplifier)로 구현 된다. 비트라인 (BL) 입력은 메모리 셀 (400)로부터 리드 스위치(310)가 켜짐으로 입력되고, 상보 비트라인(BL Bar) 입력은 레퍼런스 생성기 (530)로부터 입력된다. 상보 비트라인의 전류는 0의 데이터 값이 저장된 메모리 셀(531)과 1의 데이터 값이 저장된 메모리 셀(532)값이 리드 컬럼 선택신호 (RCSL)에 의해 켜짐으로 두 값의 평균값이 상보 비트라인에 전달 되어 생성된다. 두 메모리 셀에 저장된 값은 서로 상보관계에 있다.
비트라인에 흐르는 전류와 상보 비트라인에 흐르는 전류의 량을 비교하고 그 결과값에 따라, 제 1 스위치(100, SW1)와 상보 제1 스위치(101, SW10)를 통해 데이터를 외부로 전달한다.
도 14는 도 8의 메모리 장치의 레퍼런스 생성기 (Reference Generator)를 개념적으로 나타내는 도면이다.
도 14를 참조하면, 레퍼런스 생성기는 상보 비트라인 전류 (BL Bar)를 생성한다. 예컨데, 0(Memory L)이 저장된 메모리 셀과 1(Memory H)이 저장된 메모리 셀로 구성된다. 상기 데이터 값은 리드 컬럼 선택신호 (RCSL)에 따라 각각의 스위치 (520, 521, SW3a, SW3b)가 동시에 켜짐으로 미러회로 (510, 511, Mirror Circuit 2a, Mirror Circuit 2b)에 전달된다. 상보 비트라인의 전류값은 0과 1의 평균전류값을 갖게 된다.
또 다른 실시예 구성으로, 레퍼런스 셀의 데이터 값을 2개 이상으로 참조할 수 있다. 예컨데, 최소2개 이상의 0의 데이터 값과 최소2개 이상의 1의 데이터 값이 저장된 레퍼런스 셀을 참조하여 상보 비트라인의 전류를 생성할 수 있다. 0의 데이터 값이 저장된 레퍼런스 셀의 개수와 0의 데이터 값이 저장된 레퍼런스 셀의 개수 는 동일 개수이다.
도 15는 도14의 미러 회로를 나타내는 도면이다
도 15를 참조하면, 미러회로(510, Mirror Circuit)는 NMOS트랜지스터(Nbb0)와 크기가 동일한 NMOS트랜지스터(Nbb)로 구성이 된다. 도 14의 스위치(520. 521)에서 전달된 신호 (bb0)는 크기가 동일한 NMOS트랜지스터(Nbb)에 의해 상보 비트라인 (BL bar)에 동일 신호를 전달된다. 미러 회로를 통해 센싱 및 저장회로에 공급되는 상보 비트라인의 신호 왜곡을 보상할 수 있다. 1의 데이터 값이 저장된 하나의 레퍼런스 셀과 0의 데이터 값이 저장된 하나의 레퍼런스 셀 을 참조하여 상보 비트라인의 전류를 생성하는 경우에는, 도 10의 NMOS 트랜지스터(Naa)는 다른 NMOS트랜지스터들(Naa0, Nbb, Nbb0)과 비교하여 크기(사이즈)가 두 배이다.
도 16은 도 8의 메모리 장치의 리드 동작 타이밍을 개념적으로 나타내는 도면이다
도 16을 참조하면, 워드라인(WL)이 활성화(Enable) 됨으로 전압은 0V에서 2.8V로 변경되고, 데이터 리드를 위해 메모리 셀이 선택된다. 선택된 메모리 셀의 전류는 리드 컬럼 선택신호 (RCSL)가 선택(Open)됨에 따라, 0의 전류 (Data 0 Current) 또는 1의 전류 (Data 1 Current)가 흐르고 동시에 센싱 및 저장회로에 프리 차지 신호 (PRECH)가 하이 레벨로 비활성화되어 프리차지 동작이 중단된다. 센싱 및 저장회로에 의해 일정 시간 동안 증폭된 신호는 제1 컬럼 선택신호(CSL)가 활성화 됨으로써 증폭된 데이터 값이 외부로 전달된다. 상기 리드동작은 5ns동안 이내에 동작될 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치의 센싱 및 저장 회로 (Sensing and Latch Circuit)를 개념적으로 나타내는 도면이다.
도 17을 참조하면, 센싱 및 저장 회로(200)는 프리차징회로(210, Pre-charging Circuit)와 이퀄라이징회로(220, Equalizing Circuit)와 센싱 및 저장 요소 (230, Sensing & Latch Element)로 구성된다. 활성화 신호(EVAL)는 프리차징회로(210)와 이퀄라이징회로(220)와 센싱 및 저장 요소(230)에 인가된다. 프리차징회로(210)와 이퀄라이징회로(220)는 센싱 및 회로 요소(230)에 연결되어 비트라인들 (BLwirte, BLread, BL bar read)을 프리챠지(Pre-charge) 한다. 센싱 및 저장 요소(230, Sensing and Latch Element)는 라이트를 위한 비트라인 (BLwrite)과 리드를 위한 비트라인(BLread)과 각각 연결되고 리드를 위한 상보 비트라인과도 연결된다.
도 18은 도 17의 센싱 및 저장 회로 (Sensing and Latch Circuit)의 구체 회로를 나타내는 도면이다.
도 18을 참조하면, 프리차징회로(210)는 2개의 PMOS트랜지스터 (PPRE3, PPRE4)로 구성되고 2개 트랜지스터의 게이트와 연결된 활성화 신호(EVAL)에 의해 활성화 된다. 프리차징 회로(210)는 비트라인과 상보비트라인에 연결되어 프리차지 전압 또는 전류를 인가한다. 이퀄라이징 회로(220, Equalizing Circuit)는 한 개의 PMOS트랜지스터 (PEQ)로 구성되고 활성화 신호 (EVAL)에 의해 활성화 된다. 센싱 및 저장 요소 (230,Sensing and Latch Element)는 크로스 커플드 포지티브 피드백 (Cross-coupled Positive Feedback) 인버터들로 구성된다. 즉, 트랜지스터 P3와 N3로 구성된 인버터(Int1)와 P4와 N4로 구성된 인버터(Int2)가 크로스 커플형태로 연결된다. P3트랜지스터와 N3트랜지스터와 사이에 출력 노드 (Vout)가 위치하고 상기 노드를 통해 증폭 또는 라이트 동작을 수행할 수 있다. P4트랜지스터와 N4트랜지스터 사이에 상보 출력 노드가 위치한다. 리드 동작을 위해 비트라인(BLread)이 aa노드에 연결되고 상보 비트라인(BL Bar read)이 bb노드에 연결된다. 센싱 및 저장 요소 (230, Sensing and Latch Element)에서 활성화 신호 (EVAL)에 의해 전원 (Vint)과 연결된 PBIAS 트랜지스터와 접지전압 (VSS)과 연결된 NSEN3트랜지스터와 NSEN4트랜지스터를 활성화 된다.
예컨데, 상기 센싱 및 저장회로 (200)는 라이트 시 P3와 N3와 P4와 N4로 구성된 인버터 2개를 저장 회로(Latch Circuit)로 사용하고 전압 모드로 동작한다. 리드 시는 비트라인과 연결된 노드(aa)와 상보 비트라인과 연결된 노드(bb)를 사용하여 흐르는 전류 값을 비교하여 증폭하는 커런트 센싱 동작을 수행한다.
도 19a 및 19b는 본 발명의 일 실시예에 따른 메모리 장치의 라이트와 리드 동작을 위한 구체회로를 나타내는 도면이다.
도 19a 및 19b를 참조하면, 라이트와 리드의 구체화 회로는 라이트와 리드를 위한 경로상의 스위치들과 센싱 및 저장 회로(200)와 레퍼런스 생성회로 (500, Reference Generation Circuit)와 메모리 셀(400)의 상세회로 구성된다. 라이트의 경우 라이트 데이터는 NLGIOMUX트랜지스터 (120)와 제1 컬럼 스위치인 NCSL트랜지스터 (100)를 통해 NWCSL스위치(310)로 전달되고 센싱 및 저장 요소 (230, Sensing and Latch Element)에 임시로 저장된다. 센싱 및 저장 요소(230) 의 상세회로는 도 18과 동일한 구조이다. 한편, NWCSL트랜지스터 (310)는 라이트 컬럼 선택신호 라인 (WCSL)과 연결되어, 라이트 컬럼 선택신호가 인가됨으로 워드라인(WL0)에 의해 선택된 메모리 셀(400)에 데이터가 저장된다. 상기 메모리 셀은 저항성 메모리로 구성되며, 수평 또는 수직의 STT-MRAM (RMTM0) 셀로 구성할 수 있다. 또한, PRAM과 FeRAM 등의 비 휘발성 및 DRAM과 같은 휘발성 메모리로도 구성할 수 있다. 메모리 셀 (400) 옆에 동일 구조의 메모리 셀(410)이 인접하여 위치하고 공통의 비트라인 (BL')에 의해 연결된다.
리드의 경우 메모리 셀 (400)에 저장된 데이터는 공통 비트라인 (BL')와 연결되고 리드 컬럼 선택스위치인 NRCSL트랜지스터(320)와 미러 회로 (600, Mirror Circuit)를 통해 센싱 및 저장회로 (200, Sensing and Latch Circuit)에 전달된다. 리드 컬럼 선택스위치(320)는 리드 컬럼 선택신호라인에 연결되어 리드 컬럼 선택신호를 인가한다. 미러 회로 (600, Mirror Circuit)는 도 10의 설명과 동일하다. 데이터는 비트라인(BL)을 통해 센싱 및 저장 회로 (200, Sensing and Latch Circuit)의 aa노드에 전달되고 레퍼런스 전류가 인가되는 상보 비트라인(BL bar)의 전류와 비교된다. 상기 상보 비트라인(BL bar) 전류는 레퍼런스 생성 회로 (500, Reference Generation Circuit)로부터 생성된다. 상세 설명은 도 13과 14와 15와 동일하다. 다만, 리드 컬럼 선택신호(RCSL)는 레퍼런스 선택신호 (RCSLR)와 같을 수도 있고 다른 신호 일수도 있다. 상기 증폭된 데이터는 제1 컬럼 선택스위치 (100, NCSL)와 상보 제1컬럼 선택스위치(101, NCSLR)를 통해 외부로 전달된다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치의 어레이 (Array) 배치 구조를 나타내는 도면이다
도 20을 참조하면, 레퍼런스 셀 (Reference Cell)이 서브 어레이0 (Sub-array0)의 A방향의 중심부에 위치한다. 레퍼런스 셀은 중심부 외에 서브 어레이0의 양 옆에 위치할 수도 있다. 0을 저장한 레퍼런스 셀 (Ref Cell L)과 1을 저장한 레퍼런스 셀 (Ref Cell H)이 B방향으로 최소 2개 이상 위치한다. 또한 B방향으로의 최소 2개 이상의 레퍼런스 셀을 가지는 레퍼런스 라인은 A방향으로 최소 2개 이상이 될 수 있다. 하나의 워드라인에 의해 선택이 되면 L와 H의 레퍼런스 셀과 그 옆에 위치한 일반 셀과 동시에 선택되어 데이터는 센싱 및 저장 회로로 전달된다. 서브 어레이0의 로우(Low)와 하이(High) 레퍼런스 라인은 센싱 및 저장 회로들 (SLC0, SLC1, SLC2)의 영역에 공통 레퍼런스 라인을 통해 각각 연결되어 공유된다. 서브 어레이1도 일반 셀과 레퍼런스 셀과 센싱 및 저장회로(SLC)로 구성되고 서부 어레이0에 인접하여 위치한다.
도 21a 및 21b는 도 20의 어레이 배치 구조상에 각각의 센싱 및 저장회로 간의 구체 회로 연결을 나타내는 도면이다.
도 21a 및 21b를 참조하면, 두 개의 센싱 및 저장회로(Sensing and Latch Circuit) 중 센싱 및 저장회로 0 (Sensing and Latch Circuit 0)는 레퍼런스 생성 회로 (500, Reference Generation Circuit)에 직접 연결되어 상보 비트라인 (BL0 Bar)을 통하여 레퍼런스 전류를 수신한다. 인접한 센싱 및 저장 회로 1 (Sensing and Latch Circuit)은 L레퍼런스에 대하여 레퍼런스 생성 회로 (500, Reference Generation Circuit)의 NRCSLRL트랜지스터와 NCMRL0트랜지스터 사이의 제1 노드 (bbl0)와 NCMRL1트랜지스터(520-1)와 연결되며, H레퍼런스에 대하여 NRCSLRH트랜지스터와 NCMRH0트랜지스터 사이의 제2 노드 (bbh0)와 NCMRH1트랜지스터 (521-1)와 연결되어 각각의 센싱 및 저장회로와 공유된다. 미러 회로의 복사되는 쪽(520-1, 521-1)은 각 센싱 및 저장회로 각각에 인접하여 위치된다.
도 22는 본 발명의 일 실시예에 따른 2개 워드라인 동시 활성화를 위한 어레이 배치 구조를 나타내는 도면이다.
도 22를 참조하면, 서브 어레이 0 (Sub-Array0)에 하나의 노멀 워드라인(Normal WL 0)과 두 개의 레퍼런스 라인 (RefL0)이 있고 각각 선택될 수 있다. 서브 어레이 1과 서브 어레이 2는 동일한 구성을 갖는다. 예건데, 서브 어레이 0에 노멀 워드라인 0 가 선택되면, 서브 어레이 1 (Sub-array1)에 레퍼런스 라인 두개(RefL1, RefR1)가 노멀 워드라인 활성화와 동시에 활성화 된다. 상기 워드라인에 연결된 레퍼런스 셀은 L의 값과 H의 값이 동일 비율로 저장되어 있다. 일 예로, 도 22에서처럼0과 1은 왼쪽 레퍼런스 (RefL1)와 오른쪽 레퍼런스 (RefR1) 각각 4개씩 연결되어 있다. 동수의 레퍼런스 셀에 의해 상보 비트라인의 전류는 데이터 로우(Low)와 하이(High)의 평균값 (Averaging Value)을 갖게 된다. 센싱 및 저장 회로 0 (SLC0)는 서브 어레이 0와 서브 어레이 1과 사이에 위치하고, 센싱 및 저장 회로 1 (SLC1)은 서브 어레이 1과 서브 어레이 2 사이에 위치한다. 상시 센싱 및 저장 회로는 DRAM의 구조와 오픈 비트라인인 센스 앰프 (Open Bit-line Sense Amplifier) 구조를 갖는다.
도 23은 본 발명의 일 실시예에 따른 다수 개의 비트라인과 연결된 센싱 회로 및 저장 회로의 구체 회로를 나타내는 도면이다.
도 23을 참조하면, 하나의 센싱 및 저장 회로에 8개의 비트라인이 연결된다. 센싱 및 저장회로 (200, Sensing and Latch Circuit)의 왼쪽에 위치한 메모리 셀 (Memory Cell (Left))을 리드 또는 라이트 할 경우 왼쪽 선택회로 (262, Mux)가 활성화 된다. 페이지 선택 신호(Vpage0)에 의해 선택 스위치(272)가 켜지고 순차적으로 센싱 및 저장 회로 (200, Sensing and Latch)를 통해 데이터가 라이트 또는 리드 된다. 오른쪽 메모리 셀 (Memory Cell (Right))을 리드 또는 라이트 할 경우 오른쪽 선택회로 (261)가 활성화 된다. 페이지 선택 신호(Vpage0)에 의해 선택 스위치(271)가 켜지고 순차적으로 센싱 및 저장 회로 (200, Sensing and Latch)를 통해 데이터가 라이트 또는 리드 된다. 상보 비트라인 (BL bar)은 선택회로 (261, 262, Mux)의 선택에 따라 레퍼런스 전류를 공급한다. 컨트롤러 (281)는 데이터의 라이트 또는 리드 동작의 타이밍을 조절한다.
도 24는 본 발명의 일 실시예에 따른 메모리 장치의 라이트를 하는 방법을 나타내는 흐름도이다.
도 24를 참조하면, 먼저, 워드라인 신호에 의해 상기 입력 데이터가 쓰여질 메모리 셀을 선택하는 단계(S611)를 수행한다. 입력데이터를 받기 위해 제1 스위치 (CSL)를 켜고 순차 또는 동시에 라이트 스위치를 켜는 단계(S612)를 수행한다. 상기 입력 데이터를 센싱 및 저장 회로에 저장하는 단계(S613)를 수행한다. 메모리 셀에 상기 입력 데이터가 쓰여지는 단계(S614)를 수행한다.
도 25는 본 발명의 일 실시예에 따른 메모리 장치의 리드를 하는 방법을 나타내는 흐름도이다.
도 25를 참조하면, 먼저 워드라인 신호에 의해 읽고자 하는 메모리 셀을 선택하는 단계(S621)를 수행한다. 데이터 이동을 위해 리드 스위치를 켜는 단계(S622)를 수행한다. 메모리 셀로부터 비트라인에 데이터를 전송하고 레퍼런스 생성 회로로부터 레퍼런스 전류를 상보 비트라인에 인가하는 단계 (S623)를 수행한다. 비트라인과 상보 비트라인의 전류를 비교하는 단계(S624)를 수행한다. 전류 증폭 기반으로 0 또는 1을 센싱 및 저장 회로에 의해 증폭하는 단계(S625)를 수행한다. 증폭된 데이터를 데이터 출력 회로에 보내기 위해 제1 스위치를 켜는 단계(S626)를 수행한다.
도 26은 본 발명의 다양한 실시예들이 적용된 메모리 장치 및 컨트롤러가 광 전송라인 (Optical Link)으로 연결되는 메모리 시스템을 나타내는 도면이다.
도 26을 참조하면, 메모리 시스템은 컨트롤러(1000, Controller)와 메모리 디바이스 (2000, Memory Device)로 구성된다. 상기 컨트롤러 (1000)는 컨트롤 유닛(1100)과 전기 신호를 광신호로 변경해 주는 장치(E/O, Electrical to Optical)를 포함하는 컨트롤러 송신기(1200)와 광신호를 전기신호로 변경해 주는 장치(O/E, Optical to Electrical)를 포함하는 수신기 (1300)로 구성된다. 메모리 장치 (2000, Memory Device)는 본 발명의 센싱 및 저장 회로를 포함하는 MRAM Core (2100)와 전기 신호를 광신호로 변경해 주는 장치(E/O)를 포함하는 송신기(2300)와 광신호를 전기신호로 변경해 주는 장치(O/E)를 포함하는 수신기로 구성된다. 상기 컨트롤러(1000, Controller)와 메모리 장치 (2000, Memory Device)는 송수신을 위해 옵티컬 링크 0 (Optical Link 0)(1500)과 옵티컬 링크 1 (Optical Link 1)(1501)로 연결된다. 다른 실시예로, 하나의 옵티컬 링크로 송신과 수신을 할 수도 있다.
도 27a 내지 도 27d는 본 발명의 다양한 실시예들이 적용된 메모리 장치의 다양한 인터페이스 (Interface)를 가지는 메모리 시스템의 구현 예들을 나타내는 도면이다.
도 27a를 참조하면, 메모리 시스템은 컨트롤러(1000, Controller)와 메모리 장치(2000, Memory Device)로 구성된다. 컨트롤러(1000)는 컨트롤 유닛 (1100, Control Unit)과 입출력 회로 (1200, Input and Output Circuit)로 구성된다. 메모리 장치 (2000, Memory Device)는 센싱 및 저장회로 (2110, Sensing and Latch Circuit)를 포함하는 MRAM Core(2100)와 입출력 회로 (2200, Input and Output Circuit)로 구성된다. 컨트롤러 (1000)의 입출력 회로는 커맨드(Command)와 컨트롤 신호(Control Signal)와 주소(Address)와 데이터스트로브(DQS)를 메모리 장치(2000)에 송신하고 데이터(DQ)는 송신 및 수신을 하는 인터페이스 (Interface)를 포함한다.
도 27b를 참조하면, 컨트롤러(1000)의 입출력 회로는 칩선택신호 (CS)와 주소 (Address)를 하나의 패킷 (Packet)으로 송신하고 데이터 (DQ)는 송신 및 수신을 하는 인터페이스 (Interface)를 포함한다.
도 27c를 참조하면, 컨트롤러(1000)의 입출력 회로는 칩선택신호 (CS)와 주소 (Address)와 라이트 데이터 (wData)를 하나의 패킷 (Packet)으로 송신하고 리드 데이터 (rData)는 수신을 하는 인터페이스 (Interface)를 포함한다.
도 27d를 참조하면, 컨트롤러(1000)의 입출력 회로는 커맨드 (Command)와 주소 (Address)와 데이터 (DQ)를 송신 및 수신하고 칩선택신호(CS)를 수신하는 인터페이스 (Interface)를 포함한다.
도 28은 본 발명의 다양한 실시예들이 적용된 메모리 장치가 티에스브이 (TSV) 적층 되는 메모리 시스템을 나타내는 도면이다.
도 28을 참조하면, 최하위층에 인터페이스 칩(3010)이 위치하고 그 위로 메모리 칩들(3100, 3200, 3300, 3400)이 위치한다. 상기 메모리 칩들은 본 발명의 센싱 및 저장 회로(3601, 3602, 3603, 3604)를 포함하고, 칩과 칩 사이는 마이크로 펌프 (uBump)(3500)를 통해 연결되고 칩 자체는 TSV (Through Silicon Via)를 통해 연결된다. 예컨데, 적층칩의 개수는 1 또는 그 이상 일 수 있다.
도 29는 본 발명의 다양한 실시예들이 적용된 메모리 장치가 시스템 버스로 연결된 메모리 시스템을 나타내는 도면이다.
도 29를 참조하면, 시스템 버스 (3250)를 통해 본 발명의 센싱 및 저장 회로(3550)를 포함하는 MRAM(3500)과 중앙처리 장치 (CPU)(3150)와 유저 인터페이스 (3210)가 연결된다.
도 30은 도 29의 확장된 메모리 시스템을 나타내는 도면이다.
도 30을 참조하면, 시스템 버스 (4250)를 통해 본 발명의 센싱 및 저장 회로를 포함하는 MRAM(4520)과 메모컨트롤러 (4510)를 포함하는 메모리 시스템(4500)과 중앙처리 장치(4100, CPU)와 램(4200, RAM)과 유저 인터페이스(4300, User Interface)와 모뎀 (4400, Modem)이 연결된다.

Claims (50)

  1. 메모리 셀로부터 데이터를 리드하거나 상기 메모리 셀에 데이터를 라이트 하는 동작을 위한 메모리 장치에 있어서,
    데이터 전송과 메모리 컬럼 선택을 위한 제1 스위치;
    상기 데이터 전송과 상기 메모리 컬럼 선택을 위해 상기 메모리 셀과 직접 연결되는 제2 스위치; 및
    상기 제1 스위치와 상기 제2 스위치의 사이에 위치하며 상기 데이터의 증폭 또는 저장을 위한 센싱 및 저장 회로를 포함하고,
    상기 센싱 및 저장 회로는,
    데이터를 라이트하기 위해 메모리 셀에 연결되는 제1 비트라인;
    데이터를 리드하기 위해 상기 메모리 셀에 연결된 제2 비트라인;
    데이터를 리드하기 위한 상기 제2 비트라인의 상보 비트라인; 및
    상기 제1 비트라인과 상기 제2 비트라인과 상기 상보 비트라인과 연결되는 크로스 커플드 래치회로를 포함하는 센싱 및 저장 유닛을 포함하고,
    상기 제1 비트라인과 상기 제2 비트라인은 각각 분리되어 상기 센싱 및 저장 유닛에 연결되는 하는 메모리 장치.
  2. 제1항에 있어서, 상기 제1 스위치는 라이트 또는 리드를 위한 제1 컬럼 선택신호에 의해 제어되고, 상기 제2 스위치는 라이트를 위한 제2 컬럼 선택신호 또는 리드를 위한 제3 컬럼 선택신호에 의해 제어되는 것을 특징으로 하는 메모리 장치.
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  25. 데이터의 라이트와 리드 동작을 하는 메모리 장치의 센싱 및 저장 회로에 있어서,
    데이터를 라이트하기 위해 메모리 셀에 연결되는 제1 비트라인;
    데이터를 리드하기 위해 상기 메모리 셀에 연결된 제2 비트라인;
    데이터를 리드하기 위한 상기 제2비트라인의 상보 비트라인; 및
    상기 제1 비트라인과 상기 제2 비트라인과 상기 상보 비트라인과 연결되는 크로스 커플드 래치회로를 포함하는 센싱 및 저장 유닛을 포함하고,
    상기 제1 비트라인과 상기 제2 비트라인은 각각 분리되어 상기 센싱 및 저장 유닛에 연결되는 것을 특징으로 하는 센싱 및 저장 회로.
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  29. 제25항에 있어서, 상기 상보 비트라인은 최소한 2개의 레퍼런스 셀들을 포함하는 레퍼런스 생성기와 연결되는 것을 특징으로 하는 센싱 및 저장 회로.
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