JP2007294092A - 抵抗メモリセルの抵抗状態を判別する回路および方法 - Google Patents

Abstract

【課題】読み出される抵抗メモリセルの抵抗状態を判別する方法および回路。
【解決手段】読み出されるメモリセルの抵抗状態に依存する電流と、少なくとも１つの基準抵抗メモリセルの抵抗状態に依存し得る基準電流とを比較することによって、上記読み出されるメモリセルの抵抗状態を判別する。上記２つの電流を比較するために、読み出し回路を構成する。上記読み出されるメモリセルの抵抗状態は、上記メモリセルによって記憶されたデータビットを表す。
【選択図】図１

Description

発明の詳細な説明

〔技術分野〕
本発明は、抵抗メモリセルの抵抗状態を判別するための回路および方法に関する。

〔背景〕
従来、抵抗メモリセルの抵抗状態、すなわち抵抗メモリセル内に記憶されたデータビットを判別するために、演算増幅器を用いて、メモリセルの抵抗状態に依存する電圧と、基準抵抗メモリセルから得られた基準電圧とが比較される。基準電圧を供給するためには、基準メモリセルが用いられる。なぜなら、基準メモリセルは、読み出されるセルと同じ温度および電圧の影響を受けるとともに、読み出されるセルと同様に製作公差による影響を受けるからである。

抵抗メモリセルは、アクセスされたときに、高い抵抗値または低い抵抗値を持つようにプログラム可能である抵抗を有している。従来の抵抗メモリセルの一例として、ＰＭＣ（programmable metallization cell; プログラマブルメタライゼーションセル）が挙げられる。ＰＭＣは、固体電解質からなる薄膜内におけるナノスケール量の金属の電気化学制御を用いる。ＰＭＣは、例えば１０^４オームの低い抵抗値、および例えば１０^９オームの高い抵抗値を有することができる。上記低い抵抗値は、論理値１のデータビットを表すことができ、上記高い抵抗値は、論理値０のデータビットを表すことができる（あるいは、この逆も可能である）。従来の抵抗メモリセルの別の例として、相変化メモリセルが挙げられる。相変化メモリセルは、アモルファス状態において高い抵抗値を有し、結晶状態において低い抵抗値を有する。プログラム可能な量（volume）の相変化メモリセルを加熱して、このプログラム可能な量をアモルファス状態または結晶状態とするために、加熱素子が用いられる。

〔本発明の概要〕
読み出される抵抗メモリセルの抵抗状態を判別するための方法および回路が開示されている。上記方法および上記回路の動作は、メモリセルの抵抗状態に依存する電流と基準電流とを比較することによって、メモリセルの抵抗状態を判別することに基づいている。

〔図面の簡単な説明〕
本発明および本発明の利点をより完全に理解するために、以下の説明と共に添付図面を参照されたい。添付図面は次の通りである：
図１は、抵抗メモリセルの抵抗状態を判別するための回路の基本的なブロック図である。

図２は、読み出し回路の第１の実施形態を実施する回路の概略図である。

図３は、読み出し回路の第２の実施形態を実施する回路の概略図である。

図４は、読み出し回路の第３の実施形態を実施する回路の概略図である。

図５は、読み出し回路の第４の実施形態を実施する回路の概略図である。

〔実施形態の詳細な説明〕
以下の説明では、本発明を実施する場合に使用可能な抵抗メモリセルの単なる一例として、ＰＭＣ（programmable metallization cell；プログラマブルメタライゼーションセル）が記載されている。しかしながら本発明は、ＰＭＣと共に用いるものと限定して解釈されるべきではない。例えば相変化メモリセル、あるいはプログラム可能な抵抗を有する別の種類のメモリセルを用いることもできる。

ＰＭＣが読み出される場合、メモリセルの抵抗全体の電圧は、一般的には１００ｍＶ〜２００ｍＶの範囲内に維持される。読み出されるＰＭＣが、例えば１０^４オームなどの低い抵抗値を有した低抵抗状態にある場合は、メモリ抵抗に流れる一般的な電流は１０ｕＡとなる。ＰＭＣが、例えば１０^９オームなどの高い抵抗値を有した高抵抗状態にある場合は、メモリ抵抗に流れる一般的な電流は１００ｐＡとなる。以下の説明では、低抵抗状態は、論理値１のデータビットを表すために割り当てられ、高抵抗状態は、論理値０のデータビットを表すために割り当てられる。しかしながら、この逆の割り当ても可能である。

本発明は、読み出される抵抗メモリセルに流れる電流と、例えば１つ以上の基準抵抗メモリセルに流れる電流に依存する基準電流とを比較することによって、抵抗メモリセルの内容を読み出すことに基づいている。

図１は、抵抗メモリセル１０５の抵抗状態を判別するための回路１００の基本的なブロック図である。記憶されたデータビットは、メモリセル１０５の抵抗１０６の抵抗状態に依存する、論理１または論理０である。例えば、抵抗１０６が低抵抗状態にあると判別される場合は、抵抗メモリセル１０５は論理１を記憶している。分岐Ｄにおける電流と分岐Ｅにおける電流とを比較して、メモリセル１０５の抵抗状態、すなわちメモリセル１０５内に記憶されたデータビットを判別するために、比較手段（この実施例では読み出し回路１４５）が備えられている。分岐Ｄにおける電流は、メモリセル１０５に流れる電流Ｉ_ｃｅｌｌに依存、すなわちメモリセル１０５の抵抗１０６の値に依存する。分岐Ｅにおける電流は、基準電流Ｉ_ｒｅｆである。基準抵抗メモリセル１１０，１１５のいずれか１つ、または１つ以上は、基準電流Ｉ_ｒｅｆを供給するための手段として機能する。基準抵抗メモリセル１１０，１１５は、読み出されるメモリセル１０５と同じ温度、電圧、および電流の影響を受けるとともに、一般的に読み出されるメモリセル１０５と同様に製作公差の影響を受ける。

基準電流Ｉ_ｒｅｆは、１つのみの基準抵抗メモリセルの抵抗に流れる電流に依存してもよい。例えば基準電流Ｉ_ｒｅｆは、基準抵抗メモリセル１１０の抵抗１１１に流れる電流Ｉ_１に依存してもよい。この場合、基準抵抗メモリセル１１０は、例えば低い抵抗値を持つように設定される。

特定の技術または実施において用いられる抵抗メモリセルの高抵抗状態と低抵抗状態とが極端に離れていない抵抗値を有する場合は、低抵抗状態にあるメモリセルに流れる電流は、高抵抗状態にあるメモリセルに流れる電流と大幅には変わらない。この場合、２つの基準抵抗メモリセル１１０，１１５を用いて基準電流Ｉ_ｒｅｆを得ると有利である。基準電流Ｉ_ｒｅｆは、基準抵抗メモリセル１１０に流れる電流Ｉ_１に依存し、さらに基準抵抗メモリセル１１５に流れる電流Ｉ_２にも依存する。基準抵抗メモリセル１１５は、高抵抗状態を持つように設定される。この高抵抗状態は、本実施例においては、論理値０が割り当てられる。基準電流Ｉ_ｒｅｆは、単純に、例えば基準抵抗メモリセル１１０，１１５の両方に流れる電流の合計に等しい。しかしながらこの合計は、場合によっては、適切な要因によって増加され得る。実際、基準抵抗メモリセル１１０，１１５のいずれか１つ、または両方に流れる電流は、適切な要因によって増加され得る。メモリセル１０５に流れる電流Ｉ_ｃｅｌｌに依存する電流と比較できる基準電流Ｉ_ｒｅｆを容易に取得することが重要であり、それ故に、メモリセル１０５の抵抗状態、すなわちメモリセル１０５内に記憶されたデータビットを確実に判別することができる。

読み出し回路１４５は、分岐Ｄにおける電流の大きさと、分岐Ｅにおける電流（基準電流Ｉ_ｒｅｆ）の大きさとの関係に依存する、出力信号ｏｕｔ＿ｎを供給する。読み出し回路１４５が、分岐Ｄにおける電流が基準電流Ｉ_ｒｅｆより高いと検出（find）した場合は、出力信号ｏｕｔ＿ｎは、メモリセル１０５が低抵抗状態にあり、論理値１のデータビットを記憶していることを示す。しかしながら、読み出し回路１４５が、分岐Ｄにおける電流が基準電流Ｉ_ｒｅｆより低いと検出（find）した場合は、出力信号ｏｕｔ＿ｎは、メモリセル１０５が高抵抗状態にあり、論理値０のデータビットを記憶していることを示す。なお、読み出し回路１４５は、基本的には電流比較器として機能するものであり、当該技術分野において通常の知識を有する者であれば、読み出し回路１４５を多様に構成することができるであろう。読み出し回路１４５を構成するための４つの具体的な実施例について、本明細書の後半において説明する。しかしながら本発明は、これらの実施例に限定されるものと解釈されるべきではない。

カレントミラー１５５は、メモリセル１０５の抵抗１０６を介して読み出し回路１４５の分岐Ｄに流れる電流Ｉ_ｃｅｌｌを供給（mirror）するために用いることができる。従ってカレントミラー１５５は、電流Ｉ_ｃｅｌｌを読み出し回路１４５に供給するための手段として機能する。同様に、カレントミラー１３５は、基準抵抗メモリセル１１０の抵抗１１１を介して読み出し回路１４５の別の分岐Ｅに流れる電流Ｉ_１を供給するために用いることができる。従ってカレントミラー１３５は、電流Ｉ_１を読み出し回路１４５に供給するための手段として機能する。第２の基準抵抗メモリセル１１５が任意で備えられている場合は、第２の基準抵抗メモリセル１１５の抵抗１１６を通って読み出し回路１４５の分岐Ｅに流れる電流Ｉ_２を供給するために、カレントミラー１４０が備えられていてよい。これにより、分岐Ｅにおける基準電流Ｉ_ｒｅｆが、カレントミラー１３５からの電流とカレントミラー１４０からの電流との合計になる。カレントミラー１４０は、読み出し回路１４５に電流Ｉ_２を供給するための手段として機能する。カレントミラー１５５と、カレントミラー１３５と、カレントミラー１４０とのミラー比は、読み出し回路１４５が、分岐Ｄにおける電流または分岐Ｅにおける基準電流Ｉ_ｒｅｆのいずれがより大きいのかを明確に判別できるよう、協働するように選択される必要がある。このようにして、メモリセル１０５内に記憶されるデータビットを明確に判別することができる。

用いられる特定の抵抗メモリセルによっては、レベルシフタを備える必要がある。例えばＰＭＣが用いられる場合は、ＰＭＣの抵抗全体の電圧は、一般的には１００ｍＶ〜２００ｍＶの範囲内に制限される必要がある。このために、レベルシフト手段、具体的にはレベルシフタ１２０，１２５，１３０が備えられている。各抵抗メモリセル１０５，１１０，１１５と、各カレントミラー１５５，１３５，１４０との間の電圧をシフトすることによって、各抵抗メモリセル１０５，１１０，１１５の抵抗１０６，１１１，１１６全体の電圧を所望の値に制限することができる。レベルシフタ１２０，１２５，１３０は、抵抗メモリセル１０５，１１０，１１５にアクセスするための選択トランジスタを備えるように設計することができる。選択トランジスタを含むレベルシフタの設計は、ＤＲＡＭ（Dynamic Random Access Memory; ダイナミックランダムアクセスメモリ）において用いられる従来の設計と同様であってよい。選択トランジスタのゲートはワード線に接続可能であり、選択トランジスタのドレインはビット線に接続可能である。

必要に応じて、基準抵抗メモリセル１１０，１１５に流れる電流に、ならびに読み出されるメモリセル１０５に流れる電流に、定電流を加えることも可能である。例えば、カレントミラー（１３５，１５５，および場合によっては１４０）および読み出し回路１４５における電流を増加させるために、分岐Ｂ，Ｃにおけるカレントミラー１３５，１５５を介してグランドへ流れるように、そして任意で分岐Ａにおけるカレントミラー１４０を介してグランドへ流れるように、定電流を加えることができる。理論的には、これによって読み出し回路１４５における評価が迅速になる。しかしながら、このように定電流を加えることによって、分岐Ｄ，Ｅを流れる、評価された電流がわずかに相違し、これによって０と１とを確実に判別するために必要な評価が長くなるという危険性がある。このような追加的な定電流は、他の場所、例えば読み出し回路１４５の分岐Ｄ，Ｅに直接加えることもできる。

より高い容量性負荷を駆動するために、インバータ１６０を備えることができる。インバータ１６０は、必要に応じて、読み出し回路１４５の特定の形態（implementation）によって、チップの最大論理レベルまで出力（ｏｕｔ）を引き込むことができる。

読み出し回路１４５の４つの具体的な実施形態１４５Ａ，１４５Ｂ，１４５Ｃ，１４５Ｄについて以下に説明する。これらの実施形態は、単なる例として提示されているのであって、本発明は、これらの具体的な実施形態を用いるものと必ずしも限定して解釈されるべきではない。これら全ての実施形態において、同様の回路素子に対しては同一の符号が用いられている。

読み出し回路１４５Ａ，１４５Ｂ，１４５Ｃ，１４５Ｄは、少数のトランジスタを用いて形成することができ、それ故に、比較的狭小な格子上に回路配置できる。従ってメモリチップは、多数のセルが並列読み出し可能となるに十分な、かつ増幅された信号がデータバス上において切り替え可能となるに十分な、多数の読み出し回路１４５Ａ，１４５Ｂ，１４５Ｃ，または１４５Ｄを備えることができる。従来のＤＲＡＭ内に構成されている読み出しアンプと同様に、例えば、読み出し回路１４５Ａ，１４５Ｂ，１４５Ｃ，または１４５Ｄのいずれか１つを、４つのビット線毎に配置することができる。各読み出し回路１４５Ａ，１４５Ｂ，１４５Ｃ，１４５Ｄがチップ上において用いる領域は、従来の演算増幅器を構成するために必要な領域と比べて、比較的小さい。読み出し回路１４５Ａ，１４５Ｂ，１４５Ｃ，１４５Ｄがチップ上は、非常に容易に構成することができる。また、従来の演算増幅器を用いた場合には、例えば抵抗メモリセルからデータビットを読み出すために、電圧オフセット誤差を低減するための多数のトランジスタが必要とされるのに対して、読み出し回路１４５Ａ，１４５Ｂ，１４５Ｃ，１４５Ｄでは、そのような多数のトランジスタを備える必要がない。各読み出し回路１４５Ａ，１４５Ｂ，１４５Ｃ，１４５Ｄの出力において、チップの最大論理レベルまたはこれに近いレベルが得られるため、追加のレベルシフタは不要である。

図２は、抵抗メモリセル１０５の抵抗状態を判別するための回路１００Ａの概略図である。回路１００Ａは、抵抗メモリセル１０５を読み出すための読み出し回路１４５Ａの第１の典型的な実施形態を導入している。読み出し回路１４５Ａは、ＮＦＥＴ Ｎ３２，Ｎ３３を用いたカレントミラーとして構成されており、一点鎖線によって示されている。

基準セル１１０に流れる電流Ｉ_１は、ＰＦＥＴ Ｐ２１，Ｐ２２によって形成されたカレントミラーによって、読み出し回路１４５Ａの分岐Ｅに供給される。必要に応じて、ＰＦＥＴ Ｐ１１，Ｐ１２によって形成されたカレントミラーによって、基準セル１１５に流れる電流Ｉ_２が、読み出し回路１４５Ａの分岐Ｅに追加的に供給される。抵抗メモリセル１０５に流れる電流Ｉ_ｃｅｌｌは、ＰＦＥＴ Ｐ３１，Ｐ３２によって形成されたカレントミラーによって、読み出し回路１４５Ａの分岐Ｄに供給される。この実施形態では、ＰＦＥＴ Ｐ３１，Ｐ３２によって形成されたカレントミラーのミラー比は、１：１である。次に、読み出し回路１４５Ａは、１：２のミラー比を用いて、分岐Ｄから出力分岐Ｅへと電流Ｉ_ｃｅｌｌを供給する。

ＰＦＥＴ Ｐ３２，Ｐ２２は、読み出し回路１４５ＡのＮＦＥＴ Ｎ３２，Ｎ３３に反して動作する。それ故に、基準セル１１０のみが用いられる場合、読み出し回路１４５ＡのノードＺは、抵抗メモリセル１０５に流れる電流Ｉ_ｃｅｌｌの２倍が基準セル１１０に流れる電流Ｉ_１より大きいか否かに依存して、論理０または論理１に割り当てられた電圧に引き込まれる。用いられる基準セルが２つである場合、読み出し回路１４５ＡのノードＺは、抵抗メモリセル１０５に流れる電流Ｉ_ｃｅｌｌの２倍が、基準セル１１０，１１５にそれぞれ流れる電流Ｉ_１，Ｉ_２の合計より大きいか否かに依存して、論理０または論理１に割り当てられた電圧に引き込まれる。

上記以外のミラー比も可能である。Ｐ３１とＰ３２とからなるミラー、およびＮ３２とＮ３３とから形成されたミラーは、例えば、カレントミラーＰ２１，Ｐ２２によって供給された増幅係数の少なくとも１．５倍（例えば２倍）（および、場合によってはＰ１１およびＰ１２によって供給された増幅係数の２倍）を供給するように協働する。

分岐Ｅに流れる最大電流は、読み出し回路１４５Ａに供給される最小電流によって判別される。抵抗メモリセル１０５に論理１が記憶されている場合、Ｎ３２からＮ３３に供給（mirror）される電流（ＰＭＣを用いた場合は２０ｕＡ）は、１０ｕＡの基準電流に制限される。抵抗メモリセル１０５に論理０が記憶されている場合、Ｎ３２からＮ３３に供給される（mirror）電流（ＰＭＣを用いた場合は約２００ｐＡ）は、分岐Ｅに流れる電流を約２００ｐＡに制限する。

より高い容量性負荷を駆動するために、インバータ１６０が備えられていてよい。インバータ１６０は、供給する漏れ電流を最小にすると同時に、チップの最大論理レベルまで出力（ｏｕｔ）を引き込むことができる。論理０に割り当てられた電位と論理１に割り当てられた電位との中間の電位にノードＺを予備充電することによって、スイッチング時間を短縮化すると有利である。しかしながらこの場合は、大きな漏れ電流に対する措置としてスイッチが必要となる。Ｎ３２およびＮ３３によって形成されたカレントミラーをオンまたはオフに切り替えるために、図示されていないスイッチングトランジスタを１つ以上用いてもよい。

図３は、抵抗メモリセル１０５の抵抗状態を判別するための回路１００Ｂの概略図である。回路１００Ｂは、抵抗メモリセル１０５を読み出すための読み出し回路１４５Ｂの第２の典型的な実施形態を導入している。読み出し回路１４５Ｂは、ＮＦＥＴ Ｎ３１，Ｎ２２を備えている。これらのＮＦＥＴ Ｎ３１，Ｎ２２は、レベルシフタに接続されている方法と同様の方法によって、たすきがけ結合されている。

分岐Ｄにおける電流および分岐Ｅにおける電流のいずれがより大きいのかに応じて、ノードＹ，Ｚのいずれか一方が、論理１に割り当てられた電圧に引き込まれる。ＮＦＥＴ Ｎ３１，Ｎ２２のたすきがけ結合によって、ノードＹ，Ｚの他方が、論理０に割り当てられた電圧に同時に引き込まれる。これによって、論理１の電圧に荷電された分岐におけるＮＦＥＴがオフになるため、増幅度が増大する。電流は、分岐Ｄまたは分岐Ｅのいずれか一方のみに流れるため減少する。Ｐ３１およびＰ３２によって形成されたカレントミラーのミラー比は、１：２に設定されている。例えば１：１．５など、他のミラー比を用いてもよい。あるいは、読み出し回路１４５Ｂが、分岐Ｄに供給された（mirror）電流と分岐Ｅ内の基準電流とを区別できる限り、全てのカレントミラーのミラー比を適切な値に調整することができる。

メモリセル１０５を読み出すための読み出し回路１４５Ｂをオンにするために、図示されていないトランジスタが１つ以上備えられていてもよい。回路１４５Ｂのスイッチング時間を短縮化するために、ノードＹ，Ｚを、論理０の電圧、論理１の電圧、または論理０と論理１との間の電圧に予備充電すると有利である。しかしながらこの場合は、回路１００Ｂがオフとなったときの大きな漏れ電流から保護するために、スイッチを備えておく必要がある。さらに、適切なトランジスタを１つ以上用いてＮＦＥＴ Ｎ３１，Ｎ２２をオフにすることによって、漏れ電流を防ぐことも可能である。

図４は、抵抗メモリセル１０５の抵抗状態を判別するための回路１００Ｃの概略図である。回路１００Ｃは、抵抗メモリセル１０５を読み出すための読み出し回路１４５Ｃの第３の実施形態を実施する。読み出し回路１４５Ｃは、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）内において用いられるセンスアンプ（クロックトラッチ（clocked latch））に基づいている。メモリチップの最大電圧レベルはノードＺにおいて得られるため、レベルシフタを備える必要がない。Ｐ３３、Ｎ３４、およびＰ２３、Ｎ２３から形成されたインバータが、たすきがけ結合されていることによって、増幅度の増大および高速化が可能となる。読み出し回路１４５Ｃによって、演算増幅器を用いた場合よりも小さいトランジスタを用いることが可能になる。なぜなら、電圧オフセット誤差を低減するために、多数のトランジスタを用いる必要がないからである。

ＰＦＥＴ Ｐ３１およびＰＦＥＴ Ｐ３２によって形成されたカレントミラーは、抵抗メモリセル１０５に流れる電流Ｉ_ｃｅｌｌを読み出し回路１４５Ｃの分岐Ｄに供給する。上記カレントミラーは、例えば、分岐Ｄに供給された電流を増加させるように作用するミラー比を有している。典型的な実施形態では、ミラー比は１：２に設定される。読み出し回路１４５Ｃが、抵抗メモリセル１０５から供給された電流と、基準セル１１０またはセル１１０および１１５から供給された電流とを区別できるのであれば、ミラー比は上述のミラー比よりも大きい、例えば１：３に設定されてもよく、上述のミラー比より小さい、例えば１：１．５に設定されてもよい。また、Ｐ２１およびＰ２２によって形成されたカレントミラーのミラー比、および可能であればＰ１１およびＰ１２によって形成されたカレントミラーのミラー比を設定して、供給された（mirror）電流の値を、基準セルに流れる電流より低くすることによって、供給された（mirror）電流を読み出し回路１４５Ｃが区別できるようにすることも可能である。

基準抵抗メモリセル１１０は、ＰＭＣが読み出されているときの抵抗値約１０^４オームと対応する論理１を記憶する。基準抵抗メモリセル１１０に流れる電流は、約１０μＡの範囲内になる。

レベルシフタ１２０，１２５，１３０は、ＤＲＡＭにおいて用いる設計と同様の方法によって、メモリセル１０５，１１０，１１５にアクセスするための選択トランジスタを備えるように設計することができる。選択トランジスタのゲートはワード線に接続可能であり、選択トランジスタのドレインはビット線に接続可能である。

１つの基準セル１１０を用いて基準電流を供給する場合は、抵抗メモリセル１０５に流れる電流Ｉ_ｃｅｌｌの２倍が、基準セル１１０に流れる電流Ｉ_１より大きいか否かに依存して、読み出し回路１４５ＣのノードＺが、論理０または論理１に割り当てられた電圧に引き込まれる。２つの基準セル１１０，１１５が用いられる場合は、抵抗メモリセル１０５に流れる電流Ｉ_ｃｅｌｌの２倍が、基準セル１１０に流れる電流Ｉ_１と基準セル１１５に流れる電流Ｉ_２との合計よりも大きいか否かに依存して、読み出し回路１４５ＣのノードＺが、論理０または論理１に割り当てられた電圧に引き込まれる。

読み出し回路１４５Ｃをオンまたはオフに切り替えるために、トランジスタＰ９９および入力信号ｅｎ＿ｎが用いられる。読み出し回路１４５Ｃがオフに切り替えられるときは、トランジスタＮ９８およびＮ９９を用いて、各ノードＹ，Ｚを所定の電圧値とすることができる。これにより、読み出し回路１４５Ｃがオンに切り替えられるときに、読み出し回路１４５Ｃは上記所定の電圧値から開始する。上記所定の電圧値は、例えば０Ｖ、あるいは論理０に割り当てられた電圧と論理１に割り当てられた電圧との中間の電圧であってよい。信号ＥＱおよびＮＦＥＴ Ｎ３５は、ノードＹ，Ｚを均一にする（equalize）ために用いられる。

ノードＺにおける出力信号ｏｕｔ＿ｎは、抵抗メモリセル１０５の電流Ｉ_ｃｅｌｌの２倍が、基準メモリセル１１０または基準メモリセル１１０，１１５から得られた基準電流Ｉ_ｒｅｆよりも大きいのか、あるいは小さいのかに依存して、論理０または論理１に割り当てられた電圧に引き込まれる。トランジスタＰ３３，Ｎ３４が、トランジスタＰ２３，Ｎ２３と、それぞれたすきがけ結合されていることによって、他方の各ノードＺまたはノードＹが、より強力にゼロに引き込まれる。これにより、論理１に荷電された分岐におけるＮＦＥＴ（Ｎ３４またはＮ２３）がオフに切り替えられるため、増幅度が増加する。また、各分岐において１つのトランジスタがオフに切り替えられるため、電流が低減される。

出力信号をさらに増幅させるために、ノードＺにインバータ１６０を備えることができる。このインバータ１６０は、より高い容量性負荷を駆動することができる。

図５は、抵抗メモリセル１０５の抵抗状態を判別するための回路１００Ｄの概略図である。回路１００Ｄは、抵抗メモリセル１０５を読み出すための読み出し回路１４５Ｄの第４の典型的な実施形態を導入している。読み出し回路１４５Ｄは、読み出し回路１４５Ｃと同様に構成されているが、Ｎ１２２およびＮ１２３によって形成された減算回路と、Ｎ１３３およびＮ１３２によって形成された減算回路とをさらに備えている。この実施例では、抵抗メモリセル１１０のみが用いられている。

ＰＦＥＴ Ｐ２１，Ｐ２２ｂによって形成されたカレントミラーは、基準抵抗メモリセル１１０に流れる電流Ｉ_１を読み出し回路１４５Ｄの分岐Ｇに供給する。ＰＦＥＴ Ｐ２１，Ｐ２２ａによって形成されたカレントミラーは、基準抵抗メモリセル１１０に流れる電流Ｉ_１を読み出し回路１４５Ｄの分岐Ｆに供給する。ＰＦＥＴ Ｐ３１，Ｐ３２ｂによって形成されたカレントミラーは、ミラー比が１：２であり、読み出される抵抗メモリセル１０５に流れる電流Ｉ_ｃｅｌｌを分岐Ｄに供給する。ＰＦＥＴ Ｐ３１，Ｐ３２ａによって形成されたカレントミラーは、ミラー比が１：２であり、読み出される抵抗メモリセル１０５に流れる電流Ｉ_ｃｅｌｌを分岐Ｅに供給する。

減算回路は、ＮＦＥＴ Ｎ１２２，Ｎ１２３によって形成される。これらＮＦＥＴ Ｎ１２２，Ｎ１２３は、電流Ｉ_１を分岐Ｅに供給し、そして分岐Ｅにおいて電流Ｉ_１が電流Ｉ_ｃｅｌｌから減算される。ＮＦＥＴ Ｎ１３２，Ｎ１３３によって、他方の減算回路が形成される。これらＮＦＥＴ Ｎ１３２およびＮ１３３は、電流Ｉ_ｃｅｌｌを分岐Ｆに供給し、そして分岐Ｆにおいて電流Ｉ_ｃｅｌｌが電流Ｉ_１から減算される。

上記たすきがけ結合によって、読み出し回路１４５ＤのノードＹ，Ｚ間の電圧差がより大きくなる。ノードＹ，Ｚのいずれか一方は、正の供給電圧付近に引き込まれ、ノードＹ，Ｚの他方は、グランド付近に引き込まれる。２^*Ｉ_ｃｅｌｌ＞Ｉ_１である場合、分岐Ｅ（ノードＹ）が正の供給電圧付近に引き込まれ、分岐Ｆ（ノードＺ）がグランド付近に引き込まれる。Ｉ_１＞２^*Ｉ_ｃｅｌｌである場合、分岐Ｆが正の供給電圧付近に引き込まれ、分岐Ｅがグランド付近に引き込まれる。本実施形態による読み出し回路１４５Ｄは、グランドに引き込まれるノードが読み出し回路１４５Ｄによってのみ引き込まれるのではなく、読み出し回路１４５Ｄがオンに切り替えられていないときであっても、Ｎ１２２およびＮ１２３、またはＮ１３３およびＮ１３２によって形成された減算回路によって引き込まれるという利点を有している。

トランジスタＰ９９および入力信号ｅｎ＿ｎは、読み出し回路１４５Ｄをオンまたはオフに切り替えるために用いられる。読み出し回路１４５Ｄがオフに切り替えられるときは、トランジスタＮ９８およびＮ９９を用いて、各ノードＹ，Ｚを所定の電圧値とすることができる。これにより、読み出し回路１４５Ｄは、オンに切り替えられたときに、上記所定の電圧値から開始する。上記所定の電圧値は、例えば０Ｖ、または論理０と論理１との中間の電圧であってよい。信号ＥＱおよびＮＦＥＴ Ｎ３５は、ノードＹ，Ｚを均一にするために用いられる。より高い容量性負荷を駆動するために、ノードＺにおいてインバータ１６０が備えられていてよい。

抵抗メモリセルの抵抗状態を判別するための回路の基本的なブロック図である。 読み出し回路の第１の実施形態を実施する回路の概略図である。 読み出し回路の第２の実施形態を実施する回路の概略図である。 読み出し回路の第３の実施形態を実施する回路の概略図である。 読み出し回路の第４の実施形態を実施する回路の概略図である。

Claims (33)

1. 抵抗メモリセルの抵抗状態を判別する方法であって、
   読み出されるメモリセルの抵抗状態に依存する電流と基準電流とを比較することによって、上記メモリセルの抵抗状態を判別する工程を含んでおり、
   上記メモリセルの抵抗状態は、上記メモリセルによって記憶されたデータビットを表す抵抗メモリセルの抵抗状態を判別する方法。
2. 少なくとも１つの基準抵抗メモリセルの抵抗状態に依存する上記基準電流を得る工程をさらに含んでいる請求項１に記載の抵抗メモリセルの抵抗状態を判別する方法。
3. 上記読み出されるメモリセルおよび上記基準メモリセルは、プログラマブルメタライゼーションセルと相変化メモリセルとからなる群から選択される請求項２に記載の抵抗メモリセルの抵抗状態を判別する方法。
4. 低い抵抗値に設定された第１の基準抵抗メモリセルの抵抗状態と、上記第１の基準抵抗メモリセルの低い抵抗値に対して高い抵抗値に設定された第２の基準抵抗メモリセルの抵抗状態とに依存する基準電流を得る工程をさらに含んでいる請求項１に記載の抵抗メモリセルの抵抗状態を判別する方法。
5. 第１のカレントミラーを用いて、上記読み出されるメモリセルの抵抗状態に依存する電流を読み出し回路に供給する工程と、
   第２のカレントミラーを用いて、少なくとも１つの基準抵抗メモリセルの抵抗状態に依存する基準電流を上記読み出し回路に供給する工程と、
   上記読み出し回路を用いて、比較工程を実行する工程とをさらに含んでいる請求項１に記載の抵抗メモリセルの抵抗状態を判別する方法。
6. 上記第１のカレントミラーは、上記第２のカレントミラーとは異なるカレントミラー比を有している請求項５に記載の抵抗メモリセルの抵抗状態を判別する方法。
7. 上記読み出し回路は、上記読み出されるメモリセルの抵抗状態に依存する電流が供給される第１の分岐と、上記基準電流が供給される第２の分岐とを有するカレントミラーを備えている請求項５に記載の抵抗メモリセルの抵抗状態を判別する方法。
8. 上記読み出し回路は、たすきがけ結合された複数の電界効果トランジスタを備えている請求項５に記載の抵抗メモリセルの抵抗状態を判別する方法。
9. 第１のレベルシフタを用いて、上記読み出されるメモリセルと上記第１のカレントミラーとの間の電圧をシフトする工程と、
   第２のレベルシフタを用いて、上記基準メモリセルと上記第２のカレントミラーとの間の電圧をシフトする工程とをさらに含んでいる請求項５に記載の抵抗メモリセルの抵抗状態を判別する方法。
10. 上記読み出されるメモリセルに流れる電流から、基準メモリセルに流れる電流を減算することによって、上記読み出されるメモリセルの抵抗状態に依存する電流を得る工程と、
    上記基準メモリセルに流れる電流から、上記読み出されるメモリセルに流れる電流を減算することによって、上記基準電流を得る工程とをさらに含んでいる請求項１に記載の抵抗メモリセルの抵抗状態を判別する方法。
11. 抵抗メモリセルの抵抗状態を判別する方法であって、
    第１のカレントミラーを用いて、読み出されるメモリセルの抵抗状態に依存する電流を読み出し回路に供給する工程と、
    少なくとも１つの第２のカレントミラーを用いて、少なくとも１つの基準抵抗メモリセルの抵抗状態に依存する基準電流を上記読み出し回路に供給する工程と、
    第１のレベルシフタを用いて、上記読み出されるメモリセル全体における電圧を制限する工程と、
    少なくとも１つの第２のレベルシフタを用いて、上記基準メモリセル全体の電圧を制限する工程と、
    上記読み出し回路を用いて、上記基準電流と、上記読み出されるメモリセルの抵抗状態に依存する上記電流とを比較することによって、上記読み出されるメモリセルによって記憶されたデータビットを表す、上記読み出されるメモリセルの抵抗状態を判別する工程とを含んでいる抵抗メモリセルの抵抗状態を判別する方法。
12. 上記読み出されるメモリセルおよび上記基準メモリセルは、プログラマブルメタライゼーションセルと相変化メモリセルとからなる群から選択される請求項１１に記載の抵抗メモリセルの抵抗状態を判別する方法。
13. 低い抵抗値に設定された第１の基準抵抗メモリセルの抵抗状態と、上記第１の基準抵抗メモリセルの低い抵抗値に対して高い抵抗値に設定された第２の基準抵抗メモリセルの抵抗状態とに依存する基準電流を得る工程をさらに含んでいる請求項１１に記載の抵抗メモリセルの抵抗状態を判別する方法。
14. 上記読み出し回路は、上記基準電流が供給される分岐と、上記読み出されるメモリセルの抵抗状態に依存する電流が供給される別の分岐とを有するカレントミラーを備えている請求項１１に記載の抵抗メモリセルの抵抗状態を判別する方法。
15. 上記読み出し回路は、たすきがけ結合された複数の電界効果トランジスタを備えている請求項１１に記載の抵抗メモリセルの抵抗状態を判別する方法。
16. 上記読み出されるメモリセルに流れる電流から、上記基準メモリセルに流れる電流を減算することによって、上記読み出されるメモリセルの抵抗状態に依存する電流を得る工程と、
    上記基準メモリセルに流れる電流から、上記読み出されるメモリセルに流れる電流を減算することによって、上記基準電流を得る工程とをさらに含んでいる請求項１１に記載の抵抗メモリセルの抵抗状態を判別する方法。
17. メモリ回路であって、
    抵抗メモリセルと、
    少なくとも１つの基準抵抗メモリセルと、
    読み出し回路とを備えており、
    上記読み出し回路は、上記抵抗メモリセルに結合された第１の入力と、上記基準抵抗メモリセルの少なくとも１つに結合された第２の入力とを有しており、
    上記読み出し回路は、上記基準抵抗メモリセルからの基準電流と、上記メモリセルの抵抗状態に依存する電流との関係に基づいて出力信号を供給する出力をさらに有しているメモリ回路。
18. 上記抵抗メモリセルと上記読み出し回路の第１の入力との間に結合された第１のカレントミラーと、
    上記基準抵抗メモリセルの少なくとも１つと上記読み出し回路の第２の入力との間に結合された第２のカレントミラーとをさらに備えている請求項１７に記載のメモリ回路。
19. 上記抵抗メモリセルと上記読み出し回路の第１の入力との間に結合された第１のレベルシフタと、
    上記基準抵抗メモリセルの少なくとも１つと上記読み出し回路の第２の入力との間に結合された第２のレベルシフタとをさらに備えている請求項１８に記載のメモリ回路。
20. 上記読み出し回路は、上記出力信号を供給するカレントミラーを備えており、
    上記カレントミラーは、読み出される上記メモリセルの抵抗状態に依存する電流が供給される第１の分岐と、上記基準電流が供給される第２の分岐とを有している請求項１７に記載のメモリ回路。
21. 上記読み出し回路は、たすきがけ結合された複数の電界効果トランジスタを備えている請求項１７に記載のメモリ回路。
22. 上記抵抗メモリセルは、プログラマブルメタライゼーションセル、または相変化メモリセルを有しており、
    上記少なくとも１つの基準抵抗メモリセルは、プログラマブルメタライゼーションセル、または相変化メモリを有している請求項１７に記載のメモリ回路。
23. 上記読み出し回路は、
    上記メモリセルの抵抗状態に依存する電流から、上記基準電流を減算する減算回路と、
    上記基準電流から、上記メモリセルの抵抗状態に依存する電流を減算する減算回路とを備えている請求項１７に記載のメモリ回路。
24. メモリ回路であって、
    抵抗メモリセルと、
    少なくとも１つの基準抵抗メモリセルと、
    上記基準抵抗メモリセルの少なくとも１つからの基準電流と、上記メモリセルの抵抗状態に依存する電流との関係に基づいて、出力信号を供給する読み出し回路と、
    読み出される上記メモリセルの抵抗状態に依存する電流を上記読み出し回路に供給する第１のカレントミラーと、
    上記基準電流を上記読み出し回路に供給する第２のカレントミラーと、
    上記読み出されるメモリセルと上記第１のカレントミラーとの間の電圧をシフトする第１のレベルシフタと、
    上記少なくとも１つの基準抵抗メモリセルと上記第２のカレントミラーとの間の電圧をシフトする第２のレベルシフタとを備えているメモリ回路。
25. 上記読み出し回路は、上記出力信号を供給するカレントミラーを備えており、
    上記出力信号を供給する上記カレントミラーは、上記基準電流が供給される第１の分岐と、上記読み出されるメモリセルの抵抗状態に依存する電流が供給される第２の分岐とを有している請求項２４に記載のメモリ回路。
26. 上記読み出し回路は、たすきがけ結合された複数の電界効果トランジスタを備えている請求項２４に記載のメモリ回路。
27. 上記読み出し回路は、
    制御端子を有する第１のＮＦＥＴと、
    制御端子を有する第２のＮＦＥＴと、
    制御端子を有する第１のＰＦＥＴと、
    制御端子を有する第２のＰＦＥＴと、
    上記第１のＮＦＥＴと、上記第１のＰＦＥＴと、上記第２のＮＦＥＴの制御端子と、上記第２のＰＦＥＴの制御端子とを接続する第１のノードと、
    上記第２のＮＦＥＴと、上記第２のＰＦＥＴと、上記第１のＮＦＥＴの制御端子と、上記第１のＰＦＥＴの制御端子とを接続する第２のノードとを備えており、
    上記第１のノードには、上記読み出されるメモリセルの抵抗状態に依存する電流が供給され、
    上記第２のノードには、上記基準電流が供給される請求項２４に記載のメモリ回路。
28. 上記読み出し回路は、
    上記読み出されるメモリセルの抵抗状態に依存する電流から、上記基準電流を減算する減算回路と、
    上記基準電流から、上記読み出されるメモリセルの抵抗状態に依存する電流を減算する減算回路とを備えている請求項２４に記載のメモリ回路。
29. 上記抵抗メモリセルは、プログラマブルメタライゼーションセル、または相変化メモリセルを有しており、
    上記少なくとも１つの基準抵抗メモリセルは、プログラマブルメタライゼーションセル、または相変化メモリを有している請求項２４に記載のメモリ回路。
30. 読み出される抵抗メモリセルの抵抗状態を判別する回路であって、
    基準電流を供給する手段と、
    上記基準電流と、読み出されるメモリセルの抵抗状態に依存する電流との関係に基づいて出力信号を供給する比較手段とを備えている抵抗メモリセルの抵抗状態を判別する回路。
31. 上記読み出されるメモリセルの抵抗状態に依存する電流を読み出し回路に供給する手段と、
    上記基準電流を上記読み出し回路に供給する手段とをさらに備えている請求項３０に記載の抵抗メモリセルの抵抗状態を判別する回路。
32. 上記基準電流を供給する手段の少なくとも一部を形成する、少なくとも１つの基準抵抗メモリセルと、
    上記読み出されるメモリセルと、上記読み出されるメモリセルの抵抗状態に依存する電流を供給する手段との間の電圧をシフトするレベルシフト手段と、
    上記少なくとも１つの基準抵抗メモリセルと、上記基準電流を読み出し回路へ供給する手段との間の電圧をシフトするレベルシフト手段とをさらに備えている請求項３０に記載の抵抗メモリセルの抵抗状態を判別する回路。
33. 上記メモリセルは、プログラマブルメタライゼーションセル、または相変化メモリセルを有しており、
    上記基準電流を供給する手段は、少なくとも１つのプログラマブルメタライゼーションセル、または少なくとも１つの相変化メモリを有している請求項３０に記載の抵抗メモリセルの抵抗状態を判別する回路。

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