KR100876740B1 - 저항 메모리 셀의 저항 상태 판정 방법, 메모리 회로 및저항 메모리 셀의 저항 상태 판정 회로 - Google Patents

저항 메모리 셀의 저항 상태 판정 방법, 메모리 회로 및저항 메모리 셀의 저항 상태 판정 회로 Download PDF

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Abstract

본 발명은 판독되는 저항 메모리 셀의 저항 상태를 판정하는 방법 및 회로에 관한 것이다. 이 방법은 판독되는 메모리 셀의 저항 상태에 의존하는 전류를 적어도 하나의 기준 저항 메모리 셀의 저항 상태에 의존할 수 있는 기준 전류와 비교함으로써 상기 판독되는 메모리 셀의 저항 상태를 판정하는 단계를 포함한다. 판독 회로는 두 전류를 비교하도록 구성될 수 있다. 판독되는 메모리 셀의 저항 상태는 메모리 셀에 의해 저장된 데이터 비트를 나타낸다.

Description

저항 메모리 셀의 저항 상태 판정 방법, 메모리 회로 및 저항 메모리 셀의 저항 상태 판정 회로{CIRCUIT AND A METHOD OF DETERMINING THE RESISTIVE STATE OF A RESISTIVE MEMORY CELL}
도 1은 저항 메모리 셀의 저항 상태를 판정하는 회로의 기본적인 블록도.
도 2는 판독 회로의 제 1 실시예를 구현하는 회로의 개략도.
도 3은 판독 회로의 제 2 실시예를 구현하는 회로의 개략도.
도 4는 판독 회로의 제 3 실시예를 구현하는 회로의 개략도.
도 5는 판독 회로의 제 4 실시예를 구현하는 회로의 개략도.
도면의 주요 부분에 대한 부호의 설명
105, 110, 115 : 기준 셀
106, 111, 126 : 저항
120, 125, 130 : 레벨 시프터
135, 140, 155 : 전류 미러
145 : 판독 회로
160 : 인버터
본 발명은 저항 메모리 셀의 저항 상태를 판정하는 회로 및 방법에 관한 것이다.
메모리 셀의 저항 상태에 의존하는 전압을 기준 저항 메모리 셀로부터 획득된 기준 전압과 비교하기 위해 연산 증폭기를 사용하여 저항 메모리 셀의 저항 상태를 판정하고, 따라서 저항 메모리 셀에 저장된 데이터 비트를 판정하는 것이 일반적이다. 기준 메모리 셀은, 판독되는 셀과 동일한 온도 및 전압 영향을 받고, 통상 판독되는 셀과 유사한 방식으로 제조 공차에 의해 영향을 받기 때문에, 기준 전압을 제공하는데 사용된다.
저항 메모리 셀은 액세스될 때 고 저항 값 또는 저 저항 값을 갖도록 프로그램될 수 있는 저항을 갖는다. 종래의 저항 메모리 셀의 일례로는 PMC(programmable metallization cell)가 있는데, 이것은 고체 전해질의 박막 내에 있는 나노 규모의 양의 금속의 전기 화학적 제어를 이용한다. PMC는 예를 들어 104 옴의 저 저항 값과, 예를 들어 109 옴의 고 저항 값을 가질 수 있다. 저 저항 값은 논리 1 값을 갖는 데이터 비트를 나타낼 수 있고 고 저항 값은 논리 0 값을 갖는 데이터 비트를 나타낼 수 있으며, 또는 그 반대로 될 수도 있다. 종래의 저항 메모리 셀의 다른 예로는 비정질 상태에서 고 저항 값을 가지며 결정 상태에서 저 저 항 값을 갖는 상 변화 메모리 셀이 있다. 상 변화 메모리 셀의 프로그램 가능한 부분에 열을 가하고 비정질 상태 또는 프로그램 가능한 부분을 결정 상태가 되게 하는데 히터 요소가 사용된다.
본 발명은 판독되는 저항 메모리 셀의 저항 상태를 판정하는 방법 및 회로를 제공하기 위한 것이다. 이 방법 및 회로의 동작은 메모리 셀의 저항 상태에 의존하는 전류를 기준 전류와 비교함으로써 메모리 셀의 저항 상태를 판정하는 것에 기초한다.
이하에서는 본 발명 및 그 이점들의 보다 완전한 이해를 위해, 첨부 도면을 참조하여 본 발명을 설명한다.
이하의 설명에서, PMC(programmable metallization cell)는 본 발명을 실시할 때 사용될 수 있는 저항 메모리 셀의 일례로서 제시되어 있다. 그러나, 본 발명은 PMC를 사용하는 것에 한정되는 것으로 해석되어서는 안 된다. 예를 들어 상 변화 메모리 셀 외에 프로그램 가능한 저항을 갖는 다른 유형의 메모리도 사용될 수 있다.
PMC가 판독될 때, 메모리 셀의 저항 양단의 전압은 통상 100 mV 내지 200 mV 로 유지된다. 판독되는 PMC가 예를 들어 104 Ω의 저 저항 값을 갖는 저 저항 상태를 갖는 경우, 메모리 저항을 통해 흐르는 전류는 통상적으로 10 ㎂이다. PMC가 예를 들어 109 Ω의 고 저항 값을 갖는 고 저항 상태인 경우에는, 메모리 저항을 통해 흐르는 전류는 통상 100 ㎀이다. 이하의 설명에서, 저 저항 상태는 논리 1의 값을 갖는 데이터 비트를 나타내도록 지정되고, 고 저항 상태는 논리 0의 값을 갖는 데이터 비트를 나타내도록 지정되지만, 그 반대로 지정하는 것도 가능하다.
본 발명은 판독되는 저항 메모리 셀을 통해 흐르는 전류를 기준 전류와 비교함으로써, 즉 예를 들면 하나 이상의 기준 저항 메모리 셀을 통해 흐르는 전류에 의존하여 저항 메모리 셀의 내용을 판독하는 것에 기초한다.
도 1은 저항 메모리 셀(105)의 저항 상태를 판정하는 회로(100)의 기본적인 블록도이다. 저장된 데이터 비트는 메모리 셀(105)의 저항(106)의 저항 상태에 따라 논리 1 또는 논리 0이 된다. 예를 들어, 저항(106)이 저 저항 상태인 것으로 판정되면, 저항 메모리 셀(105)은 논리 1을 저장하고 있다. 메모리 셀(105)의 저항 상태를 판정하고, 따라서 그 내부에 저장된 데이터 비트를 판정하기 위해, 브랜치(D) 내의 전류와 브랜치(E) 내의 전류를 비교하는 비교 수단(이 예에서는 판독 회로(145))이 제공된다. 브랜치(D) 내의 전류는 메모리 셀(105)을 통해 흐르는 전류(Icell)에 의존하며, 따라서 메모리 셀(105)의 저항(106)의 값에 의존한다. 브랜치(E) 내의 전류는 기준 전류(Iref)이다. 하나 이상의 기준 저항 메모리 셀(110, 115)이 기준 전류(Iref)를 제공하는 수단 역할을 한다. 기준 저항 메모리 셀(110, 115)은 판독되는 메모리 셀(105)과 동일한 온도, 전압 및 전류 영향을 받고, 통상적으로 판독되는 메모리 셀(105)과 유사한 방식으로 제조 공차에 의해 영향을 받 는다.
기준 전류(Iref)는 단 하나의 기준 저항 메모리 셀의 저항을 통해 흐르는 전류에 의존할 수도 있다. 예를 들면, 기준 전류(Iref)는 기준 저항 메모리 셀(110)의 저항(111)을 통해 흐르는 전류(I1)에 의존할 수도 있다. 이 경우, 기준 저항 메모리 셀(110)은 예를 들어 저 저항 값을 갖도록 설정된다.
특정 기술 또는 구현에 사용된 저항 메모리 셀의 고 저항 상태 및 저 저항 상태가 충분히 구분되지 않으면, 저 저항 상태의 메모리 셀을 통해 흐르는 전류는 고 저항 상태의 메모리 셀을 통해 흐르는 전류와 큰 차이가 없을 것이다. 이 경우, 두 개의 기준 저항 메모리 셀(110, 115)을 사용하여 기준 전류를 획득하는 것이 바람직하다. 그러면, 기준 전류(Iref)는 기준 저항 메모리 셀(110)을 통해 흐르는 전류(I1)에 의존하며, 또한 기준 저항 메모리 셀(115)을 통해 흐르는 전류(I2)에도 의존한다. 기준 저항 메모리 셀(115)은 고 저항 상태를 갖도록 설정되는데, 이 예에서는 논리 값 0이 할당되어 있다. 기준 전류(Iref)는 단순히 두 기준 저항 메모리 셀(110, 115)을 통해 흐르는 전류의 합과 같지만, 일부 경우에는 이 합에 적절한 계수가 곱해질 수 있다. 사실, 기준 저항 메모리 셀(110, 115) 중 어느 하나 또는 둘 모두를 통해 흐르는 전류는 적절한 계수가 곱해질 수 있다. 중요한 특징은 메모리 셀(105)을 통해 흐르는 전류(Icell)에 의존하는 전류와 비교될 수 있는 기준 전류(Iref)를 간단히 획득하여, 메모리 셀(105)의 저항 상태 및 이에 따른 메모리 셀(105) 내에 저장되는 데이터 비트의 판정을 신뢰할 수 있게 하는 것이다.
판독 회로(145)는 브랜치(D) 내의 전류의 크기와 기준 전류(Iref)인 브랜치(E) 내의 전류의 크기 사이의 관계에 따라 출력 신호(out_n)를 제공한다. 만약 판독 회로(145)가 기준 전류(Iref)보다 브랜치(D) 내의 전류가 더 높다고 판정하면, 출력 신호(out_n)는 메모리 셀(105)이 저 저항 상태를 가지며 논리 1의 값을 갖는 데이터 비트를 저장하고 있음을 나타낸다. 그러나, 만약 판독 회로(145)가 기준 전류(Iref)보다 브랜치(D) 내의 전류가 더 낮다고 판정하면, 출력 신호(out_n)는 메모리 셀(105)이 고 저항 상태를 가지며 논리 0 값을 갖는 데이터 비트를 저장하고 있음을 나타낸다. 판독 회로(145)는 기본적으로 전류 비교기로서 기능하는 것이 분명하므로, 당업자라면 이제 여러 상이한 방식으로 판독 회로(145)를 구성할 수 있을 것이다. 판독 회로(145)를 구성하는 특정 예를 이하에 제시할 것이다. 그러나, 본 발명은 이들 예에 한정되지는 않는다.
전류 미러(155)는 메모리 셀(105)의 저항(106)을 통해 흐르는 전류(Icell)를 판독 회로(145)의 브랜치(D)로 미러링하는데 사용될 수도 있다. 따라서, 전류 미러(155)는 전류(Icell)를 판독 회로(145)에 공급하는 수단 역할을 한다. 이와 유사 하게, 전류 미러(135)는 기준 저항 메모리 셀(110)의 저항(111)을 통해 흐르는 전류(I1)를 판독 회로(145)의 다른 브랜치(E)로 미러링하는데 사용될 수도 있다. 따라서, 전류 미러(135)는 전류(I1)를 판독 회로(145)에 공급하는 수단 역할을 한다. 제 2 기준 저항 메모리 셀(115)이 선택적으로 제공될 때, 전류 미러(140)는 제 2 기준 저항 메모리 셀(115)의 저항(116)을 통해 흐르는 전류(I2)를 판독 회로(145)의 브랜치(E)로 미러링하여 브랜치(E)의 기준 전류(Iref)가 전류 미러(135)와 전류 미러(140)로부터의 전류의 합이 되도록 제공될 수도 있다. 그러면, 전류 미러(140)는 전류(I2)를 판독 회로(145)에 공급하는 수단 역할을 한다. 전류 미러(155), 전류 미러(135), 전류 미러(140)의 미러 비는 판독 회로(145)가 브랜치(D)의 전류가 더 큰 지 아니면 브랜치(E)의 기준 전류(Iref)가 더 큰 지의 여부를 분명하게 판정할 수 있도록 선택된다. 이런 방법으로, 메모리 셀(105)에 저장되는 데이터 비트는 분명하게 판정될 수 있다.
사용되는 특정 저항 메모리 셀에 따라서, 레벨 시프터를 제공할 필요가 있다. 예를 들면, PMC가 사용될 때에는, PMC의 저항 양단의 전압이 통상 100 mV 내지 200 mV 범위로 제한될 필요가 있다. 이를 위해 레벨 시프팅 수단, 구체적으로는 레벨 시프터(120, 125, 130)가 제공되었다. 각각의 저항 메모리 셀(105, 110, 115)과 각각의 전류 미러(155, 135, 140) 사이의 전압을 시프팅함으로써, 각각의 저항 메모리 셀(105, 110, 115)의 저항(106, 111, 116) 양단의 전압이 원하는 값으 로 한정될 수 있다. 레벨 시프터(120, 125, 130)는 저항 메모리 셀(105, 110, 115)을 액세스하기 위해 선택 트랜지스터를 포함하도록 설계될 수 있다. 선택 트랜지스터를 포함하는 레벨 시프터는 DRAM(Dynamic Random Access Memory)에 사용된 종래의 설계와 유사할 수 있다. 선택 트랜지스터의 게이트는 워드라인에 접속될 수 있고, 선택 트랜지스터의 드레인은 비트라인에 접속될 수 있다.
선택적으로는, 기준 저항 메모리 셀(110, 115)을 통해 흐르는 전류 및 판독될 메모리 셀(105)을 통해 흐르는 전류에 일정한 전류를 부가하는 것도 가능하다. 예를 들면, 일정한 전류는 브랜치(B, C) 내의 전류 미러(135, 155)를 통해 그라운드로 흐르도록 부가될 수 있고, 다른 한편으로는 브랜치(A) 내의 전류 미러(140)를 통해 그라운드로 흘러 전류 미러(135, 155, 그리고 가능하게는 140)의 전류를 증가시키고 판독 회로(145)의 전류를 증가시킬 수 있도록 부가될 수 있다. 이론적으로는 이것은 판독 회로(145)의 평가 속도를 증가시킬 것이다. 그러나, 이러한 일정한 전류를 부가하는 경우에는, 브랜치(D, E)를 통한 평가 전류의 차가 조금밖에 나지 않아 0과 1 사이의 안정된 판정을 요구하는 평가가 보다 길어질 위험이 있다. 이러한 일정한 부가적인 전류는 다른 위치, 예를 들면, 판독 회로(145)의 브랜치(D, E)에 직접 부가될 수도 있다.
인버터(160)는 보다 높은 용량 부하를 구동하도록 제공될 수 있다. 판독 회로(145)의 특별한 구현으로 인해 필요한 어떤 경우에는, 인버터(160)는 칩의 완전한 논리 레벨로 출력을 끌어낼 수 있다.
판독 회로(145)의 네 개의 특정 실시예(145A, 145B, 145C, 145D)를 이하에 제시할 것이다. 이들 실시예는 단지 예로서 제시되었을 뿐이며, 본 발명은 기본적으로 이들 특정 실시예를 이용하는 것에 한정된다고 해석해서는 안 된다. 유사한 회로 소자는 모든 실시예에서 동일한 참조 부호를 사용하여 표시하였다.
이들 판독 회로(145A, 145B, 145C, 145D)는, 회로 레이아웃이 비교적 작고 좁은 그리드에 배치될 수 있도록, 소수의 트랜지스터로 구현될 수 있다. 따라서, 메모리 칩은 다수의 판독 회로(145A, 145B, 145C 또는 145D)를 포함하여 다수의 셀을 병렬로 판독할 수 있고 증폭된 신호가 데이터 버스 상으로 스위치될 수 있게 한다. 종래의 DRAM으로 구성된 판독 증폭기와 유사하게, 예를 들어 하나의 판독 회로(145A, 145B, 145C 또는 145D)는 매 네 개의 비트라인마다의 레이아웃에 제공될 수 있다. 각각의 판독 회로(145A, 145B, 145C, 145D)는 종래의 연산 증폭기를 구현하는데 요구되는 것에 비해 비교적 작은 칩 면적을 사용한다. 판독 회로(145A, 145B, 145C, 145D)는 상당히 간단하게 구현될 수 있으며, 큰 트랜지스터가 전압 오프셋 에러를 감소시키는데 요구되지 않는데, 이는 예를 들어, 저항 메모리 셀로부터 데이터 비트를 판독하기 위해 종래의 연산 증폭기를 사용할 때에는 요구되는 것이다. 칩의 완전한 논리 레벨 또는 이 레벨에 매우 가까운 레벨은 각각의 판독 회로(145A, 145B, 145C, 145D)의 출력에서 획득되며, 이를 위해 부가적인 레벨 시프터가 요구되지는 않는다.
도 2는 저항 메모리 셀(105)의 저항 상태를 판정하는 회로(100A)의 개략도이다. 회로(100A)는 저항 메모리 셀(105)을 판독하는 판독 회로(145A)의 제 1 실시예를 구현한다. 판독 회로(145)는 NFET(N32, N33)를 사용하는 전류 미러로 구성되 며 점선으로 표시되어 있다.
기준 셀(110)을 통해 흐르는 전류(I1)는 PFET(P21, P22)로 형성된 전류 미러에 의해 판독 회로(145A)의 브랜치(E)로 미러링된다. 선택적으로는, 기준 셀(115)을 통해 흐르는 전류(I2)는 부가적으로 PFET(P11, P12)로 형성된 전류 미러에 의해 판독 회로(145A)의 브랜치(E)로 미러링된다. 저항 메모리 셀(105)을 통해 흐르는 전류(Icell)는 PFET(P31, P32)로 형성된 전류 미러에 의해 판독 회로(145A)의 브랜치(D)로 미러링된다. 이 실시예에서는, PFET(P31, P32)로 형성된 전류 미러는 1:1의 미러 비를 갖는다. 그러면, 판독 회로(145A)는 1:2의 미러 비를 사용하여 브랜치(D)로부터 출력 브랜치(E)로 전류(Icell)를 미러링한다.
PFET(P32, P22)는 판독 회로(145A)의 NFET(N32, N33)에 역행하며, 따라서 하나의 기준 셀(110)만 사용될 때, 판독 회로(145A)의 노드(Z)는 저항 메모리 셀(105)을 통해 흐르는 전류(Icell)가 기준 셀(110)을 통해 흐르는 전류(I1)보다 더 큰 지의 여부에 따라 논리 0에 할당된 전압 또는 논리 1에 할당된 전압으로 될 것이다. 두 개의 기준 셀이 사용되는 경우에는, 판독 회로(145A)의 노드(Z)는 저항 메모리 셀(105)을 통해 흐르는 전류(Icell)의 두 배가 기준 셀(110, 115)을 통해 흐르는 전류(I1, I2)의 합보다 더 큰 지의 여부에 따라 논리 0 또는 논리 1로 할당된 전압으로 될 것이다.
다른 조합의 미러 비도 가능하다. 예를 들면, P31 및 P32로 구성된 미러와 N32 및 N33으로 형성된 미러가 협력하여 전류 미러(P21, P22)에 의해 제공된 증폭 인자의 적어도 1.5 배, 예를 들면 2 배를 제공한다(가능하게는 P11 및 P12의 2배).
브랜치(E)를 통해 흐르는 최대 전류는 판독 회로(145A)로 제공된 보다 적은 전류에 의해 결정된다. 논리 1에 저항 메모리 셀(105)에 저장되는 경우에는, N32로부터 N33으로 미러링된 전류(PMC가 사용되는 경우에는 20㎂)가 10㎂의 기준 전류에 의해 제한된다. 논리 0이 저항 메모리 셀(105)에 저장되는 경우에는, N32로부터 N33으로 미러링된 전류(PMC가 사용된 경우에는 약 200㎀)가 브랜치(E)를 통해 흐르는 전류를 약 200㎀로 제한한다.
인버터(160)는 보다 높은 용량 부하를 구동하도록 제공될 수 있으며, 최소 누설 전류를 제공하면서 출력을 칩의 완전한 논리 레벨이 되게 할 수 있다. 노드(Z)를 논리 0과 논리 1로 할당된 전위의 중간 전위로 사전 충전함으로써 스위칭 시간의 속도를 증가시키는 것이 바람직할 수도 있지만, 이 경우, 스위치가 높은 누설 전류에 대한 대책으로서 요구될 수도 있다. 도시되지 않은 하나 이상의 스위칭 트랜지스터가 N32 및 N33으로 형성된 전류 미러를 온 및 오프로 스위칭하는데 사용될 수 있다.
도 3은 저항 메모리 셀(105)의 저항 상태를 판정하는 회로(100B)의 개략도이다. 회로(100B)는 저항 메모리 셀(105)을 판독하는 판독 회로(145)의 제 2 실시예를 구현한다. 판독 회로(145B)는 NFET(N31, N22)를 포함하는데, 이들은 이들 트랜지스터가 레벨 시프터 내에 접속되는 방식과 유사하게 교차 결합되어 있다.
브랜치(D)의 전류 또는 브랜치(E)의 전류가 더 큰 지의 여부에 따라, 노 드(Y, Z) 중 하나는 논리 1에 할당된 전압이 될 것이다. NFET(N31, N22)의 교차 결합은 노드(Y, Z) 중 다른 하나가 동시에 논리 0에 할당된 전압이 되게 할 것이다. 논리 1 전압으로 충전된 브랜치 내의 NFET가 스위칭 오프되기 때문에 증폭은 증가한다. 또한 전류가 하나의 브랜치(D 또는 E)에만 흐를 수 있기 때문에 전류는 감소한다. P31 및 P32로 형성된 전류 미러의 미러 비는 1:2로 설정되었다. 예를 들어 1:1.5의 다른 미러 비가 사용될 수 있다. 이와 달리, 판독 회로(145B)가 브랜치(D)로 미러링된 전류를 브랜치(E)의 기준 전류로부터 구별할 수 있는 한, 모든 전류 미러의 미러 비가 적절한 값으로 조정될 수 있다.
메모리 셀(105)을 판독하는 판독 회로(145B)에서의 스위칭을 위해 하나 이상의 도시되지 않은 트랜지스터가 제공될 수도 있다. 노드(Y, Z)를 논리 0의 전압, 논리 1의 전압 또는 회로(145B)의 스위칭 시간을 빠르게 하기 위해 논리 0과 논리 1의 전압 사이의 레벨로 사전 충전하는 것이 바람직할 수도 있다. 그러나, 이 경우, 회로(100B)가 오프로 될 때, 높은 누설 전류를 방지하기 위해 스위치를 제공할 필요가 있을 수 있다. 또한, NFET(N31, N22)를 오프시키기 위한 하나 이상의 트랜지스터를 사용함으로써 누설 전류가 방지될 수 있다.
도 4는 저항 메모리 셀(105)의 저항 상태를 판정하기 위한 회로(100C)의 개략도이다. 회로(100C)는 저항 메모리 셀(105)을 판독하기 위한 판독 회로(145C)의 제 3 실시예를 구현한다. 판독 회로(145C)는 DRAM에 사용되는 감지 증폭기(클로킹된 래치(clocked latch)에 기반한다. 메모리 칩의 완전한 전압 레벨은 노드(Z)에서 획득되며, 따라서 이를 위해 레벨 시프터는 제공될 필요가 없다. P33, N34와 P23, N23으로 형성된 인버터들의 교차 결합에 의해 증폭 및 속도가 높아질 수 있다. 판독 회로(145C)는, 전압 오프셋 에러를 감소시키기 위해 큰 트랜지스터를 필요로 하지 않기 때문에, 연산 증폭기를 사용하여 구현된 것에 비해 작은 트랜지스터를 사용할 수 있다.
PFET(P31) 및 PFET(P32)로 형성된 전류 미러는 저항 메모리 셀(105)을 통해 흐르는 전류(Icell)를 판독 회로(145C)의 브랜치(D)로 미러링한다. 이 전류 미러는 예를 들어 브랜치(D)로의 미러링된 전류를 증가시키도록 작용하는 미러 비를 갖는다. 이 실시예에서는 미러 비가 1:2로 설정되었다. 미러 비는, 판독 회로(145C)로 하여금 저항 메모리 셀(105)로부터의 미러링된 전류와 기준 셀(110) 또는 셀(110, 115)로부터의 미러링된 전류 사이를 구분할 수 있게 하는 한, 예를 들어 1:3으로 보다 더 높거나, 또는 예를 들어 1:1.5로 보다 더 낮다. 판독 회로(145C)가, 기준 셀을 통해 흐르는 전류에 대한 미러링된 전류 또는 전류들의 값을 감소시키도록, P21 및 P22로 형성된 전류 미러와 가능하게는 P11 및 P12로 형성된 전류 미러의 미러 비를 설정함으로써 미러링된 전류들 사이를 구별하는 것 또한 가능하다.
기준 저항 메모리 셀(110)은 논리 1을 저장하는 데, 이것은 PMC가 판독될 때 약 104 Ω의 저항 값에 해당한다. 그러면, 기준 저항 메모리 셀(110)을 통해 흐르는 전류는 약 10㎂의 범위 내에 있을 것이다.
레벨 시프터(120, 125, 130)는 DRAM에 사용된 설계와 유사한 방식으로 메모 리 셀(105, 110, 115)에 액세스하기 위한 선택 트랜지스터를 포함하도록 설계될 수 있다. 선택 트랜지스터의 게이트는 워드 라인에 접속될 수 있고, 선택 트랜지스터의 드레인은 비트 라인에 접속될 수 있다.
하나의 기준 셀(110)이 기준 전류를 제공하도록 사용될 때, 판독 회로(145C)의 노드(Z)는 저항 메모리 셀(105)을 통해 흐르는 전류(Icell)의 두 배가 기준 셀(110)을 통해 흐르는 전류보다 더 큰 지의 여부에 따라 논리 0 또는 논리 1에 할당된 전압이 된다. 두 개의 기준 셀(110, 115)이 사용되면, 판독 회로(145C)의 노드(Z)는 저항 메모리 셀(105)을 통해 흐르는 전류(Icell)의 두 배가 기준 셀(110)을 통해 흐르는 전류(I1)와 기준 셀(115)을 통해 흐르는 전류(I2)의 합보다 더 큰 지의 여부에 따라 논리 0 또는 논리 1에 할당된 전압으로 된다.
트랜지스터(P99) 및 입력 신호(en_n)는 판독 회로(145C)를 온 및 오프로 스위칭하는데 사용된다. 판독 회로(145C)가 스위치 오프되면, 트랜지스터(N98, N99)는 판독 회로(145C)가 스위치 온 될 때 판독 회로(145C)가 지정된 전압 값으로부터 시작할 수 있도록 각각의 노드(Y, Z)를 정해진 전압 값에 배치하는데 사용될 수 있다. 지정된 전압 값은 예를 들어 0 볼트 또는 논리 0과 논리 1에 할당된 전압의 중간 전압이 될 수 있다. 신호(EQ) 및 NFET(N35)는 노드(Y, Z)를 등화하는데 사용될 수 있다.
노드(Z)의 출력 신호(out_n)는 저항 메모리 셀(105)의 전류(Icell)의 두 배가 기준 전류(Iref)(이것은 기준 메모리 셀(110) 또는 기준 메모리 셀(110, 115)로부터 획득됨)보다 더 작거나 또는 더 큰 지의 여부에 따라 논리 0 또는 논리 1에 할당된 전압으로 된다. 트랜지스터(P33, N34)와 트랜지스터(P23, N23)의 교차 결합은 각각 동시에 각각의 다른 노드(Z 또는 Y)가 보다 강하게 0이 되게 한다. NFET, 즉 논리 1로 충전된 브랜치 내의 N34 또는 N23이 스위칭 오프되기 때문에 이것은 증폭을 증가시키며, 또한 하나의 트랜지스터가 각 브랜치 내에서 스위칭 오프되므로 이것은 전류를 감소시킨다.
출력 신호를 더욱 증폭시키기 위해 인버터(160)가 노드(Z)에 제공될 수 있다. 이 인버터(160)는 보다 높은 용량 부하를 구동시킬 수 있다.
도 5는 저항 메모리 셀(105)의 저항 상태를 판정하는 회로(100D)의 개략도이다. 이 회로(100D)는 저항 메모리 셀(105)을 판독하기 위한 판독 회로(145D)의 제 4 실시예를 구현한다. 판독 회로(145D)는 판독 회로(145C)와 유사하게 구성되지만, N122 및 N123으로 형성된 감산 회로와 N133 및 N132로 형성된 감산 회로를 부가적으로 포함한다. 이 예에서는 단지 하나의 기준 저항 메모리 셀(110)만 사용하였다.
PFET(P21, P22b)로 형성된 전류 미러는 기준 저항 메모리 셀(110)을 통해 흐르는 전류(I1)를 판독 회로(145D)의 브랜치(G)로 미러링한다. PFET(P21, P22a)로 형성된 전류 미러는 기준 저항 메모리 셀(110)을 통해 흐르는 전류(I1)를 판독 회로(145D)의 브랜치(F)로 미러링한다. PFET(P31, P32b)로 형성된 전류 미러는 1:2 의 미러 비를 가지며, 판독되는 저항 메모리 셀(105)을 통해 흐르는 전류(Icell)를 브랜치(D)로 미러링한다. PFET(P31, P32a)로 형성된 전류 미러는 1:2의 미러 비를 가지며, 판독되는 저항 메모리 셀(105)을 통해 흐르는 전류(Icell)를 브랜치(E)로 미러링한다.
감산 회로는 전류(I1)를 브랜치(E)로 미러링하는 NFET(N122, N123)로 형성되며, 여기서 전류(I1)는 전류(Icell)로부터 감산된다. 다른 감산 회로는 전류(Icell)를 브랜치(F)로 미러링하는 NFET(N132, N133)로 형성되며, 여기서 전류(Icell)는 전류(I1)로부터 감산된다.
이 교차 결합은 판독 회로(145D)의 노드(Y, Z) 사이의 전압 차가 더 커지도록 한다. 노드(Y, Z) 중 하나는 정의 공급 전압에 가깝게 되고, 노드(Y, Z) 중 다른 하나는 그라운드에 가깝게 된다. 만약 2*Icell>I1 이면, 브랜치(E)(노드(Y))는 정의 공급 전압에 가깝게 되고, 브랜치(E)는 그라운드 근방으로 된다. 판독 회로(145D)의 이 실시예의 한 가지 이점은, 그라운드로 되는 노드는 판독 회로(145D)에 의해 그라운드로 될 뿐만 아니라 심지어 판독 회로(145D)가 아직 스위칭 온되지 않은 경우에도 N122, N123 또는 N133, N132로 형성된 감산 회로에 의해 그라운드로 된다는 것이다.
트랜지스터(P99) 및 입력 신호(en_n)는 판독 회로(145D)를 온 및 오프로 스위칭하는데 사용된다. 판독 회로(145D)가 스위칭 오프되면, 트랜지스터(N98, N99) 는 판독 회로(145D)가 스위칭 온 될 때, 판독 회로(145D)가 지정된 전압 값으로부터 시작하도록 각각의 노드(Y, Z)를 지정된 전압 값에 배치하는데 사용될 수 있다. 지정된 전압 값은 예를 들면, 0 볼트 또는 논리 0과 논리 1 사이의 중간 전압일 수 있다. 신호(EQ) 및 NFET(N35)는 노드(Y, Z)를 등화하는데 사용될 수 있다. 인버터(160)는 보다 높은 용량 부하를 구동시키도록 노드(Z)에 제공될 수 있다.
본 발명에 따르면, 메모리 셀의 저항 상태에 의존하는 전류를 기준 전류와 비교함으로써 메모리 셀의 저항 상태를 판정할 수 있다.

Claims (33)

  1. 저항 메모리 셀의 저항 상태를 판정하는 방법에 있어서,
    판독되는 메모리 셀의 저항 상태에 의존하는 전류를 기준 전류와 비교함으로써 상기 판독되는 메모리 셀의 저항 상태를 판정하는 단계를 포함하되,
    상기 메모리 셀의 저항 상태는 상기 판독되는 메모리 셀에 의해 저장된 데이터 비트를 나타내고,
    제 1 전류 미러를 사용하여 상기 판독되는 메모리 셀의 저항 상태에 의존하는 전류를 판독 회로에 공급하는 단계와,
    제 2 전류 미러를 사용하여 적어도 하나의 기준 저항 메모리 셀의 저항 상태에 의존하는 기준 전류를 상기 판독 회로에 공급하는 단계와,
    상기 판독 회로를 사용하여 상기 비교를 수행하는 단계를 더 포함하되,
    상기 제 1 전류 미러는 상기 제 2 전류 미러와 상이한 전류 미러 비를 갖는
    저항 메모리 셀의 저항 상태 판정 방법.
  2. 제 1 항에 있어서,
    적어도 하나의 기준 저항 메모리 셀의 저항 상태에 의존하는 상기 기준 전류를 획득하는 단계를 더 포함하는
    저항 메모리 셀의 저항 상태 판정 방법.
  3. 제 2 항에 있어서,
    상기 판독되는 메모리 셀 및 상기 기준 메모리 셀은 PMC(programmable metallization cell) 및 상 변화 메모리 셀(phase change memory cell)로 이루어진 그룹으로부터 선택되는
    저항 메모리 셀의 저항 상태 판정 방법.
  4. 제 1 항에 있어서,
    저 저항 값으로 설정된 제 1 기준 저항 메모리 셀의 저항 상태에 의존하며 상기 제 1 기준 저항 메모리 셀의 저 저항 값에 대해 고 저항 값으로 설정된 제 2 기준 저항 메모리 셀의 저항 상태에 의존하는 상기 기준 전류를 획득하는 단계를 더 포함하는
    저항 메모리 셀의 저항 상태 판정 방법.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 판독 회로는 상기 판독되는 메모리 셀의 저항 상태에 의존하는 전류를 공급받는 제 1 브랜치와 상기 기준 전류를 공급받는 제 2 브랜치를 포함하는 전류 미러를 포함하는
    저항 메모리 셀의 저항 상태 판정 방법.
  8. 제 1 항에 있어서,
    상기 판독 회로는 복수의 교차 결합된 전계 효과 트랜지스터를 포함하는
    저항 메모리 셀의 저항 상태 판정 방법.
  9. 제 1 항에 있어서,
    제 1 레벨 시프터를 사용하여 상기 판독되는 메모리 셀과 상기 제 1 전류 미러 사이의 전압을 시프트시키는 단계와,
    제 2 레벨 시프터를 사용하여 상기 기준 메모리 셀과 상기 제 2 전류 미러 사이의 전압을 시프트시키는 단계를 더 포함하는
    저항 메모리 셀의 저항 상태 판정 방법.
  10. 제 1 항에 있어서,
    상기 판독되는 메모리 셀을 통해 흐르는 전류로부터 기준 메모리 셀을 통해 흐르는 전류를 감산하여 상기 판독되는 메모리 셀의 저항 상태에 의존하는 전류를 획득하는 단계와,
    상기 기준 메모리 셀을 통해 흐르는 전류로부터 상기 판독되는 메모리 셀을 통해 흐르는 전류를 감산하여 상기 기준 전류를 획득하는 단계를 포함하는
    저항 메모리 셀의 저항 상태 판정 방법.
  11. 저항 메모리 셀의 저항 상태를 판정하는 방법에 있어서,
    제 1 전류 미러를 사용하여 판독되는 메모리 셀의 저항 상태에 의존하는 전류를 판독 회로에 공급하는 단계와,
    적어도 하나의 제 2 전류 미러를 사용하여 적어도 하나의 기준 저항 메모리 셀의 저항 상태에 의존하는 기준 전류를 상기 판독 회로에 공급하는 단계와,
    제 1 레벨 시프터를 사용하여 상기 판독되는 메모리 셀 양단의 전압을 한정하는 단계와,
    적어도 하나의 제 2 레벨 시프터를 사용하여 상기 기준 메모리 셀 양단의 전압을 한정하는 단계와,
    상기 판독 회로를 사용하여, 상기 기준 전류를 상기 판독되는 메모리 셀의 저항 상태에 의존하는 전류와 비교함으로써 상기 메모리 셀의 저항 상태 -상기 메모리 셀의 저항 상태는 상기 판독되는 메모리 셀에 의해 저장된 데이터 비트를 나타냄- 를 판정하는 단계를 포함하는
    저항 메모리 셀의 저항 상태 판정 방법.
  12. 제 11 항에 있어서,
    상기 판독되는 메모리 셀과 상기 기준 메모리 셀은 PMC(programmable metallization cell) 및 상 변화 메모리 셀(phase change memory cell)로 이루어진 그룹으로부터 선택되는
    저항 메모리 셀의 저항 상태 판정 방법.
  13. 제 11 항에 있어서,
    저 저항 값으로 설정된 제 1 기준 저항 메모리 셀의 저항 상태에 의존하며 상기 제 1 기준 저항 메모리 셀의 저 저항 값에 대해 고 저항 값으로 설정된 제 2 기준 저항 메모리 셀의 저항 상태에 의존하는 상기 기준 전류를 획득하는 단계를 더 포함하는
    저항 메모리 셀의 저항 상태 판정 방법.
  14. 제 11 항에 있어서,
    상기 판독 회로는 상기 기준 전류를 공급받는 브랜치 및 상기 판독되는 메모리 셀의 저항 상태에 의존하는 전류를 공급받는 다른 브랜치를 포함하는 전류 미러를 포함하고,
    상기 판독 회로는 상기 기준 전류를 공급받는 브랜치로부터 데이터를 나타내는 출력 신호를 획득하는
    저항 메모리 셀의 저항 상태 판정 방법.
  15. 제 11 항에 있어서,
    상기 판독 회로는 복수의 교차 결합된 전계 효과 트랜지스터를 포함하는
    저항 메모리 셀의 저항 상태 판정 방법.
  16. 제 11 항에 있어서,
    상기 판독되는 메모리 셀을 통해 흐르는 전류로부터 상기 기준 메모리 셀을 통해 흐르는 전류를 감산하여 상기 판독되는 메모리 셀의 저항 상태에 의존하는 전류를 획득하는 단계와,
    상기 기준 메모리 셀을 통해 흐르는 전류로부터 상기 판독되는 메모리 셀을 통해 흐르는 전류를 감산하여 상기 기준 전류를 획득하는 단계를 포함하는
    저항 메모리 셀의 저항 상태 판정 방법.
  17. 메모리 회로로서,
    저항 메모리 셀과,
    적어도 하나의 기준 저항 메모리 셀과,
    상기 저항 메모리 셀에 결합된 제 1 입력 및 상기 적어도 하나의 기준 저항 메모리 셀에 결합된 제 2 입력을 가지며, 상기 기준 저항 메모리 셀로부터의 기준 전류와 상기 메모리 셀의 저항 상태에 의존하는 전류 사이의 관계에 따라 출력 신호를 운반하는 출력부를 포함하는 판독 회로와,
    상기 메모리 셀의 저항 상태에 의존하는 전류를 상기 판독 회로에 공급하는 제 1 전류 미러와,
    적어도 하나의 기준 저항 메모리 셀의 저항 상태에 의존하는 기준 전류를 상기 판독 회로에 공급하는 제 2 전류 미러를 포함하되,
    상기 제 1 전류 미러는 상기 제 2 전류 미러와 상이한 전류 미러 비를 갖는
    메모리 회로.
  18. 제 17 항에 있어서,
    상기 저항 메모리 셀과 상기 판독 회로의 제 1 입력 사이에 결합된 제 1 전 류 미러와,
    상기 적어도 하나의 기준 저항 메모리 셀과 상기 판독 회로의 제 2 입력 사이에 결합된 제 2 전류 미러를 더 포함하는
    메모리 회로.
  19. 제 18 항에 있어서,
    상기 저항 메모리 셀 및 상기 판독 회로의 제 1 입력 사이에 결합된 제 1 레벨 시프터와,
    상기 적어도 하나의 기준 저항 메모리 셀과 상기 판독 회로의 제 2 입력 사이에 결합된 제 2 레벨 시프터를 더 포함하는
    메모리 회로.
  20. 제 17 항에 있어서,
    상기 판독 회로는 상기 출력 신호를 제공하는 전류 미러를 포함하고, 상기 전류 미러는 상기 판독되는 메모리 셀의 저항 상태에 의존하는 전류를 공급받는 제 1 브랜치와, 상기 기준 전류를 공급받는 제 2 브랜치를 포함하는
    메모리 회로.
  21. 제 17 항에 있어서,
    상기 판독 회로는 복수의 교차 결합된 전계 효과 트랜지스터를 포함하는
    메모리 회로.
  22. 제 17 항에 있어서,
    상기 저항 메모리 셀은 PMC 또는 상 변화 메모리를 포함하고, 상기 적어도 하나의 기준 저항 메모리 셀은 PMC 또는 상 변화 메모리 셀을 포함하는
    메모리 회로.
  23. 제 17 항에 있어서,
    상기 판독 회로는
    상기 메모리 셀의 저항 상태에 의존하는 전류로부터 상기 기준 전류를 감산하는 감산 회로와,
    상기 기준 전류로부터 상기 메모리 셀의 저항 상태에 의존하는 전류를 감산하는 감산 회로를 포함하는
    메모리 회로.
  24. 메모리 회로로서,
    저항 메모리 셀과,
    적어도 하나의 기준 저항 메모리 셀과,
    상기 적어도 하나의 기준 저항 메모리 셀로부터의 기준 전류와 상기 메모리 셀의 저항 상태에 의존하는 전류 사이의 관계에 따라 출력 신호를 제공하는 판독 회로와,
    상기 판독되는 메모리 셀의 저항 상태에 의존하는 전류를 상기 판독 회로에 공급하는 제 1 전류 미러와,
    상기 기준 전류를 상기 판독 회로에 공급하는 제 2 전류 미러와,
    상기 판독되는 메모리 셀과 상기 제 1 전류 미러 사이의 전압을 시프팅하는 제 1 레벨 시프터와,
    상기 적어도 하나의 기준 저항 메모리 셀과 상기 제 2 전류 미러 사이의 전압을 시프팅하는 제 2 레벨 시프터를 포함하는
    메모리 회로.
  25. 제 24 항에 있어서,
    상기 판독 회로는 상기 출력 신호를 제공하는 전류 미러를 포함하고, 상기 출력 신호를 제공하는 전류 미러는 상기 기준 전류를 공급받는 제 1 브랜치와 상기 판독되는 메모리 셀의 저항 상태에 의존하는 전류를 공급받는 제 2 브랜치를 포함하는
    메모리 회로.
  26. 제 24 항에 있어서,
    상기 판독 회로는 복수의 교차 결합된 전계 효과 트랜지스터를 포함하는
    메모리 회로.
  27. 제 24 항에 있어서,
    상기 판독 회로는
    제어 단자를 구비한 제 1 NFET와, 제어 단자를 구비한 제 2 NFET와, 제어 단자를 구비한 제 1 PFET와, 제어 단자를 구비한 제 2 PFET와,
    상기 제 1 NFET, 상기 제 1 PFET, 상기 제 2 NFET의 제어 단자 및 상기 제 2 PFET의 제어 단자를 접속시키는 제 1 노드와,
    상기 제 2 NFET, 상기 제 2 PFET, 상기 제 1 NFET의 제어 단자 및 상기 제 1 PFET의 제어 단자를 접속시키는 제 2 노드를 포함하고,
    상기 제 1 노드는 상기 판독되는 메모리 셀의 저항 상태에 의존하는 전류를 공급받고,
    상기 제 2 노드는 상기 기준 전류를 공급받는
    메모리 회로.
  28. 제 24 항에 있어서,
    상기 판독 회로는
    상기 판독되는 메모리 셀의 저항 상태에 의존하는 전류로부터 상기 기준 전류를 감산하는 감산 회로와,
    상기 기준 전류로부터 상기 판독되는 메모리 셀의 저항 상태에 의존하는 전류를 감산하는 감산 회로를 포함하는
    메모리 회로.
  29. 제 24 항에 있어서,
    상기 저항 메모리 셀은 PMC 또는 상 변화 메모리 셀을 포함하고, 상기 적어도 하나의 기준 저항 메모리 셀은 PMC 또는 상 변화 메모리 셀을 포함하는
    메모리 회로.
  30. 판독되는 저항 메모리 셀의 저항 상태를 판정하는 회로에 있어서,
    기준 전류를 제공하는 수단과,
    상기 기준 전류와 상기 판독되는 메모리 셀의 저항 상태에 의존하는 전류 사이의 관계에 따라 출력 신호를 제공하는 비교 수단과,
    상기 메모리 셀의 저항 상태에 의존하는 전류를 판독 회로에 공급하는 제 1 전류 미러와,
    적어도 하나의 기준 저항 메모리 셀의 저항 상태에 의존하는 기준 전류를 상기 비교 수단에 공급하는 제 2 전류 미러를 포함하되,
    상기 제 1 전류 미러는 상기 제 2 전류 미러와 상이한 전류 미러 비를 갖는
    저항 메모리 셀의 저항 상태 판정 회로.
  31. 제 30 항에 있어서,
    상기 판독되는 메모리 셀의 저항 상태에 의존하는 전류를 상기 판독 회로에 공급하는 수단과,
    상기 기준 전류를 상기 판독 회로에 공급하는 수단을 더 포함하는
    저항 메모리 셀의 저항 상태 판정 회로.
  32. 제 30 항에 있어서,
    상기 기준 전류를 제공하는 수단의 일부분을 형성하는 적어도 하나의 기준 저항 메모리 셀과,
    상기 판독되는 메모리 셀과 상기 판독되는 메모리 셀의 저항 상태에 의존하는 전류를 공급하는 수단 사이의 전압을 시프팅하는 레벨 시프팅 수단과,
    상기 적어도 하나의 기준 저항 메모리 셀과 상기 판독 회로에 상기 기준 전류를 공급하는 수단 사이의 전압을 시프팅하는 레벨 시프팅 수단을 더 포함하는
    저항 메모리 셀의 저항 상태 판정 회로.
  33. 제 30 항에 있어서,
    상기 메모리 셀은 PMC 또는 상 변화 메모리 셀을 포함하고, 상기 기준 전류를 제공하는 수단은 적어도 하나의 PMC 또는 적어도 하나의 상 변화 메모리 셀을 포함하는
    저항 메모리 셀의 저항 상태 판정 회로.
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