JP2002056687A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 データの読み出し動作の高速化が図られた不
揮発性半導体記憶装置を提供する。 【解決手段】 不揮発性半導体記憶装置は，セルバイア
ス回路１（定電圧出力部），メモリセルアレイ３，カラ
ムスイッチ群４，非選択ソースラインイコライズトラン
ジスタ群５，検出回路６，サブメモリセルアレイ選択回
路７，ワードライン選択回路８，カラムアドレスデコー
ダ９を備えている。セルバイアス回路１は，メモリセル
アレイ３を構成する各メモリセルのドレインにバイアス
電圧を供給する。検出回路６は，第１検出部６ａおよび
第２検出部６ｂから構成されている。これら第１検出部
６ａと第２検出部６ｂは相互に略同一の回路構成を有す
る。第１検出部６ａ，第２検出部６ｂは，セルバイアス
回路１から出力されるバイアス電圧に等しい電圧をノー
ド１７ａ，１７ｂを経由してビットラインに出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，不揮発性半導体記
憶装置に関するものである。

【０００２】

【従来の技術】特開昭６１−１８０９９９号公報，特開
昭６１−１８１０００号公報には，従来の不揮発性半導
体記憶装置としてのＥＰＲＯＭ(Erasable Programmable
ReadOnly Memory)に関する技術が開示されている。

【０００３】これらの文献に記載されているように，Ｅ
ＰＲＯＭは，ＮＯＲ型メモリセルを有するものとＮＡＮ
Ｄ型メモリセルを有するものに分類される。データの読
み出し速度を重視する場合にはＮＯＲ型メモリセルの方
が有利となるが，ＮＯＲ型メモリセルは，ＮＡＮＤ型メ
モリセルに比べてレイアウト面積が大きくなるという問
題も抱えている。そこで，メモリセルのレイアウト面積
を縮小させることを目的として，ＮＯＲ型メモリセルの
レイアウト方式を発展させたＸセル方式が用いられる場
合がある。

【０００４】Ｘセル方式によれば，カラムラインには同
じロウアドレスによって選択される一対のメモリセルの
各ソースが接続される。この一対のメモリセルのドレイ
ンは，カラムラインに隣接する２本のビットラインにそ
れぞれ接続される。そして，一対のメモリセルは同時に
選択されるため，少なくとも２本のデータバスが必要と
なる。

【０００５】Ｘセル方式を採用したＥＰＲＯＭは，デー
タを格納するメモリセルがマトリクス状に配置されて成
るメモリセルブロックを有する。メモリセルブロック
は，交互に配置された複数のビットラインおよびカラム
ライン，ならびに，これらに直交する複数のロウライン
を備えている。各ビットラインと各カラムラインの間に
は，ＭＯＳトランジスタから構成されたメモリセルが備
えられている。

【０００６】複数のロウラインには，その中の１本を選
択するロウアドレスデコーダが接続されており，ビット
ラインおよびカラムラインの一端には，それらの電位を
所定のレベルに設定するバイアス回路が備えられてい
る。ビットラインおよびカラムラインの他端には，カラ
ムアドレスデコーダによって制御され，ビットラインお
よびカラムラインのいずれか一組を選択するカラムスイ
ッチが接続されている。カラムスイッチを介して，ビッ
トラインとデータバスが接続される。各データバスには
ビットラインに流れる電流に応じた電圧を出力する検出
回路が接続されている。

【０００７】

【発明が解決しようとする課題】しかしながら，従来の
ＥＰＲＯＭによれば，カラムアドレスデコーダに選択さ
れていないビットライン（非選択ビットライン）は，選
択されたメモリセル（選択メモリセル）と同じロウアド
レスに属する選択メモリセル以外のメモリセル（非選択
メモリセル）によって，バイアス回路の出力電圧（セル
バイアス電圧）レベルまで充電される。したがって，図
１６に示すように，選択されたビットラインの電圧は，
カラムアドレスの切り替わりの後，セルバイアス電圧か
ら検出回路のセンス電圧にある程度の時間をかけて推移
することになる。

【０００８】さらに，バイアス回路から切離されている
メモリセルのドレインラインは，いわゆる浮遊ノードと
なる。このため，非選択セル電流やジャンクションリー
ク等によって，選択された直後のビットラインは，セル
バイアス電圧を保持しているとは限らない。

【０００９】このように，従来のＥＰＲＯＭによれば，
ビットラインを切り替えてデータを読み出す場合，図１
６に示すように，バイアス回路に接続されたメモリセル
のドレインラインがセルバイアス電圧に安定し，ビット
ラインの電圧が検出回路のセンス電圧に安定するまで待
機する必要であった。この待機時間は，データ読み出し
動作の高速化を阻む一因となっていた。

【００１０】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，データの読み出し動作
の高速化が図られた不揮発性半導体記憶装置を提供する
ことにある。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に，請求項１に記載の不揮発性半導体記憶装置が提供さ
れる。この不揮発性半導体記憶装置は，複数のメモリセ
ルと，各メモリセルのドレインが接続される複数のドレ
インラインと，各メモリセルのソースが接続される複数
のソースラインと，第１の定電圧を出力する定電圧出力
部と，複数のドレインラインを選択的に定電圧出力部に
接続する第１ドレインライン選択部と，複数のソースラ
インを選択的に定電圧出力部に接続する第１ソースライ
ン選択部と，複数のドレインラインを選択的に複数のビ
ットラインに接続する第２のドレインライン選択部と，
複数のソースラインを選択的に複数のメインソースライ
ンに接続する第２のソースライン選択部と，第１のノー
ドに対して第２の定電圧を出力するとともに，第１のノ
ードにおける電流電圧変動を増幅して第２のノードに出
力する検出部と，複数のビットラインを選択的に第１の
ノードに接続するビットライン選択部とを備えたことを
特徴としている。かかる構成によれば，データの読み出
し対象となるメモリセル以外のメモリセルのドレインお
よびソースに対して，第１の定電圧を印加しイコライズ
することが可能となる。さらに，検出部から出力される
第２の定電圧が，第１のノードを介して各ビットライン
に印加される。これによって，メインソースラインの充
放電時間が短縮される。また，データ読み出し動作にお
けるビットラインの充放電時間が短縮され，高速なデー
タ読み出しが実現する。

【００１２】請求項２に記載の不揮発性半導体記憶装置
は，複数のメモリセルの中で隣接する２個のメモリセル
の各ドレインに接続されている２本のドレインライン
が，１本のビットラインに接続されることを特徴として
いる。かかる構成によれば，ビットラインの本数が低減
され，装置の小型化が可能となる。

【００１３】請求項３に記載のように，第１の定電圧と
第２の定電圧を略同一のレベルに調整することによっ
て，メインソースラインおよびビットラインの充放電時
間を最小限に抑えることが可能となる。

【００１４】請求項４に記載のように，検出部は，第１
の定電圧を参照して，第２の定電圧を生成することを特
徴とすることが好ましい。第１の定電圧に変動が生じた
場合であっても，第２の定電圧との電圧差を一定に保つ
ことが可能となる。

【００１５】請求項５に記載の不揮発性半導体記憶装置
は，基準電圧を出力する基準電圧出力部を備えたことを
特徴としている。そして，定電圧出力部は，基準電圧を
参照して，第１の定電圧を生成し，検出部は，基準電圧
を参照して，第２の定電圧を生成する。かかる構成によ
れば，第１の定電圧および第２の定電圧を常に一定レベ
ルに保持することが可能となる。

【００１６】請求項６によれば，定電圧出力部は，第１
の定電圧を生成する第１の定電圧生成部と，第２の定電
圧を生成する第２の定電圧生成部とを備える。そして，
少なくとも第１の定電圧生成部は，モード信号に応じて
イネーブル状態／ディスエーブル状態に切り替わること
を特徴としている。かかる構成によれば，例えば，モー
ド信号がＬレベルのとき，第１の定電圧生成部と第２の
定電圧生成部の両方を第１の定電圧の生成源として機能
させ，モード信号がＨレベルのとき，第２の定電圧生成
部のみを第１の定電圧の生成源として機能させることが
可能となる。モード信号がＨレベルのときは，第１の定
電圧生成部が機能しない分，定電圧出力部の消費電力の
低減が図られる。なお，第２の定電圧生成部を，第１の
定電圧生成部に対して消費電力が小さくなるように構成
し，イネーブル状態／ディスエーブル状態に切り替わり
に関して，第１の定電圧生成部と逆の状態を取るように
構成してもよい。具体的には，第１の定電圧生成部がイ
ネーブル状態のとき，第２の定電圧生成部をディスエー
ブル状態とする。

【００１７】請求項７によれば，検出部は，モード信号
に応じてイネーブル状態／ディスエーブル状態に切り替
わることを特徴としている。かかる構成にれば，例え
ば，モード信号がＨレベルのとき，検出部をディスエー
ブル状態とし，検出部において消費される電力量を最小
限に抑えることが可能となる。

【００１８】請求項８に記載のように，請求項１〜７に
記載の不揮発性半導体記憶装置を，メモリセルに対する
電気的なデータ書き込みが可能なように構成してもよ
い。この場合，定電圧出力部は，データ書き込み動作時
には第１の定電圧以外の定電圧を出力する機能を備え
る。また，検出部は，第２の定電圧以外の書き込みデー
タに基づく電圧を第１のノードに対して出力する機能を
備える。

【００１９】

【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる不揮発性半導体記憶装置の好適な実施の
形態について詳細に説明する。なお，以下の説明および
添付された図面において，略同一の機能および構成を有
する構成要素については，同一符号を付することによっ
て重複説明を省略する。

【００２０】［第１の実施の形態］本発明の第１の実施
の形態にかかる不揮発性半導体記憶装置の構成を図１，
図２，図３に示す。

【００２１】第１の実施の形態にかかる不揮発性半導体
記憶装置は，セルバイアス回路１（定電圧出力部），メ
モリセルアレイ３，カラムスイッチ群４，非選択ソース
ラインイコライズトランジスタ群５，検出回路６，サブ
メモリセルアレイ選択回路７，ワードライン選択回路
８，カラムアドレスデコーダ９を備えている。

【００２２】セルバイアス回路１は，メモリセルアレイ
３を構成する各メモリセルのドレインにバイアス電圧を
供給する。

【００２３】メモリセルアレイ３は，バイアス電圧供給
ライン２を介してセルバイアス回路１に接続され，ソー
スイコライズ選択ライン群１０，ドレインイコライズ選
択ライン群１１，およびサブメモリセルアレイ選択ライ
ン群１２を介してサブメモリセルアレイ選択回路７に接
続され，ワードライン群１３を介してワードライン選択
回路８に接続されている。また，メモリセルアレイ３
は，メインソースライン群１５およびビットライン群１
４に接続されている。

【００２４】メモリセルアレイ３は，マトリクス状に配
置されたＮＯＲ型メモリセルａ１，ａ２，ａ３，・・・
から構成されており，所定本数（ｋ本）のワードライン
１３１〜１３ｋごとにサブメモリセルアレイ３Ａ，３
Ｂ，・・・，３Ｎに分割されている。サブメモリセルア
レイ３Ａ，３Ｂ，・・・，３Ｎは，相互に略同一の構成
とされている。図２に示すように，各サブメモリセルア
レイ３Ａ，３Ｂ，・・・，３Ｎは，複数の基本メモリセ
ルアレイブロック３０を備えている。

【００２５】各基本メモリセルアレイブロック３０は，
次のように構成されている。

【００２６】メモリセルブロック３３において，メモリ
セルａ１，ｂ１，ｃ１，・・・のゲートは，ワードライ
ン１３１に接続されている。同様に，メモリセルａ２，
ｂ３，ｃ２，・・・のゲートは，ワードライン１３２に
接続され，メモリセルａｋ，ｂｋ，ｃｋ，・・・のゲー
トは，ワードライン１３ｋに接続されている。

【００２７】メモリセルｂ１，ｂ２，・・・のドレイン
とソースはそれぞれ，ドレインライン３６１，ソースラ
イン３６２に接続されている。同様に，メモリセルｃ
１，ｃ２，ｃ３，・・・のドレインとソースはそれぞ
れ，ドレインライン３６３，ソースライン３６２に接続
され，メモリセルｄ１，ｄ２，ｄ３，・・・のドレイン
とソースはそれぞれ，ドレインライン３６３，ソースラ
イン３６４に接続されている。

【００２８】ソースラインイコライズトランジスタ群３
１（第１のソースライン選択部）を構成するＮチャネル
型のソースラインイコライズトランジスタ３１１，３１
２のソースはそれぞれソースライン３６２，３６４に接
続され，ゲートはそれぞれソースイコライズ選択ライン
１０１，１０２に接続され，ドレインはセルバイアス回
路１の出力電圧ラインであるバイアス電圧供給ライン２
に接続されている。

【００２９】ドレインラインイコライズトランジスタ群
３２（第２のドレインライン選択部）を構成するＮチャ
ネル型のドレインラインイコライズトランジスタ３２
１，３２２，３２３のソースはそれぞれ，ドレインライ
ン３６１，３６３，３６５に接続され，ゲートはドレイ
ンイコライズ選択ライン１１に接続され，ドレインはバ
イアス電圧供給ライン２に接続されている。なお，ドレ
インラインイコライズトランジスタ群３２を構成する各
トランジスタ３２１，３２２，３２３，・・・は，コン
ダクタンスが十分に小さくなるように形成されている。

【００３０】ソース選択トランジスタ群３４（第２のソ
ースライン選択部）を構成するＮチャネル型のソース選
択トランジスタ３４１，３４２のドレインはそれぞれソ
ースライン３６２，３６４に接続され，ゲートはそれぞ
れサブメモリセルアレイ選択ライン１２１，１２２に接
続され，ソースはメインソースライン１５１に接続され
ている。

【００３１】ドレイン選択トランジスタ群３５（第２の
ドレインライン選択部）を構成するＮチャネル型のドレ
イン選択トランジスタ３５２，３５３，３５４，３５５
のドレインはそれぞれドレインライン３６１，３６３，
３６３，３６５に接続され，ゲートはそれぞれサブメモ
リセルアレイ選択ライン１２１，１２２，１２１，１２
２に接続され，ソースはビットライン１４１，１４１，
１４２，１４２に接続されている。

【００３２】メインソースライン１５１およびビットラ
イン１４１，１４２は，サブメモリセルアレイ３Ａ，３
Ｂ，・・・，３Ｎにおいて共有される。

【００３３】各サブメモリセルアレイ３Ａ，３Ｂ，・・
・，３Ｎに配置される基本メモリセルアレイブロック３
０の数は，メモリセルアレイ３に形成されるビットライ
ンの本数に応じて調整される。なお，ある基本メモリセ
ルアレイブロックに属するドレインラインイコライズト
ランジスタ３２１とドレインライン３６１を，隣接する
基本メモリアレイブロックに属するドレインラインイコ
ライズトランジスタ３２３とドレインライン３６５と共
通化することも可能である。

【００３４】カラムスイッチ群４は，ドレインがビット
ライン群１４に接続されるＮチャネル型トランジスタ４
１１，４１２，・・・，４ｍ１，４ｍ２から成るビット
ラインカラムスイッチ群４ａ（ビットライン選択部）
と，ドレインがメインソースライン群１５に接続される
Ｎチャネル型トランジスタ４１３〜４ｍ３から成るソー
スラインカラムスイッチ群４ｂによって構成されてい
る。

【００３５】ビットラインカラムスイッチ群４ａに属す
るトランジスタ４１１，４１２，・・・，４ｍ１，４ｍ
２の各ゲート，および，ソースラインカラムスイッチ群
４ｂに属するトランジスタ４１３〜４ｍ３の各ゲート
は，カラム選択ライン群１６を構成するカラム選択ライ
ン１６１〜１６ｍに接続されている。

【００３６】ビットラインカラムスイッチ群４ａに属す
るトランジスタ４１１，４２１，・・・，４ｍ１のソー
スは，ノード１７ａ（第１のノード）を介して，検出回
路６を構成する第１検出部６ａに接続されており，トラ
ンジスタ４１２，４２２，・・・，４ｍ２のソースは，
ノード１７ｂ（第１のノード）を介して，検出回路６を
構成する第２検出部６ｂに接続されている。

【００３７】ソースラインカラムスイッチ群４ｂに属す
るトランジスタ４１３〜４ｍ３のソースは，グランドラ
インに接続されている。

【００３８】非選択ソースラインイコライズトランジス
タ群５を構成するＮチャネル型のトランジスタ５１，５
２，・・・，５ｍの各ソースはメインソースライン群１
５を構成するメインソースラインに接続されており，各
ゲートは非選択カラム選択ライン群１９を構成する非選
択カラム選択ライン１９１，１９２，・・・，１９ｍに
接続されており，各ドレインはバイアス電圧供給ライン
２に接続されている。

【００３９】サブメモリセルアレイ選択回路７は，入力
されるアドレス信号に従って，ソースイコライズ選択ラ
イン群１０を構成するソースイコライズ選択ライン１０
１，１０２のいずれか一方，ドレインイコライズ選択ラ
イン１１，サブメモリセルアレイ選択ライン群１２を構
成するサブメモリセルアレイ選択ライン１２１，１２２
のいずれか一方をそれぞれアサートする論理回路であ
る。

【００４０】ワードライン選択回路８は，入力されるア
ドレス信号に従って，ワードライン群１３を構成するワ
ードライン１３１，１３２，・・・１３ｋの中から一の
ワードラインを選択しアサートする論理回路である。

【００４１】カラムアドレスデコーダ９は，入力される
アドレス信号に従って，カラム選択ライン群１６を構成
するカラム選択ライン１６１〜１６ｍの中から一のカラ
ム選択ラインを選択し，非選択カラム選択ライン群１９
を構成する非選択カラム選択ライン１９１，１９２，・
・・，１９ｍの中から一の非選択カラム選択ラインを選
択し，それぞれアサートする論理回路である。

【００４２】セルバイアス回路１と検出回路６の回路構
成を図３を用いて説明する。

【００４３】セルバイアス回路１は，Ｐチャネル型のト
ランジスタＴｒ１１，Ｔｒ１３，Ｎチャネル型のトラン
ジスタＴｒ１２，Ｔｒ１４から構成されている。

【００４４】トランジスタＴｒ１１のソースは電源ライ
ンに接続され，ドレインとゲートはノードＮ１２に接続
されている。トランジスタＴｒ１２のドレインはノード
Ｎ１２に接続され，ゲートはノードＮ１１に接続され，
ソースはノードＮ１３に接続されている。

【００４５】トランジスタＴｒ１３のソースは電源ライ
ンに接続され，ゲートはグランドラインに接続され，ド
レインはノードＮ１１に接続されている。トランジスタ
Ｔｒ１４のドレインはノードＮ１１に接続され，ゲート
はノードＮ１３に接続され，ソースはグランドラインに
接続されている。

【００４６】ノードＮ１３は，セルバイアス回路１の出
力ノードであって，バイアス電圧供給ライン２に接続さ
れている。

【００４７】検出回路６は，上述のように，第１検出部
６ａおよび第２検出部６ｂから構成されている。これら
第１検出部６ａと第２検出部６ｂは相互に略同一の回路
構成を有するものであり，ここでは代表として第１検出
部６ａの回路構成を説明する。

【００４８】第１検出部６ａは，Ｐチャネル型のトラン
ジスタＴｒ６１，Ｔｒ６３，Ｎチャネル型のトランジス
タＴｒ６２，Ｔｒ６４から構成されている。

【００４９】トランジスタＴｒ６１のソースは電源ライ
ンに接続され，ドレインとゲートはノードＮ６２に接続
されている。トランジスタＴｒ６２のドレインはノード
Ｎ６２に接続され，ゲートはノードＮ６１に接続され，
ソースはノードＮ６３に接続されている。

【００５０】トランジスタＴｒ６３のソースは電源ライ
ンに接続され，ゲートはグランドラインに接続され，ド
レインはノードＮ６１に接続されている。トランジスタ
Ｔｒ６４のドレインはノードＮ６１に接続され，ゲート
はノードＮ６３に接続され，ソースはグランドラインに
接続されている。

【００５１】ノードＮ６３は，ノード１７ａに接続され
ており，ノードＮ６２は，第１検出部６ａの出力ノード
２０ａ（第２のノード）に接続されている。第１検出部
６ａは，ビットライン１４１からノード１７ａを介して
流れ込む電流の変化に応じた電圧を生成し，出力ノード
２０ａから出力する。

【００５２】なお，第１検出部６ａの出力ノード２０ａ
および第２検出部６ｂの出力ノード２０ｂ（第２のノー
ド）は，後段の回路（例えば増幅回路）に接続される。

【００５３】以上のように構成された第１の実施の形態
にかかる不揮発性半導体記憶装置の動作について説明す
る。

【００５４】セルバイアス回路１は，定電圧源であり，
メモリセルのドレインに印加されるバイアス電圧をバイ
アス電圧供給ライン２に出力する。

【００５５】一方，検出回路６に属する第１検出部６ａ
および第２検出部６ｂは，セルバイアス回路１と相似形
の回路構成を有しており，それぞれノード１７ａ，１７
ｂをバイアス電圧供給ライン２と同電位に調整する。

【００５６】サブメモリセルアレイ３Ａが非選択の場
合，サブメモリセルアレイ３Ａに属するすべてのソース
ライン３６２，３６４，・・・およびドレインライン３
６１，３６３，・・・をイコライズするため，サブメモ
リセルアレイ選択回路７は，ソースイコライズ選択ライ
ン群１０の中のサブメモリセルアレイ３Ａに接続されて
いるソースイコライズ選択ライン１０１，１０２をＨレ
ベルとし，ドレインイコライズ選択ライン１１をＨレベ
ルとする。これによって，サブメモリセルアレイ３Ａに
属するすべてのソースラインイコライズトランジスタ３
１１，３１２，・・・およびすべてのドレインラインイ
コライズトランジスタ３２１，３２２，３２３，・・・
はオン状態（導通状態）となる。

【００５７】また，サブメモリセルアレイ選択回路７
は，サブメモリセルアレイ３Ａのドレインライン３６
１，３６３，・・・をビットライン群１４から切離すた
め，および，ソースライン３６２，３６４，・・・をメ
インソースライン群１５から切離すため，サブメモリセ
ルアレイ選択ライン群１２の中のサブメモリセルアレイ
３Ａに接続されているサブメモリセルアレイ選択ライン
１２１，１２２をＬレベルとして，サブメモリセルアレ
イ３Ａに属するすべてのソース選択トランジスタ３４
１，３４２，・・・およびすべてのドレイン選択トラン
ジスタ３５１，３５２，・・・をオフ状態（非導通状
態）とする。

【００５８】サブメモリセルアレイ３Ａに属するメモリ
セルｂ２，ｃ２から格納データを読み出す場合の第１の
実施の形態にかかる不揮発性半導体記憶装置の動作を説
明する。

【００５９】ワードライン選択回路８は，メモリセルｂ
２，ｃ２のゲートに接続されているワードライン１３２
をＨレベルとし，ワードライン１３２以外のワードライ
ン１３１，１３３，・・・１３ｋをＬレベルとする。

【００６０】これと同時に，サブメモリセルアレイ選択
回路７は，サブメモリセルアレイ選択ライン１２１をＨ
レベルとして，ドレイン選択トランジスタ３５２，３５
４およびソース選択トランジスタ３４１をオン状態（導
通状態）とする。これによってメモリセルｂ２，ｃ２の
ドレインに接続されているドレインライン３６１，３６
３とビットライン１４１，１４２が接続され，メモリセ
ルｂ２，ｃ２のソースに共通接続されているソースライ
ン３６２とメインソースライン１５１が接続される。

【００６１】さらに，サブメモリセルアレイ選択回路７
は，ソースライン３６２に対してイコライズ電圧が印加
されないようにソースイコライズ選択ライン１０１をＬ
レベルとしてソースラインイコライズトランジスタ３１
１をオフ状態（非導通状態）とする。また，サブメモリ
セルアレイ選択回路７は，メモリセルｂ２，ｃ２以外の
非選択メモリセルが接続されているソースラインをイコ
ライズするため，ソースイコライズ選択ライン１０２を
Ｈレベルとし，非選択メモリセルが接続されているドレ
インラインをイコライズするため，ドレインイコライズ
選択ライン１１をＨレベルとする。

【００６２】なお，ドレインラインに接続されているド
レインラインイコライズトランジスタ３２１，３２２の
コンダクタンスは，それぞれがオン状態となったときに
データ読み出し動作に影響を及ぼさない値に設定されて
いる。すなわち，ドレインラインイコライズトランジス
タ３２１，３２２は，直流電流を流さない小さなコンダ
クタンスとなるように形成される。

【００６３】ビットライン１４１は，選択されたメモリ
セルｂ２に隣接する非選択メモリセルａ２のドレインに
ドレインライン３６１を介して接続されており，ビット
ライン１４２は，選択されたメモリセルｃ２に隣接する
非選択メモリセルｄ２のドレインにドレインライン３６
３を介して接続されているが，各ドレインライン３６
１，３６２はイコライズされているため，検出回路６に
よる選択メモリセルｂ２，ｃ２からのデータ読み出し動
作に影響を及ぼすことはない。

【００６４】カラムアドレスデコーダ９は，カラム選択
ライン１６２をＨレベルとして，ビットラインカラムス
イッチ群４ａに属するトランジスタ４２１およびソース
ラインカラムスイッチ群４ｂに属するトランジスタ４２
３をオン状態とする。これによって，ビットライン１４
１とノード１７ａが接続され，ビットライン１４２とノ
ード１７ｂが接続され，メインソースライン１５１とグ
ランドラインに接続されているノード１８が接続され
る。

【００６５】同時にカラムアドレスデコーダ９は，カラ
ム選択ライン１６２以外のカラム選択ライン１６１，１
６３，・・・，１６ｍをＬレベルとして，ビットライン
カラムスイッチ群４ａに属するトランジスタ４２１以外
のトランジスタおよびソースラインカラムスイッチ群４
ｂに属するトランジスタ４２３以外のトランジスタをオ
フ状態とする。これによって，選択されたビットライン
１４１，１４２以外の非選択ビットラインと，選択され
たメインソースライン１５１以外の非選択メインソース
ラインが検出回路６から切断される。

【００６６】さらに，カラムアドレスデコーダ９は，非
選択カラム選択ライン１９１，１９３，・・・，１９ｍ
をＨレベルとして非選択ソースラインイコライズトラン
ジスタ群５を構成するトランジスタ５１，５３，・・
・，５ｍをオン状態（導通状態）とする。これによっ
て，非選択メモリセルに接続されたソースラインであっ
て，ソースイコライズ選択ライン１０１に制御されるソ
ースラインイコライズトランジスタによってバイアス電
圧供給ライン２から切離されているソースラインも，セ
ルバイアス回路１から出力されるバイアス電圧が印加さ
れイコライズされる。なお，バイアス電圧供給ライン２
と選択されたメインソースライン１５１が接続されない
ように非選択カラム選択ライン１９２はＬレベルとさ
れ，トランジスタ５２はオフ状態（非導通状態）とされ
ている。

【００６７】ワードライン１３２がＨレベルとなって，
メモリセルｂ２がオン状態となると，ノード１７ａとグ
ランドラインに接続されているノード１８が導通する
と，ノード１７ａからノード１８への電流経路が形成さ
れ，ノード１７ａに”１”データに対応する電圧が現れ
る。

【００６８】対して，ワードライン１３２がＨレベルと
なってもメモリセルｂ２がオフ状態であると，ノード１
７ａからノード１８への電流経路は形成されず，ノード
１７ａは”０”データに対応する電圧，すなわちイコラ
イズ電圧を維持する。この実施例では，メモリセルがオ
ン状態で”１”データに対応する電圧，メモリセルがオ
フ状態で”０”データに対応する電圧がノードに現れて
いるが，これらを逆の関係にしても良い。

【００６９】検出回路６は，電流経路のインピーダンス
の変化に伴うビットラインの電圧の変化に応答して，ビ
ットラインの電圧を負帰還制御する。具体的には，第１
検出部６ａは，電流経路のインピーダンスが小さくなり
ノード１７ａの電圧が低下すると，ノード１７ａを元の
電圧に復帰させるために電流経路に流れる電流量を増や
すように作用する。このとき，第１検出部６ａに備えら
れたトランジスタＴｒ６２のインピーダンスが小さくな
るため，出力ノード２０ａの電圧が低下する。一方，電
流経路のインピーダンスが大きくなりノード１７ａの電
圧が上昇すると，第１検出部６ａは，ノード１７ａを元
の電圧に復帰させるために電流経路に流れる電流量を減
らすように作用する。このとき，第１検出部６ａに備え
られたトランジスタＴｒ６２のインピーダンスが大きく
なるため，出力ノード２０ａの電圧が上昇する。

【００７０】以上説明したように，第１の実施の形態に
かかる不揮発性半導体記憶装置によれば，非選択メモリ
セルに接続されているドレインラインおよびソースライ
ンは，検出回路６の入力電圧（センス電圧）にイコライ
ズされる。さらに，検出回路６は，イコライズ電圧に等
しい電圧をビットラインに出力するため，選択状態から
非選択状態（あるいはその逆）に切り替わったときのメ
インソースラインの電位変動，すなわちメインソースラ
インに蓄積されている電荷の充放電時間が最小限に抑え
られる。また，図４に示すように，データ読み出し時に
不必要なビットラインの充放電が防止される。したがっ
て，データ読み出し動作の高速化が実現する。

【００７１】［第２の実施の形態］本発明の第２の実施
の形態にかかる不揮発性半導体記憶装置の構成を図５に
示す。

【００７２】第２の実施の形態にかかる不揮発性半導体
記憶装置は，第１の実施の形態にかかる不揮発性半導体
記憶装置に対して，隣接する２本のビットラインが共通
化された構成を有する。共通化されるビットラインの条
件は次の通りである。隣接しているビットラインであっ
て，異なるカラム選択ライン１６１〜１６ｍがゲートに
接続されているトランジスタ４１１，４１２，・・・，
４ｍ１，４ｍ２に接続されているビットラインが共通化
される。例えば，第１の実施の形態にかかる不揮発性半
導体記憶装置において，ビットライン１４２とビットラ
イン１４３はそれぞれビットラインカラムスイッチ群４
ａに属するトランジスタ４２２，４３１に接続されてい
る。トランジスタ４２２とトランジスタ４３１のゲート
は，異なるカラム選択ライン１６２，１６３が接続され
ている。したがって，ビットライン１４２とビットライ
ン１４３は，第２の実施の形態にかかる不揮発性半導体
記憶装置において共通化される。

【００７３】次に，第２の実施の形態にかかる不揮発性
半導体記憶装置の動作を説明する。ここでは，サブメモ
リセルアレイ３Ａに備えられたメモリセルｂ２，ｃ２か
ら格納データを読み出す動作について説明する。

【００７４】ワードライン選択回路８は，メモリセルｂ
２，ｃ２のゲートに接続されているワードライン１３２
をＨレベルとし，ワードライン１３２以外のワードライ
ン１３１，１３３，・・・１３ｋをＬレベルとする。

【００７５】これと同時に，サブメモリセルアレイ選択
回路７は，サブメモリセルアレイ選択ライン１２１をＨ
レベルとして，ドレイン選択トランジスタ３５２，３５
４およびソース選択トランジスタ３４１をオン状態（導
通状態）とする。これによってメモリセルｂ２，ｃ２の
ドレインに接続されているドレインライン３６１，３６
３とビットライン１４１，１４３が接続され，メモリセ
ルｂ２，ｃ２のソースに共通接続されているソースライ
ン３６２とメインソースライン１５１が接続される。

【００７６】さらに，サブメモリセルアレイ選択回路７
は，ソースライン３６２に対してイコライズ電圧が印加
されないようにソースイコライズ選択ライン１０１をＬ
レベルとしてソースラインイコライズトランジスタ３１
１をオフ状態（非導通状態）とする。また，サブメモリ
セルアレイ選択回路７は，メモリセルｂ２，ｃ２以外の
非選択メモリセルが接続されているソースラインをイコ
ライズするため，ソースイコライズ選択ライン１０２を
Ｈレベルとし，非選択メモリセルが接続されているドレ
インラインをイコライズするため，ドレインイコライズ
選択ライン１１をＨレベルとする。

【００７７】このとき，ドレインラインに接続されてい
るドレインラインイコライズトランジスタ３２０，３２
１，３２２，３２３，・・・およびドレイン選択トラン
ジスタ３５０，３５２，３５４，・・・はオン状態（導
通状態）である。ドレインラインイコライズトランジス
タ３２０，３２１のコンダクタンスは，ビットライン１
４１からのデータ読み出し動作に影響を及ぼさない値に
設定され，ドレインラインイコライズトランジスタ３２
２，３２３のコンダクタンスは，ビットライン１４３か
らのデータ読み出し動作に影響を及ぼさない値に設定さ
れる。すなわち，ドレインラインイコライズトランジス
タ３２０，３２１，３２２，３２３，・・・は，直流電
流を流さない小さなコンダクタンスとなるように形成さ
れる。

【００７８】また，ドレイン選択トランジスタ３５０，
３５２，３５４，３５６がオンするため，ビットライン
１４１は，非選択メモリセルｘ２，ｙ２，ｚ２のドレイ
ンに接続されているドレインラインに接続され，ビット
ライン１４３は，非選択メモリセルｄ２，ｅ２，ｆ２の
ドレインに接続されているドレインラインに接続され
る。ただし，各ドレインラインは，セルバイアス回路１
から出力されるバイアス電圧が印加されているため，バ
イアス電圧と同一レベルの電圧が検出回路６から印加さ
れているビットライン１４１，１４３に対して，影響を
及ぼすことはない。

【００７９】以上説明したように，第２の実施の形態に
かかる不揮発性半導体記憶装置によれば，第１の実施の
形態にかかる不揮発性半導体記憶装置に対して，ビット
ラインの本数が減少しており，ビットラインのラインピ
ッチがメモリセルの配列ピッチよりも大きい場合であっ
ても，メモリセルアレイの面積を増やすことなく第１の
実施の形態にかかる不揮発性半導体記憶装置と同様の効
果が得られる。

【００８０】また，ビットラインが共通化されたことに
よって得られるスペースを他の回路に割り当てることも
可能となる。さらに，ビットラインのライン抵抗やビッ
トライン間に生じる容量を低減させることも可能とな
る。

【００８１】［第３の実施の形態］第３の実施の形態に
かかる不揮発性半導体記憶装置は，第１，２の実施の形
態にかかる不揮発性半導体記憶装置に対して，検出回路
６を構成する第１検出部６ａ，第２検出部６ｂをそれぞ
れ第１検出部７６ａ，第２検出部７６ｂに置き換えた構
成を有する。

【００８２】これら第１検出部７６ａと第２検出部７６
ｂは相互に略同一の回路構成を有するものであり，ここ
では代表として第１検出部７６ａの回路構成を図６を用
いて説明する。なお，図６は，第１検出部７６ａに接続
されるセルバイアス回路１を参考として示している。

【００８３】セルバイアス回路１は，Ｐチャネル型のト
ランジスタＴｒ１１，Ｔｒ１３，Ｎチャネル型のトラン
ジスタＴｒ１２，Ｔｒ１４から構成されている。

【００８４】トランジスタＴｒ１１のソースは電源ライ
ンに接続され，ドレインとゲートはノードＮ１２に接続
されている。トランジスタＴｒ１２のドレインはノード
Ｎ１２に接続され，ゲートはノードＮ１１に接続され，
ソースはノードＮ１３に接続されている。

【００８５】トランジスタＴｒ１３のソースは電源ライ
ンに接続され，ゲートはグランドラインに接続され，ド
レインはノードＮ１１に接続されている。トランジスタ
Ｔｒ１４のドレインはノードＮ１１に接続され，ゲート
はノードＮ１３に接続され，ソースはグランドラインに
接続されている。

【００８６】ノードＮ１３は，セルバイアス回路１の出
力ノードであって，バイアス電圧供給ライン２に接続さ
れている。

【００８７】第１検出部７６ａは，Ｐチャネル型のトラ
ンジスタＴｒ６１，Ｔｒ６３，Ｔｒ７６１，Ｎチャネル
型のトランジスタＴｒ６２，Ｔｒ６４，Ｔｒ７６２から
構成されている。

【００８８】トランジスタＴｒ６１のソースは電源ライ
ンに接続され，ドレインとゲートはノードＮ６２に接続
されている。トランジスタＴｒ６２のドレインはノード
Ｎ６２に接続され，ゲートはノードＮ６１に接続され，
ソースはノードＮ６３に接続されている。

【００８９】トランジスタＴｒ６３のソースは電源ライ
ンに接続され，ゲートはノードＮ７６１に接続され，ド
レインはノードＮ６１に接続されている。トランジスタ
Ｔｒ６４のドレインはノードＮ６１に接続され，ゲート
はノードＮ６３に接続され，ソースはグランドラインに
接続されている。

【００９０】トランジスタＴｒ７６１のソースは電源ラ
インに接続され，ドレインとゲートはノードＮ７６１に
接続されている。トランジスタＴｒ７６２のドレインは
ノードＮ７６１に接続され，ゲートはノードＮ７６２に
接続され，ソースはグランドラインに接続されている。

【００９１】ノードＮ６３は，ノード１７ａに接続され
ており，ノードＮ６２は，第１検出部６ａの出力ノード
２０ａに接続されている。ノードＮ７６２は，バイアス
電圧供給ライン２に接続されている。

【００９２】以上のように構成された第３の実施の形態
にかかる不揮発性半導体記憶装置の動作，主に検出回路
（第１検出部７６ａ）とセルバイアス回路１の動作につ
いて説明する。

【００９３】第１検出部７６ａ，第２検出部７６ｂは，
トランジスタＴｒ６３，Ｔｒ６４，Ｔｒ７６１，Ｔｒ７
６２によって構成されるカレントミラー回路を備えてい
る。そして，セルバイアス回路１からバイアス電圧供給
ライン２に出力されるバイアス電圧が，このカレントミ
ラー回路のリファレンス電圧となる。

【００９４】バイアス電圧供給ライン２に出力されるバ
イアス電圧は約１Ｖに調整されている。したがって，カ
レントミラー回路を構成するトランジスタＴｒ６３，Ｔ
ｒ６４，Ｔｒ７６１，Ｔｒ７６２は飽和状態にあり，カ
レントミラー回路は，大きな電圧増幅率を有する。

【００９５】例えば，カレントミラー回路のリファレン
ス電圧（バイアス電圧）に対して，ノード１７ａにおけ
る電圧が下回った場合，トランジスタＴｒ６４のコンダ
クタンスが低下する。一方，トランジスタＴｒ６３は，
リファレンス電圧（バイアス電圧）に基づいた定電流を
流しているため，ノードＮ６１の電位は急速に上昇す
る。トランジスタＴｒ６２は，ノードＮ６１の電位上昇
に応じて，コンダクタンスを急速に上昇させる。そし
て，トランジスタＴｒ６１，Ｔｒ６２を経由して電荷が
ノード１７ａに供給される。したがって，ノード１７ａ
の電位は，セルバイアス回路１の出力電圧と等しいレベ
ルに復帰する。

【００９６】これとは逆に，第１検出部７６ａに備えら
れたカレントミラー回路のリファレンス電圧（バイアス
電圧）に対して，ノード１７ａにおける電圧が上回った
場合も，ノード１７ａの電圧上昇は最小限に抑えられ
る。

【００９７】ところで，特性が揃った複数のトランジス
タを形成するためには，これらのトランジスタを近接し
た領域に配置することが好ましい。トランジスタＴｒ７
６１とトランジスタＴｒ７６２を第１検出部７６ａの内
部に形成し，トランジスタＴｒ６３，Ｔｒ６４とともに
カレントミラー回路を構成することによって，他のトラ
ンジスタのスレショルド電圧Ｖｔのばらつきを，この特
性が揃ったトランジスタから成るカレントミラー回路に
よって吸収することが可能となる。したがって，ノード
１７ａ，ノード１７ｂの電圧は，セルバイアス回路１が
出力するバイアス電圧に一致することになる。

【００９８】以上説明したように，第３の実施の形態に
かかる不揮発性半導体記憶装置によれは，ビットライン
の電位変動が最小限に抑えられる。また，回路の微細化
が進むとともに大きな問題となるトランジスタの仕上り
バラツキに対するマージンが確保される。さらに，検出
回路６の入力電圧の変化が抑えられるため，寄生容量に
おける充放電が小さくなり，データ読み出しの高速化が
実現する。

【００９９】［第４の実施の形態］第４の実施の形態に
かかる不揮発性半導体記憶装置は，第３の実施の形態に
かかる不揮発性半導体記憶装置に対して，セルバイアス
回路１をセルバイアス回路８１に置き換え，基準電圧出
力回路９１を追加した構成を有する。セルバイアス回路
８１および基準電圧出力回路９１を，第１検出部７６ａ
とともに図７に示す。

【０１００】セルバイアス回路８１は，Ｐチャネル型の
トランジスタＴｒ１１，Ｔｒ１３，Ｔｒ８１１，Ｎチャ
ネル型のトランジスタＴｒ１２，Ｔｒ１４，Ｔｒ８１２
から構成されている。

【０１０１】トランジスタＴｒ１１のソースは電源ライ
ンに接続され，ドレインとゲートはノードＮ１２に接続
されている。トランジスタＴｒ１２のドレインはノード
Ｎ１２に接続され，ゲートはノードＮ１１に接続され，
ソースはノードＮ１３に接続されている。

【０１０２】トランジスタＴｒ１３のソースは電源ライ
ンに接続され，ゲートはノードＮ８１１に接続され，ド
レインはノードＮ１１に接続されている。トランジスタ
Ｔｒ１４のドレインはノードＮ１１に接続され，ゲート
はノードＮ１３に接続され，ソースはグランドラインに
接続されている。

【０１０３】トランジスタＴｒ８１１のソースは電源ラ
インに接続され，ドレインとゲートはノードＮ８１１に
接続されている。トランジスタＴｒ８１２のドレインは
ノードＮ８１１に接続され，ゲートはノードＮ８１２に
接続され，ソースはグランドラインに接続されている。

【０１０４】ノードＮ１３は，バイアス電圧供給ライン
２に接続されており，ノードＮ８１２は，基準電圧出力
回路９１の出力ノードＮ９１に接続されている。

【０１０５】第１検出部７６ａは，Ｐチャネル型のトラ
ンジスタＴｒ６１，Ｔｒ６３，Ｔｒ７６１，Ｎチャネル
型のトランジスタＴｒ６２，Ｔｒ６４，Ｔｒ７６２から
構成されている。

【０１０６】トランジスタＴｒ６１のソースは電源ライ
ンに接続され，ドレインとゲートはノードＮ６２に接続
されている。トランジスタＴｒ６２のドレインはノード
Ｎ６２に接続され，ゲートはノードＮ６１に接続され，
ソースはノードＮ６３に接続されている。

【０１０７】トランジスタＴｒ６３のソースは電源ライ
ンに接続され，ゲートはノードＮ７６１に接続され，ド
レインはノードＮ６１に接続されている。トランジスタ
Ｔｒ６４のドレインはノードＮ６１に接続され，ゲート
はノードＮ６３に接続され，ソースはグランドラインに
接続されている。

【０１０８】トランジスタＴｒ７６１のソースは電源ラ
インに接続され，ドレインとゲートはノードＮ７６１に
接続されている。トランジスタＴｒ７６２のドレインは
ノードＮ７６１に接続され，ゲートはノードＮ７６２に
接続され，ソースはグランドラインに接続されている。

【０１０９】ノードＮ６３は，ノード１７ａに接続され
ており，ノードＮ６２は，第１検出部６ａの出力ノード
２０ａに接続されている。ノードＮ７６２は，基準電圧
出力回路９１の出力ノードＮ９１に接続されている。

【０１１０】以上のように構成された第４の実施の形態
にかかる不揮発性半導体記憶装置の動作，主に検出回路
（第１検出部７６ａ）とセルバイアス回路８１の動作に
ついて説明する。

【０１１１】セルバイアス回路８１は，トランジスタＴ
ｒ１３，Ｔｒ１４，Ｔｒ８１１，Ｔｒ８１２によって構
成されるカレントミラー回路を備えている。そして，基
準電圧出力回路９１から出力ノードＮ９１に出力される
基準電圧が，このカレントミラー回路のリファレンス電
圧となる。

【０１１２】基準電圧出力回路９１から出力される基準
電圧は約１Ｖに調整されている。したがって，カレント
ミラー回路を構成するトランジスタＴｒ１３，Ｔｒ１
４，Ｔｒ８１１，Ｔｒ８１２は飽和状態にあり，カレン
トミラー回路は，大きな電圧増幅率を有する。

【０１１３】例えば，カレントミラー回路のリファレン
ス電圧（基準電圧）に対して，ノードＮ１３に接続され
ているバイアス電圧供給ライン２の電圧が下回った場
合，トランジスタＴｒ１４のコンダクタンスが低下す
る。一方，トランジスタＴｒ１３は，リファレンス電圧
（基準電圧）に基づいた定電流を流しているため，ノー
ドＮ１１の電位は急速に上昇する。トランジスタＴｒ１
２は，ノードＮ１１の電位上昇に応じて，コンダクタン
スを急速に上昇させる。そして，トランジスタＴｒ１
１，Ｔｒ１２を経由して電荷がノードＮ１３に供給され
る。したがって，ノードＮ１３に接続されているバイア
ス電圧供給ライン２の電位は，基準電圧と等しいレベル
に復帰する。

【０１１４】これとは逆に，セルバイアス回路８１に備
えられたカレントミラー回路のリファレンス電圧（基準
電圧）に対して，ノードＮ１３に接続されているバイア
ス電圧供給ライン２の電圧が上回った場合も，バイアス
電圧供給ライン２の電圧上昇は最小限に抑えられる。

【０１１５】このように，セルバイアス回路８１は，バ
イアス電圧供給ライン２を基準電圧出力回路９１から出
力される基準電圧と等しい電圧レベルに保つように作用
する。

【０１１６】第１検出部７６ａ，第２検出部７６ｂは，
トランジスタＴｒ６３，Ｔｒ６４，Ｔｒ７６１，Ｔｒ７
６２によって構成されるカレントミラー回路を備えてい
る。そして，基準電圧出力回路９１から出力ノードＮ９
１に出力される基準電圧が，このカレントミラー回路の
リファレンス電圧となる。

【０１１７】基準電圧出力回路９１から出力される基準
電圧は約１Ｖに調整されている。したがって，カレント
ミラー回路を構成するトランジスタＴｒ６３，Ｔｒ６
４，Ｔｒ７６１，Ｔｒ７６２は飽和状態にあり，カレン
トミラー回路は，大きな電圧増幅率を有する。

【０１１８】例えば，カレントミラー回路のリファレン
ス電圧（基準電圧）に対して，ノード１７ａにおける電
圧が下回った場合，トランジスタＴｒ６４のコンダクタ
ンスが低下する。一方，トランジスタＴｒ６３は，リフ
ァレンス電圧（バイアス電圧）に基づいた定電流を流し
ているため，ノードＮ６１の電位は急速に上昇する。ト
ランジスタＴｒ６２は，ノードＮ６１の電位上昇に応じ
て，コンダクタンスを急速に上昇させる。そして，トラ
ンジスタＴｒ６１，Ｔｒ６２を経由して電荷がノード１
７ａに供給される。したがって，ノード１７ａの電位
は，基準電圧と等しいレベルに復帰する。

【０１１９】これとは逆に，第１検出部５ａに備えられ
たカレントミラー回路のリファレンス電圧（基準電圧）
に対して，ノード１７ａにおける電圧が上回った場合
も，ノード１７ａの電圧上昇は最小限に抑えられる。

【０１２０】このように，第１検出部７６ａは，ノード
１７ａを基準電圧出力回路９１から出力される基準電圧
と等しい電圧レベルに保つように作用する。

【０１２１】セルバイアス回路８１と第１検出部７６ａ
の作用によって，バイアス電圧供給ライン２とノード１
７ａの電位はともに基準電圧に一致することになる。

【０１２２】以上のように，第４の実施の形態にかかる
不揮発性半導体記憶装置によれば，独立した基準電圧出
力回路９１を備え，この基準電圧出力回路９１から出力
される基準電圧に基づいて，セルバイアス回路８１は，
バイアス電圧（イコライズ電圧）を生成し，検出回路
（第１検出部７６ａ，第２検出部７６ｂ）はセンス電圧
を生成する。したがって，例えば，非選択ソースライン
の充電時にバイアス電圧にゆれが生じても，検出回路は
安定かつ高速なセンス動作を行うことが可能となる。ま
た，回路の微細化が進むとともに大きな問題となるトラ
ンジスタの仕上りバラツキに対するマージンが確保され
る。

【０１２３】［第５の実施の形態］本発明の第５の実施
の形態にかかる不揮発性半導体記憶装置の構成を図８に
示す。

【０１２４】第５の実施の形態にかかる不揮発性半導体
記憶装置は，第１の実施の形態にかかる不揮発性半導体
記憶装置に対して，セルバイアス回路１および検出回路
６がそれぞれセルバイアス回路８２および検出回路７７
に置き換えられ，ビットラインイコライズトランジスタ
群５０が追加された構成を有する。

【０１２５】ビットラインイコライズトランジスタ群５
０は，Ｎチャネル型のトランジスタ５０１，５０２，・
・・，５０ｍから構成されている。各トランジスタ５０
１，５０２，・・・，５０ｍのドレインはバイアス電圧
供給ライン２に共通接続され，ゲートは制御ノード２４
に共通接続され，ソースはそれぞれビットライン・・
・，１４１，１４２，・・・に接続されている。

【０１２６】検出回路７７は，同一の回路で構成されて
いる第１検出部７７ａと第２検出部７７ｃを備え，さら
に，Ｎチャネル型のトランジスタ７７ｃを備えている。

【０１２７】第１の実施の形態にかかる不揮発性半導体
記憶装置において，ノード１８はグランドラインに直接
接続されているが，ここではノード１８は，トランジス
タ７７ｃを介してグランドラインに接続されている。ト
ランジスタ７７ｃのゲートは，制御ノード２２に接続さ
れており，この制御ノード２２がＨレベルのとき，ノー
ド１８はグランドレベルとなる。

【０１２８】セルバイアス回路８２と第１検出部７７ａ
（第２検出部７７ｂ）の回路構成を図９を用いて説明す
る。

【０１２９】セルバイアス回路８２は，動作時セルバイ
アス電圧保持回路８３（第１の定電圧生成部）と待機時
セルバイアス電圧保持回路８４（第２の定電圧生成部）
から構成されている。

【０１３０】ここで，第５の実施の形態にかかる不揮発
性半導体記憶装置が組み込まれるシステムにおいて，こ
の不揮発性半導体記憶装置がデータ書き込み／読み出し
動作を行っている状態（データ書き込み／読み出しが可
能な状態も含む）にある場合，この不揮発性半導体記憶
装置は動作状態にあるという。逆に，システムにおい
て，消費電力の低減等の目的からこの不揮発性半導体記
憶装置に対して最小限の電力しか供給されていない（あ
るいは電力が供給されていない）場合，この不揮発性半
導体記憶装置は待機状態にあるという。

【０１３１】動作時セルバイアス電圧保持回路８３は，
Ｐチャネル型のトランジスタＴｒ１１，Ｔｒ１３，Ｎチ
ャネル型のトランジスタＴｒ１２，Ｔｒ１４，Ｔｒ８３
１から構成されている。

【０１３２】トランジスタＴｒ１１のソースは電源ライ
ンに接続され，ドレインとゲートはノードＮ１２に接続
されている。トランジスタＴｒ１２のドレインはノード
Ｎ１２に接続され，ゲートはノードＮ１１に接続され，
ソースはノードＮ１３に接続されている。

【０１３３】トランジスタＴｒ１３のソースは電源ライ
ンに接続され，ゲートはノードＮ８３１に接続され，ド
レインはノードＮ１１に接続されている。トランジスタ
Ｔｒ１４のドレインはノードＮ１１に接続され，ゲート
はノードＮ１３に接続され，ソースはグランドラインに
接続されている。

【０１３４】トランジスタＴｒ８３１のドレインはノー
ドＮ１１に接続され，ゲートはノードＮ８３１に接続さ
れ，ソースはグランドラインに接続されている。

【０１３５】ノードＮ１３は，バイアス電圧供給ライン
２に接続されており，ノードＮ８３１は，制御ノード２
２に接続されている。

【０１３６】待機時セルバイアス電圧保持回路８４は，
Ｐチャネル型のトランジスタＴｒ８４１，Ｔｒ８４３，
Ｎチャネル型のトランジスタＴｒ８４２，Ｔｒ８４４，
Ｔｒ８４５から構成されている。

【０１３７】トランジスタＴｒ８４１のソースは電源ラ
インに接続され，ドレインとゲートはノードＮ８４２に
接続されている。トランジスタＴｒ８４２のドレインは
ノードＮ８４２に接続され，ゲートはノードＮ８４１に
接続され，ソースはノードＮ８４３に接続されている。

【０１３８】トランジスタＴｒ８４３のソースは電源ラ
インに接続され，ゲートはグランドラインに接続され，
ドレインはノードＮ８４１に接続されている。トランジ
スタＴｒ８４４のドレインはノードＮ８４１に接続さ
れ，ゲートはノードＮ８４３に接続され，ソースはグラ
ンドラインに接続されている。

【０１３９】トランジスタＴｒ８４５のドレインとゲー
トはノードＮ８４３に接続され，ソースはグランドライ
ンに接続されている。

【０１４０】ノードＮ８４３は，バイアス電圧供給ライ
ン２に接続されている。

【０１４１】第１検出部７７ａは，Ｐチャネル型のトラ
ンジスタＴｒ６１，Ｔｒ６３，Ｎチャネル型のトランジ
スタＴｒ６２，Ｔｒ６４，Ｔｒ７７１から構成されてい
る。

【０１４２】トランジスタＴｒ６１のソースは電源ライ
ンに接続され，ドレインとゲートはノードＮ６２に接続
されている。トランジスタＴｒ６２のドレインはノード
Ｎ６２に接続され，ゲートはノードＮ６１に接続され，
ソースはノードＮ６３に接続されている。

【０１４３】トランジスタＴｒ６３のソースは電源ライ
ンに接続され，ゲートはノードＮ７７１に接続され，ド
レインはノードＮ６１に接続されている。トランジスタ
Ｔｒ６４のドレインはノードＮ６１に接続され，ゲート
はノードＮ６３に接続され，ソースはグランドラインに
接続されている。

【０１４４】トランジスタＴｒ７７１のドレインはノー
ドＮ６１に接続され，ゲートはノードＮ７７１に接続さ
れ，ソースはグランドラインに接続されている。

【０１４５】ノードＮ６３は，ノード１７ａに接続され
ており，ノードＮ６２は，第１検出部６ａの出力ノード
２０ａに接続されている。ノードＮ７７１は，制御ノー
ド２２に接続されている。

【０１４６】以上のように構成された第５の実施の形態
にかかる不揮発性半導体記憶装置の動作について説明す
る。

【０１４７】第５の実施の形態にかかる不揮発性半導体
記憶装置が待機状態にあるとき，サブメモリセルアレイ
選択回路７は，すべてのサブメモリセルアレイ３Ａ〜３
Ｎのソースラインおよびドレインラインをイコライズす
るため，ソースイコライズ選択ライン群１０を構成する
すべてのソースイコライズ選択ラインおよびドレインイ
コライズ選択ライン群１１を構成するすべてのドレイン
イコライズ選択ラインをＨレベルとする。

【０１４８】このときのサブメモリセルアレイ選択ライ
ン１２を構成する各サブメモリセルアレイ選択ライン，
ワードライン群１３を構成する各ワードライン，カラム
選択ライン群１６を構成する各カラム選択ライン，およ
び非選択カラム選択ライン群１９を構成する各非選択カ
ラム選択ラインの論理レベルの状態は任意である。

【０１４９】第５の実施の形態にかかる不揮発性半導体
記憶装置が待機状態にあるとき，制御ノード２１はＬレ
ベルとなる。これによって，トランジスタ７７ｃはオフ
状態（非導通状態）となり，バイアス電圧供給ライン２
とグランドラインとのショートが防止される。一方，第
５の実施の形態にかかる不揮発性半導体記憶装置が動作
状態にあるとき，制御ノード２１はＨレベルとなり，ト
ランジスタ７７ｃはオン状態（導通状態）となる。

【０１５０】第５の実施の形態にかかる不揮発性半導体
記憶装置が待機状態にあるとき，制御ノード２４はＬレ
ベルとなる。これによって，また待機時，端子24は"H"
レベルであり，ビットラインイコライズトランジスタ群
５０を構成するすべてのトランジスタ５０１，５０２，
・・・，５０ｍがオン状態（導通状態）となり，すべて
のビットラインにセルバイアス回路８２から出力された
バイアス電圧が印加される。一方，第５の実施の形態に
かかる不揮発性半導体記憶装置が動作状態にあるとき，
制御ノード２４はＬレベルとなり，ビットラインイコラ
イズトランジスタ群５０を構成するすべてのトランジス
タ５０１，５０２，・・・，５０ｍがオフ状態（非導通
状態）となる。

【０１５１】次に，図９を用いて，セルバイアス回路８
２と第１検出部７７ａの動作を説明する。

【０１５２】第５の実施の形態にかかる不揮発性半導体
記憶装置が待機状態にあるとき，Ｈレベルのモード信号
が制御ノード２２に入力される。このため，動作時セル
バイアス電圧保持回路８３に属するトランジスタＴｒ１
３はオフ状態となり，トランジスタＴｒ８３１はオン状
態となり，ノードＮ１１はグランドレベルとなる。ノー
ドＮ１１がグランドレベルの場合，トランジスタＴｒ１
２がオフ状態となる。

【０１５３】同様に，制御ノード２２がＨレベルのと
き，第１検出部７７ａに属するトランジスタＴｒ６３は
オフ状態となり，トランジスタＴｒ７７１はオン状態と
なり，ノードＮ６１はグランドレベルとなる。ノードＮ
６１がグランドレベルの場合，トランジスタＴｒ６２が
オフ状態となる。

【０１５４】このように，第５の実施の形態にかかる不
揮発性半導体記憶装置が待機状態にあるとき，動作時セ
ルバイアス電圧保持回路８３および第１検出部７７ａは
電力を消費しないことになる。そして，これら動作時セ
ルバイアス電圧保持回路８３および第１検出部７７ａは
メモリセルアレイに対してに電圧を出力しないことにあ
る。

【０１５５】第５の実施の形態にかかる不揮発性半導体
記憶装置が待機状態にあるとき，待機時セルバイアス電
圧保持回路８４は，定電圧源として機能する。なお，そ
の出力電圧特性は動作時セルバイアス電圧保持回路８３
および第１検出部７７ａと略同一である。

【０１５６】待機状態にあるとき，メモリセルアレイ内
のビットライン，メインソースライン，ドレインライ
ン，およびソースラインは待機時セルバイアス電圧保持
回路８４によってイコライズされる。

【０１５７】バイアス電圧供給ライン２がイコライズ電
圧を下回った場合，待機時セルバイアス電圧保持回路８
４に属するトランジスタＴｒ８４４のコンダクタンスが
低下し，ノードＮ８４１の電位が上昇する。これによっ
て，Ｔｒ８４２のコンダクタンスが上昇し，ノードＮ８
４３の電位が上昇する。そして，ノードＮ８４３に接続
されているバイアス電圧供給ライン２の電位は，イコラ
イズ電圧レベルまで復帰する。

【０１５８】これに対して，バイアス電圧供給ライン２
がイコライズ電圧を上回った場合，トランジスタＴｒ８
４４のコンダクタンスが上昇し，ノードＮ８４１の電位
が低下する。これによって，Ｔｒ８４２のコンダクタン
スが低下し，ノードＮ８４３の電位が低下する。そし
て，ノードＮ８４３に接続されているバイアス電圧供給
ライン２の電位は，イコライズ電圧レベルまで復帰す
る。

【０１５９】このように，第５の実施の形態にかかる不
揮発性半導体記憶装置が待機状態にあるとき，バイアス
電圧供給ライン２の電位は，待機時セルバイアス電圧保
持回路８４によって一定に保たれる。なお，待機時のセ
ルバイアス回路８２の消費電力を抑えるため，待機時セ
ルバイアス電圧保持回路８４に属するトランジスタＴｒ
８４１およびトランジスタＴｒ８４３のコンダクタンス
は十分に小さい値に設定されている。また，動作時セル
バイアス電圧保持回路８３と等しいバイアス電圧（イコ
ライズ電圧）をバイアス電圧供給ライン２に出力するた
め，トランジスタＴｒ８４１，Ｔｒ８４３のコンダクタ
ンスに応じて，トランジスタＴｒ８４２，Ｔｒ８４４，
Ｔｒ８４５のコンダクタンスが設定されている。

【０１６０】以上説明したように，第５の実施の形態に
かかる不揮発性半導体記憶装置によれば，待機状態のと
きに動作セルバイアス電圧保持回路８３と検出回路７７
をディスエーブル状態として消費電力の低減させること
が可能となる。しかも，待機状態のときのセルバイアス
電圧は，消費電力の小さい待機セルバイアス電圧保持回
路８４によって一定に保たれるため，動作状態に移行し
た後，すぐにデータの書き込み／読み出し動作を開始す
ることが可能となる。

【０１６１】［第６の実施の形態］第６の実施の形態に
かかる不揮発性半導体記憶装置は，第５の実施の形態に
かかる不揮発性半導体記憶装置に対して，検出回路７７
が第１検出部７８ａと第２検出部７８ｂとトランジスタ
７７ｃから成る検出回路に置き換えられた構成を有す
る。第１検出部７８ａと第２検出部７８ｂは同一の回路
から構成されている。第１検出部７８ａをセルバイアス
回路８２とともに図１０に示す。

【０１６２】第１検出部７８ａは，Ｐチャネル型のトラ
ンジスタＴｒ６１，Ｔｒ６３，Ｔｒ７６１，Ｔｒ７８
１，Ｔｒ７８２，Ｔｒ７８３，Ｎチャネル型のトランジ
スタＴｒ６２，Ｔｒ６４，Ｔｒ７６２から構成されてい
る。すなわち，第１検出部７８ａは，図６に示した第１
検出部７６ａに対して，Ｐチャネル型のトランジスタＴ
ｒ７８１，Ｔｒ７８２，Ｔｒ７８３が追加された構成を
有する。

【０１６３】トランジスタＴｒ６１のソースはノードＮ
７８１に接続され，ドレインとゲートはノードＮ６２に
接続されている。トランジスタＴｒ６２のドレインはノ
ードＮ６２に接続され，ゲートはノードＮ６１に接続さ
れ，ソースはノードＮ６３に接続されている。

【０１６４】トランジスタＴｒ６３のソースはノードＮ
７８２に接続され，ゲートはノードＮ７６１に接続さ
れ，ドレインはノードＮ６１に接続されている。トラン
ジスタＴｒ６４のドレインはノードＮ６１に接続され，
ゲートはノードＮ６３に接続され，ソースはグランドラ
インに接続されている。

【０１６５】トランジスタＴｒ７６１のソースはノード
Ｎ７８３に接続され，ドレインとゲートはノードＮ７６
１に接続されている。トランジスタＴｒ７６２のドレイ
ンはノードＮ７６１に接続され，ゲートはノードＮ７６
２に接続され，ソースはグランドラインに接続されてい
る。

【０１６６】トランジスタＴｒ７８１のソースは電源ラ
インに接続され，ゲートはノードＮ７８４に接続され，
ドレインはノードＮ７８１に接続されている。トランジ
スタＴｒ７８２のソースは電源ラインに接続され，ゲー
トはノードＮ７８４に接続され，ドレインはノードＮ７
８２に接続されている。トランジスタＴｒ７８３のソー
スは電源ラインに接続され，ゲートはノードＮ７８４に
接続され，ドレインはノードＮ７８３に接続されてい
る。

【０１６７】ノードＮ６３は，ノード１７ａに接続され
ており，ノードＮ６２は，第１検出部６ａの出力ノード
２０ａに接続されている。ノードＮ７６２は，バイアス
電圧供給ライン２に接続されている。ノードＮ７８４
は，制御ノード２２に接続されている。

【０１６８】以上のように構成された第６の実施の形態
にかかる不揮発性半導体記憶装置の動作，主に検出回路
（第１検出部７８ａ）とセルバイアス回路８２の動作に
ついて説明する。

【０１６９】第６の実施の形態にかかる不揮発性半導体
記憶装置が待機状態にあるとき，Ｈレベルのモード信号
が制御ノード２２に入力される。このため，動作時セル
バイアス電圧保持回路８３に属するトランジスタＴｒ１
３はオフ状態となり，トランジスタＴｒ８３１はオン状
態となり，ノードＮ１１はグランドレベルとなる。ノー
ドＮ１１がグランドレベルの場合，トランジスタＴｒ１
２がオフ状態となる。

【０１７０】同様に，制御ノード２２がＨレベルのと
き，第１検出部７８ａに属するトランジスタＴｒ７８
１，Ｔｒ７８２，Ｔｒ７８３はオフ状態となる。

【０１７１】このように，第６の実施の形態にかかる不
揮発性半導体記憶装置が待機状態にあるとき，動作時セ
ルバイアス電圧保持回路８３および第１検出部７８ａは
電力を消費しないことになる。そして，これら動作時セ
ルバイアス電圧保持回路８３および第１検出部７８ａは
メモリセルアレイに対してに電圧を出力しないことにあ
る。

【０１７２】第６の実施の形態にかかる不揮発性半導体
記憶装置が待機状態にあるとき，待機時セルバイアス電
圧保持回路８４は，定電圧源として機能する。なお，そ
の出力電圧特性は動作時セルバイアス電圧保持回路８３
および第１検出部７８ａと略同一である。

【０１７３】待機状態にあるとき，メモリセルアレイ内
のビットライン，メインソースライン，ドレインライ
ン，およびソースラインは待機時セルバイアス電圧保持
回路８４によってイコライズされる。

【０１７４】第６の実施の形態にかかる不揮発性半導体
記憶装置が動作状態にあるとき，Ｌレベルのモード信号
が制御ノード２２に入力される。これによって，待機時
セルバイアス電圧保持回路８４はディスエーブル状態と
なり，逆に動作時セルバイアス電圧保持回路８３がイネ
ーブル状態となる。その時の動作時セルバイアス電圧保
持回路８３と第１検出部７８ａの動作は，図６に示した
第３の実施の形態にかかる不揮発性半導体記憶装置に備
えられたセルバイアス回路１と第１検出部７６ａの動作
と略同一となる。

【０１７５】以上説明したように，第６の実施の形態に
かかる不揮発性半導体記憶装置によれば，待機状態にお
ける消費電力の低減が可能となる。さらに，動作状態に
おいて，ノード１７ａに出力されるセンス電圧とバイア
ス電圧供給ライン２に出力されるバイアス電圧（イコラ
イズ電圧）は等しいレベルとなるように調整される。

【０１７６】［第７の実施の形態］第７の実施の形態に
かかる不揮発性半導体記憶装置は，第６の実施の形態に
かかる不揮発性半導体記憶装置に対して，セルバイアス
回路８２がセルバイアス回路８５に置き換えられ，基準
電圧出力回路９３が追加された構成を有する。セルバイ
アス回路８５と基準電圧出力回路９３を，第１検出部７
８ａとともに図１１に示す。

【０１７７】セルバイアス回路８５は，動作時セルバイ
アス電圧保持回路８６と待機時セルバイアス電圧保持回
路８７から構成されている。

【０１７８】動作時セルバイアス電圧保持回路８６は，
Ｐチャネル型のトランジスタＴｒ１１，Ｔｒ１３，Ｔｒ
８１１，Ｔｒ８６１，Ｔｒ８６２，Ｔｒ８６３，Ｎチャ
ネル型のトランジスタＴｒ１２，Ｔｒ１４，Ｔｒ８１２
から構成されている。すなわち，動作時セルバイアス電
圧保持回路８６は，図７に示したセルバイアス回路８１
に対して，Ｐチャネル型のトランジスタＴｒ８６１，Ｔ
ｒ８６２，Ｔｒ８６３が追加された構成を有する。

【０１７９】トランジスタＴｒ１１のソースはノードＮ
８６１に接続され，ドレインとゲートはノードＮ１２に
接続されている。トランジスタＴｒ１２のドレインはノ
ードＮ１２に接続され，ゲートはノードＮ１１に接続さ
れ，ソースはノードＮ１３に接続されている。

【０１８０】トランジスタＴｒ１３のソースはノードＮ
８６２に接続され，ゲートはノードＮ８１１に接続さ
れ，ドレインはノードＮ１１に接続されている。トラン
ジスタＴｒ１４のドレインはノードＮ１１に接続され，
ゲートはノードＮ１３に接続され，ソースはグランドラ
インに接続されている。

【０１８１】トランジスタＴｒ８１１のソースはノード
Ｎ８６３に接続され，ドレインとゲートはノードＮ８１
１に接続されている。トランジスタＴｒ８１２のドレイ
ンはノードＮ８１１に接続され，ゲートはノードＮ８１
２に接続され，ソースはグランドラインに接続されてい
る。

【０１８２】トランジスタＴｒ８６１のソースは電源ラ
インに接続され，ゲートはノードＮ８６４に接続され，
ドレインはノードＮ８６１に接続されている。トランジ
スタＴｒ８６２のドレインは電源ラインに接続され，ゲ
ートはノードＮ８６４に接続され，ドレインはノードＮ
８６２に接続されている。トランジスタＴｒ８６３のド
レインは電源ラインに接続され，ゲートはノードＮ８６
４に接続され，ドレインはノードＮ８６３に接続されて
いる。

【０１８３】ノードＮ１３は，バイアス電圧供給ライン
２に接続されており，ノードＮ８１２は，基準電圧出力
回路９３に接続されている。

【０１８４】待機時セルバイアス電圧保持回路８７は，
Ｐチャネル型のトランジスタＴｒ８７１とＮチャネル型
のトランジスタＴｒ８７２から構成されている。

【０１８５】トランジスタＴｒ８７１のソースは電源ラ
インに接続され，ドレインとゲートはノードＮ８７１に
接続されている。トランジスタＴｒ８７２のドレインは
ノードＮ８７１に接続され，ゲートはノードＮ８７３に
接続され，ソースはノードＮ８７２に接続されている。

【０１８６】ノードＮ８７２は，バイアス電圧供給ライ
ン２に接続されており，ノードＮ８７３は，基準電圧出
力回路９３に接続されている。

【０１８７】なお，第６の実施の形態にかかる不揮発性
半導体記憶装置では第１検出部７８ａのノードＮ７６２
は，図１０に示したように，バイアス電圧供給ライン２
に接続されているが，ここでは，第１検出部７８ａのノ
ードＮ７６２は，基準電圧出力回路９３に接続されてい
る。

【０１８８】以上のように構成された第７の実施の形態
にかかる不揮発性半導体記憶装置の動作，主に検出回路
（第１検出部７８ａ）とセルバイアス回路８５の動作に
ついて説明する。

【０１８９】第７の実施の形態にかかる不揮発性半導体
記憶装置が待機状態にあるとき，Ｈレベルのモード信号
が制御ノード２２に入力される。このため，動作時セル
バイアス電圧保持回路８６に属するトランジスタＴｒ８
６１，Ｔｒ８６２，Ｔｒ８６３はオフ状態となる。同様
に，第１検出部７８ａに属するトランジスタＴｒ７８
１，Ｔｒ７８２，Ｔｒ７８３はオフ状態となる。

【０１９０】このように，第７の実施の形態にかかる不
揮発性半導体記憶装置が待機状態にあるとき，動作時セ
ルバイアス電圧保持回路８６および第１検出部７８ａは
電力を消費しないことになる。そして，これら動作時セ
ルバイアス電圧保持回路８６および第１検出部７８ａは
メモリセルアレイに対してに電圧を出力しないことにあ
る。

【０１９１】第７の実施の形態にかかる不揮発性半導体
記憶装置が待機状態にあるとき，待機時セルバイアス電
圧保持回路８７は，定電圧源として機能する。なお，そ
の出力電圧特性は動作時セルバイアス電圧保持回路８６
および第１検出部７８ａと略同一である。

【０１９２】待機状態にあるとき，メモリセルアレイ内
のビットライン，メインソースライン，ドレインライ
ン，およびソースラインは待機時セルバイアス電圧保持
回路８７によってイコライズされる。

【０１９３】以上説明したように，第７の実施の形態に
かかる不揮発性半導体記憶装置によれば，待機状態にお
ける消費電力の低減が可能となる。さらに，動作状態に
おいて，ノード１７ａに出力されるセンス電圧とバイア
ス電圧供給ライン２に出力されるバイアス電圧（イコラ
イズ電圧）が等しいレベルとなるように調整される。

【０１９４】［第８の実施の形態］第８の実施の形態に
かかる不揮発性半導体記憶装置は，図１２に示すよう
に，第７の実施の形態にかかる不揮発性半導体記憶装置
に対して，第１検出部７８ａのノードＮ７６２の接続先
が，基準電圧出力回路９３からバイアス電圧供給ライン
２に変更された点のみ構成を異にする。

【０１９５】第８の実施の形態にかかる不揮発性半導体
記憶装置が待機状態にあるとき，セルバイアス回路８５
に備えられた待機時セルバイアス電圧保持回路８７のみ
が活性化しており，第８の実施の形態にかかる不揮発性
半導体記憶装置は，第７の実施の形態にかかる不揮発性
半導体記憶装置と略同一の動作を行う。

【０１９６】第８の実施の形態にかかる不揮発性半導体
記憶装置が動作状態にあるとき，セルバイアス回路８５
に備えられた動作時セルバイアス電圧保持回路８６は活
性化している。バイアス電圧供給ライン２およびこれに
接続される回路には，寄生容量が存在する。この寄生容
量は，待機状態にあるとき，待機時セルバイアス電圧保
持回路８７によって充電されている。したがって，動作
状態に移行したとき動作時セルバイアス電圧保持回路８
６が出力するセルバイアス電圧（イコライズ電圧）は，
瞬間的に定常状態に安定する。また，第１検出部７８
ａ，第２検出部７８ｂは，セルバイアス回路８５から出
力されるセルバイアス電圧を基準として速やかに電流検
出状態へと移行する。

【０１９７】以上説明したように，第８の実施の形態に
かかる不揮発性半導体記憶装置によれば，第７の実施の
形態にかかる不揮発性半導体記憶装置と同様の効果が得
られる。さらに，第８の実施の形態にかかる不揮発性半
導体記憶装置によれば，基準電圧出力回路９３の出力が
第１検出部７８ａ，第２検出部７８ｂに接続されていな
いため，第１検出部７８ａ，第２検出部７８ｂの状態遷
移（特に待機状態から動作状態への遷移）期間に，トラ
ンジスタ容量カップリングに起因する基準電圧出力回路
９３から出力される基準電圧の変動が防止される。

【０１９８】また，第１検出部７８ａ，第２検出部７８
ｂに構成されているカレントミラー回路は，リファレン
ス電圧をバイアス電圧供給ライン２から直接得るように
構成されているため，第１検出部７８ａ，第２検出部７
８ｂは，バイアス電圧供給ライン２に電位変動が生じた
場合に，その電位変動に正確に対応するセンス電圧を遅
延なくノード１７ａ，１７ｂに出力することが可能とな
る。

【０１９９】ここまで説明した第１〜８の実施の形態に
かかる不揮発性半導体記憶装置は，データ読み出し専用
として回路構成されていたが，これに対してデータ書き
込み動作を行うための回路を兼ね備えた不揮発性半導体
記憶装置についても本発明を適用することが可能であ
る。以下，本発明の実施の形態として，データ書き込み
／読み出し動作が可能な不揮発性半導体記憶装置を説明
する。

【０２００】［第９の実施の形態］第９の実施の形態に
かかる不揮発性半導体記憶装置は，図１３に示すよう
に，第１の実施の形態にかかる不揮発性半導体記憶装置
に対して，検出回路６が検出・書込回路７１に置き換え
られており，電気的データ書き込み機能が追加されたも
のである。

【０２０１】検出・書込回路７１は，検出回路６に対し
て，第１検出部６ａ，第２検出部６ｂがそれぞれ，第１
検出・書込部７１ａ，第２検出・書込部７１ｂに置き換
えられ，さらに，Ｎチャネル型のトランジスタ７１ｃが
追加された構成を有する。

【０２０２】第１の実施の形態にかかる不揮発性半導体
記憶装置において，ノード１８はグランドラインに直接
接続されているが，ここではノード１８は，トランジス
タ７１ｃを介してグランドラインに接続されている。ト
ランジスタ７１ｃのゲートは，制御ノード２６に接続さ
れており，この制御ノード２６がＨレベルのとき，ノー
ド１８はグランドレベルとなる。

【０２０３】データ読み出し動作のときには，制御ノー
ド２６は，Ｈレベルとなり，トランジスタ７１ｃはオン
状態となる。第９の実施の形態にかかる不揮発性半導体
記憶装置は，第１の実施の形態にかかる不揮発性半導体
記憶装置のデータ読み出し動作と略同一の動作を行う。

【０２０４】次に，第９の実施の形態にかかる不揮発性
半導体記憶装置のデータ書き込み動作について説明す
る。なお，データ書き込み動作では，データ読み出し動
作における各メモリセルのソースとドレインの電位関係
が逆転するが，以下の説明では，ここまで用いてきた回
路要素の名称をそのまま用いることとする。

【０２０５】データ書き込み動作時，セルバイアス回路
１は，各メモリセルのドレインに印加される書き込み電
圧Ｖｗｓｄをバイアス電圧供給ライン２に出力する。検
出・書込回路７１に属する第１検出・書込部７１ａ，第
２検出・書込部７１ｂはそれぞれ，選択メモリセルに書
き込むデータに応じて，書き込み電圧Ｖｗ，非書き込み
電圧Ｖｎをノード１７ａ，１７ｂに対して出力する。

【０２０６】サブメモリセルアレイ３Ａが非選択の場
合，サブメモリセルアレイ３Ａに属するすべてのソース
ライン３６２，３６４，・・・およびドレインライン３
６１，３６３，・・・がバイアス電圧供給ライン２に接
続されないように，サブメモリセルアレイ選択回路７
は，ソースイコライズ選択ライン群１０の中のサブメモ
リセルアレイ３Ａに接続されているソースイコライズ選
択ライン１０１，１０２に対してＬレベル電圧Ｖｌを出
力し，ドレインイコライズ選択ライン１１に対して電圧
Ｖｌを出力する。これによって，サブメモリセルアレイ
３Ａに属するすべてのソースラインイコライズトランジ
スタ３１１，３１２，・・・およびすべてのドレインラ
インイコライズトランジスタ３２１，３２２，３２３，
・・・はオフ状態（非導通状態）となる。

【０２０７】また，サブメモリセルアレイ選択回路７
は，サブメモリセルアレイ３Ａのドレインライン３６
１，３６３，・・・をビットライン群１４から切離すた
め，および，ソースライン３６２，３６４，・・・をメ
インソースライン群１５から切離すため，サブメモリセ
ルアレイ選択ライン群１２の中のサブメモリセルアレイ
３Ａに接続されているサブメモリセルアレイ選択ライン
１２１，１２２に対して電圧Ｖｌを出力し，サブメモリ
セルアレイ３Ａに属するすべてのソース選択トランジス
タ３４１，３４２，・・・およびすべてのドレイン選択
トランジスタ３５１，３５２，・・・をオフ状態（非導
通状態）とする。

【０２０８】サブメモリセルアレイ選択回路７は，サブ
メモリセルアレイ３Ａ以外の非選択サブメモリセルアレ
イについても同様に，これに接続されているソースイコ
ライズ選択ライン，ドレインイコライズ選択ライン，お
よびサブメモリセルアレイ選択ラインに対して電圧Ｖｌ
を出力する。

【０２０９】次に，サブメモリセルアレイ３Ａに属する
メモリセルｂ２，ｃ２に対してデータを書き込む場合の
第９の実施の形態にかかる不揮発性半導体記憶装置の動
作を説明する。

【０２１０】ワードライン選択回路８は，メモリセルｂ
２，ｃ２のゲートに接続されているワードライン１３２
に書き込みゲート電圧Ｖｗｇを出力し，ワードライン１
３２以外のワードライン１３１，１３３，・・・，１３
ｋに電圧Ｖｌを出力する。

【０２１１】これと同時に，サブメモリセルアレイ選択
回路７は，サブメモリセルアレイ選択ライン１２１にＨ
レベル電圧Ｖｈを出力し，ドレイン選択トランジスタ３
５２，３５４およびソース選択トランジスタ３４１をオ
ン状態（導通状態）とする。これによってメモリセルｂ
２，ｃ２のドレインに接続されているドレインライン３
６１，３６３とビットライン１４１，１４２が接続さ
れ，メモリセルｂ２，ｃ２のソースに共通接続されてい
るソースライン３６２とメインソースライン１５１が接
続される。

【０２１２】さらに，サブメモリセルアレイ選択回路７
は，ソースライン３６２に対して書き込み電圧Ｖｗｓｄ
を印加するため，ソースイコライズ選択ライン１０１に
ゲート電圧Ｖｗｇを出力し，ソースラインイコライズト
ランジスタ３１１をオン状態（導通状態）とする。ま
た，サブメモリセルアレイ選択回路７は，メモリセルｂ
２，ｃ２以外の非選択メモリセルが接続されているソー
スラインに書き込み電圧Ｖｗｓｄが印加されないよう
に，ソースイコライズ選択ライン１０２に電圧Ｖｌを出
力し，非選択メモリセルが接続されているドレインライ
ンに書き込み電圧Ｖｗｓｄが印加されないように，ドレ
インイコライズ選択ライン１１に電圧Ｖｌを出力する。

【０２１３】カラムアドレスデコーダ９は，カラム選択
ライン１６２に電圧Ｖｈを出力し，ビットラインカラム
スイッチ群４ａに属するトランジスタ４２１およびソー
スラインカラムスイッチ群４ｂに属するトランジスタ４
２３をオン状態とする。これによって，ビットライン１
４１とノード１７ａが接続され，ビットライン１４２と
ノード１７ｂが接続され，メインソースライン１５１と
ノード１８が接続される。

【０２１４】同時にカラムアドレスデコーダ９は，カラ
ム選択ライン１６２以外のカラム選択ライン１６１，１
６３，・・・，１６ｍに電圧Ｖｌを出力し，ビットライ
ンカラムスイッチ群４ａに属するトランジスタ４２１以
外のトランジスタおよびソースラインカラムスイッチ群
４ｂに属するトランジスタ４２３以外のトランジスタを
オフ状態とする。これによって，選択されたビットライ
ン１４１，１４２以外の非選択ビットラインと，選択さ
れたメインソースライン１５１以外の非選択メインソー
スラインが検出・書込回路７１から切断される。

【０２１５】さらに，カラムアドレスデコーダ９は，非
選択カラム選択ライン１９１，・・・，１９ｍに電圧Ｖ
ｌを出力し，非選択ソースラインイコライズトランジス
タ群５を構成するトランジスタ５１，・・・，５ｍをオ
フ状態（非導通状態）とする。これによって，各ソース
ラインに対して，非選択ソースラインイコライズトラン
ジスタ群５側から書き込み電圧Ｖｗｓｄが印加されるこ
とはない。

【０２１６】書き込み動作中，ソースラインイコライズ
トランジスタ３１１を介して，バイアス電圧供給ライン
２がグランドラインにショートしないように，制御ノー
ド２６には電圧Ｖｌが与えられ，トランジスタ７１ｃは
オフ状態（非導通状態）とされている。

【０２１７】以上の説明から明らかなように，本発明
は，データ書き込み機能を有する不揮発性半導体記憶装
置に対しても適用することが可能である。そして，デー
タ書き込み機能が付加された第９の実施の形態にかかる
不揮発性半導体記憶装置によれば，第１の実施の形態に
かかる不揮発性半導体記憶装置と同様の効果が得られ
る。

【０２１８】［第１０の実施の形態］第１０の実施の形
態にかかる不揮発性半導体記憶装置は，図１４に示すよ
うに，第１の実施の形態にかかる不揮発性半導体記憶装
置に対して，検出回路６が検出・書込回路７２に置き換
えられており，電気的データ書き込み機能が追加された
ものである。

【０２１９】検出・書込回路７２は，検出回路６に対し
て，第１検出部６ａ，第２検出部６ｂがそれぞれ，第１
検出・書込部７１ａ，第２検出・書込部７１ｂに置き換
えられた構成を有する。すなわち，検出・書込回路７２
は，第９の実施の形態にかかる不揮発性半導体記憶装置
に備えれた検出・書込回路７１に対して，トランジスタ
７１ｃが省略された構成とされている。そして，ノード
１８は直接，グランドラインに接続されている。

【０２２０】第１０の実施の形態にかかる不揮発性半導
体記憶装置は，データ読み出し動作に関しては，第１の
実施の形態にかかる不揮発性半導体記憶装置と略同一で
ある。

【０２２１】次に，第１０の実施の形態にかかる不揮発
性半導体記憶装置のデータ書き込み動作について説明す
る。なお，データ書き込み動作では，データ読み出し動
作における各メモリセルのソースとドレインの電位関係
が逆転するが，以下の説明では，ここまで用いてきた回
路要素の名称をそのまま用いることとする。

【０２２２】データ書き込み動作時，セルバイアス回路
１は，非書き込み電圧Ｖｎをバイアス電圧供給ライン２
に出力する。検出・書込回路７２に属する第１検出・書
込部７１ａ，第２検出・書込部７１ｂはそれぞれ，選択
メモリセルに書き込むデータに応じて，書き込み電圧Ｖ
ｗｓｇ，非書き込み電圧Ｖｎをノード１７ａ，１７ｂに
対して出力する。

【０２２３】サブメモリセルアレイ３Ａが非選択の場
合，サブメモリセルアレイ選択回路７は，サブメモリセ
ルアレイ３Ａのドレインライン３６１，３６３，・・・
をビットライン群１４から切離すため，および，ソース
ライン３６２，３６４，・・・をメインソースライン群
１５から切離すため，サブメモリセルアレイ選択ライン
群１２の中のサブメモリセルアレイ３Ａに接続されてい
るサブメモリセルアレイ選択ライン１２１，１２２に対
してＬレベル電圧電圧Ｖｌを出力し，サブメモリセルア
レイ３Ａに属するすべてのソース選択トランジスタ３４
１，３４２，・・・およびすべてのドレイン選択トラン
ジスタ３５１，３５２，・・・をオフ状態（非導通状
態）とする。

【０２２４】さらに，サブメモリセルアレイ選択回路７
は，サブメモリセルアレイ３Ａ以外の非選択サブメモリ
セルアレイに接続されているソースイコライズ選択ライ
ン，ドレインイコライズ選択ライン，およびサブメモリ
セルアレイ選択ラインに対して電圧Ｖｌを出力する。

【０２２５】なお，ドレインイコライズ選択ライン１
１，ソースイコライズ選択ライン群１０を構成する各ソ
ースイコライズ選択ライン，およびワードライン群１３
を構成する各ワードラインの論理レベルの状態は任意で
ある。

【０２２６】次に，サブメモリセルアレイ３Ａに属する
メモリセルｂ２，ｃ２に対してデータを書き込む場合の
第１０の実施の形態にかかる不揮発性半導体記憶装置の
動作を説明する。

【０２２７】ワードライン選択回路８は，メモリセルｂ
２，ｃ２のゲートに接続されているワードライン１３２
にゲート電圧Ｖｗｇを出力し，ワードライン１３２以外
のワードライン１３１，１３３，・・・，１３ｋに電圧
Ｖｌを出力する。

【０２２８】これと同時に，サブメモリセルアレイ選択
回路７は，サブメモリセルアレイ選択ライン１２１にゲ
ート電圧Ｖｗｇを出力し，ドレイン選択トランジスタ３
５２，３５４およびソース選択トランジスタ３４１をオ
ン状態（導通状態）とする。これによってメモリセルｂ
２，ｃ２のドレインに接続されているドレインライン３
６１，３６３とビットライン１４１，１４２が接続さ
れ，メモリセルｂ２，ｃ２のソースに共通接続されてい
るソースライン３６２とメインソースライン１５１が接
続される。

【０２２９】さらに，サブメモリセルアレイ選択回路７
は，ソースライン３６２をバイアス電圧供給ライン２か
ら切離すため，ソースイコライズ選択ライン１０１にＬ
レベル電圧Ｖｌを出力し，ソースラインイコライズトラ
ンジスタ３１１をオフ状態（非導通状態）とする。

【０２３０】また，サブメモリセルアレイ選択回路７
は，ソースイコライズ選択ライン１０２にＨレベル電圧
Ｖｈを出力し，メモリセルａ２，ｄ２のドレインとバイ
アス電圧供給ライン２を接続する。これによって，メモ
リセルａ２，ｄ２のドレインに非書き込み電圧Ｖｎが印
加され，メモリセルａ２，ｄ２へのデータの誤書き込み
が防止される。

【０２３１】また，サブメモリセルアレイ選択回路７
は，各ドレインラインをバイアス電圧供給ライン２から
切離すため，ドレインイコライズ選択ライン１１にＬレ
ベル電圧Ｖｌを出力する。

【０２３２】カラムアドレスデコーダ９は，カラム選択
ライン１６２にゲート電圧Ｖｗｇを出力し，ビットライ
ンカラムスイッチ群４ａに属するトランジスタ４２１お
よびソースラインカラムスイッチ群４ｂに属するトラン
ジスタ４２３をオン状態とする。これによって，ビット
ライン１４１とノード１７ａが接続され，ビットライン
１４２とノード１７ｂが接続され，メインソースライン
１５１とノード１８が接続される。

【０２３３】同時にカラムアドレスデコーダ９は，カラ
ム選択ライン１６２以外のカラム選択ライン１６１，１
６３，・・・，１６ｍに電圧Ｖｌを出力し，ビットライ
ンカラムスイッチ群４ａに属するトランジスタ４２１以
外のトランジスタおよびソースラインカラムスイッチ群
４ｂに属するトランジスタ４２３以外のトランジスタを
オフ状態とする。これによって，選択されたビットライ
ン１４１，１４２以外の非選択ビットラインと，選択さ
れたメインソースライン１５１以外の非選択メインソー
スラインが検出・書込回路７１から切断される。

【０２３４】さらに，カラムアドレスデコーダ９は，非
選択カラム選択ライン１９１，・・・，１９ｍに電圧Ｖ
ｌを出力し，非選択ソースラインイコライズトランジス
タ群５を構成するトランジスタ５１，・・・，５ｍをオ
フ状態（非導通状態）とする。これによって，各ソース
ラインに対して，非選択ソースラインイコライズトラン
ジスタ群５側から書き込み電圧Ｖｗｓｄが印加されるこ
とはない。

【０２３５】以上説明したように，第１０の実施の形態
にかかる不揮発性半導体記憶装置によれば，データ書き
込みの対象となるメモリセルのドレインに選択的に高電
圧が印加される。したがって，データの誤書き込みが防
止されるとともに，ドレインに対する高電圧の印加に起
因するドレインディスターブの発生が抑制される。な
お，第１０の実施の形態は図５に示した第２の実施の形
態に適用できる。これは，第２の実施形態における書き
込みセルのソースライン３６２のみが接地電位になるか
らである。なお，ここでビット線１４１に接続されるメ
モリセルｙ２，ｚ２のドレインには高電圧がかかるが，
それらメモリセルｙ２，ｚ２のソースはフローティング
状態のため，書き込みは行われない。

【０２３６】［第１１の実施の形態］第１１の実施の形
態にかかる不揮発性半導体記憶装置は，図１５に示すよ
うに，第１の実施の形態にかかる不揮発性半導体記憶装
置に対して，検出回路６が検出・書込回路７１に置き換
えられ，セルドレイン電圧印加トランジスタ群２７が追
加された構成を有しており，電気的データ書き込み機能
が追加されたものである。

【０２３７】セルドレイン電圧印加トランジスタ群２７
は，ゲートが制御ノード２７に接続されている複数のセ
ルドレイン電圧印加トランジスタから構成されている。
各セルドレイン電圧印加トランジスタのドレインはバイ
アス電圧供給ライン２に共通接続されており，各セルド
レイン電圧印加トランジスタのソースはそれぞれ，バイ
アス電圧供給サブライン２Ａ〜２Ｎを介して，サブメモ
リセルアレイ３Ａ〜３Ｎに接続されている。

【０２３８】検出・書込回路７１は，検出回路６に対し
て，第１検出部６ａ，第２検出部６ｂがそれぞれ，第１
検出・書込部７１ａ，第２検出・書込部７１ｂに置き換
えられ，さらに，Ｎチャネル型のトランジスタ７１ｃが
追加された構成を有する。

【０２３９】第１の実施の形態にかかる不揮発性半導体
記憶装置において，ノード１８はグランドラインに直接
接続されているが，ここではノード１８は，トランジス
タ７１ｃを介してグランドラインに接続されている。ト
ランジスタ７１ｃのゲートは，制御ノード２６に接続さ
れており，この制御ノード２６がＨレベルのとき，ノー
ド１８はグランドレベルとなる。

【０２４０】データ読み出し動作のとき，制御ノード２
６にはＨレベル電圧Ｖｈが与えられる。したがって，ト
ランジスタ７１ｃはオン状態となり，セルドレイン電圧
印加トランジスタ群２７に属するセルドレイン電圧印加
トランジスタはすべてオン状態となる。第１１の実施の
形態にかかる不揮発性半導体記憶装置は，第１の実施の
形態にかかる不揮発性半導体記憶装置のデータ読み出し
動作と略同一の動作を行う。

【０２４１】次に，第１１の実施の形態にかかる不揮発
性半導体記憶装置のデータ書き込み動作について説明す
る。なお，データ書き込み動作では，データ読み出し動
作における各メモリセルのソースとドレインの電位関係
が逆転するが，以下の説明では，ここまで用いてきた回
路要素の名称をそのまま用いることとする。

【０２４２】データ書き込み動作時，セルバイアス回路
１は，各メモリセルのドレインに印加される書き込み電
圧Ｖｗｓｄをバイアス電圧供給ライン２に出力する。検
出・書込回路７１に属する第１検出・書込部７１ａ，第
２検出・書込部７１ｂはそれぞれ，選択メモリセルに書
き込むデータに応じて，書き込み電圧Ｖｗ，非書き込み
電圧Ｖｎをノード１７ａ，１７ｂに対して出力する。

【０２４３】制御ノード２６にはＬレベル電圧Ｖｌが与
えられる。このため，バイアス電圧供給ライン２とバイ
アス電圧供給サブライン２Ａ〜２Ｎは切離される。

【０２４４】サブメモリセルアレイ３Ａが非選択の場
合，サブメモリセルアレイ３Ａに属するすべてのソース
ライン３６２，３６４，・・・およびドレインライン３
６１，３６３，・・・がバイアス電圧供給サブライン２
Ａに接続されないように，サブメモリセルアレイ選択回
路７は，ソースイコライズ選択ライン群１０の中のサブ
メモリセルアレイ３Ａに接続されているソースイコライ
ズ選択ライン１０１，１０２に対してＬレベル電圧Ｖｌ
を出力し，ドレインイコライズ選択ライン１１に対して
電圧Ｖｌを出力する。これによって，サブメモリセルア
レイ３Ａに属するすべてのソースラインイコライズトラ
ンジスタ３１１，３１２，・・・およびすべてのドレイ
ンラインイコライズトランジスタ３２１，３２２，３２
３，・・・はオフ状態（非導通状態）となる。

【０２４５】また，サブメモリセルアレイ選択回路７
は，サブメモリセルアレイ３Ａのドレインライン３６
１，３６３，・・・をビットライン群１４から切離すた
め，および，ソースライン３６２，３６４，・・・をメ
インソースライン群１５から切離すため，サブメモリセ
ルアレイ選択ライン群１２の中のサブメモリセルアレイ
３Ａに接続されているサブメモリセルアレイ選択ライン
１２１，１２２に対して電圧Ｖｌを出力し，サブメモリ
セルアレイ３Ａに属するすべてのソース選択トランジス
タ３４１，３４２，・・・およびすべてのドレイン選択
トランジスタ３５１，３５２，・・・をオフ状態（非導
通状態）とする。

【０２４６】サブメモリセルアレイ選択回路７は，サブ
メモリセルアレイ３Ａ以外の非選択サブメモリセルアレ
イについても同様に，これに接続されているソースイコ
ライズ選択ライン，ドレインイコライズ選択ライン，お
よびサブメモリセルアレイ選択ラインに対して電圧Ｖｌ
を出力する。

【０２４７】次に，サブメモリセルアレイ３Ａに属する
メモリセルｂ２，ｃ２に対してデータを書き込む場合の
第１１の実施の形態にかかる不揮発性半導体記憶装置の
動作を説明する。

【０２４８】ワードライン選択回路８は，メモリセルｂ
２，ｃ２のゲートに接続されているワードライン１３２
にゲート電圧Ｖｗｇを出力し，ワードライン１３２以外
のワードライン１３１，１３３，・・・，１３ｋに電圧
Ｖｌを出力する。

【０２４９】これと同時に，サブメモリセルアレイ選択
回路７は，サブメモリセルアレイ選択ライン１２１にＨ
レベル電圧Ｖｈを出力し，ドレイン選択トランジスタ３
５２，３５４およびソース選択トランジスタ３４１をオ
ン状態（導通状態）とする。これによってメモリセルｂ
２，ｃ２のドレインに接続されているドレインライン３
６１，３６３とビットライン１４１，１４２が接続さ
れ，メモリセルｂ２，ｃ２のソースに共通接続されてい
るソースライン３６２とメインソースライン１５１が接
続される。

【０２５０】また，サブメモリセルアレイ選択回路７
は，サブメモリセルアレイ３Ａに属するすべてのソース
ラインおよびビットラインがバイアス電圧供給サブライ
ン２Ａから切離されるように，ソースイコライズ選択ラ
イン１０１，１０２およびドレインイコライズ選択ライ
ン１１に対してＬレベル電圧Ｖｌを出力する。

【０２５１】カラムアドレスデコーダ９は，カラム選択
ライン１６２に電圧Ｖｈを出力し，ビットラインカラム
スイッチ群４ａに属するトランジスタ４２１およびソー
スラインカラムスイッチ群４ｂに属するトランジスタ４
２３をオン状態とする。これによって，ビットライン１
４１とノード１７ａが接続され，ビットライン１４２と
ノード１７ｂが接続され，メインソースライン１５１と
ノード１８が接続される。

【０２５２】同時にカラムアドレスデコーダ９は，カラ
ム選択ライン１６２以外のカラム選択ライン１６１，１
６３，・・・，１６ｍに電圧Ｖｌを出力し，ビットライ
ンカラムスイッチ群４ａに属するトランジスタ４２１以
外のトランジスタおよびソースラインカラムスイッチ群
４ｂに属するトランジスタ４２３以外のトランジスタを
オフ状態とする。これによって，選択されたビットライ
ン１４１，１４２以外の非選択ビットラインと，選択さ
れたメインソースライン１５１以外の非選択メインソー
スラインが検出・書込回路７１から切断される。

【０２５３】さらに，カラムアドレスデコーダ９は，選
択されたメインソースライン１５１に対して，書き込み
電圧Ｖｗｓｄが印加されるように，非選択カラムライン
１９２に対してゲート電圧Ｖｗｇを出力する。これによ
って，非選択ソースラインイコライズトランジスタ群５
を構成する複数のトランジスタの中で，トランジスタ５
２のみがオン状態（導通状態）となる。これによりトラ
ンジスタ３４１が導通状態になるため，ソースライン３
６２には電圧Ｖｗｓｄが印可される。同時に，カラムア
ドレスでコーダ９は，選択されたメインソースライン１
５１以外のメインソースライン１５１，１５３，・・
・，１５ｍに書き込み電圧Ｖｗｓｄが印加されないよう
に，非選択カラムライン１９２以外の非選択カラムライ
ン１９１，１９３．・・・，１９ｍに対してＬレベル電
圧Ｖｌを出力する。これによって，非選択ソースライン
イコライズトランジスタ群５を構成する複数のトランジ
スタの中で，トランジスタ５２以外のトランジスタ５
１，５３，・・・，５ｍがオフ状態（非導通状態）とな
る。

【０２５４】書き込み動作中，ソースライン３６２を介
して，バイアス電圧供給ライン２がグランドラインにシ
ョートしないように，制御ノード２６には電圧Ｖｌが与
えられ，トランジスタ７１ｃはオフ状態（非導通状態）
とされている。

【０２５５】以上説明したように，第１１の実施の形態
にかかる不揮発性半導体記憶装置によれば，第１０の実
施の形態にかかる不揮発性半導体記憶装置と同様に，デ
ータ書き込みの対象となるメモリセルのドレインに選択
的に高電圧が印加される。したがって，データの誤書き
込みが防止されるとともに，ドレインに対する高電圧の
印加に起因するドレインディスターブの発生が抑制され
る。なお，第１１の実施の形態も第１０の実施の形態同
様に，図５に示した第２の実施の形態に適用可能であ
る。

【０２５６】添付図面を参照しながら本発明の好適な実
施の形態について説明したが，本発明はかかる実施の形
態に限定されない。当業者であれば，特許請求の範囲に
記載された技術的思想の範疇内において各種の変更例ま
たは修正例に想到し得ることは明らかであり，それらに
ついても当然に本発明の技術的範囲に属するものと了解
される。

【０２５７】例えば，本発明の実施の形態について，１
段のカラムスイッチ（ビットラインカラムスイッチ群４
ａ，ソースラインカラムスイッチ群４ｂ）を備えた不揮
発性半導体記憶装置を用いて説明したが，本発明は，２
段以上のカラムスイッチを備えた不揮発性半導体記憶装
置に対しても適用可能である。

【０２５８】本発明の実施の形態にかかる不揮発性半導
体記憶装置に備えられたセルバイアス回路１，８１，８
２，８５において，トランジスタＴｒ１１は，ダイオー
ドとして機能するようにゲートがドレインに接続されて
いる。しかし，これに代えて，ゲートをグランドライン
に接続するようにしてもよい。

【０２５９】例えば，図７に示したように，第４の実施
の形態にかかる不揮発性半導体記憶装置は，カレントミ
ラー回路を含むセルバイアス回路８１および第１，２検
出部７６ａ，７６ｂを備えている。このカレントミラー
回路は，２個のＰチャネル型トランジスタのゲートが共
通化され，２個のＮチャネル型トランジスタの各ゲート
がカレントミラー回路の入力ノードとなるように構成さ
れている。これに代えて，２個のＮチャネル型トランジ
スタのゲートが共通化され，２個のＰチャネル型トラン
ジスタの各ゲートが入力ノードとなるように構成された
カレントミラー回路を用いることも可能である。

【０２６０】第７の実施の形態にかかる不揮発性半導体
記憶装置に備えられた動作時セルバイアス電圧保持回路
８６は，図１１に示すように，電源ラインからバイアス
電圧供給ライン２への電流経路を遮断する手段として，
電源ラインとトランジスタＴｒ１１との間にトランジス
タＴｒ８６１を備え，電源ラインからグランドラインへ
の電流経路を遮断する手段として，電源ラインとトラン
ジスタＴｒ１３との間および電源ラインとトランジスタ
Ｔｒ８１１との間にそれぞれトランジスタＴｒ８６２お
よびトランジスタＴｒ８６３を備えている。これらトラ
ンジスタＴｒ８６１，Ｔｒ８６２，Ｔｒ８６３の位置を
それぞれ，トランジスタＴｒ１１とトランジスタＴｒ１
２との間，トランジスタＴｒ１３とノードＮ１１との
間，およびトランジスタＴｒ８１１とノードＮ８１１と
の間に変更することも可能である。

【０２６１】第７の実施の形態にかかる不揮発性半導体
記憶装置に備えられた第１検出部７８ａは，図１１に示
すように，電源ラインからノード１７ａへの電流経路を
遮断する手段として，電源ラインとトランジスタＴｒ６
１との間にトランジスタＴｒ７８１を備え，電源ライン
からグランドラインへの電流経路を遮断する手段とし
て，電源ラインとトランジスタＴｒ６３との間および電
源ラインとトランジスタＴｒ７６１との間にそれぞれト
ランジスタＴｒ７８２およびトランジスタＴｒ７８３を
備えている。これらトランジスタＴｒ７８１，Ｔｒ７８
２，Ｔｒ７８３の位置をそれぞれ，トランジスタＴｒ６
１とトランジスタＴｒ６２との間，トランジスタＴｒ６
３とノードＮ６５との間，およびトランジスタＴｒ７６
１とノードＮ７６１との間に変更することも可能であ
る。

【０２６２】

【発明の効果】以上説明したように，本発明にかかる不
揮発性半導体記憶装置によれば，データ読み出しの高速
化が実現する。また，本発明は，電気的なデータ書き込
み機能を備えた不揮発性半導体装置に対しても適用可能
である。さらに，装置規模のコンパクト化，消費電力の
低減も可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかる不揮発性半
導体記憶装置の構成を示す回路図である。

【図２】図１の不揮発性半導体記憶装置に備えられたサ
ブメモリセルアレイの構成を示す回路図である。

【図３】図１の不揮発性半導体記憶装置に備えられたセ
ルバイアス回路および検出回路の構成を示す回路図であ
る。

【図４】図１の不揮発性半導体記憶装置に備えられたビ
ットラインのデータ読み出し動作時の電圧変化を示す波
形図である。

【図５】本発明の第２の実施の形態にかかる不揮発性半
導体記憶装置の構成を示す回路図である。

【図６】本発明の第３の実施の形態にかかる不揮発性半
導体記憶装置に備えられたセルバイアス回路および検出
回路の構成を示す回路図である。

【図７】本発明の第４の実施の形態にかかる不揮発性半
導体記憶装置に備えられたセルバイアス回路および検出
回路の構成を示す回路図である。

【図８】本発明の第５の実施の形態にかかる不揮発性半
導体記憶装置の構成を示す回路図である。

【図９】図８の不揮発性半導体記憶装置に備えられたセ
ルバイアス回路および検出回路の構成を示す回路図であ
る。

【図１０】本発明の第６の実施の形態にかかる不揮発性
半導体記憶装置に備えられたセルバイアス回路および検
出回路の構成を示す回路図である。

【図１１】本発明の第７の実施の形態にかかる不揮発性
半導体記憶装置に備えられたセルバイアス回路，検出回
路，および基準電圧出力回路の構成を示す回路図であ
る。

【図１２】本発明の第８の実施の形態にかかる不揮発性
半導体記憶装置に備えられたセルバイアス回路，検出回
路，および基準電圧出力回路の構成を示す回路図であ
る。

【図１３】本発明の第９の実施の形態にかかる不揮発性
半導体記憶装置の構成を示す回路図である。

【図１４】本発明の第１０の実施の形態にかかる不揮発
性半導体記憶装置の構成を示す回路図である。

【図１５】本発明の第１１の実施の形態にかかる不揮発
性半導体記憶装置の構成を示す回路図である。

【図１６】従来の不揮発性半導体記憶装置に備えられた
ビットラインのデータ読み出し動作時の電圧変化を示す
波形図である。

【符号の説明】

１：セルバイアス回路 ２：バイアス電圧供給ライン ３：メモリセルアレイ ３Ａ：サブメモリセルアレイ ４：カラムスイッチ群４ ４ａ：ビットラインカラムスイッチ群 ４ｂ：ソースラインカラムスイッチ群 ５：非選択ソースラインイコライズトランジスタ群 ６：検出回路 ６ａ：第１検出部 ６ｂ：第２検出部 ７：サブメモリセルアレイ選択回路 ８：ワードライン選択回路 ９：カラムアドレスデコーダ １０：ソースイコライズ選択ライン群 １１：ドレインイコライズ選択ライン １２：サブメモリセルアレイ選択ライン群 １３：ワードライン群 １４：ビットライン群 １５：メインソースライン群 １６：カラム選択ライン群 １７ａ，１７ｂ：ノード １８：ノード １９：非選択カラム選択ライン群 ２０ａ，２０ｂ：出力ノード ２７：セルドレイン電圧印加トランジスタ群 ３１：ソースラインイコライズトランジスタ群 ３２：ドレインラインイコライズトランジスタ群 ３３：メモリセルブロック ３４：ソース選択トランジスタ群 ３５：ドレイン選択トランジスタ群 ５０：ビットラインイコライズトランジスタ群 ７１：検出・書込回路 ７１ａ：第１検出・書込部 ７１ｂ：第２検出・書込部 ７２：検出・書込回路 ７６ａ：第１検出部 ７６ｂ：第２検出部 ７７：検出回路 ７７ａ：第１検出部 ７７ｂ：第２検出部 ７８ａ：第１検出部 ７８ｂ：第２検出部 ８１：セルバイアス回路 ８２：セルバイアス回路 ８３：動作時セルバイアス電圧保持回路 ８４：待機時セルバイアス電圧保持回路 ８５：セルバイアス回路 ８６：動作時セルバイアス電圧保持回路 ８７：待機時セルバイアス電圧保持回路 ９１：基準電圧出力回路 ９３：基準電出力回路 １０１，１０２：ソースイコライズ選択ライン １２１，１２２：サブメモリセルアレイ選択ライン １３１〜１３ｋ：ワードライン １４１〜１４ｍ：ビットライン １５１，１５２：メインソースライン ３６１，３６３：ドレインライン ３６２，３６４：ソースライン ａ１：メモリセル

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルと，前記各メモリセル
   のドレインが接続される複数のドレインラインと，前記
   各メモリセルのソースが接続される複数のソースライン
   と，第１の定電圧を出力する定電圧出力部と，前記複数
   のドレインラインを選択的に前記定電圧出力部に接続す
   る第１ドレインライン選択部と，前記複数のソースライ
   ンを選択的に前記定電圧出力部に接続する第１ソースラ
   イン選択部と，前記複数のドレインラインを選択的に複
   数のビットラインに接続する第２のドレインライン選択
   部と，前記複数のソースラインを選択的に複数のメイン
   ソースラインに接続する第２のソースライン選択部と，
   第１のノードに対して第２の定電圧を出力するととも
   に，前記第１のノードにおける電流電圧変動を増幅して
   第２のノードに出力する検出部と，前記複数のビットラ
   インを選択的に前記第１のノードに接続するビットライ
   ン選択部と，を備えたことを特徴とする，不揮発性半導
   体記憶装置。
2. 【請求項２】 前記複数のメモリセルの中で隣接する２
   個のメモリセルの各ドレインに接続されている２本のド
   レインラインは，１本のビットラインに接続されること
   を特徴とする，請求項１に記載の不揮発性半導体記憶装
   置。
3. 【請求項３】 前記第１の定電圧と前記第２の定電圧
   は，略同一のレベルであることを特徴とする，請求項１
   または２に記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記検出部は，前記第１の定電圧を参照
   して，前記第２の定電圧を生成することを特徴とする，
   請求項１，２，または３に記載の不揮発性半導体記憶装
   置。
5. 【請求項５】 基準電圧を出力する基準電圧出力部を備
   え，前記定電圧出力部は，前記基準電圧を参照して，前
   記第１の定電圧を生成し，前記検出部は，前記基準電圧
   を参照して，前記第２の定電圧を生成する，ことを特徴
   とする，請求項１，２，または３に記載の不揮発性半導
   体記憶装置。
6. 【請求項６】 前記定電圧出力部は，前記第１の定電圧
   を生成する第１の定電圧生成部と，前記第２の定電圧を
   生成する第２の定電圧生成部とを備え，少なくとも前記
   第１の定電圧生成部は，モード信号に応じてイネーブル
   状態／ディスエーブル状態に切り替わる，ことを特徴と
   する，請求項１，２，３，４，または５に記載の不揮発
   性半導体記憶装置。
7. 【請求項７】 前記検出部は，モード信号に応じてイネ
   ーブル状態／ディスエーブル状態に切り替わる，ことを
   特徴とする，請求項１，２，３，４，５，または６に記
   載の不揮発性半導体記憶装置。
8. 【請求項８】 前記メモリセルに対する電気的なデータ
   書き込みが可能であることを特徴とする，請求項１，
   ２，３，４，５，６，または７に記載の不揮発性半導体
   記憶装置。