JP2005537602A - メモリマトリクスの複数の横列に対して同時書き込みを行うデバイス - Google Patents

Abstract

ワードラインドライバ回路（１０）は、メモリマトリクス、例えば複数のコンテントアドレッサブルセル（１２）から成るマトリクスのワードライン（１８）に結合されている。ワードラインドライバ回路は、複数のワードラインを同時に選択することにより、同じビットラインを介して複数の横列内のメモリセルに同時に書き込むことができる。セル強度制御回路（１７）は、少なくとも複数の横列のメモリセル内へのデータの書き込み中に、メモリセル内にデータを書き込むために必要なドライブ強度をビットラインドライバ回路（１５）のドライブ強度に対して減少させる。好ましくは、ドライブ強度制御回路（１７）は縦列内のメモリセルの電源ラインに抵抗素子を有しており、それにより、更に多くのセルの同時書き込み中に更に多くの電流が引き出される際に、縦列内のセルの供給電圧が次第に減少される。

Description

本発明はメモリを有するデバイスに関する。

従来、半導体メモリは、横列および縦列に配置された複数のメモリセルから成るマトリクスを使用して構成されている。横列および縦列のそれぞれにはワードライン回路およびビットライン回路が設けられている。横列におけるワードライン回路は、横列内の複数のセルの複数の選択入力が共通に結合されるワードラインを備えている。縦列におけるビットライン回路は、縦列内の複数セルの複数データ入力／出力が同時に結合されるビットラインを備えている。動作中、一度に１つの横列がワードラインを介して選択され、それにより、選択された横列内のセルからビットラインを介してデータを読み取ることができ或いは上記セルに対してデータを書き込むことができる。

幾つかのメモリにおいては、複数の横列を同時に選択して、その複数の横列内のセルに対して同じデータを同時に書き込むことが望ましい。これは、例えばコンテントアドレッサブルメモリ（ＣＡＭ；結合性メモリ（ａｓｓｏｃｉａｔｉｖｅ ｍｅｍｏｒｙ）とも呼ばれる）における場合である。そのようなメモリにおいては、パターンデータを供給することができるとともに、いずれの横列内のメモリセルが、パターンデータとマッチするデータを含んでいるかを検出することができる。検出された横列の全てのセルに対して同時に書き込みできることが望ましい。この目的のため、ワードライン回路は、マッチングデータを含んでいると検出された横列のワードラインを選択できるワードラインドライバ構成を備えている。マッチングデータを有する全ての横列が同時に選択されることが好ましい。これにより、多数のワードラインを同時に選択できる。同様に、他のタイプのメモリにおいては、複数の横列をワードラインドライバに同時に選択させることにより、幾つかの横列のセルの内容を同時にリセット、プリセット、または初期化することが望ましい場合がある。

しかしながら、複数の横列が同時に選択されると、書き込み中におけるビットラインの駆動に伴って１つの問題が生じる。ビットライン回路は、書き込まれなければならないデータを選択された横列内のメモリセルに供給するビットラインドライバ回路を有している。ビットラインドライバ回路は、異なる選択された横列からの多数のメモリセルを同時に駆動しなければならない場合がある。メモリマトリクスが例えば６４個の横列を有している場合には、最大で６４個のセルを新たな論理状態へと同時に駆動する必要があるかもしれない。そのためには、そのようなメモリを複雑にしかつ製造コストを高める可能性がある非常に強力なビットラインドライバ回路が必要となる。また、そのような強力なドライバ回路によりワット損が大きくなる。

特に、本発明の目的は、過度に強力なビットラインドライバ回路を必要とすることなく、同じビットラインを介して複数の横列内のセルに同時に書き込むことができる、メモリマトリクスを有するデバイスを提供することにある。

本発明に係るデバイスが請求項１に記載されている。本発明において、個々のメモリセル内に情報を記憶するために必要な所要のドライブ強度は、少なくともデータがセル内に書き込まれなければならない場合、データが同時に書き込まれなければならない少なくとも縦列内の全てのセルに関して一時的に減少される。

一実施形態において、所要のドライブ強度は、書き込み中に縦列内のセルの電源入力に供給される電源電圧を下げることにより減少される。これは簡単でありメモリセルの再設計を必要としない有効な技術である。

更なる実施形態において、電源電圧は、外部電源ラインとセルの電源入力同士を接続する電源ラインとの間に抵抗素子を設けることにより減少される。これにより、更に多くのセル内にデータを上書きしなければならない場合に電源電圧が自動的に更に減少され、その結果、所要のドライブ強度が、上書きされなければならないセルの数に適合される。

複数の縦列における対応する縦列に対し別個の電源リダクション回路が設けられることが好ましい。そのため、各縦列における電源減少は、データが変更されなければならない縦列内のセルの数に自動的に適合される。これにより、選択されなかったセル内のデータが変更される虞が不必要に増大することが回避される。

ビットラインドライバの供給電圧は、メモリセルの供給電圧と同じ方法で減少される。これにより、書き込み中にセルが損傷する虞を排除できる。

以下、図面を使用しながら、本発明に係るデバイスのこれらの目的および他の目的並びに有利な態様について詳細に説明する。

図１は、スタティックメモリセルのマトリクス１と、ワードラインドライバ回路２と、書き込み回路３と、読み取り回路４と、処理回路５とを有するデバイスを示している。書き込み回路３および読み取り回路４は、ビットライン６ａおよびマッチパターンライン６ｂを介してマトリクス１に結合されている。ワードラインドライバ回路２は横列選択ライン７ａおよびフラグライン７ｂを介してマトリクス１に結合されている。

図１ａは、コンテントアドレッサブルメモリで使用するためのマトリクス１の一実施形態を詳細に示している。マトリクス１は、横列および縦列に配置された複数のスタティックメモリセル１２を有している（明確のため、２つの横列および２つの縦列だけが示されているが、実際には、それよりも多い数の横列および縦列が使用されても良い）。各縦列毎に、一対のビットライン１４ａ，１４ｂを備えるビットライン回路および一対のマッチパターンライン１３が存在する。縦列のセルは、縦列のビットライン１４ａ，１４ｂおよびマッチパターンライン１３に結合されている。書き込みデータ入力１６はビットラインドライバ１５を介してビットライン１４ａ，１４ｂに結合されている。各横列毎に、ワードライン１８を備えるワードライン回路およびフラグライン１９が存在する。横列のセルは、横列のワードライン１８およびフラグライン１９に結合されている。全ての横列のフラグライン１９およびワードライン１８はワードラインドライバ回路１０に結合されている。

電源ライン（Ｖｄｄ）はマトリクス１の電源の１つの極を与える。各縦列毎に電源リダクション回路１７が存在する。この電源リダクション回路１７は、一方側の電源ライン（Ｖｄｄ）と他方側のセル１２の電源入力との間に結合されている。各縦列のビットラインドライバ１５の電源入力は、縦列の電源リダクション回路のセル１２の側に結合されている。また、一般に、セル１２およびビットラインドライバ１５は、他の電源接続部（簡単のため、図示しない）にも接続されており、様々な電源接続部間の電圧差によって給電されて動作するようになっている。

動作時、処理回路５は、セル１２からのデータ読み取りおよび／またはセル１２へのデータ書き込みを含む処理機能を果たす。

本発明はコンテントベーストアドレッサブルメモリに関して例示されている。コンテントベーストアドレッシングの原理はそれ自体既知であり本発明を理解する上で必須ではなく、簡単に説明するにとどめる。コンテントベーストアドレッシング処理回路５は、マッチパターンライン６ｂを介して情報パターンをメモリセル１２に供給する。情報パターンは多くの異なるビットから成り、これらの異なる各ビットはマッチパターンライン６ｂのうちの異なる１つに加えられる。情報パターンは、セル１２の横列のうちのどれがアクセスされるべきかを示している。すなわち、１つの横列は、その横列のメモリセル１２の内容（コンテント）が情報パターンとマッチする時にアクセスされなければならない。情報パターンに応じて、横列のメモリセル１２により、フラグライン７ｂ上でフラグ信号が生成される。メモリセルの内容（コンテント）が情報パターンとマッチする横列のフラグ信号は一方の論理レベルを取り、他の横列のフラグ信号は他方の論理レベルを取る。書き込み動作の場合、処理回路５は情報パターンを書き込みデータで補い、書き込み回路３はこの書き込みデータをビットライン６ａに加える。ワードラインドライバ２は、フラグ信号がマッチ状態を示した横列を選択する。その結果、書き込みデータは、マッチングデータを含んだ横列のメモリセル１２内に記憶される。メモリセルの内容および情報パターンによっては、書き込みデータが２つ以上の横列のメモリセルに書き込まれなければならない場合がある。

本発明において重要なことは、コンテントベーストアドレッシングが、動作中のある段階でコピーされなければならない場合があるデータを処理回路５が２つ以上の横列のセル１２に供給する１つの用途を例示しているという点である。データがコピーされなければならない横列の数は予め分かっていなくても良い（これは、一般に、コンテントベーストアドレッシングを用いた場合である）。

図１ａを参照すると、書き込み中、ワードラインドライバ回路１０は、例えばフラグライン１９から受けたフラグ信号に基づいて、関連する複数の横列のセルに対して選択信号を同時に供給する。ビットラインドライバ１５は、ビットライン１４ａ，１４ｂを駆動して、ワードライン１８を用いて選択された横列のセル１２内のデータを上書きする。電源リダクション回路１７は、少なくとも書き込み中に、メモリマトリクス１内のセル１２の両端間の電源電圧を一時的に減少させる。その結果、選択された横列のメモリセル１２の内容を変えるために必要な電流の量が減少される。したがって、セル１２の両端間の電源電圧が減少されない時に必要とされるよりも性能が低いドライバ１５を用いてデータをセル１２に書き込むことができる。

セル１２の電源電圧が減少されると、それと同時に、ビットラインドライバ１５の出力電圧がセル１２の電源電圧を上回らないようにビットラインドライバ１５に印加される電源電圧が減少される。これにより、セル１２へのダメージが防止される。無論、ダメージの危険が無い場合、ビットラインドライバ１５に対して直接にすなわちマトリクス１内のセル１２の電源リダクション回路１７を介すことなく電力が供給されても良い。

電源リダクション回路１７は抵抗素子（例えば、レジスタまたはレジスタとして機能するトランジスタ）として実現されることが好ましい。

図４は電源リダクション回路１７の一実施形態を示している。電源リダクション回路１７はＰＭＯＳトランジスタ４０を有している。この場合、ＰＭＯＳトランジスタ４０のチャンネルは、外部電源Ｖｄｄと、セルの電源入力（図示せず）およびビットラインドライバ（図示せず）に結合された内部電源ライン４２との間に結合されている。トランジスタ４０のゲートは制御電位Ｖｃのソースに結合されている。制御電位Ｖｃは、一般に、２つの電位Ｖｄｄ，Ｖｓｓのうちの第２の電源電位Ｖｓｓと等しい。なお、回路は２つの電位Ｖｄｄ，Ｖｓｓ間で電力を受ける。

結果として、多くの電流がビットラインドライバ１５および／または縦列のセル１２によって引き出されると、セル１２の両端間の電源電圧の減少が大きくなる。したがって、電源電圧の減少は、データが変えられなければならない縦列のセル１２の数に自動的に適合される。各縦列毎に別個の電源リダクション回路１７が設けられているため、各縦列における減少は、その内容が変更されなければならない縦列内のセル１２の数にしたがって個別に適合される。無論、マトリクス１のために全体として１つの電源リダクション回路が使用されても良く、あるいは、２つ以上の縦列の各グループ毎に対応する電源リダクション回路が使用されても良い。この場合、供給電圧も減少され、それにより、データを上書きすることができるが、この減少は必要以上に行なわなければならず、選択されなかったセル１２のデータが乱される虞が増大する。この虞は、縦列の異なるグループ毎に好ましくは異なる縦列毎に別個の電源リダクション回路１７を使用することにより減少する。

トランジスタ４０等の抵抗素子と並列に、短絡スイッチ（図示せず、例えば更に別のトランジスタ）が設けられても良い。この場合、このスイッチはアクセス形態に応じて制御されても良い。すなわち、読み取り中においては、回路がスイッチを通電状態とし、それにより、抵抗素子の両端間の電圧降下が短絡される。一方、書き込み中およびコンテントベーストライティング（内容に基づく書き込み）中の任意の場合においては、２つ以上の横列が選択されても良い場合、回路がスイッチを非通電状態とし、それにより、メモリセルの内容を変更するために電流が消費されると、電圧降下が増大する。

電源リダクション回路１７を実現するため、抵抗素子の代わりに他の回路が使用されても良い。例えば、データがマトリクス１のセル１２内に書き込まれなければならない時に選択信号を受けかつ共通の電源ラインＶｄｄとセル１２の電源ラインとの間の電圧降下を増大させることにより選択信号に応答する選択可能電圧リダクション回路が使用されても良い（選択可能電圧リダクション回路の一例は、選択信号に従うソースフォロワー回路である）。この場合、好ましくは、電圧減少量は、選択された横列の数に応じて、例えばフラグラインから得られる情報を選択可能電圧リダクション回路に対して供給することにより適合される。このようにすると、選択されていないセルの内容が変更される虞が減少する。しかしながら、この目的のために抵抗素子を使用しても、あまり複雑にはならず、更に、選択されるセル１２の横列の数ではなく、データが実際に上書きされなければならないセル１２の数に適合することができることが理解される。また、簡単な抵抗素子は、メモリセルのサイズによって規定されかつマトリクス１の縦列の方向に対して垂直な縦列のピッチに非常に容易に適合する。

図２はメモリセルを示している。セルは静的記憶部２２とマッチング部２０とを有している。記憶部は一対の交差結合されたインバータを有しており、各インバータは、セルの電源接続部２４，２６間に、ＰＭＯＳトランジスタ２２０，２２４およびＮＭＯＳトランジスタのチャンネルの直列接続部を備えている。各インバータにおいて、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートは、互いに結合されるとともに、他のインバータのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのチャンネル同士を接続する出力ノード２２１，２２５に結合されている。出力ノード２２１，２２５は、パストランジスタ２２８，２２９のチャンネルを介して、セルが属する縦列のビットライン１４ａ，１４ｂに結合されている。パストランジスタ２２８，２２９のゲートは、セルが属する縦列のワードライン１８に結合されている。

マッチング部２０は２つのブランチを有しており、各ブランチは、第１のＮＭＯＳトランジスタ２００，２０６および第２のＮＭＯＳトランジスタ２０２，２０４のチャンネルの直列接続部を有している。これらの直列接続部は、セルが属するマトリクスの横列のフラグライン１９と電源接続部２６のうちの１つとの間で並列に接続されている。各ブランチにおいて、第１のトランジスタ２００，２０６は、そのゲートが記憶部の対応する出力ノード２２１，２２５に結合されており、第２のトランジスタ２０２，２０４のゲートは、セルが属する縦列の対応するマッチパターンライン１３とマッチするように接続されている。

動作時、静的記憶部２２は、従来の方法で情報を記憶して、インバータによってドライブされるデータを保持する。マッチング部は、記憶部２０内に記憶されているデータがマッチパターンライン１３上に供給されるビットパターンに対応している場合、フラグライン１９の電位を電源ライン２６の電位へと引き寄せる。

更に詳細には、処理回路５からの情報パターンは、マッチパターンライン１３に印加される電圧を決定する。検索されるセルの内容に応じて、高電位（第２のトランジスタ２０２，２０４のうちの一方のチャンネルを通電状態にするのに十分な電位）がマッチングパターンライン１３の第１のラインまたは第２のラインに対して印加される。他のマッチパターンラインが低電位（他の第２のトランジスタ２０２，２０４のチャンネルを非通電状態にするのに十分な電位）に維持される。マッチング中にセルの内容が考慮されるべきでないことを処理回路５が指示する場合、両方のマッチパターンライン１３のうちの１つの電位が低電位に維持される。

両方のマッチパターンライン１３が低電位であると、いずれのブランチも通電されず、フラグライン１９の電圧に影響が及ばない。マッチビットがマッチパターンライン１３に加えられると、マッチパターンライン１３の電圧が立ち上げられる（電圧が立ち上げられるマッチパターンラインがどれであるかについて決定するために必要なパターン）。その結果、一方のブランチの第２のトランジスタ２０２，２０４のチャンネルが通電状態になる。記憶部２２内に記憶されたデータに応じて、同じブランチの第１のトランジスタ２００，２０６のチャンネルも通電状態になっても良い。そのような場合には、ブランチが全体として通電状態となることにより、フラグラインの電圧を電源端子２６の電位へと引き寄せる。

フラグライン１９が例えば予め充電（プリチャージ）されても良く、また、その後に、フラグラインが放電されているか否かをワードラインドライバ１０が検出する。これは、両方のマッチパターンライン上で低電位を受けない横列の任意のセルが必要なビット値から外れたデータを含んでいる場合である。ワードラインドライバ１０は、検出結果を使用して、ワードライン１８の電位が立ち上げられたか否かを決定する。したがって、例えば、フラグライン１９を放電しなかった全ての横列のワードライン１８で電位が立ち上げられても良い（これは、例えば、複数の横列における対応する横列のためのスイッチを有するプリチャージ回路（図示せず）と複数の横列における対応する横列のための記憶素子（図示せず）とをワードラインドライバ内に設けることにより実現されても良い。この場合、ワードラインドライバにはクロック信号が送られ、それにより、第１のクロック段階においてスイッチがフラグラインをプリチャージ電源に結合し、第２のクロック段階においてフラグラインがセルに左右されて浮かされたままにされ、第２のクロック段階の最後に記憶素子がフラグラインからフラグ信号をコピーし、第３のクロック段階において記憶素子がフラグ信号のコピーをワードラインに対して供給する）。書き込み中、そのような横列の全てのワードライン１８の電位は、ワードラインドライバ１０によって同時に立ち上げられても良い。

ワードライン１８の電位が立ち上げられると、パストランジスタ２２８，２２９のチャンネルが通電状態となる。したがって、書き込み中、ビットライン１４ａ，１４ｂ上へドライブされたデータがインバータの出力ノード２２１，２２５に達する。これにより、記憶部は、ビットライン１４ａ，１４ｂ上へドライブされたデータによって決定される状態をとる。データを変更しなければならない場合、ビットラインドライバ１５は、出力ノード２２１，２２５の電位を、トランジスタ２２０，２２２，２２４，２２６から成るインバータに対してドライブする。

本発明は、インバータ（トランジスタ２２０，２２２，２２４，２２６）が出力ノード２２１，２２５を駆動する強さ（ドライブ強度）が記憶部２２の電源端子２４，２６の両端間の供給電圧の減少に伴って減少するという事実を利用している。極端に言うと、電源電圧は、トランジスタ２２０，２２２，２２４，２２６の閾値電圧に近いレベルまで降下する。この場合、トランジスタ２２０，２２２，２２４，２２６は殆ど通電されず、出力ノードは容量性記憶ノードよりも小さくなる。しかし、トランジスタ２２０，２２２，２２４，２２６を通じて幾らかの電流を流すことができる場合にも、下げられたゲートソース電圧がトランジスタ２２０，２２２，２２４，２２６のドライブ強度を減少させる。このことは、記憶部２２内でデータをひっくり返すためにドライバ回路１５が電流を殆ど供給しないで済むことを意味している。同様に、このことは、同じドライバ回路が更に多くのセルの記憶部２２内のデータを同時にひっくり返すことができることを意味している。

電源リダクション回路１７の両端間の電圧降下は、異なる横列およびビットラインドライバ回路からメモリセルによって引き出される電流が増大するにつれて増大する。極端に言うと、上記電圧降下は、メモリセルの電源入力の両端間でほぼ閾値電圧が維持される点まで増大し、それにより、メモリセルを流れる電源電流が殆ど消失する。この効果において、電源リダクション回路１７内の抵抗素子の正確な抵抗値は、多数のメモリセルの内容を同時に変更しなければならない場合、少なくとも一時的に閾値電圧付近まで電圧降下を引き起こすことができる程度に十分大きければ影響を受けることはない。また、他のタイプの電圧減少においても、閾値電圧付近までの減少は十分過ぎるほどである。

１つのタイプのスタティックメモリセルを使用して本発明を説明してきたが、他のタイプのスタティックメモリセル、例えば記憶部２２内の各インバータにおける１つのトランジスタが１つの抵抗素子に取って代えられたセル、あるいは、３つ以上のトランジスタの直列のチャンネルを有するインバータを備えたセルが使用されても良い。

図３は、デバイスで使用するためのビットラインドライバ回路１５を示している。ドライバ回路１５は、電源Ｖｄｄ，２６間で、電源リダクション回路１７と直列に接続されている。ビットラインドライバ回路１５と電源リダクション回路１７との間の内部電源ノード３４は、縦列のセル（図示せず）および縦列の他のドライバ回路（図示せず）に対して電力を供給する。ビットラインドライバ回路１５は、内部電源ノード３４と電源接続部２６との間に、ＰＭＯＳプルアップトランジスタ３０およびＮＭＯＳプルアップトランジスタ３２のチャンネルの直列接続部を有している。ＰＭＯＳトランジスタ３０およびＮＭＯＤトランジスタ３２のゲートは、書き込み回路３（図示せず）によって駆動される入力Ｗａおよび入力Ｗｂにそれぞれ結合されている。ＰＭＯＳトランジスタ３０のチャンネルとＮＭＯＳトランジスタ３２のチャンネルとの間の出力ノードはビットライン１４ａ，１４ｂに結合されている。出力ノードにおける出力電圧は、メモリセルの電源入力２４に供給される電圧によって制限される。したがって、セルの損傷が防止される。

動作時、書き込み回路は、書き込み中に、互いに反対の論理レベルを用いて入力Ｗａ，Ｗｂを駆動させ、これにより、ＰＭＯＳトランジスタ３０またはＮＭＯＳトランジスタ３２の一方が通電状態になる。書き込み回路３は、これらの論理レベルのうちもっとも高いレベルをＶｄｄから得る。この最も高いレベルは、電源リダクション回路１７の両端間の電圧降下によって影響されない。同じ縦列のビットライン１４ａ，１４ｂを駆動するビットラインドライバ１５は、互いに反対の入力信号をその入力Ｗａ，Ｗｂで受ける。これにより、一方のビットラインドライバ１５がそのビットライン１４ａ，１４ｂを論理ハイにし、他方のビットラインドライバ１５がそのビットラインを論理ローにする。書き込みを行なう必要がない場合には、回路が入力Ｗａ，Ｗｂにおける電圧を制御し、それにより、ＰＭＯＳトランジスタ３０およびＮＭＯＳトランジスタ３２の両方が非通電状態に維持される。

通常、ＮＭＯＳパストランジスタ２２８，２２９を介してメモリセルに書き込むために２つのビットライン１４ａ，１４ｂが使用される場合、それは、セルの内容を変更させる最も低い電圧を運ぶビットライン１４ａ，１４ｂである。他のビットライン１４ａ，１４ｂにおける電圧は、その対応するパストランジスタ２２８，２２９を通電状態にしない。したがって、それは、セル１２を異なる状態に駆動する最も低い電圧を有するビットライン１４ａ，１４ｂのビットラインドライバ１５のプルダウントランジスタ３２である。このプルダウントランジスタ３２のゲート電圧は、電源リダクション回路１７の両端間の電圧降下によって影響されない。したがって、ビットラインドライバ１５の関連するドライブ強度は上記電圧降下によって影響を受けないが、メモリセルの関連するドライブ強度は影響を受ける。ビットラインドライバ１５の同じ強度は、２つ以上のセルのデータ変化を同時にドライブすることができる。これは、これらのメモリセルの電流供給能力が同時書き込み中における電源リダクション回路１７全体にわたる電圧降下によって減少されるからである。無論、ビットラインドライバのドライブ強度が同時書き込み中に減少される場合であっても、ドライブ強度がメモリセル１２ごとに必要な所要のドライブ強度よりも小さく減少される限り、同じ結果となる。

複数の横列のセルに対して同時にデータを書き込むことができかつそのような横列の数が一般にデータに依存するため特に有用であるコンテントアドレッサブルメモリに関して本発明を説明してきた。しかしながら、本発明を他のタイプのメモリに対して同様に適用できることは言うまでもない。この場合、複数の横列のセルに対してデータを同時に書き込むことが望ましい。例えば、メモリ全体内または２つ以上の横列からなるグループ内のデータをリセットまたはプリセットできるメモリに対して本発明を適用できる。

メモリセル１２内に記憶されたデータを変更するために必要なドライブ強度を減少させる電源リダクション回路１７に関して本発明を説明してきたが、セル内のデータをひっくり返すために必要なドライブ強度を減少させるための他の手段が使用されても良い。例えば、所要のドライブ強度を減少させるために、更なるトランジスタ（図示しない）が記憶部２０内に設けられていても良い。そのようなトランジスタは、例えば、書き込み中に記憶部２２内のインバータを比較的高いインピーダンス出力状態（トリ状態回路）にしても良く、あるいは、書き込み中にトランジスタ２２０，２２２，２２４，２２６のゲートと出力ノード２２１，２２５との間でインピーダンスを増大させても良い。この場合、トランジスタ２２０，２２２，２２４，２２６のゲートにパストランジスタが結合される。この場合、少なくともワードラインを用いて選択される横列のセル内で書き込み中にインピーダンスを増大させるためには、そのような更なるトランジスタに対して、例えばそのゲートに対して書き込み選択出力が結合されなければならない。しかしながら、そのためには、メモリマトリクスを更に大きくする更に複雑なメモリセルが必要になり、問題となる場合がある。この問題は、セルの電源電圧を減少させることにより回避される。

メモリセルから成るマトリクスを有するデバイスを示している。 マトリクスを詳細に示している。 メモリセルを示している。 ドライバ回路を示している。 電源リダクション回路を示している。

Claims (10)

1. メモリを有するデバイスであって、
   −横列および縦列に機能的に配置された複数のスタティックメモリセルから成るマトリクスと、
   −それぞれが前記縦列の対応する１つにおける前記メモリセルに対してデータを書き込むビットライン回路と、
   −複数の前記横列内の前記メモリセルを同時に選択して前記ビットラインドライバ回路から書き込みデータを受けるように構成されたワードライン回路と、
   −前記セルに結合されるとともに、少なくとも複数の前記横列の前記メモリセル内へのデータの同時書き込み中に、前記個々のメモリセル内にデータを書き込むために必要なドライブ強度を前記ビットライン回路のドライブ強度に対して減少させるようになっているセル強度制御回路と、
   を備えるデバイス。
2. 前記セル強度制御回路は、共通電源と内部電源ラインとの間に結合された電源リダクション回路を備え、前記縦列のうちの少なくとも１つにおける前記メモリセルは前記内部電源ラインに結合された電源入力を有し、前記電源リダクション回路は、少なくとも前記メモリセル内へのデータの書き込み中に電源電圧降下を適時に与えるようになっている、請求項１に記載のデバイス。
3. 前記電源リダクション回路は、前記共通電源と前記内部電源ラインとの間に結合された抵抗素子を備えている、請求項２に記載のデバイス。
4. 前記抵抗素子は、主電流チャンネルが前記共通電源と前記内部電源ラインとの間に結合されたトランジスタを構成している、請求項２に記載のデバイス。
5. 少なくとも１つの前記縦列における前記ビットライン回路は、前記内部電源ラインに結合された電源入力を有するビットラインドライバ回路を備えている、請求項２に記載のデバイス。
6. 前記ビットラインドライバ回路は、前記共通電源ラインから得られかつ前記電源電圧降下によって実質的に影響されない制御電圧を受けるように結合された制御入力を有している、請求項５に記載のデバイス。
7. 前記セル強度制御回路は、それぞれが共通電源と対応する内部電源ラインとの間に結合された複数の電源リダクション回路を備え、複数ある前記縦列のうちの対応する縦列内の前記メモリセルはそれぞれ前記内部電源ラインのうちの対応する１つに結合された電源入力を有し、前記各電源リダクション回路は、少なくとも前記メモリセル内へのデータの書き込み中に選択的に、それが結合される内部電源ラインのうちの対応する１つに対して対応する電源電圧降下を与えるようになっている、請求項１に記載のデバイス。
8. 前記各電源リダクション回路は、前記共通電源と対応する前記内部電源ラインとの間に結合された抵抗素子を備えている、請求項７に記載のデバイス。
9. 前記各縦列における前記ビットライン回路は、その対応する縦列の前記内部電源ラインに結合された電源入力を有する対応するビットラインドライバ回路を備えている、請求項７に記載のデバイス。
10. 前記各ビットラインドライバ回路は、前記共通電源ラインから得られかつ前記電源電圧降下によって実質的に影響されない制御電圧を受けるように結合された制御入力を有している、請求項９に記載のデバイス。

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