JPH06259973A - 連想記憶装置 - Google Patents

連想記憶装置

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JPH06259973A
JPH06259973A JP5123416A JP12341693A JPH06259973A JP H06259973 A JPH06259973 A JP H06259973A JP 5123416 A JP5123416 A JP 5123416A JP 12341693 A JP12341693 A JP 12341693A JP H06259973 A JPH06259973 A JP H06259973A
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transistor
transistors
lines
memory device
line
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JP5123416A
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English (en)
Inventor
Ching-Lin Jiang
チング−リン・ジヤング
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Original Assignee
Integrated Information Technology Inc
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements

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Abstract

(57)【要約】 【目的】 比較動作の時、ビットラインがゼロになら
ず、かつアレイのサイズが小さい連想可能記憶装置を提
供することにある。 【構成】 連想記憶装置が、メモリセルと、このメモ
リセルへのアクセストランジスタのゲートに直接連結し
た複数の第１ラインとを有しており、これらのアクセス
トランジスタが、更に複数の第２ラインを有している。
第１及び第２複数ラインが、読み込み、書き込み、比較
動作の時、各別種の機能を果たす。また、Ｐチャネルト
ランジスタが、一致トランジスタ及びその関連パストラ
ンジスタ用に使用される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリセルに対
し、特にメモリがメモリデータの内容により検索可能な
アドレス指定可能に使用できるセルに関する。
【０００２】
【従来の技術】米国特許第４，８９０，２６０号は、連
想記憶装置（ＣＡＭ）を用いた構成を開示している。そ
の構成を示している図１に関しては、ＣＡＭセルアレイ
１１は、ビットライン記述子回路１に連結されている。
ビットライン記述子回路１はプログラム可能なビットラ
イン書き込み回路、被比較数レジスタ、マスクレジス
タ、そしてセンスアンプ（全て図示されていない）を有
している。被比較数レジスタは、ＣＡＭセルアレイ１１
に連結されたビットラインＢＬ及び
【０００３】
【外１】
【０００４】上に書き込まれるべきデータと共にプログ
ラム可能なビットライン書き込み回路をプログラムす
る。データは、選択された所定のワードラインＷＲと共
にビットラインＢＬ及び
【０００５】
【外２】
【０００６】を通してＣＡＭセルアレイから読み出され
る。ビットラインＢＬ及び
【０００７】
【外３】
【０００８】上の信号はセンスアンプにより増幅され
る。
【０００９】マスクレジスタ内のデータは、プログラム
可能なビットマスク用に使用される。マスクレジスタ内
の論理１は、被比較数レジスタ内のデータを重ね書きし
てしまうが、マスクレジスタ内の論理０は、被比較数レ
ジスタ内の対応するデータが、セル内で書き込まれるべ
くビットライン上に現れることを可能にしている。全て
の或いはどのビットもこのようにマスクされることが可
能である。
【００１０】記述子回路１は、データをビットバス１０
と交換する。行デコーダ２は、アレイ内の選択した別種
のワード用の複数のワードラインＷＲによってＣＡＭセ
ルアレイ１１に連結されている。高速セル読み込みのた
めの最高レベルにビットラインをプレチャージしたビッ
トラインプレチャージ回路３は、複数のビットラインＢ
Ｌ′及び
【００１１】
【外４】
【００１２】を通してＣＡＭセルアレイ１１に連結され
ている。ＣＡＭセルアレイ１１は、複数の一致ラインＭ
Ｌを通してワードマスク及びリセット回路、一致検出器
５、そして優先順位エンコーダ６に連結されている。
【００１３】ワードマスク及びリセット回路４が、全て
の或いはいかなるワードにより、空の或いはスキップビ
ットをマスクする。全アレイが全ての空ビットをリセッ
トすることにより、リセットされる。これらの両動作
は、当業者には公知であるので詳述はしない。一致検出
器５が「一致」或いは「不一致」状態を検出する。優先
順位エンコーダ６が、一致状態が発生した際に、ＣＡＭ
セルアレイ１１内の位置のアドレスを符号化する。
【００１４】制御論理７が、バス１０から受けた指示に
応じるべくワードマスク及びリセット回路４、一致検出
器５、そして優先順位エンコーダ６に入力を提供する。
特に、バス１０から受けた指示が、各回路の動作を完遂
するべく適切な内部タイミングを生み出す。
【００１５】図２に示されている典型的に連想可能なメ
モリセルは、９個のトランジスタを有している。トラン
ジスタ２０６〜２０９が、メモリセル２１６を形成して
いる。情報は、メモリセル２１６内の電圧レベルとして
記憶される。メモリセル２１６は２個の状態を有してい
る。即ち論理状態０及び論理状態１である。例えば、も
し論理状態０が、高電圧を有するノード２０４及び低電
圧を有するノード２０５により指定されると、論理状態
１は、逆の記憶電圧を有する。即ち、ノード２０４は低
電圧を有し、ノード２０５は高電圧を有することにな
る。
【００１６】論理状態０に於いて、ノード２０４上の高
電圧が、Ｎチャネルトランジスタ２０９をターンオン
し、Ｐチャネルトランジスタ２０７をターンオフする。
ノード２０５に印加された低電圧はＰチャネルトランジ
スタ２０６をターンオンし、及びＮチャネルトランジス
タ２０８をターンオフする。ノード２０４上の電圧は、
電流が、典型的には５Ｖである電圧源Ｖｄｄから、トラ
ンジスタ２０６を通って流れるので、高いままである。
ノード２０５上の電圧は、（典型的にはアースされてい
る）電圧源Ｖｓｓに向かってトランジスタ２０９を通っ
て流れるので低いままである。
【００１７】論理状態１に於いては、オンであったトラ
ンジスタがオフであり、そしてオフであったトランジス
タがオンであり、ノード２０４上に低電圧及びノード２
０５上に高電圧を供給する。ノード２０４は、（アース
された）電圧源Ｖｓｓに向かってトランジスタ２０８を
通って電流が流れるので低いままである一方で、ノード
２０５は、トランジスタ２０７を通って電圧源Ｖｄｄか
ら電流が流れるので高いままである。そのように、両論
理状態は、トランジスタ２０６及び２０８を有する分岐
２１６Ａ或いは、トランジスタ２０７及び２０９を有す
る分岐２１６Ｂの何れもが導通状態でないので安定して
いる。
【００１８】メモリセル２１６を読み込むために、ビッ
トライン２００及び２０１が高電圧にプレチャージされ
る。トランジスタ２０２及び２０３が、その後、ワード
ライン２１５上の高電圧によりターンオンされる。メモ
リセル２１６により記憶された論理状態は、１個のビッ
トライン２００或いは２０１を低にする。例えば、もし
メモリセル２１６が、ノード２０４上で低電圧であり、
ノード２０５上で高電圧の論理状態１であるなら、補数
ビットライン２００はトランジスタ２０２及び２０８を
通してアースされる。ビットライン２０１は充電された
ままである。ビットライン２００及び２０１間の電位差
が、その後感知される。
【００１９】メモリセル２１６内に論理状態を書き込む
ために、データがビットライン２００上に置かれ、そし
てデータの補数が、補数ビットライン２０１上に置かれ
る。ワードライン２１５に印加した高電圧は、トランジ
スタ２０２及び２０３をターンオンし、各データ及びデ
ータの補数をノード２０４及び２０５に転送する。この
電圧転送が、メモリセルを所望の構成に駆動する。
【００２０】比較動作の間、データはビットライン２０
１上に置かれ、そしてデータの補数は補数ビットライン
２００上に置かれる。例えば、メモリセル２１６が論理
０を記憶したと仮定する。比較モードに於て低電圧及び
高電圧が各ビットライン２００及び２０１上に提供され
ると、不一致状態が生じる。トランジスタ２０２及び２
０３がオフのままであることを確実にするために、ワー
ドライン２１５上の電圧は低いままである。ノード２０
４上に記憶された高電圧が、Ｎチャネルパストランジス
タ２１１のゲートに印加され、そこでパストランジスタ
２１１をターンオンする。ノード２０５上の低電圧が、
Ｎチャネルパストランジスタ２１０に印加される。従っ
て、パストランジスタ２１０は、オフのままである。こ
のようにトランジスタ２１１がオンであると、ビットラ
イン２０１上のデータ（即ち高電圧）は、Ｎチャネルト
ランジスタ２１３のゲートに印加され、同様に、このト
ランジスタをターンオンする。トランジスタ２１３がタ
ーンオンしているので、電流は、トランジスタ２１３を
通って（アースされている）電圧源Ｖｓｓに流れ、比較
動作のためにプレチャージされた一致ライン２１４上の
電圧を放電する。このように、要約すると、もしデータ
がメモリセル２１６内のデータと一致すると、一致ライ
ン２１４は、充電されたままである。もしメモリセルが
一致しないデータを有する際は、一致トランジスタ２１
３がターンオンし、そして一致ライン２１４を放電す
る。
【００２１】上述した連想可能な記憶装置の欠点は、比
較動作の準備のために、ビットラインが０に放電されな
ければならない点であった。従って、改良された連想記
憶装置の必要が迫られていた。
【００２２】他の欠点は、アレイのサイズの望むべから
ざる増大という結果につながる、この構成に於ては、９
個という多数のトランジスタが必要されることである。
従って、より小さな連想記憶装置が必要とされていた。
【００２３】
【発明が解決しようとする課題】このような従来技術の
問題点に鑑み、本発明の主な目的は、比較動作への準備
に際して、ビットラインが０に放電されなくても良い連
想記憶装置を提供し、かつアレイのサイズがより小さく
て済む連想記憶装置を提供することにある。
【００２４】
【課題を解決するための手段】上述した目的は本発明に
よれば、論理状態を記憶する容量のあるメモリセルと、
書き込み動作間にワードラインとして、読み出し動作間
にビットラインとして、そして比較動作間に一致ライン
として機能する複数の第１ラインと、前記メモリセル
を、前記複数の第１ラインに連結する複数のスイッチン
グデバイスと、そして前記書き込み動作間にビットライ
ンとして、前記読み出し動作間にワードラインとして、
そして前記比較動作間にビットラインとして機能する複
数の第２ラインとを有していることを特徴とする連想記
憶装置を提供することにより達成される。
【００２５】特に、一致トランジスタ及びその関連パス
トランジスタ用のＮチャネルトランジスタの代わりに、
Ｐチャネルトランジスタを用いる連想記憶装置であると
良い。
【００２６】また、更には前述したように一致トランジ
スタ及びその関連パストランジスタを除去した連想記憶
装置であると良い。この連想記憶装置の実施例は、メモ
リセルと、アクセストランジスタと、読み出し動作の間
ビットラインとして、また書き込み動作の間ワードライ
ンとして、また比較動作の間一致ラインとして機能する
複数の第１ラインと、読み出し動作の間ワードラインと
して、また書き込み動作の間ビットラインとして、また
比較動作の間ビットラインとして機能する複数の第２ラ
インとを有していると良い。
【００２７】また、複数の連想記憶装置が、前記の複数
の第１ラインに連結されていると良い。
【００２８】
【作用】このようにすれば、一致ラインが読み出し動作
の間調整されることが可能なので従来技術よりも優れた
性能を提供できる。また、書き込みモードの間、複数の
第１ラインは０ボルトにセットされる。そして複数の第
２ラインの１つが高電圧に駆動され、メモリセルを所定
の論理状態にセットすることができ、そして、この論理
状態を読み出すべく、複数の第２ライン内の両ラインが
高電圧に増大され、アクセストランジスタをターンオン
する。そしてメモリセル内に記憶された特定の電圧が、
これらのアクセストランジスタを通過して複数の第１ラ
インに転送され、これらのライン間の電圧差が、従って
検知される。一方、比較モードの間は、複数の第１ライ
ンは高電圧にプレチャージされ、そして、複数の第２ラ
イン内の両ライン上の電圧が、高電圧に駆動され、アク
セストランジスタをターンオンすることができる。この
ように複数の第１ラインの内の１つのライン上の電圧が
メモリセルによりプルダウンされる。従来からこのプル
ダウンされた状態が一致状態と呼ばれている。
【００２９】
【実施例】図３に示されているメモリセルは高性能な連
想記憶装置を提供する。
【００３０】図３のトランジスタの幅及び長さは、表１
に示されており、（ ）内左側の数字は、チャネル幅を
μｍ単位で表しており、そして、右側の数字はチャネル
長をμｍ単位で表している。
【００３１】
【表１】
【００３２】メモリセル３１６は、読み出し及び書き込
み動作の間、図２のメモリセル２１６と同様に機能す
る。
【００３３】比較動作の間、データは、ビットライン３
０１上に位置し、そしてデータの補数は補数ビットライ
ン３００上に位置する。例えば、メモリ３１６が論理０
を記憶するとする。低電圧及び高電圧が、比較モードの
各ビットライン３００及び３０１上に提供されると、不
一致状態が発生する。トランジスタ３０２及び３０３が
ワードライン３１５上の低電圧のためにオフのままであ
ることに注意されたい。ノード３０５上の低電圧がＰチ
ャネルパストランジスタ３１０に印加され、パストラン
ジスタ３１０をターンオンする。このようにトランジス
タ３１０をオンにすることにより、ビットライン３００
上のデータ（即ち低電圧）が、Ｐチャネルトランジスタ
３１３のゲートに印加され、同様にこのトランジスタを
ターンオンする。トランジスタ３１３が、ターンオンし
たので、電流が電圧源Ｖｄｄ（概ね５ボルト）からトラ
ンジスタ３１３を通って流れる。比較動作の始めの間
は、充電されていない一致ライン３１４上の電圧をプル
アップする。図示された例に於ては、不一致セルの一致
ライン３１４だけがプルアップされることに注意された
い。要するに、もしデータがメモリセル３１６内のデー
タと一致しないならば、そこで一致ライン３１４はプレ
チャージされる。もしメモリセルが一致するデータを有
するならば、一致ライン３１４はプレチャージされな
い。
【００３４】読み出し動作に続く比較動作がより高性能
を生み出すべく一致ライン３１４用のビットライン３０
０及び３０１を調整する必要なしにすぐに行われること
に注意されたい。これは、データが読み込まれる際に、
両ビットライン３００及び３０１が２０〜５０ｍＶとい
う程度の非常に僅かな量のΔだけ相違するべく充電され
る。従って、論理状態１に於けるビットラインの電圧が
Ｖbiasであり、そして論理状態０に於けるビットライン
の電圧はＶbias−Δである。もしＶbias（Ｖbiasは約Ｖ
ｄｄ−Ｖｔｈであり、Ｖｔｈはセンスアンプの設計によ
って決まる値である）が約４ボルトなら、ビットライン
３００及び３０１上の電圧値は約４ボルトであり、そし
て約４ボルトより僅かに下回っている。トランジスタ３
１３のゲート上の電圧が、トランジスタ３１３をターン
オンすべき読み出し動作の間、決して低すぎることはな
いので、一致ライン３１４は読み出し動作の準備がで
き、高性能を提供することが可能になる。
【００３５】他の連想記憶装置が図４に示されている。
ＰチャネルＭＯＳＦＥＴトランジスタ４０６及び４０
７、ＮチャネルＭＯＳＦＥＴトランジスタ４０８及び４
０９が、標準メモリセルの構成内に形成されている。特
に、トランジスタ４０６及び４０７のソースは、電圧供
給Ｖｄｄに連結され、これらのトランジスタのドレイン
は、各トランジスタ４０８及び４０９のドレインに連結
され、そしてトランジスタ４０８及び４０９のソース
は、他の電圧源に連結されている。概ね、電圧源Ｖｓｓ
はアースされ、そして電圧源Ｖｄｄは５ボルトである。
トランジスタ４０６及び４０８のゲートは、トランジス
タ４０７及び４０９のドレイン間に位置しているノード
４０５に連結されており、トランジスタ４０７及び４０
９のゲートは、トランジスタ４０６及び４０８のドレイ
ン間に位置しているノード４０４に連結している。
【００３６】アクセストランジスタ４０２が、ノード４
０４とライン４１１間に形成され、一方アクセストラン
ジスタ４０３は、ノード４０５とライン４１０間に形成
される。ライン４１０及び４１１は読み出し用のワード
ライン、読み出し用のビットライン、そして比較動作用
の一致ラインである。この実施例に於て、アクセストラ
ンジスタ４０２及び４０３は、ＮチャネルＭＯＳＦＥＴ
トランジスタである。ライン４００及び４０１は、各ト
ランジスタ４０２及び４０３のゲートに直接連結されて
いる。ライン４００及び４０１は書き込み用のビットラ
イン、読み出し用のワードライン、そして比較動作間の
ビットラインである。
【００３７】選択されたセルに対する書き込みの間、ラ
イン４１０及び４１１上の電圧は０にセットされる。も
しセルが選択されなかったら、ライン４１０及び４１１
はフロート状態のままである。そしてあるビットライ
ン、例えばビットライン４００は高くなる一方で、他の
ビットライン４０１は低くなる。このようにして、アク
セストランジスタ４０２がターンオンされ、前述したよ
うにトランジスタ４０７及び４０９のゲートに連結され
たノード４０４にライン４１１上の低電圧を転送する。
このようにその後にこの電圧はトランジスタ４０７をタ
ーンオンし、そしてトランジスタ４０９をターンオフす
る。トランジスタ４０７がオンなので、前述したように
トランジスタ４０６及び４０８のゲートに連結されてい
るノード４０５上の電圧をプルダウンすべく電流が電圧
源Ｖｄｄからトランジスタ４０７を通って流れる。ノー
ド４０５上の高電圧がトランジスタ４０６をターンオフ
するが、トランジスタ４０８をターンオンする。トラン
ジスタ４０８がオンになったので、電流はトランジスタ
４０８を通ってアースへ流れ、ノード４０４上の低電圧
を維持する。このように、本発明は、メモリセル４１２
を効果的にプログラムする。
【００３８】メモリセル４１２の読み出しの間、ライン
４００及び４０１上の電圧は高くなり、今度はノード４
０４及び４０５上の電圧を各ライン４１１及び４１０に
転送するアクセストランジスタ４０２及び４０３をター
ンオンする。このように、ライン４１０及び４１１上の
電圧はメモリセル４１２の論理状態を表す。
【００３９】最後に、比較モードの間は、ライン４１０
及び４１１は高電圧にプレチャージされる。そしてデー
タ及びデータの補数はライン４０１及び４００に適応さ
れる。もし不一致が発生したなら、２個のワード／一致
ライン内の一方上の電圧はメモリセルアレイ４１２によ
ってプルダウンされる。例えば、もしメモリセル４１２
が論理１状態を記憶するなら、ノード４０４は低電圧で
あり、ノード４０５は高電圧である。ライン４００が高
くそしてライン４０１が低いと仮定する。これは不一致
状態である。アクセストランジスタ４０３がターンオン
しないので、ライン４１０上の電圧は高いままである。
しかしながら、アクセストランジスタ４０２がターンオ
ンされると、トランジスタ４０８（オンの状態である）
がライン４１１をプルダウンする。従って、不一致の信
号が発生する。一方、もしライン４００が低くライン４
０１が高ければ、トランジスタ４０３がターンオンし、
高電圧はライン４１０に印加される。トランジスタ４０
２がオフのままであるので、ライン４１１はプレチャー
ジされたままである。両ライン４１０及び４１１が高い
ので一致の信号が発生する。
【００４０】図４に於てメモリセル４１２が連結されて
いるように、複数のメモリセルがライン４１０及び４１
１に連結されているのが認識される。
【００４１】上記した本発明の実施例は、単なる例示で
あって本発明を限定するものではない。添付の請求項の
技術的視点を逸脱することなしに、種々の変形が可能で
あることは当業者には明かである。
【００４２】
【発明の効果】以上の説明によって明らかなように、本
発明の連想記憶装置によれば、一致トランジスタ及び従
来技術の関係パストランジスタが除去されるのでメモリ
セルアレイの著しいサイズ減少が可能になり、更に、図
２の連想記憶装置の一致ライン及びワードラインが組み
合わされることによりメモリセルアレイの総サイズの減
少が見込まれる。本発明による連想記憶装置は、典型的
な従来技術のメモリセルと比較して４０％ものサイズの
減少をもたらす。
【図面の簡単な説明】
【図１】連想記憶装置を有する従来技術の構成を示すブ
ロック図である。
【図２】典型的な従来技術の連想記憶装置の構成要素レ
ベルの模式図である。
【図３】本発明による連想記憶装置の構成要素レベルの
模式図である。
【図４】本発明による連想記憶装置の他の実施例の構成
要素レベルの模式図である。
【符号の説明】
２ 行デコーダ ３ ビットラインプレチャージ回路 ４ リセット回路 ５ 一致検出器 ６ 優先順位エンコーダ １０ ビットバス １１ ＣＡＭセルアレイ ２００、２０１ ビットライン ２０２、２０３ トランジスタ ２０４、２０５ ノード ２０６、２０７ Ｐチャネルトランジスタ ２０８、２０９ Ｎチャネルトランジスタ ２１０ Ｎチャネルパストランジスタ ２１１ パストランジスタ ２１３ Ｎチャネルトランジスタ ２１４ 一致ライン ２１５ ワードライン ２１６ メモリセル ３００ 補数ビットライン ３０１ ビットライン ３０２、３０３ トランジスタ ３０５ ノード ３１０ Ｐチャネルパストランジスタ ３１３ Ｐチャネルトランジスタ ３１４ 一致ライン ３１５ ワードライン ３１６ メモリセル ４００、４０１ ビットライン ４０２、４０３ アクセストランジスタ ４０４、４０５ ノード ４０６、４０７ ＰチャネルＭＯＳＦＥＴ ４０８、４０９ ＮチャネルＭＯＳＦＥＴ ４１０、４１１ ライン ４１２ メモリセル

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 連想記憶装置であって、 論理状態を記憶することができるメモリセルと、 書き込み動作間にワードラインとして、読み出し動作間
    にビットラインとして、及び比較動作間に一致ラインと
    して機能する複数の第１ラインと、 前記メモリセルを、前記複数の第１ラインに連結する複
    数のスイッチングデバイスと、そして前記書き込み動作
    間にビットラインとして、前記読み出し動作間にワード
    ラインとして、前記比較動作間にビットラインとして機
    能する複数の第２ラインとを有することを特徴とする連
    想記憶装置。
  2. 【請求項２】 前記複数のスイッチングデバイスが、
    ドレイン、ソース、及びゲートを有するＮチャネルトラ
    ンジスタであることを特徴とする請求項１に記載の連想
    記憶装置。
  3. 【請求項３】 前記複数の第２ラインが、前記Ｎチャ
    ネルトランジスタの前記ゲートに連結されていることを
    特徴とする請求項２に記載の連想記憶装置。
  4. 【請求項４】 連想記憶装置であって、 ソースが第１電圧源に連結されている第１トランジスタ
    と、 ドレインが前記第１トランジスタのドレインに連結さ
    れ、ソースが第２電圧源に連結されている第２トランジ
    スタと、 ソースが前記第１電圧源に連結されている第３トランジ
    スタと、 ドレインが前記第３トランジスタのドレインに連結さ
    れ、ソースが前記第２電圧源に連結されている第４トラ
    ンジスタと、 ソースが前記第１及び第２トランジスタの前記ドレイン
    に連結されている第５トランジスタと、 ソースが前記第３及び第４トランジスタの前記ドレイン
    に連結されている第６トランジスタと、 前記第５トランジスタのゲートに連結されている第１ラ
    インと、 前記第６トランジスタのゲートに連結されている第２ラ
    インと、 そして第１及び第２一致ラインとを備えているメモリセ
    ルとを有しており、 前記第１及び第２トランジスタが、前記第３トランジス
    タのゲート及び前記第４ゲートトランジスタのゲートに
    連結されており、そして前記第３及び第４トランジスタ
    の前記ドレインが、更に前記第１トランジスタのゲート
    及び前記第２トランジスタのゲートに連結されており、
    前記第５トランジスタのドレインが、前記第２一致ライ
    ンに連結されており、そして前記第６トランジスタが前
    記第１一致ラインに連結されていることを特徴とする連
    想記憶装置。
  5. 【請求項５】 前記第１及び第３トランジスタがＰチ
    ャネルトランジスタであることを特徴とする請求項４に
    記載の連想記憶装置。
  6. 【請求項６】 前記第２及び第４トランジスタがＮチ
    ャネルトランジスタであることを特徴とする請求項５に
    記載の連想記憶装置。
  7. 【請求項７】 前記第５及び第６トランジスタの状態
    が、電圧が、前記第２及び第１一致ラインと、前記メモ
    リセルとの間を転送されるかどうかを決定することを特
    徴とする請求項４に記載の連想記憶装置。
  8. 【請求項８】 連想記憶装置であって、 論理状態を記憶する手段と、 前記論理状態に対するデータの一致状態を決定する手段
    と、 前記記憶する手段に前記決定する手段を連結する手段と
    を有しており、 前記連結する手段の数が、前記決定する手段の数と同じ
    であることを特徴とする連想記憶装置。
  9. 【請求項９】 連想記憶装置であって、 メモリセルと、 前記メモリセルに連結された複数のアクセストランジス
    タと、 前記メモリセルの論理状態を反映する前記メモリセルに
    連結された複数のパストランジスタと、 一致状態を決定するための前記アクセストランジスタに
    連結された一致トランジスタとを有しており、 前記複数のパストランジスタ及び前記一致トランジスタ
    が、Ｐチャネルトランジスタであることを特徴とする連
    想記憶装置。
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