JP4047401B2 - メモリセル及びメモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路などにおけるメモリセル及びメモリに関するのである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば、次のような文献に記載されるものがあった。
文献；大森 正道編、「超高速化合物半導体デバイス」、培風館、Ｐ．３０６−３０７
ＧａＡｓなどの化合物半導体は、シリコンより電子移動度が大きく、半絶縁性であるため、シリコンでは到達できない高速動作が実現できる。この化合物半導体を用いた半導体集積回路の一つにＳＲＡＭ（Static Random Access Memory ）がある。
【０００３】
図２は、前記文献に記載された従来のＳＲＡＭのメモリセルを示す回路図である。
図２に示すように、ノードｃには、デプレッション型電界効果トランジスタ （以下、Ｄ−ＦＥＴと呼ぶ）１のゲートとソース、エンハンスメント型電界効果トランジスタ（以下、Ｅ−ＦＥＴと呼ぶ）３，５のドレイン、Ｅ−ＦＥＴ４のゲートが接続され、ノードｄにはＤ−ＦＥＴ２のゲートとソース、Ｅ−ＦＥＴ４，６のドレイン、Ｅ−ＦＥＴ３のゲートが接続されている。
Ｄ−ＦＥＴ１，２のドレインは電源端子Ｖddに、Ｅ−ＦＥＴ３，４のソースはグラウンド端子に、Ｅ−ＦＥＴ５，６のゲートはワード線ＷＬ２にそれぞれ接続され、Ｅ−ＦＥＴ５，６のソースはそれぞれビット線ＢＬa 、ＢＬb に接続されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のメモリセルにおいては、次の（ａ）（ｂ）のような課題があった。
（ａ）ビット線の制御が複雑で設計パラメータの許容範囲が狭い。
読み出しにも書き込みにも同じ２本のビット線ＢＬa 、ＢＬb を使うため、読み出しと書き込みを判別する必要があり、そのためビット線の読み出し時の高電位・低電位（以下、それぞれＨr ，Ｌr と呼ぶ）と書き込み時の高電位・低電位（以下、Ｈw 、Ｌw と呼ぶ）でそれぞれ電位を変える必要がある。
例えば、
Ｌw ＝０．１〜０．３Ｖ、Ｈw ＝０．６Ｖ〜０．８Ｖ、Ｌr ＝０．９Ｖ〜１．１Ｖ、Ｈr ＝１．２Ｖ〜１．４Ｖ
と設定する。
このように、読み出しや書き込みのためにビット線は４つの電位をとる。このため、周辺回路（例えば、プルアップ回路、センスアンプ回路など）が複雑、メモリセルや周辺回路の設計パラメータ（例えば、ゲート幅や閾値など）の許容範囲が狭い等の問題がある。特に、設計パラメータの許容範囲が狭いと設計が難しいだけでなく、製造プロセスにおける素子特性のばらつきに対する許容範囲が狭くなり、歩留まりが低下する。
【０００５】
（ｂ）ＭＥＳ−ＦＥＴのように導通時の抵抗（以下、オン抵抗と呼ぶ）と遮断時の抵抗（以下、オフ抵抗と呼ぶ）の変化率があまり大きくない素子で、メモリセルを構成する場合、該メモリセルの低電流化（低消費電力化）が困難である。
ノードｃが低電位（以下、Ｌと呼ぶ）、ノードｄが高電位（以下、Ｈと呼ぶ）、及びワード線ＷＬ２がＨとし、ビット線ＢＬa 、ＢＬb の電位がＬr 以下に下がらないようにするためのプルアップ回路にビット線ＢＬa 、ＢＬb が接続されているものとする。ノードｃがＬでノードｄがＨなので、Ｅ−ＦＥＴ３，５，６が導通状態、Ｅ−ＦＥＴ４が遮断状態にあり、メモリセルの記憶状態がビット線ＢＬa 、ＢＬb を通して、読み出される。
この状態（ノードｃがＬの時）では、ビット線ＢＬa に接続されたプルアップ回路からＥ−ＦＥＴ５を通して、Ｅ−ＦＥＴ３のドレイン・ソース間に電流が流れ、ビット線ＢＬa の電位がＬr まで下がる。この電流は、配線長が長く配線容量が大きいビット線ＢＬa の電位を高速に変化させるために、大きなものとなる。
【０００６】
Ｅ−ＦＥＴ３に大きな電流が流れてもノードｃがＬを保つ（読み出しなのでＬを保たなければならない）ために、ゲート幅を大きくするなどして、Ｅ−ＦＥＴ３のドレイン・ソース間の導通時のオン抵抗を小さくする（電流を大きくする）必要がある（Ｅ−ＦＥＴ３のオン抵抗が大きいと、読み出し時の大きな電流が流れた時、Ｅ−ＦＥＴ３のソース・ドレイン間の電圧が大きくなり、ノードｃがＬを保てなくなる）。Ｅ−ＦＥＴ４に対しても、ノードｃがＨでノードｄがＬの時を考えると、同様である。
オン抵抗を小さくすると、ＭＥＳ−ＦＥＴ等のようにオン抵抗とオフ抵抗の変化率があまり大きくない素子ではオフ抵抗も小さくなり、遮断時の電流（リーク電流）が大きくなる。負荷電流はリーク電流より十分大きくしなければならないので、負荷電流を下げてメモリセルを低電流化することが難しい。
【０００７】
【課題を解決するための手段】
本発明は、前記課題を解決するために、メモリセルは、第１のインバータと、入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、読み出し線と、書き込み線と、読み出し用及びデータ書き込み用のワード線と、前記第１のインバータの出力端子の電位により、前記読み出し線と前記ワード線の間を開閉する第１のゲート回路と、前記書き込み線の電位により、前記ワード線と前記第２のインバータの出力端子の間を開閉する第２のゲート回路とを備えている。
【０００８】
以上のように構成した本発明によるメモリセルは、以下のように動作する。
読み出し時においては、書き込み線の信号により第２のゲート回路を開くことにより、ワード線と第２のインバータの出力端子の間を開いておく。第１のインバータの出力端子の電位により、第１のゲート回路が開閉し、第１のゲート回路が閉じると、読み出し線とワード線が導通状態になり、第１のゲート回路が開くと、読み出し線とワード線が遮断状態になる。そのため、読み出し線とワード線の間が導通状態か遮断状態かを検出することにより、第１のゲート回路の出力端子の電位が分かる。つまり、記憶状態が分かる。
書き込み時には、書き込み線の信号により第２のゲート回路を閉じて、ワード線にデータを入力することにより、第２のインバータの出力端子に書き込む。
【０００９】
書き込み時には、ワード線上の電位により第２のゲート回路を閉じて、書き込み線にデータを入力することにより、第２のインバータの出力端子に書き込む。
従って、次のような理由から前記課題を解決できるのである。
前記課題（ａ）は読み出し線と書き込み線を設けたので、それぞれＨ，Ｌの２つの電位をとればよく、それぞれの線の制御が簡単で設計パラメータの許容範囲が広くなることから解決できる。
前記課題（ｂ）は読み出し線から流れ込む電流が第１のゲート回路にしか流れず、第１，第２のインバータには流れ込まないようにしたので、第１，２のインバータの駆動能力を下げて低消費電力化することができることから解決できる。
【００１０】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示すメモリセルと周辺回路の回路図である。
この第１の実施形態のメモリセルが従来のメモリセルと異なる点は、ビット線を読み出し線ＲＤＬi （ｉは正の整数、以下同様）と書き込み線ＷＲＬi に分け、読み出し用・データ書き込み用ワード線ＷＤＬj （ｊは正の整数、以下同様）をメモリセルを選択するためのワード線の代わりに設けたことである。
また、第１の実施形態の周辺回路における従来のメモリの周辺回路と異なる点は、センスアンプ回路を無くし、読み出し線ＲＤＬi と読み出し用・データ書き込み用ワード線ＷＤＬj の開閉状態を検出する回路と読み出し用・データ書き込み用ワード線ＷＤＬj を駆動する論理回路などを設けたことである。
本第１の実施形態のメモリは、マトリックス状に配置された複数個の図１に示すメモリセルＸi Ｙj （ｉ＝１，２，…，ｊ＝１，２，…）と周辺回路により構成される。
【００１１】
メモリセルＸi Ｙj は、負荷である２個のＤ−ＦＥＴ１１ij，１２ij、スイッチング素子である２個のＥ−ＦＥＴ１３ij，１４ij、Ｅ−ＦＥＴ１５ij（第１のゲート回路）、Ｅ−ＦＥＴ１６ij（第２のゲート回路）、読み出し線ＲＤＬi 、書き込み線ＷＲＬi 、読み出し用及びデータ書き込み用ワード線ＷＤＬj より構成されている。
読み出し線ＲＤＬi と書き込み線ＷＲＬi は対をなし、例えば、横に複数（ｉ＝１，２，…）配置される。読み出し用及びデータ書き込み用のワード線ＷＤＬj は、例えば、縦に複数（ｊ＝１，２，…）配置される。
同一のワード線ＷＤＬj を、１つまたは複数のメモリセルが占有または共有することができる。読み出し線ＲＤＬi と書き込み線ＷＲＬi の対を、１つまたは複数のメモリセルが占有または共有することができる。
周辺回路は、１本のワード線ＷＤＬj につき１組、１本の読み出し線ＲＤＬi につき１組、１本の書き込み線ＷＲＬi につき１組だけあればよい。ワード線ＷＤＬj の周辺回路は、Ｅ−ＦＥＴＹj とトライステート出力のインバータＴＳＩＮＶj （第２の論理回路）により構成されている。以下、説明の簡単化のため、周辺回路におけるトライステート出力のインバータをＴＳＩＮＶとして記す。
【００１２】
読み出し線ＲＤＬi の周辺回路は、負荷Ｒi とＥ−ＦＥＴＸi により構成されている。書き込み線ＷＲＬi の周辺回路は、インバータＩＮＶi （第１の論理回路）により構成されている。以下、説明の簡単化のため、周辺回路におけるインバータをＩＮＶとして記す。負荷Ｒi とＥ−ＦＥＴＸi とＥ−ＦＥＴＹj は、読み出し線ＲＤＬi とワード線ＷＤＬj の開閉状態を検出する回路である。
Ｄ−ＦＥＴ１１ij，１２ij、Ｅ−ＦＥＴ１３ij，１４ijは、ｎチャネルＭＥＳ−ＦＥＴを使ったＤＣＦＬ（Direct Coupled FET Logic) 回路のインバータを構成する。Ｄ−ＦＥＴ１１ijとＥ−ＦＥＴ１３ijにより第１のインバータが構成され、Ｄ−ＦＥＴ１２ijとＥ−ＦＥＴ１４ijにより第２のインバータが構成される。
周辺回路のＴＳＩＮＶj は書き込み時において、ワード線ＷＤＬj が選択された場合には、第２のインバータの出力インピーダンスよりも小さいインピーダンス（以下、駆動能力が大きいという）となり、ワード線ＷＤＬj が選択されていない場合には、ハイインピーダンス状態となるように構成している。
【００１３】
これは、論理ゲートのＴＳＩＮＶj のゲート幅を第２のインバータのゲート幅よりも大きくすることにより、駆動能力を大きくし、その制御端子に制御信号を入力することによりハイインピーダンス状態（例えば、制御信号により出力端子を電源端子Ｖdd及びグラウンド端子と遮断する）にすることで実現できる。
メモリセルＸi Ｙj については、Ｄ−ＦＥＴ１１ij，１２ijのドレインは電源端子Ｖddに接続されている。ノードａijには、Ｄ−ＦＥＴ１１ijのゲートとソース、Ｅ−ＦＥＴ１３ijのドレイン、及び各Ｅ−ＦＥＴ１４ij，１５ijのゲートが接続されている。ノードｂijには、Ｄ−ＦＥＴ１２ijのゲートとソース、各Ｅ−ＦＥＴ１４ij，１６ijのドレイン、及びＥ−ＦＥＴ１３ijのゲートが接続されている。各Ｅ−ＦＥＴ１３ij，１４ijのソースはグラウンド端子にそれぞれ接続されている。各Ｅ−ＦＥＴ１５ij，１６ijのソースはワード線ＷＤＬj にそれぞれ接続されている。Ｅ−ＦＥＴ１５ijのドレインは読み出し線ＲＤＬi に、Ｅ−ＦＥＴ１６ijのゲートは書き込み線ＷＲＬi にそれぞれ接続されている。
【００１４】
周辺回路については、負荷Ｒi の一方の端子は、電源端子Ｖddに、他方の端子は、Ｅ−ＦＥＴＸi のドレインに接続されている。Ｅ−ＦＥＴＸi のゲートは制御信号入力端子に、ソースは読み出し線ＲＤＬi に接続されている。ＩＮＶi の出力側は書き込み線ＷＲＬi に、ＴＳＩＮＶj の出力側及びＥ−ＦＥＴＹj のドレインはワード線ＷＤＬj 接続されている。Ｅ−ＦＥＴＹj のゲートは制御信号入力端子に、ソースはグラウンド端子に接続されている。ＴＳＩＮＶj のハイインピーダンス状態を制御する制御端子は、制御信号入力端子ＣＴＬj に接続されている。
以下、図１のメモリセルの動作の説明をする。
【００１５】
（ａ）読み出し時
メモリセルＸi Ｙj からデータを読み出す時、Ｅ−ＦＥＴＸi とＥ−ＦＥＴＹj のゲートをＨにする。それ以外のＥ−ＦＥＴＸm （ｍ≠ｉ）、Ｅ−ＦＥＴＹn （ｎ≠ｊ）のゲートはＬにする。また、ＩＮＶm （ｍ＝１，２，…，ｉ，…）の出力はすべてＬにし、ＴＳＩＮＶn （ｎ＝１，２，…，ｊ，…）の出力は全てハイインピーダンス状態にする。
ノードａijがＨ、ノードｂijがＬの時、Ｅ−ＦＥＴ１５ijのゲートがＨなので、Ｅ−ＦＥＴ１５ijが導通状態となり、読み出し線ＲＤＬi とワード線ＷＤＬj との間が導通状態となる。ノードａijがＬ、ノードｂijがＨの時、Ｅ−ＦＥＴ１５ijのゲートがＬなので、Ｅ−ＦＥＴ１５ijが非導通状態となり、読み出し線ＲＤＬi とワード線ＷＤＬj の間が遮断状態となる。よって、読み出し線ＲＤＬi とワード線ＷＤＬj の間が導通状態か遮断状態かを外部から検出することで、メモリセルＸijの記憶状態を読み出すことができる。
【００１６】
ここで、読み出し線ＲＤＬi とワード線ＷＤＬj の間の状態を外部から検出する方法の一例を説明する。
ノードａijがＨ、ノードｂijがＬで、読み出し線ＲＤＬi とワード線ＷＤＬj の間が導通状態の時、電源端子Ｖddから負荷Ｒi 、Ｅ−ＦＥＴＸi 、Ｅ−ＦＥＴＹj を通ってグラウンド端子に電流が流れて、負荷Ｒi による電圧降下により、出力ＯＵＴi の電位がＬとなる。ノードａijがＬ、ノードｂijがＨで、読み出し線ＲＤＬi とワードＷＤＬj の間が遮断状態の時、電流が流れず出力ＯＵＴi の電位がＨになる。
なお、読み出し時には、ＩＮＶm （ｍ＝１，２，…，ｉ，…）の出力をＬにしておくので、書き込み線ＷＲＬi はＬである。この時、Ｅ−ＦＥＴ１６mn（ｎ＝１，２，…，ｊ，…）が遮断状態になりワード線ＷＤＬn とノードｂmnが切り離されるので、ワード線ＷＤＬn の電位が変化しても、メモリセルＸm Ｙn の記憶状態が変化することはない。
【００１７】
（ｂ）書き込み時
メモリセルＸi Ｙj に書き込むとき、ＩＮＶi の出力をＨに、ＴＳＩＮＶj の出力をＬまたはＨにする。それ以外のＩＮＶm （ｍ≠ｉ）の出力はＬに、ＴＳＩＮＶn （ｎ≠ｊ）の出力はハイインピーダンス状態にする。また、Ｅ−ＦＥＴＸm 、Ｅ−ＦＥＴＹn （ｍ＝１，２，…，ｉ，…），（ｎ＝１，２，…，ｊ，…）はすべて遮断状態にする。
ノードａijがＨ、ノードｂijがＬになるように書き込むには、ワード線ＷＤＬj をＬにして、書き込み線ＷＲＬi をＨにする。この時、Ｄ−ＦＥＴ１２ijとＥ−ＦＥＴ１４ijで構成される第２のインバータの出力とワード線ＷＤＬj を駆動するＴＳＩＮＶj の出力が衝突するが、ＴＳＩＮＶj の方が第２のインバータよりも駆動能力が大きいので、ノードｂijはワード線ＷＤＬj の電位Ｌとなる。ノードｂijがＬになると、Ｅ−ＦＥＴ１３ijは遮断状態になり、ノードａijはＨになる。ノードａijがＨになると、Ｅ−ＦＥＴ１４ijは導通状態になり、ノードｂijがＬを維持する。この後、書き込み線ＷＲＬi をＬにしてＥ−ＦＥＴ１６ijを遮断状態にしても、このメモリセルは以前の状態を保ち続ける。
【００１８】
同様に、ノードａijがＬ、ノードｂijがＨになるように書き込むには、ＴＳＩＮＶj の出力をＨにし、ワード線ＷＤＬj をＨにして、ＩＮＶi の出力をＨにし、書き込み線ＷＲＬi をＨにすればよい。
メモリセルＸi Ｙj 以外のメモリセルＸm Ｙn （ｍ≠ｉ，ｎ≠ｊ）に関してはＩＮＶm の出力をＬ、ＴＳＩＮＶn の出力をハイインピーダンス状態にしているので、メモリセルＸmnに書き込まれることはない。
また、Ｅ−ＦＥＴＸm 及びＥ−ＦＥＴＹn は遮断状態にしてあるので、読み出し線ＲＤＬm は浮遊状態になっており、ノードａmnがＨの時、導通状態のＥ−ＦＥＴ１５mnを通して、読み出し線ＲＤＬi とワード線ＷＤＬj が接続されても、ワード線ＷＤＬj の電位が変化せず、書き込みに影響しない。
【００１９】
以上説明したように、第１の実施形態によれば、読み出し線ＲＤＬi と書き込み線ＷＲＬi を設けたので、１つのビット線がＬr 、Ｈr 、Ｌw 、Ｈw のような４つの電位をとる必要がなく、Ｌ，Ｈの２つの電位をとればよいので、センスアンプ回路が不要となり、周辺回路も簡単となり、メモリセルや周辺回路の設計パラメータの許容範囲が広いという利点がある。その結果、製造プロセスにおける素子の特性のばらつきに対する許容範囲が広くなり、歩留まりが向上する。
また、Ｅ−ＦＥＴ１５ijのゲートをノードａijに、ソースをワード線ＷＤＬj に接続する構成にしたので、読み出し時にＥ−ＦＥＴ１３ijのドレイン・ソース間に読み出し線ＲＤＬi から大きな電流が流れ込むことがなく、Ｅ−ＦＥＴ１３ijのオン抵抗を大きく（導通時の電流を小さく）することができる。
オン抵抗を大きくすれば、オフ抵抗も大きくでき、遮断時のリーク電流も小さくなり、負荷電流も小さく設計することができる。このように、ＭＥＳ−ＦＥＴのようなオン抵抗とオフ抵抗の変化率があまり大きくない素子でも、メモリセルの低電流化（＝低消費電力化）が可能になる。
【００２０】
第２の実施形態
図３は、本発明の第２の実施形態を示すメモリセルと周辺回路の回路図である。
この第２の実施形態のメモリセルＸi Ｙj が第１の実施形態のメモリセルＸi Ｙj と異なる点は、図１中のワード線ＷＤＬj を読み出し用及び正相データ書き込み用のワード線ＷＤＬaj、逆相データ書き込み用のワード線ＷＤＬbjに分けて構成したことである。
第２の実施形態のメモリは、マトリック状に配置された複数個の図３に示すメモリセルＸi Ｙj （ｉ，ｊ＝１，２，…）と周辺回路により構成されている。メモリセルＸi Ｙj は、負荷である２個のＤ−ＦＥＴ３１ij，３２ij、スイッチング素子である２個のＥ−ＦＥＴ３３ij，３４ij、Ｅ−ＦＥＴ（第１のゲート回路）３５ij，Ｅ−ＦＥＴ３６ij（第２のゲート回路），Ｅ−ＦＥＴ４２ij（第３のゲート回路）、読み出し線ＲＤＬi 、書き込み線ＷＲＬi 、及び２本のワード線ＷＤＬaj，ＷＤＬbjより構成されている。
【００２１】
読み出し線ＲＤＬi と書き込み線ＷＲＬi は対をなし、例えば、横に複数（ｉ＝１，２，…）配置される。読み出し用及び正相データ書き込み用のワード線ＷＤＬajと逆相データ書き込み用のワード線ＷＬbjは対をなし、例えば、縦に複数（ｊ＝１，２，…）配置される。
周辺回路は、１本のワード線ＷＤＬajにつき１組、１本のワード線ＷＤＬbjにつき１組、１本の読み出し線ＲＤＬi につき１組、１本の書き出し線ＷＲＬi につき１組だけあればよい。
ワード線ＷＤＬajの周辺回路は、Ｅ−ＦＥＴＹj とＴＳＩＮＶj （第２の論理回路）により構成されている。ワード線ＷＤＬbjの周辺回路は、ＩＮＶj とＴＳＩＮＶbj（第３の論理回路）により構成されている。読み出し線ＲＤＬi の周辺回路は、負荷Ｒi とＥ−ＦＥＴＸi により構成されている。書き込み線ＷＲＬi の周辺回路は、ＩＮＶi （第１の論理回路）により構成されている。負荷Ｒi とＥ−ＦＥＴＸi とＥ−ＦＥＴＹj は、読み出し線ＲＤＬi とワード線ＷＤＬj の開閉状態を検出する回路である。
【００２２】
メモリセルＸi Ｙj については、各Ｄ−ＦＥＴ３１ij，３２ijのドレインは電源端子Ｖddに接続されている。ノードｅijには、Ｄ−ＦＥＴ３１ijのゲートとソース、Ｅ−ＦＥＴ３３ijのドレイン、各Ｅ−ＦＥＴ３４ij，３５ijのゲート、Ｅ−ＦＥＴ４２ijのドレインがそれぞれ接続されている。ノードｆijには、Ｄ−ＦＥＴ３２ijのゲートとソース、各Ｅ−ＦＥＴ３４ij，３６ijのドレイン、Ｅ−ＦＥＴ３３ijのゲートがそれぞれ接続されている。各Ｅ−ＦＥＴ３３ij，３４ijのソースはグラウンド端子にそれぞれ接続されている。
各Ｅ−ＦＥＴ３５ij，３６ijのソースは読み出し用及び正相データ書き込み用のワード線（第１のワード線）ＷＬajに、Ｅ−ＦＥＴ４２ijのソースは逆相データ書き込み用のワード線（第２のワード線）ＷＬbjに接続されている。Ｅ−ＦＥＴ３５ijのドレインは読み出し線ＲＤＬi に、各Ｅ−ＦＥＴ３６ij，４２ijのゲートは書き込み線ＷＲＬi にそれぞれ接続されている。
【００２３】
周辺回路については、負荷Ｒi の一方の端子は、電源端子Ｖddに、他方の端子は、Ｅ−ＦＥＴＸi のドレインに接続されている。Ｅ−ＦＥＴＸi のゲートは制御信号入力端子に、ソースは読み出し線ＲＤＬi に接続されている。ＩＮＶi の出力側は書き込み線ＷＲＬi に、ＴＳＩＮＶajの出力側及びＥ−ＦＥＴＹj のドレインはワード線ＷＤＬj に接続されている。Ｅ−ＦＥＴＹj のゲートは制御信号入力端子に接続され、ソースはグラウンド端子に接続されている。ＩＮＶj の出力側はＴＳＩＮＶbjの入力側に、ＴＳＩＮＶbjの出力側はワード線ＷＤＬbjに接続されている。ＴＳＩＮＶaj，ＴＳＩＮＶbjのハイインピーダンス状態を制御する制御端子は、制御信号入力端子ＣＴＬj に接続されている。
以下、図３のメモリセルの動作の説明をする。
第２の実施形態では、Ｅ−ＦＥＴ４２ijが追加され、第１の実施形態におけるワード線ＷＤＬi が読み出し用及び正相データ書き込み用のワード線ＷＤＬajと逆相データ書き込み用のワード線ＷＤＬbjに分かれているが、メモリセルＸi Ｙj としての基本的な動作は、第１の実施形態と同じである。Ｅ−ＦＥＴ４２ijの働きとワード線ＷＤＬaj，ＷＤＬbjについて、説明する。
【００２４】
（ａ）読み出し時
メモリセルＸi Ｙj を読み出す時、Ｅ−ＦＥＴＸi とＥ−ＦＥＴＹj のゲートをＨにする。それ以外のＥ−ＦＥＴＸm （ｍ≠ｉ）、Ｅ−ＦＥＴＹn （ｎ≠ｊ）のゲートはＬにする。また、ＩＮＶm （ｍ＝１，２，…，ｉ…）の出力はすべてＬにし、ＴＳＩＮＶn （ｎ＝１，２，…，ｊ，…）の出力は全てハイインピーダンス状態にする。
メモリセルＸi Ｙj を読み出す時、ＩＮＶi の出力はＬにし、書き込み線ＷＲＬi をＬにするため、Ｅ−ＦＥＴ４２ijは遮断状態であり、逆相データ書き込み用のワード線ＷＤＬbjは、ノードｅijと切り離されるので、逆相データ書き込み用ワード線ＷＤＬbjの電位はＨでもＬでも構わない。これ以外の読み出し時の動作は、第１の実施形態と同じであり、読み出し用及び正相データ書き込み用のワード線ＷＤＬajがワード線ＷＤＬj と同様の働きをする。
【００２５】
（ｂ）書き込み時
メモリセルＸi Ｙj に書き込むとき、ＩＮＶi の出力をＨに、ＴＳＩＮＶajの出力をＬまたはＨに、ＴＳＩＮＶbjの出力をＨまたはＬにする。それ以外のＩＮＶm （ｍ≠ｉ）の出力はＬに、ＴＳＩＮＶn （ｎ≠ｊ）の出力はハイインピーダンス状態にする。また、Ｅ−ＦＥＴＸm 、Ｅ−ＦＥＴＹn （ｍ＝１，２，…，ｉ，…），（ｎ＝１，２，…，ｊ，…）はすべて遮断状態にする。
ノードｅijがＨ、ノードｆijがＬになるように書き込むには、ＴＳＩＮＶbjの出力をＨ、ＴＳＩＮＶbjの出力をＬにし、読み出し用及び正相データ書き込み用のワード線ＷＤＬajをＬ、逆相データ書き込み用のワード線ＷＤＬbjをＨにして、書き込み線ＷＲＬi をＨにする。この時、Ｄ−ＦＥＴ３２ijとＥ−ＦＥＴ３４ijで構成される第２のインバータの出力と、読み出し用及び正相データ書き込み用のワード線ＷＬajを駆動するＴＳＩＮＶajの出力が衝突するが、読み出し用及び正相データ書き込み用のワード線ＷＤＬajを駆動するＴＳＩＮＶajの駆動能力が大きいので、ノードｆijはＬになる。また、Ｄ−ＦＥＴ３１ijとＥ−ＦＥＴ３３ijで構成される第１のインバータと逆相データ書き込み用のワード線ＷＤＬbjを駆動するＴＳＩＮＶbjの出力が衝突するが、上記と同じ理由でノードｅijはＨとなる。
【００２６】
同様に、ノードｅijがＬ、ノードｆijがＨとなるように書き込むには、ＴＳＩＮＶajの出力をＨ、ＴＳＩＮＶbjの出力をＬにし、読み出し用及び正相データ書き込み用のワード線ＷＤＬajをＨ、逆相データ書き込み用のワード線ＷＤＬbjをＬにして、ＩＮＶi をＨにし、書き込み線ＷＲＬi をＨにすればよい。
以上説明したように、この第２の実施形態によれば、第１の実施形態と同様の利点に加えて、以下の利点がある。
正相と逆相という両相のデータを用いて書き込みを行うため、より高速で確実な書き込みをできる。第１の実施形態のように、正相データのみによる書き込みでは、例えば、ノードｂij（＝Ｅ−ＦＥＴ１３ijのゲート）がＨ→Ｅ−ＦＥＴ１３ijが導通状態→ノードａij（＝Ｅ−ＦＥＴ１４ijのゲート）がＬ→Ｅ−ＦＥＴ１４ijが遮断状態という段階を経るが、両相データによる書き込みでは、ノードｆij（＝Ｅ−ＦＥＴ３３ijのゲート）がＨ→Ｅ−ＦＥＴ３３ijが導通状態という変化とノードｅij（＝Ｅ−ＦＥＴ３４ijのゲート）がＬ→Ｅ−ＦＥＴ３４ijが遮断状態という変化が同時に進行するため高速である。
【００２７】
第３の実施形態
図４は、本発明の第３の実施形態を示すメモリセルと周辺回路の回路図である。
この第３の実施形態のメモリセルが第２の実施形態のメモリセルと異なる点は、第２の実施形態における読み出し用及び正相データ書き込み用のワード線ＷＤＬajを、さらに、読み出し用ワード線ＷＤＬrjと正相データ書き込み用のワード線ＷＤＬwaj に分けて構成したことである。
本第３の実施形態のメモリは、マトリックス状に配置された複数個の図４に示すメモリセルＸi Ｙj （ｉ，ｊ＝１，２，…）と周辺回路により構成されている。
メモリセルＸi Ｙj は、負荷である２個のＤ−ＦＥＴ５１ij，５２ij、スイッチング素子である２個のＥ−ＦＥＴ５３ij〜５４ij，Ｅ−ＦＥＴ５５ij（第１のゲート回路）、Ｅ−ＦＥＴ５６ij（第２のゲート回路）、Ｅ−ＦＥＴ６２ij（第３のゲート回路）、読み出し線ＲＤＬi 、書き込み線ＷＲＬi 、読み出し用ワード線（第１のワード線）ＷＤＬrj、正相データ書き込み用のワード線（第２のワード線）ＷＤＬwaj 、及び逆相データ書き込み用のワード線（第３のワード線）ＷＤＬwbj により構成されている。
【００２８】
読み出し線ＲＤＬi と書き込み線ＷＲＬi は対をなし、例えば、横に複数（ｉ＝１，２，…）配置される。読み出し用ワード線ＷＤＬrj、正相データ書き込み用ワード線ＷＤＬwaj 、逆相データ書き込み用ワード線ＷＤＬwbj は対をなし、例えば、縦に複数（ｊ＝１，２，…）配置される。
周辺回路は、１本の読み出し用ワード線ＷＤＬrjにつき１組、１本の正相データ書き込み用ワード線ＷＤＬwaj につき１組、１本の逆相データ書き込み用ワード線ＷＤＬwbj につき１組、１本の読み出し線ＲＤＬi につき１組、１本の書き込み線ＷＲＬi につき１組、だけあればよい。
読み出し用ワード線ＷＤＬrjの周辺回路は、Ｅ−ＦＥＴＹj により構成され、正相データ書き込み用ワード線ＷＤＬwaj の周辺回路は、ＴＳＩＮＶaj（第２の論理回路）により構成され、逆相データ書き込み用ワード線ＷＤＬwbj の周辺回路は、ＩＮＶj とＴＳＩＮＶbj（第３の論理回路）により構成されている。
読み出し線ＲＤＬi の周辺回路は、負荷Ｒi とＥ−ＦＥＴＸi により構成されている。書き込み線ＷＲＬi の周辺回路は、ＩＮＶi （第１の論理回路）により構成されている。負荷Ｒi とＥ−ＦＥＴＸi とＥ−ＦＥＴＹj は、読み出し線ＲＤＬi とワード線ＷＤＬj の開閉状態を検出する回路である。
【００２９】
メモリセルＸi Ｙj については、各Ｄ−ＦＥＴ５１ij，５２ijのドレインは電源端子Ｖddに接続されている。ノードｇijには、Ｄ−ＦＥＴ５１ijのゲートとソース、各Ｅ−ＦＥＴ５３ij，６２ijのドレイン、各Ｅ−ＦＥＴ５４ij，５５ijのゲートがそれぞれ接続されている。ノードｈijには、Ｄ−ＦＥＴ５２ijのゲートとソース、各Ｅ−ＦＥＴ５４ij，５６ijのドレイン、Ｅ−ＦＥＴ５３ijのゲートがそれぞれ接続されている。各Ｅ−ＦＥＴ５３ij，５４ijのソースはグラウンド端子にそれぞれ接続されている。
Ｅ−ＦＥＴ５５ijのソースは読み出し用ワード線ＷＤＬrjに、Ｅ−ＦＥＴ５６ijのソースは正相データ書き込み用ワード線ＷＤＬwaj に、Ｅ−ＦＥＴ６２ijのソースは逆相データ書き込み用ワード線ＷＤＬwbj に接続されている。Ｅ−ＦＥＴ５５ijのドレインは読み出し線ＲＤＬi に、各Ｅ−ＦＥＴ５６ij，６２ijのゲートは書き込み線ＷＲＬi にそれぞれ接続されている。
【００３０】
周辺回路については、負荷Ｒi の一方の端子は、Ｖdd電源端子に、他方の端子は、Ｅ−ＦＥＴＸi のドレインに接続されている。Ｅ−ＦＥＴＸi のゲートは制御信号入力端子に、ソースは読み出し線ＲＤＬi に、ソースはグラウンド端子に接続されている。ＩＮＶi の出力側は書き込み線ＷＲＬi に、Ｅ−ＦＥＴＹj のドレインはワード線ＷＤＬrjに、ＴＳＩＮＶajの出力側はワード線ＷＤＬwaj に接続されている。Ｅ−ＦＥＴＹj のゲートは制御信号入力端子に接続され、ソースはグラウンド端子に接続されている。ＩＮＶj の出力側はＴＳＩＮＶbjの入力側に、ＴＳＩＮＶbjの出力側はワード線ＷＤＬwbj に接続されている。ＴＳＩＮＶaj，ＴＳＩＮＶbjのハイインピーダンス状態を制御する制御端子は、制御信号入力端子ＣＴＬj に接続されている。
以下、図４のメモリセルの動作の説明をする。
第３の実施形態では、第２の実施形態における読み出し用及び正相データ書き込み用のワード線ＷＤＬajが読み出し用のワード線ＷＤＬrjと正相データ書き込み用のワード線ＷＤＬwaj に分かれており、こららのワード線の扱いが異なるが、メモリセルとしての動作は、第２の実施形態と同じである。ワード線の扱いを以下に述べる。
【００３１】
（ａ）読み出し時
メモリセルＸi Ｙj を読み出す時、Ｅ−ＦＥＴＸi とＥ−ＦＥＴＹj のゲートをＨにする。それ以外のＥ−ＦＥＴＸm （ｍ≠ｉ）、Ｅ−ＦＥＴＹn （ｎ≠ｊ）のゲートはＬにする。また、ＩＮＶm （ｍ＝１，２，…，ｉ，…）の出力はすべてＬにし、ＴＳＩＮＶn （ｎ＝１，２，…，ｊ，…）の出力は全てハイインピーダンス状態にする。
ＩＮＶi の出力をＬにし、書き込み線ＷＲＬi をＬにするため、Ｅ−ＦＥＴ５６ij，６２ijは遮断状態であり、正相データ書き込み用のワード線ＷＤＬwaj は、ノードｇijと切り離され、逆相用データ書き込み用のワード線ＷＤＬwbj は、ノードｈijと切り離されるので、正相データ書き込み用ワード線ＷＤＬwaj 、及び逆相用データ書き込み用のワード線ＷＤＬwbj の電位はＨでもＬでも構わない。また、これ以外の読み出し時の動作は、第２の実施形態と同じである。
【００３２】
（ｂ）書き込み時
メモリセルＸi Ｙj に書き込むとき、ＩＮＶi の出力をＨに、ＴＳＩＮＶajの出力をＬまたはＨに、ＴＳＩＮＶbjの出力をＨまたはＬにする。それ以外のＩＮＶm （ｍ≠ｉ）はＬに、ＴＳＩＮＶn （ｎ≠ｊ）はハイインピーダンス状態にする。また、Ｅ−ＦＥＴＸm 、Ｅ−ＦＥＴＹn （ｍ＝１，２，…，ｉ，…），（ｎ＝１，２，…，ｊ，…）はすべて遮断状態にする。
ノードｇijがＨ，ノードｈijがＬになるように書き込むには、正相データ書き込み用のワード線ＷＤＬwaj をＬ、逆相データ書き込み用のワード線ＷＤＬwbj をＨにして、ＩＮＶi の出力をＨにし、書き込み線ＷＲＬi をＨにする。書き込みの原理などは第２の実施形態と同じである。
同様に、ノードｇijがＬ、ノードｈijがＨになるよう書き込むには、正相データ書き込み用のワード線ＷＤＬwaj をＨ、逆相データ書き込み用のワード線ＷＤＬwaj をＬにして、書き込み線ＷＲＬi をＨにすればよい。
【００３３】
なお、第３の実施形態のメモリセルでは、読み出しに用いる線（読み出し用のワード線ＷＤＬrjと読み出し線ＲＤＬi ）と、書き込みに用いる線（正相データ書き込み用のワード線ＷＤＬwaj と逆相データ書き込み用のワード線ＷＤＬwbj と書き込み線ＷＲＬi ）が全く独立しているため、読み出しと書き込みを同時に行うことができる。
即ち、読み出し用のアドレス入力端子・アドレスデコータ等の周辺回路と書き込み用のアドレス入力端子・アドレスデコーダ等の周辺回路を別々に構成して、あるアドレスの内容を読み出しながら別のアドレスの内容を書き換えるようなメモリ回路を簡単に構成することができる。
以上説明したように、本第３の実施形態によれば、第２の実施形態と同様の利点が得られる他、読み出しに用いる線と書き込みに用いる線を分けたので、読み出しと書き込みを同時に行うことができる。
【００４４】
なお、本発明は、上記実施形態に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。
【００４５】
（１） 図５は、図３の第２の実施形態の変形例を示すメモリセルと周辺回路の回路図であり、図３中の要素と共通の要素には共通の符号を付してある。Ｅ−ＦＥＴ３６ijのソースを逆相データ書き込み用のワード線ＷＤＬbj、Ｅ−ＦＥＴ４２ijのソースを読み出し用及び正相データ書き込み用のワード線ＷＬajに接続する構成にすることも可能である。ただし、書き込みデータと読み出しデータの正逆の関係が変わるので、周辺回路構成上の注意が必要である。
（２） 負荷素子として、Ｄ−ＦＥＴ３１ij，３２ijなどを用いたが、抵抗やＥ−ＦＥＴなどを用いることができる。
（３） ＧａＡｓで多く用いられるｎチャネルＭＥＳ−ＦＥＴを使ったＤＣＦＬを用いたが、Ｓｉで多く用いられるｎチャネルＭＯＳ−ＦＥＴを用いたｎＭＯＳ、ｎチャネルＭＯＳ−ＦＥＴとｐチャネルＭＯＳ−ＦＥＴを使ったＣＭＯＳやバイポーラトランジスタを使ったＴＴＬなどを用いてもよいが、ＧａＡｓを用いたメモリセルの場合には、とりわけ高速動作が可能である。
（４） 負荷Ｒi の一方の端子（Ｅ−ＦＥＴＸi のドレインに接続されていない端子）をグラウンドに、Ｅ−ＦＥＴＹj のソースを電源端子Ｖddに接続する構成にしてもよい。
（５） 負荷Ｒi は、抵抗素子でもＤ−ＦＥＴであってもよい。
（６） 負荷Ｒi と電源端子Ｖddの間にＥ−ＦＥＴＸi を設けてもよい。
【００４６】
【発明の効果】
以上詳細に説明したように、本発明によれば、読み出し線と書き込み線を分けたので、１つのビット線がＬr 、Ｈr 、Ｌw 、Ｈw のような４つの電位をとる必要がなく、Ｌ，Ｈの２つの電位をとればよいので、周辺回路も簡単となり、メモリセルや周辺回路の設計パラメータの許容範囲が広くなる。その結果、製造プロセスにおける素子の特性のばらつきに対する許容範囲が広くなり、歩留まりが向上する。また、メモリセル内のインバータの出力に読み出し線から電流が流れ込まない構成にしたので、メモリセルを低消費電力化することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すメモリセルと周辺回路の回路図である。
【図２】従来のメモリセルを示す回路図である。
【図３】本発明の第２の実施形態を示すメモリセルと周辺回路の回路図である。
【図４】本発明の第３の実施形態を示すメモリセルと周辺回路の回路図である。
【図５】 図３の第２の実施形態のメモリセルと周辺回路の変形例を示す回路図である。
【符号の説明】
１１ij，１２ij，３１ij，３２ij，５１ij，５２ij，７１ij，７２ij，８１ij，８２ij
Ｄ−ＦＥＴ
１３ij〜１６ij，３３ij〜３６ij，４２ij，５３ij〜５６ij，６２ij，７３ij〜７６ij，８３ij〜８６ij
Ｅ−ＦＥＴ
ＩＮＶi ，ＩＮＶj
インバータ
ＴＳＩＮＶj ，ＴＳＩＮＶaj，ＴＳＩＮＶbj，ＴＳＩＮＶi
トライステート出力のインバータ
Ｒi
負荷
ＲＤＬi
読み出し線
ＷＲＬi
書き込み線
ＷＤＬj ，ＷＤＬaj，ＷＤＬbj，ＷＤＬrj，ＷＤＬwj，ＷＤＬwaj ，
ＷＤＬwbj
ワード線
【発明の属する技術分野】
本発明は、半導体集積回路などにおけるメモリセル及びメモリに関するのである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば、次のような文献に記載されるものがあった。
文献；大森 正道編、「超高速化合物半導体デバイス」、培風館、Ｐ．３０６−３０７
ＧａＡｓなどの化合物半導体は、シリコンより電子移動度が大きく、半絶縁性であるため、シリコンでは到達できない高速動作が実現できる。この化合物半導体を用いた半導体集積回路の一つにＳＲＡＭ（Static Random Access Memory ）がある。
【０００３】
図２は、前記文献に記載された従来のＳＲＡＭのメモリセルを示す回路図である。
図２に示すように、ノードｃには、デプレッション型電界効果トランジスタ （以下、Ｄ−ＦＥＴと呼ぶ）１のゲートとソース、エンハンスメント型電界効果トランジスタ（以下、Ｅ−ＦＥＴと呼ぶ）３，５のドレイン、Ｅ−ＦＥＴ４のゲートが接続され、ノードｄにはＤ−ＦＥＴ２のゲートとソース、Ｅ−ＦＥＴ４，６のドレイン、Ｅ−ＦＥＴ３のゲートが接続されている。
Ｄ−ＦＥＴ１，２のドレインは電源端子Ｖddに、Ｅ−ＦＥＴ３，４のソースはグラウンド端子に、Ｅ−ＦＥＴ５，６のゲートはワード線ＷＬ２にそれぞれ接続され、Ｅ−ＦＥＴ５，６のソースはそれぞれビット線ＢＬa 、ＢＬb に接続されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のメモリセルにおいては、次の（ａ）（ｂ）のような課題があった。
（ａ）ビット線の制御が複雑で設計パラメータの許容範囲が狭い。
読み出しにも書き込みにも同じ２本のビット線ＢＬa 、ＢＬb を使うため、読み出しと書き込みを判別する必要があり、そのためビット線の読み出し時の高電位・低電位（以下、それぞれＨr ，Ｌr と呼ぶ）と書き込み時の高電位・低電位（以下、Ｈw 、Ｌw と呼ぶ）でそれぞれ電位を変える必要がある。
例えば、
Ｌw ＝０．１〜０．３Ｖ、Ｈw ＝０．６Ｖ〜０．８Ｖ、Ｌr ＝０．９Ｖ〜１．１Ｖ、Ｈr ＝１．２Ｖ〜１．４Ｖ
と設定する。
このように、読み出しや書き込みのためにビット線は４つの電位をとる。このため、周辺回路（例えば、プルアップ回路、センスアンプ回路など）が複雑、メモリセルや周辺回路の設計パラメータ（例えば、ゲート幅や閾値など）の許容範囲が狭い等の問題がある。特に、設計パラメータの許容範囲が狭いと設計が難しいだけでなく、製造プロセスにおける素子特性のばらつきに対する許容範囲が狭くなり、歩留まりが低下する。
【０００５】
（ｂ）ＭＥＳ−ＦＥＴのように導通時の抵抗（以下、オン抵抗と呼ぶ）と遮断時の抵抗（以下、オフ抵抗と呼ぶ）の変化率があまり大きくない素子で、メモリセルを構成する場合、該メモリセルの低電流化（低消費電力化）が困難である。
ノードｃが低電位（以下、Ｌと呼ぶ）、ノードｄが高電位（以下、Ｈと呼ぶ）、及びワード線ＷＬ２がＨとし、ビット線ＢＬa 、ＢＬb の電位がＬr 以下に下がらないようにするためのプルアップ回路にビット線ＢＬa 、ＢＬb が接続されているものとする。ノードｃがＬでノードｄがＨなので、Ｅ−ＦＥＴ３，５，６が導通状態、Ｅ−ＦＥＴ４が遮断状態にあり、メモリセルの記憶状態がビット線ＢＬa 、ＢＬb を通して、読み出される。
この状態（ノードｃがＬの時）では、ビット線ＢＬa に接続されたプルアップ回路からＥ−ＦＥＴ５を通して、Ｅ−ＦＥＴ３のドレイン・ソース間に電流が流れ、ビット線ＢＬa の電位がＬr まで下がる。この電流は、配線長が長く配線容量が大きいビット線ＢＬa の電位を高速に変化させるために、大きなものとなる。
【０００６】
Ｅ−ＦＥＴ３に大きな電流が流れてもノードｃがＬを保つ（読み出しなのでＬを保たなければならない）ために、ゲート幅を大きくするなどして、Ｅ−ＦＥＴ３のドレイン・ソース間の導通時のオン抵抗を小さくする（電流を大きくする）必要がある（Ｅ−ＦＥＴ３のオン抵抗が大きいと、読み出し時の大きな電流が流れた時、Ｅ−ＦＥＴ３のソース・ドレイン間の電圧が大きくなり、ノードｃがＬを保てなくなる）。Ｅ−ＦＥＴ４に対しても、ノードｃがＨでノードｄがＬの時を考えると、同様である。
オン抵抗を小さくすると、ＭＥＳ−ＦＥＴ等のようにオン抵抗とオフ抵抗の変化率があまり大きくない素子ではオフ抵抗も小さくなり、遮断時の電流（リーク電流）が大きくなる。負荷電流はリーク電流より十分大きくしなければならないので、負荷電流を下げてメモリセルを低電流化することが難しい。
【０００７】
【課題を解決するための手段】
本発明は、前記課題を解決するために、メモリセルは、第１のインバータと、入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、読み出し線と、書き込み線と、読み出し用及びデータ書き込み用のワード線と、前記第１のインバータの出力端子の電位により、前記読み出し線と前記ワード線の間を開閉する第１のゲート回路と、前記書き込み線の電位により、前記ワード線と前記第２のインバータの出力端子の間を開閉する第２のゲート回路とを備えている。
【０００８】
以上のように構成した本発明によるメモリセルは、以下のように動作する。
読み出し時においては、書き込み線の信号により第２のゲート回路を開くことにより、ワード線と第２のインバータの出力端子の間を開いておく。第１のインバータの出力端子の電位により、第１のゲート回路が開閉し、第１のゲート回路が閉じると、読み出し線とワード線が導通状態になり、第１のゲート回路が開くと、読み出し線とワード線が遮断状態になる。そのため、読み出し線とワード線の間が導通状態か遮断状態かを検出することにより、第１のゲート回路の出力端子の電位が分かる。つまり、記憶状態が分かる。
書き込み時には、書き込み線の信号により第２のゲート回路を閉じて、ワード線にデータを入力することにより、第２のインバータの出力端子に書き込む。
【０００９】
書き込み時には、ワード線上の電位により第２のゲート回路を閉じて、書き込み線にデータを入力することにより、第２のインバータの出力端子に書き込む。
従って、次のような理由から前記課題を解決できるのである。
前記課題（ａ）は読み出し線と書き込み線を設けたので、それぞれＨ，Ｌの２つの電位をとればよく、それぞれの線の制御が簡単で設計パラメータの許容範囲が広くなることから解決できる。
前記課題（ｂ）は読み出し線から流れ込む電流が第１のゲート回路にしか流れず、第１，第２のインバータには流れ込まないようにしたので、第１，２のインバータの駆動能力を下げて低消費電力化することができることから解決できる。
【００１０】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示すメモリセルと周辺回路の回路図である。
この第１の実施形態のメモリセルが従来のメモリセルと異なる点は、ビット線を読み出し線ＲＤＬi （ｉは正の整数、以下同様）と書き込み線ＷＲＬi に分け、読み出し用・データ書き込み用ワード線ＷＤＬj （ｊは正の整数、以下同様）をメモリセルを選択するためのワード線の代わりに設けたことである。
また、第１の実施形態の周辺回路における従来のメモリの周辺回路と異なる点は、センスアンプ回路を無くし、読み出し線ＲＤＬi と読み出し用・データ書き込み用ワード線ＷＤＬj の開閉状態を検出する回路と読み出し用・データ書き込み用ワード線ＷＤＬj を駆動する論理回路などを設けたことである。
本第１の実施形態のメモリは、マトリックス状に配置された複数個の図１に示すメモリセルＸi Ｙj （ｉ＝１，２，…，ｊ＝１，２，…）と周辺回路により構成される。
【００１１】
メモリセルＸi Ｙj は、負荷である２個のＤ−ＦＥＴ１１ij，１２ij、スイッチング素子である２個のＥ−ＦＥＴ１３ij，１４ij、Ｅ−ＦＥＴ１５ij（第１のゲート回路）、Ｅ−ＦＥＴ１６ij（第２のゲート回路）、読み出し線ＲＤＬi 、書き込み線ＷＲＬi 、読み出し用及びデータ書き込み用ワード線ＷＤＬj より構成されている。
読み出し線ＲＤＬi と書き込み線ＷＲＬi は対をなし、例えば、横に複数（ｉ＝１，２，…）配置される。読み出し用及びデータ書き込み用のワード線ＷＤＬj は、例えば、縦に複数（ｊ＝１，２，…）配置される。
同一のワード線ＷＤＬj を、１つまたは複数のメモリセルが占有または共有することができる。読み出し線ＲＤＬi と書き込み線ＷＲＬi の対を、１つまたは複数のメモリセルが占有または共有することができる。
周辺回路は、１本のワード線ＷＤＬj につき１組、１本の読み出し線ＲＤＬi につき１組、１本の書き込み線ＷＲＬi につき１組だけあればよい。ワード線ＷＤＬj の周辺回路は、Ｅ−ＦＥＴＹj とトライステート出力のインバータＴＳＩＮＶj （第２の論理回路）により構成されている。以下、説明の簡単化のため、周辺回路におけるトライステート出力のインバータをＴＳＩＮＶとして記す。
【００１２】
読み出し線ＲＤＬi の周辺回路は、負荷Ｒi とＥ−ＦＥＴＸi により構成されている。書き込み線ＷＲＬi の周辺回路は、インバータＩＮＶi （第１の論理回路）により構成されている。以下、説明の簡単化のため、周辺回路におけるインバータをＩＮＶとして記す。負荷Ｒi とＥ−ＦＥＴＸi とＥ−ＦＥＴＹj は、読み出し線ＲＤＬi とワード線ＷＤＬj の開閉状態を検出する回路である。
Ｄ−ＦＥＴ１１ij，１２ij、Ｅ−ＦＥＴ１３ij，１４ijは、ｎチャネルＭＥＳ−ＦＥＴを使ったＤＣＦＬ（Direct Coupled FET Logic) 回路のインバータを構成する。Ｄ−ＦＥＴ１１ijとＥ−ＦＥＴ１３ijにより第１のインバータが構成され、Ｄ−ＦＥＴ１２ijとＥ−ＦＥＴ１４ijにより第２のインバータが構成される。
周辺回路のＴＳＩＮＶj は書き込み時において、ワード線ＷＤＬj が選択された場合には、第２のインバータの出力インピーダンスよりも小さいインピーダンス（以下、駆動能力が大きいという）となり、ワード線ＷＤＬj が選択されていない場合には、ハイインピーダンス状態となるように構成している。
【００１３】
これは、論理ゲートのＴＳＩＮＶj のゲート幅を第２のインバータのゲート幅よりも大きくすることにより、駆動能力を大きくし、その制御端子に制御信号を入力することによりハイインピーダンス状態（例えば、制御信号により出力端子を電源端子Ｖdd及びグラウンド端子と遮断する）にすることで実現できる。
メモリセルＸi Ｙj については、Ｄ−ＦＥＴ１１ij，１２ijのドレインは電源端子Ｖddに接続されている。ノードａijには、Ｄ−ＦＥＴ１１ijのゲートとソース、Ｅ−ＦＥＴ１３ijのドレイン、及び各Ｅ−ＦＥＴ１４ij，１５ijのゲートが接続されている。ノードｂijには、Ｄ−ＦＥＴ１２ijのゲートとソース、各Ｅ−ＦＥＴ１４ij，１６ijのドレイン、及びＥ−ＦＥＴ１３ijのゲートが接続されている。各Ｅ−ＦＥＴ１３ij，１４ijのソースはグラウンド端子にそれぞれ接続されている。各Ｅ−ＦＥＴ１５ij，１６ijのソースはワード線ＷＤＬj にそれぞれ接続されている。Ｅ−ＦＥＴ１５ijのドレインは読み出し線ＲＤＬi に、Ｅ−ＦＥＴ１６ijのゲートは書き込み線ＷＲＬi にそれぞれ接続されている。
【００１４】
周辺回路については、負荷Ｒi の一方の端子は、電源端子Ｖddに、他方の端子は、Ｅ−ＦＥＴＸi のドレインに接続されている。Ｅ−ＦＥＴＸi のゲートは制御信号入力端子に、ソースは読み出し線ＲＤＬi に接続されている。ＩＮＶi の出力側は書き込み線ＷＲＬi に、ＴＳＩＮＶj の出力側及びＥ−ＦＥＴＹj のドレインはワード線ＷＤＬj 接続されている。Ｅ−ＦＥＴＹj のゲートは制御信号入力端子に、ソースはグラウンド端子に接続されている。ＴＳＩＮＶj のハイインピーダンス状態を制御する制御端子は、制御信号入力端子ＣＴＬj に接続されている。
以下、図１のメモリセルの動作の説明をする。
【００１５】
（ａ）読み出し時
メモリセルＸi Ｙj からデータを読み出す時、Ｅ−ＦＥＴＸi とＥ−ＦＥＴＹj のゲートをＨにする。それ以外のＥ−ＦＥＴＸm （ｍ≠ｉ）、Ｅ−ＦＥＴＹn （ｎ≠ｊ）のゲートはＬにする。また、ＩＮＶm （ｍ＝１，２，…，ｉ，…）の出力はすべてＬにし、ＴＳＩＮＶn （ｎ＝１，２，…，ｊ，…）の出力は全てハイインピーダンス状態にする。
ノードａijがＨ、ノードｂijがＬの時、Ｅ−ＦＥＴ１５ijのゲートがＨなので、Ｅ−ＦＥＴ１５ijが導通状態となり、読み出し線ＲＤＬi とワード線ＷＤＬj との間が導通状態となる。ノードａijがＬ、ノードｂijがＨの時、Ｅ−ＦＥＴ１５ijのゲートがＬなので、Ｅ−ＦＥＴ１５ijが非導通状態となり、読み出し線ＲＤＬi とワード線ＷＤＬj の間が遮断状態となる。よって、読み出し線ＲＤＬi とワード線ＷＤＬj の間が導通状態か遮断状態かを外部から検出することで、メモリセルＸijの記憶状態を読み出すことができる。
【００１６】
ここで、読み出し線ＲＤＬi とワード線ＷＤＬj の間の状態を外部から検出する方法の一例を説明する。
ノードａijがＨ、ノードｂijがＬで、読み出し線ＲＤＬi とワード線ＷＤＬj の間が導通状態の時、電源端子Ｖddから負荷Ｒi 、Ｅ−ＦＥＴＸi 、Ｅ−ＦＥＴＹj を通ってグラウンド端子に電流が流れて、負荷Ｒi による電圧降下により、出力ＯＵＴi の電位がＬとなる。ノードａijがＬ、ノードｂijがＨで、読み出し線ＲＤＬi とワードＷＤＬj の間が遮断状態の時、電流が流れず出力ＯＵＴi の電位がＨになる。
なお、読み出し時には、ＩＮＶm （ｍ＝１，２，…，ｉ，…）の出力をＬにしておくので、書き込み線ＷＲＬi はＬである。この時、Ｅ−ＦＥＴ１６mn（ｎ＝１，２，…，ｊ，…）が遮断状態になりワード線ＷＤＬn とノードｂmnが切り離されるので、ワード線ＷＤＬn の電位が変化しても、メモリセルＸm Ｙn の記憶状態が変化することはない。
【００１７】
（ｂ）書き込み時
メモリセルＸi Ｙj に書き込むとき、ＩＮＶi の出力をＨに、ＴＳＩＮＶj の出力をＬまたはＨにする。それ以外のＩＮＶm （ｍ≠ｉ）の出力はＬに、ＴＳＩＮＶn （ｎ≠ｊ）の出力はハイインピーダンス状態にする。また、Ｅ−ＦＥＴＸm 、Ｅ−ＦＥＴＹn （ｍ＝１，２，…，ｉ，…），（ｎ＝１，２，…，ｊ，…）はすべて遮断状態にする。
ノードａijがＨ、ノードｂijがＬになるように書き込むには、ワード線ＷＤＬj をＬにして、書き込み線ＷＲＬi をＨにする。この時、Ｄ−ＦＥＴ１２ijとＥ−ＦＥＴ１４ijで構成される第２のインバータの出力とワード線ＷＤＬj を駆動するＴＳＩＮＶj の出力が衝突するが、ＴＳＩＮＶj の方が第２のインバータよりも駆動能力が大きいので、ノードｂijはワード線ＷＤＬj の電位Ｌとなる。ノードｂijがＬになると、Ｅ−ＦＥＴ１３ijは遮断状態になり、ノードａijはＨになる。ノードａijがＨになると、Ｅ−ＦＥＴ１４ijは導通状態になり、ノードｂijがＬを維持する。この後、書き込み線ＷＲＬi をＬにしてＥ−ＦＥＴ１６ijを遮断状態にしても、このメモリセルは以前の状態を保ち続ける。
【００１８】
同様に、ノードａijがＬ、ノードｂijがＨになるように書き込むには、ＴＳＩＮＶj の出力をＨにし、ワード線ＷＤＬj をＨにして、ＩＮＶi の出力をＨにし、書き込み線ＷＲＬi をＨにすればよい。
メモリセルＸi Ｙj 以外のメモリセルＸm Ｙn （ｍ≠ｉ，ｎ≠ｊ）に関してはＩＮＶm の出力をＬ、ＴＳＩＮＶn の出力をハイインピーダンス状態にしているので、メモリセルＸmnに書き込まれることはない。
また、Ｅ−ＦＥＴＸm 及びＥ−ＦＥＴＹn は遮断状態にしてあるので、読み出し線ＲＤＬm は浮遊状態になっており、ノードａmnがＨの時、導通状態のＥ−ＦＥＴ１５mnを通して、読み出し線ＲＤＬi とワード線ＷＤＬj が接続されても、ワード線ＷＤＬj の電位が変化せず、書き込みに影響しない。
【００１９】
以上説明したように、第１の実施形態によれば、読み出し線ＲＤＬi と書き込み線ＷＲＬi を設けたので、１つのビット線がＬr 、Ｈr 、Ｌw 、Ｈw のような４つの電位をとる必要がなく、Ｌ，Ｈの２つの電位をとればよいので、センスアンプ回路が不要となり、周辺回路も簡単となり、メモリセルや周辺回路の設計パラメータの許容範囲が広いという利点がある。その結果、製造プロセスにおける素子の特性のばらつきに対する許容範囲が広くなり、歩留まりが向上する。
また、Ｅ−ＦＥＴ１５ijのゲートをノードａijに、ソースをワード線ＷＤＬj に接続する構成にしたので、読み出し時にＥ−ＦＥＴ１３ijのドレイン・ソース間に読み出し線ＲＤＬi から大きな電流が流れ込むことがなく、Ｅ−ＦＥＴ１３ijのオン抵抗を大きく（導通時の電流を小さく）することができる。
オン抵抗を大きくすれば、オフ抵抗も大きくでき、遮断時のリーク電流も小さくなり、負荷電流も小さく設計することができる。このように、ＭＥＳ−ＦＥＴのようなオン抵抗とオフ抵抗の変化率があまり大きくない素子でも、メモリセルの低電流化（＝低消費電力化）が可能になる。
【００２０】
第２の実施形態
図３は、本発明の第２の実施形態を示すメモリセルと周辺回路の回路図である。
この第２の実施形態のメモリセルＸi Ｙj が第１の実施形態のメモリセルＸi Ｙj と異なる点は、図１中のワード線ＷＤＬj を読み出し用及び正相データ書き込み用のワード線ＷＤＬaj、逆相データ書き込み用のワード線ＷＤＬbjに分けて構成したことである。
第２の実施形態のメモリは、マトリック状に配置された複数個の図３に示すメモリセルＸi Ｙj （ｉ，ｊ＝１，２，…）と周辺回路により構成されている。メモリセルＸi Ｙj は、負荷である２個のＤ−ＦＥＴ３１ij，３２ij、スイッチング素子である２個のＥ−ＦＥＴ３３ij，３４ij、Ｅ−ＦＥＴ（第１のゲート回路）３５ij，Ｅ−ＦＥＴ３６ij（第２のゲート回路），Ｅ−ＦＥＴ４２ij（第３のゲート回路）、読み出し線ＲＤＬi 、書き込み線ＷＲＬi 、及び２本のワード線ＷＤＬaj，ＷＤＬbjより構成されている。
【００２１】
読み出し線ＲＤＬi と書き込み線ＷＲＬi は対をなし、例えば、横に複数（ｉ＝１，２，…）配置される。読み出し用及び正相データ書き込み用のワード線ＷＤＬajと逆相データ書き込み用のワード線ＷＬbjは対をなし、例えば、縦に複数（ｊ＝１，２，…）配置される。
周辺回路は、１本のワード線ＷＤＬajにつき１組、１本のワード線ＷＤＬbjにつき１組、１本の読み出し線ＲＤＬi につき１組、１本の書き出し線ＷＲＬi につき１組だけあればよい。
ワード線ＷＤＬajの周辺回路は、Ｅ−ＦＥＴＹj とＴＳＩＮＶj （第２の論理回路）により構成されている。ワード線ＷＤＬbjの周辺回路は、ＩＮＶj とＴＳＩＮＶbj（第３の論理回路）により構成されている。読み出し線ＲＤＬi の周辺回路は、負荷Ｒi とＥ−ＦＥＴＸi により構成されている。書き込み線ＷＲＬi の周辺回路は、ＩＮＶi （第１の論理回路）により構成されている。負荷Ｒi とＥ−ＦＥＴＸi とＥ−ＦＥＴＹj は、読み出し線ＲＤＬi とワード線ＷＤＬj の開閉状態を検出する回路である。
【００２２】
メモリセルＸi Ｙj については、各Ｄ−ＦＥＴ３１ij，３２ijのドレインは電源端子Ｖddに接続されている。ノードｅijには、Ｄ−ＦＥＴ３１ijのゲートとソース、Ｅ−ＦＥＴ３３ijのドレイン、各Ｅ−ＦＥＴ３４ij，３５ijのゲート、Ｅ−ＦＥＴ４２ijのドレインがそれぞれ接続されている。ノードｆijには、Ｄ−ＦＥＴ３２ijのゲートとソース、各Ｅ−ＦＥＴ３４ij，３６ijのドレイン、Ｅ−ＦＥＴ３３ijのゲートがそれぞれ接続されている。各Ｅ−ＦＥＴ３３ij，３４ijのソースはグラウンド端子にそれぞれ接続されている。
各Ｅ−ＦＥＴ３５ij，３６ijのソースは読み出し用及び正相データ書き込み用のワード線（第１のワード線）ＷＬajに、Ｅ−ＦＥＴ４２ijのソースは逆相データ書き込み用のワード線（第２のワード線）ＷＬbjに接続されている。Ｅ−ＦＥＴ３５ijのドレインは読み出し線ＲＤＬi に、各Ｅ−ＦＥＴ３６ij，４２ijのゲートは書き込み線ＷＲＬi にそれぞれ接続されている。
【００２３】
周辺回路については、負荷Ｒi の一方の端子は、電源端子Ｖddに、他方の端子は、Ｅ−ＦＥＴＸi のドレインに接続されている。Ｅ−ＦＥＴＸi のゲートは制御信号入力端子に、ソースは読み出し線ＲＤＬi に接続されている。ＩＮＶi の出力側は書き込み線ＷＲＬi に、ＴＳＩＮＶajの出力側及びＥ−ＦＥＴＹj のドレインはワード線ＷＤＬj に接続されている。Ｅ−ＦＥＴＹj のゲートは制御信号入力端子に接続され、ソースはグラウンド端子に接続されている。ＩＮＶj の出力側はＴＳＩＮＶbjの入力側に、ＴＳＩＮＶbjの出力側はワード線ＷＤＬbjに接続されている。ＴＳＩＮＶaj，ＴＳＩＮＶbjのハイインピーダンス状態を制御する制御端子は、制御信号入力端子ＣＴＬj に接続されている。
以下、図３のメモリセルの動作の説明をする。
第２の実施形態では、Ｅ−ＦＥＴ４２ijが追加され、第１の実施形態におけるワード線ＷＤＬi が読み出し用及び正相データ書き込み用のワード線ＷＤＬajと逆相データ書き込み用のワード線ＷＤＬbjに分かれているが、メモリセルＸi Ｙj としての基本的な動作は、第１の実施形態と同じである。Ｅ−ＦＥＴ４２ijの働きとワード線ＷＤＬaj，ＷＤＬbjについて、説明する。
【００２４】
（ａ）読み出し時
メモリセルＸi Ｙj を読み出す時、Ｅ−ＦＥＴＸi とＥ−ＦＥＴＹj のゲートをＨにする。それ以外のＥ−ＦＥＴＸm （ｍ≠ｉ）、Ｅ−ＦＥＴＹn （ｎ≠ｊ）のゲートはＬにする。また、ＩＮＶm （ｍ＝１，２，…，ｉ…）の出力はすべてＬにし、ＴＳＩＮＶn （ｎ＝１，２，…，ｊ，…）の出力は全てハイインピーダンス状態にする。
メモリセルＸi Ｙj を読み出す時、ＩＮＶi の出力はＬにし、書き込み線ＷＲＬi をＬにするため、Ｅ−ＦＥＴ４２ijは遮断状態であり、逆相データ書き込み用のワード線ＷＤＬbjは、ノードｅijと切り離されるので、逆相データ書き込み用ワード線ＷＤＬbjの電位はＨでもＬでも構わない。これ以外の読み出し時の動作は、第１の実施形態と同じであり、読み出し用及び正相データ書き込み用のワード線ＷＤＬajがワード線ＷＤＬj と同様の働きをする。
【００２５】
（ｂ）書き込み時
メモリセルＸi Ｙj に書き込むとき、ＩＮＶi の出力をＨに、ＴＳＩＮＶajの出力をＬまたはＨに、ＴＳＩＮＶbjの出力をＨまたはＬにする。それ以外のＩＮＶm （ｍ≠ｉ）の出力はＬに、ＴＳＩＮＶn （ｎ≠ｊ）の出力はハイインピーダンス状態にする。また、Ｅ−ＦＥＴＸm 、Ｅ−ＦＥＴＹn （ｍ＝１，２，…，ｉ，…），（ｎ＝１，２，…，ｊ，…）はすべて遮断状態にする。
ノードｅijがＨ、ノードｆijがＬになるように書き込むには、ＴＳＩＮＶbjの出力をＨ、ＴＳＩＮＶbjの出力をＬにし、読み出し用及び正相データ書き込み用のワード線ＷＤＬajをＬ、逆相データ書き込み用のワード線ＷＤＬbjをＨにして、書き込み線ＷＲＬi をＨにする。この時、Ｄ−ＦＥＴ３２ijとＥ−ＦＥＴ３４ijで構成される第２のインバータの出力と、読み出し用及び正相データ書き込み用のワード線ＷＬajを駆動するＴＳＩＮＶajの出力が衝突するが、読み出し用及び正相データ書き込み用のワード線ＷＤＬajを駆動するＴＳＩＮＶajの駆動能力が大きいので、ノードｆijはＬになる。また、Ｄ−ＦＥＴ３１ijとＥ−ＦＥＴ３３ijで構成される第１のインバータと逆相データ書き込み用のワード線ＷＤＬbjを駆動するＴＳＩＮＶbjの出力が衝突するが、上記と同じ理由でノードｅijはＨとなる。
【００２６】
同様に、ノードｅijがＬ、ノードｆijがＨとなるように書き込むには、ＴＳＩＮＶajの出力をＨ、ＴＳＩＮＶbjの出力をＬにし、読み出し用及び正相データ書き込み用のワード線ＷＤＬajをＨ、逆相データ書き込み用のワード線ＷＤＬbjをＬにして、ＩＮＶi をＨにし、書き込み線ＷＲＬi をＨにすればよい。
以上説明したように、この第２の実施形態によれば、第１の実施形態と同様の利点に加えて、以下の利点がある。
正相と逆相という両相のデータを用いて書き込みを行うため、より高速で確実な書き込みをできる。第１の実施形態のように、正相データのみによる書き込みでは、例えば、ノードｂij（＝Ｅ−ＦＥＴ１３ijのゲート）がＨ→Ｅ−ＦＥＴ１３ijが導通状態→ノードａij（＝Ｅ−ＦＥＴ１４ijのゲート）がＬ→Ｅ−ＦＥＴ１４ijが遮断状態という段階を経るが、両相データによる書き込みでは、ノードｆij（＝Ｅ−ＦＥＴ３３ijのゲート）がＨ→Ｅ−ＦＥＴ３３ijが導通状態という変化とノードｅij（＝Ｅ−ＦＥＴ３４ijのゲート）がＬ→Ｅ−ＦＥＴ３４ijが遮断状態という変化が同時に進行するため高速である。
【００２７】
第３の実施形態
図４は、本発明の第３の実施形態を示すメモリセルと周辺回路の回路図である。
この第３の実施形態のメモリセルが第２の実施形態のメモリセルと異なる点は、第２の実施形態における読み出し用及び正相データ書き込み用のワード線ＷＤＬajを、さらに、読み出し用ワード線ＷＤＬrjと正相データ書き込み用のワード線ＷＤＬwaj に分けて構成したことである。
本第３の実施形態のメモリは、マトリックス状に配置された複数個の図４に示すメモリセルＸi Ｙj （ｉ，ｊ＝１，２，…）と周辺回路により構成されている。
メモリセルＸi Ｙj は、負荷である２個のＤ−ＦＥＴ５１ij，５２ij、スイッチング素子である２個のＥ−ＦＥＴ５３ij〜５４ij，Ｅ−ＦＥＴ５５ij（第１のゲート回路）、Ｅ−ＦＥＴ５６ij（第２のゲート回路）、Ｅ−ＦＥＴ６２ij（第３のゲート回路）、読み出し線ＲＤＬi 、書き込み線ＷＲＬi 、読み出し用ワード線（第１のワード線）ＷＤＬrj、正相データ書き込み用のワード線（第２のワード線）ＷＤＬwaj 、及び逆相データ書き込み用のワード線（第３のワード線）ＷＤＬwbj により構成されている。
【００２８】
読み出し線ＲＤＬi と書き込み線ＷＲＬi は対をなし、例えば、横に複数（ｉ＝１，２，…）配置される。読み出し用ワード線ＷＤＬrj、正相データ書き込み用ワード線ＷＤＬwaj 、逆相データ書き込み用ワード線ＷＤＬwbj は対をなし、例えば、縦に複数（ｊ＝１，２，…）配置される。
周辺回路は、１本の読み出し用ワード線ＷＤＬrjにつき１組、１本の正相データ書き込み用ワード線ＷＤＬwaj につき１組、１本の逆相データ書き込み用ワード線ＷＤＬwbj につき１組、１本の読み出し線ＲＤＬi につき１組、１本の書き込み線ＷＲＬi につき１組、だけあればよい。
読み出し用ワード線ＷＤＬrjの周辺回路は、Ｅ−ＦＥＴＹj により構成され、正相データ書き込み用ワード線ＷＤＬwaj の周辺回路は、ＴＳＩＮＶaj（第２の論理回路）により構成され、逆相データ書き込み用ワード線ＷＤＬwbj の周辺回路は、ＩＮＶj とＴＳＩＮＶbj（第３の論理回路）により構成されている。
読み出し線ＲＤＬi の周辺回路は、負荷Ｒi とＥ−ＦＥＴＸi により構成されている。書き込み線ＷＲＬi の周辺回路は、ＩＮＶi （第１の論理回路）により構成されている。負荷Ｒi とＥ−ＦＥＴＸi とＥ−ＦＥＴＹj は、読み出し線ＲＤＬi とワード線ＷＤＬj の開閉状態を検出する回路である。
【００２９】
メモリセルＸi Ｙj については、各Ｄ−ＦＥＴ５１ij，５２ijのドレインは電源端子Ｖddに接続されている。ノードｇijには、Ｄ−ＦＥＴ５１ijのゲートとソース、各Ｅ−ＦＥＴ５３ij，６２ijのドレイン、各Ｅ−ＦＥＴ５４ij，５５ijのゲートがそれぞれ接続されている。ノードｈijには、Ｄ−ＦＥＴ５２ijのゲートとソース、各Ｅ−ＦＥＴ５４ij，５６ijのドレイン、Ｅ−ＦＥＴ５３ijのゲートがそれぞれ接続されている。各Ｅ−ＦＥＴ５３ij，５４ijのソースはグラウンド端子にそれぞれ接続されている。
Ｅ−ＦＥＴ５５ijのソースは読み出し用ワード線ＷＤＬrjに、Ｅ−ＦＥＴ５６ijのソースは正相データ書き込み用ワード線ＷＤＬwaj に、Ｅ−ＦＥＴ６２ijのソースは逆相データ書き込み用ワード線ＷＤＬwbj に接続されている。Ｅ−ＦＥＴ５５ijのドレインは読み出し線ＲＤＬi に、各Ｅ−ＦＥＴ５６ij，６２ijのゲートは書き込み線ＷＲＬi にそれぞれ接続されている。
【００３０】
周辺回路については、負荷Ｒi の一方の端子は、Ｖdd電源端子に、他方の端子は、Ｅ−ＦＥＴＸi のドレインに接続されている。Ｅ−ＦＥＴＸi のゲートは制御信号入力端子に、ソースは読み出し線ＲＤＬi に、ソースはグラウンド端子に接続されている。ＩＮＶi の出力側は書き込み線ＷＲＬi に、Ｅ−ＦＥＴＹj のドレインはワード線ＷＤＬrjに、ＴＳＩＮＶajの出力側はワード線ＷＤＬwaj に接続されている。Ｅ−ＦＥＴＹj のゲートは制御信号入力端子に接続され、ソースはグラウンド端子に接続されている。ＩＮＶj の出力側はＴＳＩＮＶbjの入力側に、ＴＳＩＮＶbjの出力側はワード線ＷＤＬwbj に接続されている。ＴＳＩＮＶaj，ＴＳＩＮＶbjのハイインピーダンス状態を制御する制御端子は、制御信号入力端子ＣＴＬj に接続されている。
以下、図４のメモリセルの動作の説明をする。
第３の実施形態では、第２の実施形態における読み出し用及び正相データ書き込み用のワード線ＷＤＬajが読み出し用のワード線ＷＤＬrjと正相データ書き込み用のワード線ＷＤＬwaj に分かれており、こららのワード線の扱いが異なるが、メモリセルとしての動作は、第２の実施形態と同じである。ワード線の扱いを以下に述べる。
【００３１】
（ａ）読み出し時
メモリセルＸi Ｙj を読み出す時、Ｅ−ＦＥＴＸi とＥ−ＦＥＴＹj のゲートをＨにする。それ以外のＥ−ＦＥＴＸm （ｍ≠ｉ）、Ｅ−ＦＥＴＹn （ｎ≠ｊ）のゲートはＬにする。また、ＩＮＶm （ｍ＝１，２，…，ｉ，…）の出力はすべてＬにし、ＴＳＩＮＶn （ｎ＝１，２，…，ｊ，…）の出力は全てハイインピーダンス状態にする。
ＩＮＶi の出力をＬにし、書き込み線ＷＲＬi をＬにするため、Ｅ−ＦＥＴ５６ij，６２ijは遮断状態であり、正相データ書き込み用のワード線ＷＤＬwaj は、ノードｇijと切り離され、逆相用データ書き込み用のワード線ＷＤＬwbj は、ノードｈijと切り離されるので、正相データ書き込み用ワード線ＷＤＬwaj 、及び逆相用データ書き込み用のワード線ＷＤＬwbj の電位はＨでもＬでも構わない。また、これ以外の読み出し時の動作は、第２の実施形態と同じである。
【００３２】
（ｂ）書き込み時
メモリセルＸi Ｙj に書き込むとき、ＩＮＶi の出力をＨに、ＴＳＩＮＶajの出力をＬまたはＨに、ＴＳＩＮＶbjの出力をＨまたはＬにする。それ以外のＩＮＶm （ｍ≠ｉ）はＬに、ＴＳＩＮＶn （ｎ≠ｊ）はハイインピーダンス状態にする。また、Ｅ−ＦＥＴＸm 、Ｅ−ＦＥＴＹn （ｍ＝１，２，…，ｉ，…），（ｎ＝１，２，…，ｊ，…）はすべて遮断状態にする。
ノードｇijがＨ，ノードｈijがＬになるように書き込むには、正相データ書き込み用のワード線ＷＤＬwaj をＬ、逆相データ書き込み用のワード線ＷＤＬwbj をＨにして、ＩＮＶi の出力をＨにし、書き込み線ＷＲＬi をＨにする。書き込みの原理などは第２の実施形態と同じである。
同様に、ノードｇijがＬ、ノードｈijがＨになるよう書き込むには、正相データ書き込み用のワード線ＷＤＬwaj をＨ、逆相データ書き込み用のワード線ＷＤＬwaj をＬにして、書き込み線ＷＲＬi をＨにすればよい。
【００３３】
なお、第３の実施形態のメモリセルでは、読み出しに用いる線（読み出し用のワード線ＷＤＬrjと読み出し線ＲＤＬi ）と、書き込みに用いる線（正相データ書き込み用のワード線ＷＤＬwaj と逆相データ書き込み用のワード線ＷＤＬwbj と書き込み線ＷＲＬi ）が全く独立しているため、読み出しと書き込みを同時に行うことができる。
即ち、読み出し用のアドレス入力端子・アドレスデコータ等の周辺回路と書き込み用のアドレス入力端子・アドレスデコーダ等の周辺回路を別々に構成して、あるアドレスの内容を読み出しながら別のアドレスの内容を書き換えるようなメモリ回路を簡単に構成することができる。
以上説明したように、本第３の実施形態によれば、第２の実施形態と同様の利点が得られる他、読み出しに用いる線と書き込みに用いる線を分けたので、読み出しと書き込みを同時に行うことができる。
【００４４】
なお、本発明は、上記実施形態に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。
【００４５】
（１） 図５は、図３の第２の実施形態の変形例を示すメモリセルと周辺回路の回路図であり、図３中の要素と共通の要素には共通の符号を付してある。Ｅ−ＦＥＴ３６ijのソースを逆相データ書き込み用のワード線ＷＤＬbj、Ｅ−ＦＥＴ４２ijのソースを読み出し用及び正相データ書き込み用のワード線ＷＬajに接続する構成にすることも可能である。ただし、書き込みデータと読み出しデータの正逆の関係が変わるので、周辺回路構成上の注意が必要である。
（２） 負荷素子として、Ｄ−ＦＥＴ３１ij，３２ijなどを用いたが、抵抗やＥ−ＦＥＴなどを用いることができる。
（３） ＧａＡｓで多く用いられるｎチャネルＭＥＳ−ＦＥＴを使ったＤＣＦＬを用いたが、Ｓｉで多く用いられるｎチャネルＭＯＳ−ＦＥＴを用いたｎＭＯＳ、ｎチャネルＭＯＳ−ＦＥＴとｐチャネルＭＯＳ−ＦＥＴを使ったＣＭＯＳやバイポーラトランジスタを使ったＴＴＬなどを用いてもよいが、ＧａＡｓを用いたメモリセルの場合には、とりわけ高速動作が可能である。
（４） 負荷Ｒi の一方の端子（Ｅ−ＦＥＴＸi のドレインに接続されていない端子）をグラウンドに、Ｅ−ＦＥＴＹj のソースを電源端子Ｖddに接続する構成にしてもよい。
（５） 負荷Ｒi は、抵抗素子でもＤ−ＦＥＴであってもよい。
（６） 負荷Ｒi と電源端子Ｖddの間にＥ−ＦＥＴＸi を設けてもよい。
【００４６】
【発明の効果】
以上詳細に説明したように、本発明によれば、読み出し線と書き込み線を分けたので、１つのビット線がＬr 、Ｈr 、Ｌw 、Ｈw のような４つの電位をとる必要がなく、Ｌ，Ｈの２つの電位をとればよいので、周辺回路も簡単となり、メモリセルや周辺回路の設計パラメータの許容範囲が広くなる。その結果、製造プロセスにおける素子の特性のばらつきに対する許容範囲が広くなり、歩留まりが向上する。また、メモリセル内のインバータの出力に読み出し線から電流が流れ込まない構成にしたので、メモリセルを低消費電力化することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すメモリセルと周辺回路の回路図である。
【図２】従来のメモリセルを示す回路図である。
【図３】本発明の第２の実施形態を示すメモリセルと周辺回路の回路図である。
【図４】本発明の第３の実施形態を示すメモリセルと周辺回路の回路図である。
【図５】 図３の第２の実施形態のメモリセルと周辺回路の変形例を示す回路図である。
【符号の説明】
１１ij，１２ij，３１ij，３２ij，５１ij，５２ij，７１ij，７２ij，８１ij，８２ij
Ｄ−ＦＥＴ
１３ij〜１６ij，３３ij〜３６ij，４２ij，５３ij〜５６ij，６２ij，７３ij〜７６ij，８３ij〜８６ij
Ｅ−ＦＥＴ
ＩＮＶi ，ＩＮＶj
インバータ
ＴＳＩＮＶj ，ＴＳＩＮＶaj，ＴＳＩＮＶbj，ＴＳＩＮＶi
トライステート出力のインバータ
Ｒi
負荷
ＲＤＬi
読み出し線
ＷＲＬi
書き込み線
ＷＤＬj ，ＷＤＬaj，ＷＤＬbj，ＷＤＬrj，ＷＤＬwj，ＷＤＬwaj ，
ＷＤＬwbj
ワード線
Claims (8)
- 第１のインバータと、
入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、
読み出し線と、
書き込み線と、
読み出し用及びデータ書き込み用のワード線と、
前記第１のインバータの出力端子の電位により、前記読み出し線と前記ワード線の間を開閉する第１のゲート回路と、
前記書き込み線の電位により、前記ワード線と前記第２のインバータの出力端子の間を開閉する第２のゲート回路とを、
備えたことを特徴とするメモリセル。 - 第１のインバータと、
入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、
読み出し線と、
書き込み線と、
読み出し用及び正相データ書き込み用の第１のワード線と、
逆相データ書き込み用の第２のワード線と、
前記第１のインバータの出力端子の電位により、前記読み出し線と前記第１のワード線の間を開閉する第１のゲート回路と、
前記書き込み線の電位により前記第１のワード線と前記第２のインバータの出力端子の間を開閉する第２のゲート回路と、
前記書き込み線の電位により前記第２のワード線と前記第１のインバータの出力端子の間を開閉する第３のゲート回路とを、
備えたことを特徴とするメモリセル。 - 第１のインバータと、
入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、
読み出し線と、
書き込み線と、
読み出し用及び正相データ書き込み用の第１のワード線と、
逆相データ書き込み用の第２のワード線と、
前記第１のインバータの出力端子の電位により、前記読み出し線と前記第１のワード線の間を開閉する第１のゲート回路と、
前記書き込み線の電位により前記第２のワード線と前記第２のインバータの出力端子の間を開閉する第２のゲート回路と、
前記書き込み線の電位により前記第１のワード線と前記第１のインバータの出力端子の間を開閉する第３のゲート回路とを、
備えたことを特徴とするメモリセル。 - 第１のインバータと、
入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、
読み出し線と、
書き込み線と、
読み出し用の第１のワード線と、
正相データ書き込み用の第２のワード線と、
逆相データ書き込み用の第３のワード線と、
前記第１のインバータの出力端子の電位により、前記読み出し線と前記第１のワード線の間を開閉する第１のゲート回路と、
前記書き込み線の電位により前記第２のワード線と前記第２のインバータの出力端子の間を開閉する第２のゲート回路と、
前記書き込み線の電位により前記第３のワード線と前記第１のインバータの出力端子の間を開閉する第３のゲート回路とを、
備えたことを特徴とするメモリセル。 - 複数の読み出し線と、
前記読み出し線と対をなす複数の書き込み線と、
読み出し用及びデータ書き込み用の複数のワード線と、
第１のインバータと、入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、前記第１のインバータの出力端子の電位により、前記複数の読み出し線のうち１つの読み出し線と前記複数のワード線のうち１つのワード線間を開閉する第１のゲート回路と、前記１つの読み出し線と対をなす１つの書き込み線の電位により、その１つのワード線と前記第２のインバータの出力端子の間を開閉する第２のゲート回路とを有する複数のセルと、
前記各セルの前記第１のゲート回路が開閉する前記１つの読み出し線と前記１つのワード線の間の開閉状態をその読み出し線の電位により検出する回路と、
前記各書き込み線に接続された第１の論理回路と、
前記各ワード線に接続され、書き込み時、そのワード線が選択される場合には、前記第２のゲート回路を介してそのワード線に接続される前記第２のインバータよりも駆動能力が大きくなり、書き込み時で選択されない場合及び読み出し時には、出力がハイインピーダンス状態となる第２の論理回路とを、
備えたことを特徴とするメモリ。 - 複数の読み出し線と、
前記読み出し線と対をなす複数の書き込み線と、
読み出し用及び正相データ書き込み用の複数の第１のワード線と、
前記第１のワード線と対をなす逆相データ書き込み用の複数の第２のワード線と、
第１のインバータと、入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、前記第１のインバータの出力端子の電位により、前記複数の読み出し線のうち１つの読み出し線と前記複数の第１のワード線のうち１つの第１のワード線間を開閉する第１のゲート回路と、前記１つの読み出し線と対をなす１つの書き込み線の電位により前記１つの第１のワード線と前記第２のインバータの出力端子の間を開閉する第２のゲート回路と、前記１つの書き込み線の電位により前記１つの第１のワード線と対をなす１つの第２のワード線と前記第１のインバータの出力端子の間を開閉する第３のゲート回路とを有する複数のセルと、
前記各セルの前記第１のゲート回路が開閉する前記１つの読み出し線と前記１つの第１のワード線の間の開閉状態をその読み出し線の電位により検出する回路と、
前記各書き込み線に接続された第１の論理回路と、
前記各第１のワード線に接続され、書き込み時、その第１のワード線が選択される場合には、前記第２のゲート回路を介してその第１のワード線に接続される前記第２のインバータよりも駆動能力が大きくなり、書き込み時で選択されない場合及び読み出し時には、出力がハイインピーダンス状態となる第２の論理回路と、
前記各第２のワード線に接続され、書き込み時、その第２のワード線が選択される場合には、前記第３のゲート回路を介してその第２のワード線に接続される前記第１のインバータよりも駆動能力が大きくなり、書き込み時で選択されない場合及び読み出し時には、出力がハイインピーダンス状態となる第３の論理回路とを、
備えたことを特徴とするメモリ。 - 複数の読み出し線と、
前記読み出し線と対をなす複数の書き込み線と、
読み出し用及び正相データ書き込み用の複数の第１のワード線と、
前記第１のワード線と対をなす逆相データ書き込み用の複数の第２のワード線と、
第１のインバータと、入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、前記第１のインバータの出力端子の電位により、前記複数の読み出し線のうち１つの読み出し線と前記複数の第１のワード線のうち１つの第１のワード線間を開閉する第１のゲート回路と、前記複数の書き込み線のうち１つの書き込み線の電位により前記１つの第１のワード線と対をなす１つの前記第２のワード線と前記第２のインバータの出力端子の間を開閉する第２のゲート回路と、前記１つの書き込み線の電位により前記１つの第１のワード線と前記第１のインバータの出力端子の間を開閉する第３のゲート回路とを有する複数のセルと、
前記各セルの前記第１のゲート回路が開閉する前記１つの読み出し線と前記１つの第１のワード線の間の開閉状態をその読み出し線の電位により検出する回路と、
前記各書き込み線に接続された第１の論理回路と、
前記各第１のワード線に接続され、書き込み時、その第１のワード線が選択される場合には、前記第３のゲート回路を介してその第１のワード線に接続される前記第１のインバータよりも駆動能力が大きくなり、書き込み時で選択されない場合及び読み出し時には、出力がハイインピーダンス状態となる第２の論理回路と、
前記各第２のワード線に接続され、書き込み時、その第２のワード線が選択される場合には、前記第２のゲート回路を介してその第２のワード線に接続される前記第２のインバータよりも駆動能力が大きくなり、書き込み時で選択されない場合及び読み出し時には、出力がハイインピーダンス状態となる第３の論理回路とを、
備えたことを特徴とするメモリ。 - 複数の読み出し線と、
前記読み出し線と対をなす複数の書き込み線と、
読み出し用の複数の第１のワード線と、
前記第１のワード線と対をなす正相データ書き込み用の複数の第２のワード線と、
前記第２のワード線と対をなす逆相データ書き込み用の複数の第３のワード線と、
第１のインバータと、入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、前記第１のインバータの出力端子の電位により、前記複数の読み出し線のうちの１つの読み出し線と前記複数の第１のワード線のうちの１つの第１のワード線間を開閉する第１のゲート回路と、前記１つの読み出し線と対をなす１つの書き込み線の電位により前記１つの第１のワード線と対をなす１つの第２のワード線と前記第２のインバータの出力端子の間を開閉する第２のゲート回路と、前記１つの書き込み線の電位により前記１つの第２のワード線と対をなす１つの第３のワード線と前記第１のインバータの出力端子の間を開閉する第３のゲート回路とを有する複数のセルと、
前記各セルの前記第１のゲート回路が開閉する前記１つの読み出し線と前記１つの第１のワード線の間の開閉状態をその読み出し線の電位により検出する回路と、
前記各書き込み線に接続された複数の第１の論理回路と、
前記各第２のワード線に接続され、書き込み時、その第２のワード線が選択される場合には、前記第２のゲート回路を介してその第２のワード線に接続される前記第２のインバータよりも駆動能力が大きくなり、書き込み時で選択されない場合及び読み出し時には、出力がハイインピーダンス状態となる第２の論理回路と、
前記各第３のワード線に接続され、書き込み時、その第３のワード線が選択される場合には、前記第３のゲート回路を介してその第３のワード線に接続される前記第１のインバータよりも駆動能力が大きくなり、書き込み時で選択されない場合及び読み出し時には、出力がハイインピーダンス状態となる第３の論理回路とを、
備えたことを特徴とするメモリ。
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| JPH09102194A JPH09102194A (ja) | 1997-04-15 |
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1996
- 1996-02-05 JP JP01899896A patent/JP4047401B2/ja not_active Expired - Fee Related
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