JPH09102194A - メモリセル及びメモリ - Google Patents

Abstract

(57)【要約】 【課題】 ビット線の４電位を２電位にし、周辺回路を
簡単にし、素子の特性のばらつきに対する許容範囲を広
くする。 【解決手段】 メモリセルＸ_i Ｙ_j の読み出し時には、
ノードａ_ijがＨ、ノードｂ_ijがＬの時、Ｅ−ＦＥＴ１５
_ijのゲートがＨなので、読み出し線ＲＤＬ_i とワード線
ＷＤＬ_j との間が導通状態となり、読み出し線ＲＤＬ_i
はＬとなる。ノードａ_ijがＬ、ノードｂ_ijがＨの時、読
み出し線ＲＤＬ_i はＨとなる。ノードａ_ijがＨ、ノード
ｂ_ijがＬになるように書き込むには、ワード線ＷＤＬ_j
をＬ、書き込み線ＷＲＬ_i をＨにし、ノードｂ_ijをＬに
する。Ｅ−ＦＥＴ１３_ijは遮断状態になり、ノードａ_ij
はＨになる。ノードａ_ijがＨになると、Ｅ−ＦＥＴ１４
_ijは導通状態になり、ノードｂ_ijがＬを維持する。ノー
ドａ_ijがＬ、ノードｂ_ijがＨになるように書き込むに
は、ワード線ＷＤＬ_j をＨ、書き込み線ＷＲＬ_i をＨに
し、ノードｂ_ijをＨにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路な
どにおけるメモリセル及びメモリに関するのである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；大森 正道編、「超高速化合物半導体デバイ
ス」、培風館、Ｐ．３０６−３０７ ＧａＡｓなどの化合物半導体は、シリコンより電子移動
度が大きく、半絶縁性であるため、シリコンでは到達で
きない高速動作が実現できる。この化合物半導体を用い
た半導体集積回路の一つにＳＲＡＭ（Static Random Ac
cess Memory ）がある。

【０００３】図２は、前記文献に記載された従来のＳＲ
ＡＭのメモリセルを示す回路図である。図２に示すよう
に、ノードｃには、デプレッション型電界効果トランジ
スタ（以下、Ｄ−ＦＥＴと呼ぶ）１のゲートとソース、
エンハンスメント型電界効果トランジスタ（以下、Ｅ−
ＦＥＴと呼ぶ）３，５のドレイン、Ｅ−ＦＥＴ４のゲー
トが接続され、ノードｄにはＤ−ＦＥＴ２のゲートとソ
ース、Ｅ−ＦＥＴ４，６のドレイン、Ｅ−ＦＥＴ３のゲ
ートが接続されている。Ｄ−ＦＥＴ１，２のドレインは
電源端子Ｖ_ddに、Ｅ−ＦＥＴ３，４のソースはグラウン
ド端子に、Ｅ−ＦＥＴ５，６のゲートはワード線ＷＬ２
にそれぞれ接続され、Ｅ−ＦＥＴ５，６のソースはそれ
ぞれビット線ＢＬ_a 、ＢＬ_b に接続されている。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
メモリセルにおいては、次の（ａ）（ｂ）のような課題
があった。 （ａ）ビット線の制御が複雑で設計パラメータの許容範
囲が狭い。読み出しにも書き込みにも同じ２本のビット
線ＢＬ_a 、ＢＬ_b を使うため、読み出しと書き込みを判
別する必要があり、そのためビット線の読み出し時の高
電位・低電位（以下、それぞれＨ_r ，Ｌ_r と呼ぶ）と書
き込み時の高電位・低電位（以下、Ｈ_w 、Ｌ_w と呼ぶ）
でそれぞれ電位を変える必要がある。例えば、 Ｌ_w ＝０．１〜０．３Ｖ、Ｈ_w ＝０．６Ｖ〜０．８Ｖ、
Ｌ_r ＝０．９Ｖ〜１．１Ｖ、Ｈ_r ＝１．２Ｖ〜１．４Ｖ と設定する。このように、読み出しや書き込みのために
ビット線は４つの電位をとる。このため、周辺回路（例
えば、プルアップ回路、センスアンプ回路など）が複
雑、メモリセルや周辺回路の設計パラメータ（例えば、
ゲート幅や閾値など）の許容範囲が狭い等の問題があ
る。特に、設計パラメータの許容範囲が狭いと設計が難
しいだけでなく、製造プロセスにおける素子特性のばら
つきに対する許容範囲が狭くなり、歩留まりが低下す
る。

【０００５】（ｂ）ＭＥＳ−ＦＥＴのように導通時の抵
抗（以下、オン抵抗と呼ぶ）と遮断時の抵抗（以下、オ
フ抵抗と呼ぶ）の変化率があまり大きくない素子で、メ
モリセルを構成する場合、該メモリセルの低電流化（低
消費電力化）が困難である。ノードｃが低電位（以下、
Ｌと呼ぶ）、ノードｄが高電位（以下、Ｈと呼ぶ）、及
びワード線ＷＬ２がＨとし、ビット線ＢＬ_a 、ＢＬ_b の
電位がＬ_r 以下に下がらないようにするためのプルアッ
プ回路にビット線ＢＬ_a 、ＢＬ_b が接続されているもの
とする。ノードｃがＬでノードｄがＨなので、Ｅ−ＦＥ
Ｔ３，５，６が導通状態、Ｅ−ＦＥＴ４が遮断状態にあ
り、メモリセルの記憶状態がビット線ＢＬ_a 、ＢＬ_b を
通して、読み出される。この状態（ノードｃがＬの時）
では、ビット線ＢＬ_a に接続されたプルアップ回路から
Ｅ−ＦＥＴ５を通して、Ｅ−ＦＥＴ３のドレイン・ソー
ス間に電流が流れ、ビット線ＢＬ_a の電位がＬ_r まで下
がる。この電流は、配線長が長く配線容量が大きいビッ
ト線ＢＬ_a の電位を高速に変化させるために、大きなも
のとなる。

【０００６】Ｅ−ＦＥＴ３に大きな電流が流れてもノー
ドｃがＬを保つ（読み出しなのでＬを保たなければなら
ない）ために、ゲート幅を大きくするなどして、Ｅ−Ｆ
ＥＴ３のドレイン・ソース間の導通時のオン抵抗を小さ
くする（電流を大きくする）必要がある（Ｅ−ＦＥＴ３
のオン抵抗が大きいと、読み出し時の大きな電流が流れ
た時、Ｅ−ＦＥＴ３のソース・ドレイン間の電圧が大き
くなり、ノードｃがＬを保てなくなる）。Ｅ−ＦＥＴ４
に対しても、ノードｃがＨでノードｄがＬの時を考える
と、同様である。オン抵抗を小さくすると、ＭＥＳ−Ｆ
ＥＴ等のようにオン抵抗とオフ抵抗の変化率があまり大
きくない素子ではオフ抵抗も小さくなり、遮断時の電流
（リーク電流）が大きくなる。負荷電流はリーク電流よ
り十分大きくしなければならないので、負荷電流を下げ
てメモリセルを低電流化することが難しい。

【０００７】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、メモリセルは、第１のインバータ
と、入力端子が前記第１のインバータの出力端子に接続
され、出力端子が前記第１のインバータの入力端子に接
続された第２のインバータと、読み出し線と、書き込み
線と、読み出し用及びデータ書き込み用のワード線と、
前記第１のインバータの出力端子の電位により、前記読
み出し線と前記ワード線の間を開閉する第１のゲート回
路と、前記書き込み線の電位により、前記ワード線と前
記第２のインバータの出力端子の間を開閉する第２のゲ
ート回路とを備えている。第５の発明は、メモリセルに
おいて、第１のインバータと、入力端子が前記第１のイ
ンバータの出力端子に接続され、出力端子が前記第１の
インバータの入力端子に接続された第２のインバータ
と、読み出し線と、書き込み線と、読み出し用及び書き
込み制御用のワード線と、前記第１のインバータの出力
端子の電位により、前記読み出し線と前記ワード線の間
を開閉する第１のゲート回路と、前記ワード線の電位に
より、前記書き込み線と前記第２のインバータの出力端
子の間を開閉する第２のゲート回路とを、備えている。

【０００８】以上のように構成した第１の発明によるメ
モリセルは、以下のように動作する。読み出し時におい
ては、書き込み線の信号により第２のゲート回路を開く
ことにより、ワード線と第２のインバータの出力端子の
間を開いておく。第１のインバータの出力端子の電位に
より、第１のゲート回路が開閉し、第１のゲート回路が
閉じると、読み出し線とワード線が導通状態になり、第
１のゲート回路が開くと、読み出し線とワード線が遮断
状態になる。そのため、読み出し線とワード線の間が導
通状態か遮断状態かを検出することにより、第１のゲー
ト回路の出力端子の電位が分かる。つまり、記憶状態が
分かる。書き込み時には、書き込み線の信号により第２
のゲート回路を閉じて、ワード線にデータを入力するこ
とにより、第２のインバータの出力端子に書き込む。一
方、第５の発明は、読み出し時において、書込み線をハ
イインピーダンス状態にすることにより、第２のゲート
回路が閉じたとしても、メモリセルの記憶状態が変わら
ないようにしておく。第１のインバータの出力端子の電
位により、第１のゲート回路が開閉し、第１のゲート回
路が閉じると、読み出し線とワード線が導通状態にな
り、第１のゲート回路が開くと、読み出し線とワード線
が遮断状態になる。そのため、読み出し線とワード線の
間が導通状態か遮断状態かを検出することにより、第１
のゲート回路の出力端子の電位が分かる。つまり、記憶
状態が分かる。

【０００９】書き込み時には、ワード線上の電位により
第２のゲート回路を閉じて、書き込み線にデータを入力
することにより、第２のインバータの出力端子に書き込
む。従って、次のような理由から前記課題を解決できる
のである。前記課題（ａ）は読み出し線と書き込み線を
設けたので、それぞれＨ，Ｌの２つの電位をとればよ
く、それぞれの線の制御が簡単で設計パラメータの許容
範囲が広くなることから解決できる。前記課題（ｂ）は
読み出し線から流れ込む電流が第１のゲート回路にしか
流れず、第１，第２のインバータには流れ込まないよう
にしたので、第１，２のインバータの駆動能力を下げて
低消費電力化することができることから解決できる。

【００１０】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すメモリセルと周
辺回路の回路図である。この第１の実施形態のメモリセ
ルが従来のメモリセルと異なる点は、ビット線を読み出
し線ＲＤＬ_i （ｉは正の整数、以下同様）と書き込み線
ＷＲＬ_i に分け、読み出し用・データ書き込み用ワード
線ＷＤＬ_j （ｊは正の整数、以下同様）をメモリセルを
選択するためのワード線の代わりに設けたことである。
また、第１の実施形態の周辺回路における従来のメモリ
の周辺回路と異なる点は、センスアンプ回路を無くし、
読み出し線ＲＤＬ_i と読み出し用・データ書き込み用ワ
ード線ＷＤＬ_j の開閉状態を検出する回路と読み出し用
・データ書き込み用ワード線ＷＤＬ_j を駆動する論理回
路などを設けたことである。本第１の実施形態のメモリ
は、マトリックス状に配置された複数個の図１に示すメ
モリセルＸ_i Ｙ_j （ｉ＝１，２，…，ｊ＝１，２，…）
と周辺回路により構成される。

【００１１】メモリセルＸ_i Ｙ_j は、負荷である２個の
Ｄ−ＦＥＴ１１_ij，１２_ij、スイッチング素子である２
個のＥ−ＦＥＴ１３_ij，１４_ij、Ｅ−ＦＥＴ１５_ij（第
１のゲート回路）、Ｅ−ＦＥＴ１６_ij（第２のゲート回
路）、読み出し線ＲＤＬ_i 、書き込み線ＷＲＬ_i 、読み
出し用及びデータ書き込み用ワード線ＷＤＬ_j より構成
されている。読み出し線ＲＤＬ_i と書き込み線ＷＲＬ_i
は対をなし、例えば、横に複数（ｉ＝１，２，…）配置
される。読み出し用及びデータ書き込み用のワード線Ｗ
ＤＬ_j は、例えば、縦に複数（ｊ＝１，２，…）配置さ
れる。同一のワード線ＷＤＬ_j を、１つまたは複数のメ
モリセルが占有または共有することができる。読み出し
線ＲＤＬ_i と書き込み線ＷＲＬ_i の対を、１つまたは複
数のメモリセルが占有または共有することができる。周
辺回路は、１本のワード線ＷＤＬ_j につき１組、１本の
読み出し線ＲＤＬ_iにつき１組、１本の書き込み線ＷＲ
Ｌ_i につき１組だけあればよい。ワード線ＷＤＬ_j の周
辺回路は、Ｅ−ＦＥＴＹ_j とトライステート出力のイン
バータＴＳＩＮＶ_j （第２の論理回路）により構成され
ている。以下、説明の簡単化のため、周辺回路における
トライステート出力のインバータをＴＳＩＮＶとして記
す。

【００１２】読み出し線ＲＤＬ_i の周辺回路は、負荷Ｒ
_i とＥ−ＦＥＴＸ_i により構成されている。書き込み線
ＷＲＬ_i の周辺回路は、インバータＩＮＶ_i （第１の論
理回路）により構成されている。以下、説明の簡単化の
ため、周辺回路におけるインバータをＩＮＶとして記
す。負荷Ｒ_i とＥ−ＦＥＴＸ_i とＥ−ＦＥＴＹ_j は、読
み出し線ＲＤＬ_i とワード線ＷＤＬ_j の開閉状態を検出
する回路である。Ｄ−ＦＥＴ１１_ij，１２_ij、Ｅ−ＦＥ
Ｔ１３_ij，１４_ijは、ｎチャネルＭＥＳ−ＦＥＴを使っ
たＤＣＦＬ（Direct Coupled FET Logic) 回路のインバ
ータを構成する。Ｄ−ＦＥＴ１１_ijとＥ−ＦＥＴ１３_ij
により第１のインバータが構成され、Ｄ−ＦＥＴ１２_ij
とＥ−ＦＥＴ１４_ijにより第２のインバータが構成され
る。周辺回路のＴＳＩＮＶ_j は書き込み時において、ワ
ード線ＷＤＬ_j が選択された場合には、第２のインバー
タの出力インピーダンスよりも小さいインピーダンス
（以下、駆動能力が大きいという）となり、ワード線Ｗ
ＤＬ_j が選択されていない場合には、ハイインピーダン
ス状態となるように構成している。

【００１３】これは、論理ゲートのＴＳＩＮＶ_j のゲー
ト幅を第２のインバータのゲート幅よりも大きくするこ
とにより、駆動能力を大きくし、その制御端子に制御信
号を入力することによりハイインピーダンス状態（例え
ば、制御信号により出力端子を電源端子Ｖ_dd及びグラウ
ンド端子と遮断する）にすることで実現できる。メモリ
セルＸ_i Ｙ_j については、Ｄ−ＦＥＴ１１_ij，１２_ijの
ドレインは電源端子Ｖ_ddに接続されている。ノードａ_ij
には、Ｄ−ＦＥＴ１１_ijのゲートとソース、Ｅ−ＦＥＴ
１３_ijのドレイン、及び各Ｅ−ＦＥＴ１４_ij，１５_ijの
ゲートが接続されている。ノードｂ_ijには、Ｄ−ＦＥＴ
１２_ijのゲートとソース、各Ｅ−ＦＥＴ１４_ij，１６_ij
のドレイン、及びＥ−ＦＥＴ１３_ijのゲートが接続され
ている。各Ｅ−ＦＥＴ１３_ij，１４_ijのソースはグラウ
ンド端子にそれぞれ接続されている。各Ｅ−ＦＥＴ１５
_ij，１６_ijのソースはワード線ＷＤＬ_j にそれぞれ接続
されている。Ｅ−ＦＥＴ１５_ijのドレインは読み出し線
ＲＤＬ_i に、Ｅ−ＦＥＴ１６_ijのゲートは書き込み線Ｗ
ＲＬ_i にそれぞれ接続されている。

【００１４】周辺回路については、負荷Ｒ_i の一方の端
子は、電源端子Ｖ_ddに、他方の端子は、Ｅ−ＦＥＴＸ_i
のドレインに接続されている。Ｅ−ＦＥＴＸ_i のゲート
は制御信号入力端子に、ソースは読み出し線ＲＤＬ_i に
接続されている。ＩＮＶ_i の出力側は書き込み線ＷＲＬ
_i に、ＴＳＩＮＶ_j の出力側及びＥ−ＦＥＴＹ_j のドレ
インはワード線ＷＤＬ_j 接続されている。Ｅ−ＦＥＴＹ
_j のゲートは制御信号入力端子に、ソースはグラウンド
端子に接続されている。ＴＳＩＮＶ_j のハイインピーダ
ンス状態を制御する制御端子は、制御信号入力端子ＣＴ
Ｌ_j に接続されている。以下、図１のメモリセルの動作
の説明をする。

【００１５】（ａ）読み出し時 メモリセルＸ_i Ｙ_j からデータを読み出す時、Ｅ−ＦＥ
ＴＸ_i とＥ−ＦＥＴＹ_j のゲートをＨにする。それ以外
のＥ−ＦＥＴＸ_m （ｍ≠ｉ）、Ｅ−ＦＥＴＹ_n（ｎ≠
ｊ）のゲートはＬにする。また、ＩＮＶ_m （ｍ＝１，
２，…，ｉ，…）の出力はすべてＬにし、ＴＳＩＮＶ_n
（ｎ＝１，２，…，ｊ，…）の出力は全てハイインピー
ダンス状態にする。ノードａ_ijがＨ、ノードｂ_ijがＬの
時、Ｅ−ＦＥＴ１５_ijのゲートがＨなので、Ｅ−ＦＥＴ
１５_ijが導通状態となり、読み出し線ＲＤＬ_i とワード
線ＷＤＬ_jとの間が導通状態となる。ノードａ_ijがＬ、
ノードｂ_ijがＨの時、Ｅ−ＦＥＴ１５_ijのゲートがＬな
ので、Ｅ−ＦＥＴ１５_ijが非導通状態となり、読み出し
線ＲＤＬ_i とワード線ＷＤＬ_j の間が遮断状態となる。
よって、読み出し線ＲＤＬ_iとワード線ＷＤＬ_j の間が
導通状態か遮断状態かを外部から検出することで、メモ
リセルＸ_ijの記憶状態を読み出すことができる。

【００１６】ここで、読み出し線ＲＤＬ_i とワード線Ｗ
ＤＬ_j の間の状態を外部から検出する方法の一例を説明
する。ノードａ_ijがＨ、ノードｂ_ijがＬで、読み出し線
ＲＤＬ_i とワード線ＷＤＬ_jの間が導通状態の時、電源
端子Ｖ_ddから負荷Ｒ_i 、Ｅ−ＦＥＴＸ_i 、Ｅ−ＦＥＴＹ
_j を通ってグラウンド端子に電流が流れて、負荷Ｒ_i に
よる電圧降下により、出力ＯＵＴ_i の電位がＬとなる。
ノードａ_ijがＬ、ノードｂ_ijがＨで、読み出し線ＲＤＬ
_i とワードＷＤＬ_j の間が遮断状態の時、電流が流れず
出力ＯＵＴ_i の電位がＨになる。なお、読み出し時に
は、ＩＮＶ_m （ｍ＝１，２，…，ｉ，…）の出力をＬに
しておくので、書き込み線ＷＲＬ_i はＬである。この
時、Ｅ−ＦＥＴ１６_mn（ｎ＝１，２，…，ｊ，…）が遮
断状態になりワード線ＷＤＬ_n とノードｂ_mnが切り離さ
れるので、ワード線ＷＤＬ_n の電位が変化しても、メモ
リセルＸ_m Ｙ_n の記憶状態が変化することはない。

【００１７】（ｂ）書き込み時 メモリセルＸ_i Ｙ_j に書き込むとき、ＩＮＶ_i の出力を
Ｈに、ＴＳＩＮＶ_j の出力をＬまたはＨにする。それ以
外のＩＮＶ_m （ｍ≠ｉ）の出力はＬに、ＴＳＩＮＶ
_n （ｎ≠ｊ）の出力はハイインピーダンス状態にする。
また、Ｅ−ＦＥＴＸ_m 、Ｅ−ＦＥＴＹ_n （ｍ＝１，２，
…，ｉ，…），（ｎ＝１，２，…，ｊ，…）はすべて遮
断状態にする。ノードａ_ijがＨ、ノードｂ_ijがＬになる
ように書き込むには、ワード線ＷＤＬ_j をＬにして、書
き込み線ＷＲＬ_i をＨにする。この時、Ｄ−ＦＥＴ１２
_ijとＥ−ＦＥＴ１４_ijで構成される第２のインバータの
出力とワード線ＷＤＬ_j を駆動するＴＳＩＮＶ_j の出力
が衝突するが、ＴＳＩＮＶ_j の方が第２のインバータよ
りも駆動能力が大きいので、ノードｂ_ijはワード線ＷＤ
Ｌ_j の電位Ｌとなる。ノードｂ_ijがＬになると、Ｅ−Ｆ
ＥＴ１３_ijは遮断状態になり、ノードａ_ijはＨになる。
ノードａ_ijがＨになると、Ｅ−ＦＥＴ１４_ijは導通状態
になり、ノードｂ_ijがＬを維持する。この後、書き込み
線ＷＲＬ_i をＬにしてＥ−ＦＥＴ１６_ijを遮断状態にし
ても、このメモリセルは以前の状態を保ち続ける。

【００１８】同様に、ノードａ_ijがＬ、ノードｂ_ijがＨ
になるように書き込むには、ＴＳＩＮＶ_j の出力をＨに
し、ワード線ＷＤＬ_j をＨにして、ＩＮＶ_i の出力をＨ
にし、書き込み線ＷＲＬ_i をＨにすればよい。メモリセ
ルＸ_i Ｙ_j 以外のメモリセルＸ_m Ｙ_n （ｍ≠ｉ，ｎ≠
ｊ）に関してはＩＮＶ_m の出力をＬ、ＴＳＩＮＶ_n の出
力をハイインピーダンス状態にしているので、メモリセ
ルＸ_mnに書き込まれることはない。また、Ｅ−ＦＥＴＸ
_m 及びＥ−ＦＥＴＹ_n は遮断状態にしてあるので、読み
出し線ＲＤＬ_m は浮遊状態になっており、ノードａ_mnが
Ｈの時、導通状態のＥ−ＦＥＴ１５_mnを通して、読み出
し線ＲＤＬ_i とワード線ＷＤＬ_j が接続されても、ワー
ド線ＷＤＬ_j の電位が変化せず、書き込みに影響しな
い。

【００１９】以上説明したように、第１の実施形態によ
れば、読み出し線ＲＤＬ_i と書き込み線ＷＲＬ_i を設け
たので、１つのビット線がＬ_r 、Ｈ_r 、Ｌ_w 、Ｈ_w のよ
うな４つの電位をとる必要がなく、Ｌ，Ｈの２つの電位
をとればよいので、センスアンプ回路が不要となり、周
辺回路も簡単となり、メモリセルや周辺回路の設計パラ
メータの許容範囲が広いという利点がある。その結果、
製造プロセスにおける素子の特性のばらつきに対する許
容範囲が広くなり、歩留まりが向上する。また、Ｅ−Ｆ
ＥＴ１５_ijのゲートをノードａ_ijに、ソースをワード線
ＷＤＬ_jに接続する構成にしたので、読み出し時にＥ−
ＦＥＴ１３_ijのドレイン・ソース間に読み出し線ＲＤＬ
_i から大きな電流が流れ込むことがなく、Ｅ−ＦＥＴ１
３_ijのオン抵抗を大きく（導通時の電流を小さく）する
ことができる。オン抵抗を大きくすれば、オフ抵抗も大
きくでき、遮断時のリーク電流も小さくなり、負荷電流
も小さく設計することができる。このように、ＭＥＳ−
ＦＥＴのようなオン抵抗とオフ抵抗の変化率があまり大
きくない素子でも、メモリセルの低電流化（＝低消費電
力化）が可能になる。

【００２０】第２の実施形態 図３は、本発明の第２の実施形態を示すメモリセルと周
辺回路の回路図である。この第２の実施形態のメモリセ
ルＸ_i Ｙ_j が第１の実施形態のメモリセルＸ_iＹ_j と異
なる点は、図１中のワード線ＷＤＬ_j を読み出し用及び
正相データ書き込み用のワード線ＷＤＬ_aj、逆相データ
書き込み用のワード線ＷＤＬ_bjに分けて構成したことで
ある。第２の実施形態のメモリは、マトリック状に配置
された複数個の図３に示すメモリセルＸ_i Ｙ_j （ｉ，ｊ
＝１，２，…）と周辺回路により構成されている。メモ
リセルＸ_i Ｙ_j は、負荷である２個のＤ−ＦＥＴ３
１_ij，３２_ij、スイッチング素子である２個のＥ−ＦＥ
Ｔ３３_ij，３４_ij、Ｅ−ＦＥＴ（第１のゲート回路）３
５_ij，Ｅ−ＦＥＴ３６_ij（第２のゲート回路），Ｅ−Ｆ
ＥＴ４２_ij（第３のゲート回路）、読み出し線ＲＤ
Ｌ_i 、書き込み線ＷＲＬ_i 、及び２本のワード線ＷＤＬ
_aj，ＷＤＬ_bjより構成されている。

【００２１】読み出し線ＲＤＬ_i と書き込み線ＷＲＬ_i
は対をなし、例えば、横に複数（ｉ＝１，２，…）配置
される。読み出し用及び正相データ書き込み用のワード
線ＷＤＬ_ajと逆相データ書き込み用のワード線ＷＬ_bjは
対をなし、例えば、縦に複数（ｊ＝１，２，…）配置さ
れる。周辺回路は、１本のワード線ＷＤＬ_ajにつき１
組、１本のワード線ＷＤＬ_bjにつき１組、１本の読み出
し線ＲＤＬ_i につき１組、１本の書き出し線ＷＲＬ_i に
つき１組だけあればよい。ワード線ＷＤＬ_ajの周辺回路
は、Ｅ−ＦＥＴＹ_j とＴＳＩＮＶ_j （第２の論理回路）
により構成されている。ワード線ＷＤＬ_bjの周辺回路
は、ＩＮＶ_j とＴＳＩＮＶ_bj（第３の論理回路）により
構成されている。読み出し線ＲＤＬ_i の周辺回路は、負
荷Ｒ_i とＥ−ＦＥＴＸ_i により構成されている。書き込
み線ＷＲＬ_iの周辺回路は、ＩＮＶ_i （第１の論理回
路）により構成されている。負荷Ｒ_i とＥ−ＦＥＴＸ_i
とＥ−ＦＥＴＹ_j は、読み出し線ＲＤＬ_i とワード線Ｗ
ＤＬ_j の開閉状態を検出する回路である。

【００２２】メモリセルＸ_i Ｙ_j については、各Ｄ−Ｆ
ＥＴ３１_ij，３２_ijのドレインは電源端子Ｖ_ddに接続さ
れている。ノードｅ_ijには、Ｄ−ＦＥＴ３１_ijのゲート
とソース、Ｅ−ＦＥＴ３３_ijのドレイン、各Ｅ−ＦＥＴ
３４_ij，３５_ijのゲート、Ｅ−ＦＥＴ４２_ijのドレイン
がそれぞれ接続されている。ノードｆ_ijには、Ｄ−ＦＥ
Ｔ３２_ijのゲートとソース、各Ｅ−ＦＥＴ３４_ij，３６
_ijのドレイン、Ｅ−ＦＥＴ３３_ijのゲートがそれぞれ接
続されている。各Ｅ−ＦＥＴ３３_ij，３４_ijのソースは
グラウンド端子にそれぞれ接続されている。各Ｅ−ＦＥ
Ｔ３５_ij，３６_ijのソースは読み出し用及び正相データ
書き込み用のワード線（第１のワード線）ＷＬ_ajに、Ｅ
−ＦＥＴ４２_ijのソースは逆相データ書き込み用のワー
ド線（第２のワード線）ＷＬ_bjに接続されている。Ｅ−
ＦＥＴ３５_ijのドレインは読み出し線ＲＤＬ_i に、各Ｅ
−ＦＥＴ３６_ij，４２_ijのゲートは書き込み線ＷＲＬ_i
にそれぞれ接続されている。

【００２３】周辺回路については、負荷Ｒ_i の一方の端
子は、電源端子Ｖ_ddに、他方の端子は、Ｅ−ＦＥＴＸ_i
のドレインに接続されている。Ｅ−ＦＥＴＸ_i のゲート
は制御信号入力端子に、ソースは読み出し線ＲＤＬ_i に
接続されている。ＩＮＶ_i の出力側は書き込み線ＷＲＬ
_i に、ＴＳＩＮＶ_ajの出力側及びＥ−ＦＥＴＹ_j のドレ
インはワード線ＷＤＬ_j に接続されている。Ｅ−ＦＥＴ
Ｙ_j のゲートは制御信号入力端子に接続され、ソースは
グラウンド端子に接続されている。ＩＮＶ_j の出力側は
ＴＳＩＮＶ_bjの入力側に、ＴＳＩＮＶ_bjの出力側はワー
ド線ＷＤＬ_bjに接続されている。ＴＳＩＮＶ_aj，ＴＳＩ
ＮＶ_bjのハイインピーダンス状態を制御する制御端子
は、制御信号入力端子ＣＴＬ_j に接続されている。以
下、図３のメモリセルの動作の説明をする。第２の実施
形態では、Ｅ−ＦＥＴ４２_ijが追加され、第１の実施形
態におけるワード線ＷＤＬ_i が読み出し用及び正相デー
タ書き込み用のワード線ＷＤＬ_ajと逆相データ書き込み
用のワード線ＷＤＬ_bjに分かれているが、メモリセルＸ
_i Ｙ_j としての基本的な動作は、第１の実施形態と同じ
である。Ｅ−ＦＥＴ４２_ijの働きとワード線ＷＤＬ_aj，
ＷＤＬ_bjについて、説明する。

【００２４】（ａ）読み出し時 メモリセルＸ_i Ｙ_j を読み出す時、Ｅ−ＦＥＴＸ_i とＥ
−ＦＥＴＹ_j のゲートをＨにする。それ以外のＥ−ＦＥ
ＴＸ_m （ｍ≠ｉ）、Ｅ−ＦＥＴＹ_n （ｎ≠ｊ）のゲート
はＬにする。また、ＩＮＶ_m （ｍ＝１，２，…，ｉ…）
の出力はすべてＬにし、ＴＳＩＮＶ_n （ｎ＝１，２，
…，ｊ，…）の出力は全てハイインピーダンス状態にす
る。メモリセルＸ_i Ｙ_j を読み出す時、ＩＮＶ_i の出力
はＬにし、書き込み線ＷＲＬ_i をＬにするため、Ｅ−Ｆ
ＥＴ４２_ijは遮断状態であり、逆相データ書き込み用の
ワード線ＷＤＬ_bjは、ノードｅ_ijと切り離されるので、
逆相データ書き込み用ワード線ＷＤＬ_bjの電位はＨでも
Ｌでも構わない。これ以外の読み出し時の動作は、第１
の実施形態と同じであり、読み出し用及び正相データ書
き込み用のワード線ＷＤＬ_ajがワード線ＷＤＬ_j と同様
の働きをする。

【００２５】（ｂ）書き込み時 メモリセルＸ_i Ｙ_j に書き込むとき、ＩＮＶ_i の出力を
Ｈに、ＴＳＩＮＶ_ajの出力をＬまたはＨに、ＴＳＩＮＶ
_bjの出力をＨまたはＬにする。それ以外のＩＮＶ_m （ｍ
≠ｉ）の出力はＬに、ＴＳＩＮＶ_n （ｎ≠ｊ）の出力は
ハイインピーダンス状態にする。また、Ｅ−ＦＥＴ
Ｘ_m 、Ｅ−ＦＥＴＹ_n （ｍ＝１，２，…，ｉ，…），
（ｎ＝１，２，…，ｊ，…）はすべて遮断状態にする。
ノードｅ_ijがＨ、ノードｆ_ijがＬになるように書き込む
には、ＴＳＩＮＶ_bjの出力をＨ、ＴＳＩＮＶ_bjの出力を
Ｌにし、読み出し用及び正相データ書き込み用のワード
線ＷＤＬ_ajをＬ、逆相データ書き込み用のワード線ＷＤ
Ｌ_bjをＨにして、書き込み線ＷＲＬ_i をＨにする。この
時、Ｄ−ＦＥＴ３２_ijとＥ−ＦＥＴ３４_ijで構成される
第２のインバータの出力と、読み出し用及び正相データ
書き込み用のワード線ＷＬ_ajを駆動するＴＳＩＮＶ_ajの
出力が衝突するが、読み出し用及び正相データ書き込み
用のワード線ＷＤＬ_ajを駆動するＴＳＩＮＶ_ajの駆動能
力が大きいので、ノードｆ_ijはＬになる。また、Ｄ−Ｆ
ＥＴ３１_ijとＥ−ＦＥＴ３３_ijで構成される第１のイン
バータと逆相データ書き込み用のワード線ＷＤＬ_bjを駆
動するＴＳＩＮＶ_bjの出力が衝突するが、上記と同じ理
由でノードｅ_ijはＨとなる。

【００２６】同様に、ノードｅ_ijがＬ、ノードｆ_ijがＨ
となるように書き込むには、ＴＳＩＮＶ_ajの出力をＨ、
ＴＳＩＮＶ_bjの出力をＬにし、読み出し用及び正相デー
タ書き込み用のワード線ＷＤＬ_ajをＨ、逆相データ書き
込み用のワード線ＷＤＬ_bjをＬにして、ＩＮＶ_i をＨに
し、書き込み線ＷＲＬ_i をＨにすればよい。以上説明し
たように、この第２の実施形態によれば、第１の実施形
態と同様の利点に加えて、以下の利点がある。正相と逆
相という両相のデータを用いて書き込みを行うため、よ
り高速で確実な書き込みをできる。第１の実施形態のよ
うに、正相データのみによる書き込みでは、例えば、ノ
ードｂ_ij（＝Ｅ−ＦＥＴ１３_ijのゲート）がＨ→Ｅ−Ｆ
ＥＴ１３_ijが導通状態→ノードａ_ij（＝Ｅ−ＦＥＴ１４
_ijのゲート）がＬ→Ｅ−ＦＥＴ１４_ijが遮断状態という
段階を経るが、両相データによる書き込みでは、ノード
ｆ_ij（＝Ｅ−ＦＥＴ３３_ijのゲート）がＨ→Ｅ−ＦＥＴ
３３_ijが導通状態という変化とノードｅ_ij（＝Ｅ−ＦＥ
Ｔ３４_ijのゲート）がＬ→Ｅ−ＦＥＴ３４_ijが遮断状態
という変化が同時に進行するため高速である。

【００２７】第３の実施形態 図４は、本発明の第３の実施形態を示すメモリセルと周
辺回路の回路図である。この第３の実施形態のメモリセ
ルが第２の実施形態のメモリセルと異なる点は、第２の
実施形態における読み出し用及び正相データ書き込み用
のワード線ＷＤＬ_ajを、さらに、読み出し用ワード線Ｗ
ＤＬ_rjと正相データ書き込み用のワード線ＷＤＬ_waj に
分けて構成したことである。本第３の実施形態のメモリ
は、マトリックス状に配置された複数個の図４に示すメ
モリセルＸ_i Ｙ_j （ｉ，ｊ＝１，２，…）と周辺回路に
より構成されている。メモリセルＸ_i Ｙ_j は、負荷であ
る２個のＤ−ＦＥＴ５１_ij，５２_ij、スイッチング素子
である２個のＥ−ＦＥＴ５３_ij〜５４_ij，Ｅ−ＦＥＴ５
５_ij（第１のゲート回路）、Ｅ−ＦＥＴ５６_ij（第２の
ゲート回路）、Ｅ−ＦＥＴ６２_ij（第３のゲート回
路）、読み出し線ＲＤＬ_i 、書き込み線ＷＲＬ_i 、読み
出し用ワード線（第１のワード線）ＷＤＬ_rj、正相デー
タ書き込み用のワード線（第２のワード線）ＷＤ
Ｌ_waj 、及び逆相データ書き込み用のワード線（第３の
ワード線）ＷＤＬ_wbj により構成されている。

【００２８】読み出し線ＲＤＬ_i と書き込み線ＷＲＬ_i
は対をなし、例えば、横に複数（ｉ＝１，２，…）配置
される。読み出し用ワード線ＷＤＬ_rj、正相データ書き
込み用ワード線ＷＤＬ_waj 、逆相データ書き込み用ワー
ド線ＷＤＬ_wbj は対をなし、例えば、縦に複数（ｊ＝
１，２，…）配置される。周辺回路は、１本の読み出し
用ワード線ＷＤＬ_rjにつき１組、１本の正相データ書き
込み用ワード線ＷＤＬ_waj につき１組、１本の逆相デー
タ書き込み用ワード線ＷＤＬ_wbj につき１組、１本の読
み出し線ＲＤＬ_i につき１組、１本の書き込み線ＷＲＬ
_i につき１組、だけあればよい。読み出し用ワード線Ｗ
ＤＬ_rjの周辺回路は、Ｅ−ＦＥＴＹ_j により構成され、
正相データ書き込み用ワード線ＷＤＬ_waj の周辺回路
は、ＴＳＩＮＶ_aj（第２の論理回路）により構成され、
逆相データ書き込み用ワード線ＷＤＬ_wbj の周辺回路
は、ＩＮＶ_j とＴＳＩＮＶ_bj（第３の論理回路）により
構成されている。読み出し線ＲＤＬ_i の周辺回路は、負
荷Ｒ_i とＥ−ＦＥＴＸ_i により構成されている。書き込
み線ＷＲＬ_i の周辺回路は、ＩＮＶ_i （第１の論理回
路）により構成されている。負荷Ｒ_i とＥ−ＦＥＴＸ_i
とＥ−ＦＥＴＹ_j は、読み出し線ＲＤＬ_i とワード線Ｗ
ＤＬ_j の開閉状態を検出する回路である。

【００２９】メモリセルＸ_i Ｙ_j については、各Ｄ−Ｆ
ＥＴ５１_ij，５２_ijのドレインは電源端子Ｖ_ddに接続さ
れている。ノードｇ_ijには、Ｄ−ＦＥＴ５１_ijのゲート
とソース、各Ｅ−ＦＥＴ５３_ij，６２_ijのドレイン、各
Ｅ−ＦＥＴ５４_ij，５５_ijのゲートがそれぞれ接続され
ている。ノードｈ_ijには、Ｄ−ＦＥＴ５２_ijのゲートと
ソース、各Ｅ−ＦＥＴ５４_ij，５６_ijのドレイン、Ｅ−
ＦＥＴ５３_ijのゲートがそれぞれ接続されている。各Ｅ
−ＦＥＴ５３_ij，５４_ijのソースはグラウンド端子にそ
れぞれ接続されている。Ｅ−ＦＥＴ５５_ijのソースは読
み出し用ワード線ＷＤＬ_rjに、Ｅ−ＦＥＴ５６_ijのソー
スは正相データ書き込み用ワード線ＷＤＬ_waj に、Ｅ−
ＦＥＴ６２_ijのソースは逆相データ書き込み用ワード線
ＷＤＬ_wbj に接続されている。Ｅ−ＦＥＴ５５_ijのドレ
インは読み出し線ＲＤＬ_i に、各Ｅ−ＦＥＴ５６_ij，６
２_ijのゲートは書き込み線ＷＲＬ_i にそれぞれ接続され
ている。

【００３０】周辺回路については、負荷Ｒ_i の一方の端
子は、Ｖ_dd電源端子に、他方の端子は、Ｅ−ＦＥＴＸ_i
のドレインに接続されている。Ｅ−ＦＥＴＸ_i のゲート
は制御信号入力端子に、ソースは読み出し線ＲＤＬ
_i に、ソースはグラウンド端子に接続されている。ＩＮ
Ｖ_i の出力側は書き込み線ＷＲＬ_i に、Ｅ−ＦＥＴＹ_j
のドレインはワード線ＷＤＬ_rjに、ＴＳＩＮＶ_ajの出力
側はワード線ＷＤＬ_waj に接続されている。Ｅ−ＦＥＴ
Ｙ_j のゲートは制御信号入力端子に接続され、ソースは
グラウンド端子に接続されている。ＩＮＶ_j の出力側は
ＴＳＩＮＶ_bjの入力側に、ＴＳＩＮＶ_bjの出力側はワー
ド線ＷＤＬ_wbj に接続されている。ＴＳＩＮＶ_aj，ＴＳ
ＩＮＶ_bjのハイインピーダンス状態を制御する制御端子
は、制御信号入力端子ＣＴＬ_j に接続されている。以
下、図４のメモリセルの動作の説明をする。第３の実施
形態では、第２の実施形態における読み出し用及び正相
データ書き込み用のワード線ＷＤＬ_ajが読み出し用のワ
ード線ＷＤＬ_rjと正相データ書き込み用のワード線ＷＤ
Ｌ_waj に分かれており、こららのワード線の扱いが異な
るが、メモリセルとしての動作は、第２の実施形態と同
じである。ワード線の扱いを以下に述べる。

【００３１】（ａ）読み出し時 メモリセルＸ_i Ｙ_j を読み出す時、Ｅ−ＦＥＴＸ_i とＥ
−ＦＥＴＹ_j のゲートをＨにする。それ以外のＥ−ＦＥ
ＴＸ_m （ｍ≠ｉ）、Ｅ−ＦＥＴＹ_n （ｎ≠ｊ）のゲート
はＬにする。また、ＩＮＶ_m （ｍ＝１，２，…，ｉ，
…）の出力はすべてＬにし、ＴＳＩＮＶ_n （ｎ＝１，
２，…，ｊ，…）の出力は全てハイインピーダンス状態
にする。ＩＮＶ_i の出力をＬにし、書き込み線ＷＲＬ_i
をＬにするため、Ｅ−ＦＥＴ５６_ij，６２_ijは遮断状態
であり、正相データ書き込み用のワード線ＷＤＬ
_waj は、ノードｇ_ijと切り離され、逆相用データ書き込
み用のワード線ＷＤＬ_wbj は、ノードｈ_ijと切り離され
るので、正相データ書き込み用ワード線ＷＤＬ_waj 、及
び逆相用データ書き込み用のワード線ＷＤＬ_wbj の電位
はＨでもＬでも構わない。また、これ以外の読み出し時
の動作は、第２の実施形態と同じである。

【００３２】（ｂ）書き込み時 メモリセルＸ_i Ｙ_j に書き込むとき、ＩＮＶ_i の出力を
Ｈに、ＴＳＩＮＶ_ajの出力をＬまたはＨに、ＴＳＩＮＶ
_bjの出力をＨまたはＬにする。それ以外のＩＮＶ_m （ｍ
≠ｉ）はＬに、ＴＳＩＮＶ_n （ｎ≠ｊ）はハイインピー
ダンス状態にする。また、Ｅ−ＦＥＴＸ_m 、Ｅ−ＦＥＴ
Ｙ_n （ｍ＝１，２，…，ｉ，…），（ｎ＝１，２，…，
ｊ，…）はすべて遮断状態にする。ノードｇ_ijがＨ，ノ
ードｈ_ijがＬになるように書き込むには、正相データ書
き込み用のワード線ＷＤＬ_waj をＬ、逆相データ書き込
み用のワード線ＷＤＬ_wbjをＨにして、ＩＮＶ_i の出力
をＨにし、書き込み線ＷＲＬ_i をＨにする。書き込みの
原理などは第２の実施形態と同じである。同様に、ノー
ドｇ_ijがＬ、ノードｈ_ijがＨになるよう書き込むには、
正相データ書き込み用のワード線ＷＤＬ_waj をＨ、逆相
データ書き込み用のワード線ＷＤＬ_waj をＬにして、書
き込み線ＷＲＬ_i をＨにすればよい。

【００３３】なお、第３の実施形態のメモリセルでは、
読み出しに用いる線（読み出し用のワード線ＷＤＬ_rjと
読み出し線ＲＤＬ_i ）と、書き込みに用いる線（正相デ
ータ書き込み用のワード線ＷＤＬ_waj と逆相データ書き
込み用のワード線ＷＤＬ_wbjと書き込み線ＷＲＬ_i ）が
全く独立しているため、読み出しと書き込みを同時に行
うことができる。即ち、読み出し用のアドレス入力端子
・アドレスデコータ等の周辺回路と書き込み用のアドレ
ス入力端子・アドレスデコーダ等の周辺回路を別々に構
成して、あるアドレスの内容を読み出しながら別のアド
レスの内容を書き換えるようなメモリ回路を簡単に構成
することができる。以上説明したように、本第３の実施
形態によれば、第２の実施形態と同様の利点が得られる
他、読み出しに用いる線と書き込みに用いる線を分けた
ので、読み出しと書き込みを同時に行うことができる。

【００３４】第４の実施形態 図５は、本発明の第４の実施形態を示すメモリセルと周
辺回路の回路図である。この第４の実施形態のメモリセ
ルが第１〜第３の実施形態のメモリセルと異なる点は、
書き込み線ＷＲＬ_i からメモリセルに対する書き込みを
行う構成にしていることであり、ワード線ＷＤＬ_i は読
出し用と書き込み制御用として用いられる構成になって
いる。第４の実施形態のメモリは、マトリックス状に配
置された複数個の図５に示すメモリセルＸ_i Ｙ_j と周辺
回路によって構成される。メモリセルＸ_i Ｙ_j は、負荷
である２個のＤ−ＦＥＴ７１_ij，７２_ij、スイッチング
素子である２個のＥ−ＦＥＴ７３_ij，７４_ij、Ｅ−ＦＥ
Ｔ７５_ij（第１のゲート回路）、Ｅ−ＦＥＴ７６_ij（第
２のゲート回路）、読み出し線ＲＤＬ_i 、書き込み線Ｗ
ＲＬ_i 、読み出し用及びデータ書き込み用ワード線ＷＤ
Ｌ_j より構成されている。各Ｄ−ＦＥＴ７１_ij，７
２_ij、各Ｅ−ＦＥＴ７３_ij，７４_ijは、ｎチャネルＭＥ
Ｓ−ＦＥＴを使ったＤＣＦＬ回路のインバータを構成す
る。Ｄ−ＦＥＴ７１_ijとＥ−ＦＥＴ７３_ijによって第１
のインバータが構成され、Ｄ−ＦＥＴ７２_ijとＥ−ＦＥ
Ｔ７４_ijによって第２のインバータが構成される。

【００３５】読み出し線ＲＤＬ_i と書き込み線ＷＲＬ_i
は対をなし、例えば、横に複数（ｉ＝１，２，…）配置
される。読み出し用及び書き込み制御用のワード線ＷＤ
Ｌ_jは、例えば、縦に複数（ｊ＝１，２，…）配置され
る。同一のワード線ＷＤＬ_j を、１つまたは複数のメモ
リセルが占有または共有することができる。読み出し線
ＲＤＬ_i と書き込み線ＷＲＬ_i の対を、１つまたは複数
のメモリセルが占有または共有することができる。周辺
回路は、１本のワード線ＷＤＬ_j につき１組、１本の読
み出し線ＲＤＬ_iにつき１組、１本の書き込み線ＷＲＬ
_i につき１組だけあればよい。ワード線ＷＤＬ_j の周辺
回路は、Ｅ−ＦＥＴＹ_j とＴＳＩＮＶ_j （第２の論理回
路）とによって構成されている。読み出し線ＲＤＬ_i の
周辺回路は、負荷Ｒ_i とＥ−ＦＥＴＸ_i とによって構成
されている。書き込み線ＷＲＬ_i の周辺回路は、ＴＳＩ
ＮＶ_i （第１の論理回路）によって構成されている。負
荷Ｒ_i とＥ−ＦＥＴＸ_i とＥ−ＦＥＴＹ_j とは、読み出
し線ＲＤＬ_i とワード線ＷＤＬ_j の開閉状態を検出する
回路である。

【００３６】周辺回路のＴＳＩＮＶ_i は書き込み時にお
いて、書き込み線ＷＲＬ_i が選択された場合には、第２
のインバータの出力インピーダンスよりも駆動能力が大
になり、書き込み線ＷＲＬ_i が選択されていない場合に
は、制御端子ＣＴＬ_j に入力された制御信号に基づきハ
イインピーダンス状態となるように構成している。メモ
リセルＸ_i Ｙ_j については、各Ｄ−ＦＥＴ７１_ij，７２
_ijのドレインは電源端子Ｖ_ddに接続されている。ノード
ｏ_ijには、Ｄ−ＦＥＴ７１_ijのゲートとソース、Ｅ−Ｆ
ＥＴ７３_ijのドレイン、及び各Ｅ−ＦＥＴ７４_ij，７５
_ijのゲートが共通に接続されている。ノードｐ_ijには、
Ｄ−ＦＥＴ７２_ijのゲートとソース、Ｅ−ＦＥＴ７
４_ij，７６_ijのドレイン、及びＥ−ＦＥＴ７３_ijのゲー
トが共通に接続されている。各Ｅ−ＦＥＴ７３_ij，７４
_ijのソースはグラウンド端子にそれぞれ接続されてい
る。Ｅ−ＦＥＴ７５_ijのソースはワード線ＷＤＬ_j に、
該Ｅ−ＦＥＴ７５_ijのドレインは読み出し線ＲＤＬ_i に
接続されている。Ｅ−ＦＥＴ７６_ijのゲートはワード線
ＷＤＬ_j に接続され、該Ｅ−ＦＥＴ７６_ijのソースは、
書き込み線ＷＲＬ_i に接続されている。周辺回路につい
ては、負荷Ｒ_i の一方の端子は、電源端子Ｖ_ddに、他方
の端子は、Ｅ−ＦＥＴＸ_i のドレインに接続されてい
る。Ｅ−ＦＥＴＸ_i のゲートは制御信号入力端子ＣＴＬ
２_i に、ソースは読み出し線ＲＤＬ_i に接続されてい
る。ＴＳＩＮＶ_i の出力側は書き込み線ＷＲＬ_i に、Ｔ
ＳＩＮＶ_j の出力側及びＥ−ＦＥＴＹ_j のドレインはワ
ード線ＷＤＬ_j に接続されている。Ｅ−ＦＥＴＹ_j のゲ
ートは制御信号入力端子ＣＴＬ２_j に、Ｅ−ＦＥＴＹ_j
のソースはグラウンド端子に接続されている。以下、図
５のメモリセルの動作の説明をする。

【００３７】（ａ）読み出し時 メモリセルＸ_i Ｙ_j からデータを読み出す時、Ｅ−ＦＥ
ＴＸ_i とＥ−ＦＥＴＹ_j のゲートをＨにする。それ以外
のＥ−ＦＥＴＸ_m （ｍ≠ｉ）、Ｅ−ＦＥＴＹ_n（ｎ≠
ｊ）のゲートはＬにする。また、ＴＳＩＮＶ_m （ｍ＝
１，２，…，ｉ，…）の出力はすべてハイインピーダン
ス状態に設定し、ＴＳＩＮＶ_n （ｎ＝１，２，…，ｊ，
…）の出力も、全てハイインピーダンス状態にする。ノ
ードｏ_ijがＨ、ノードｐ_ijがＬの時、Ｅ−ＦＥＴ７５_ij
のゲートがＨなので、Ｅ−ＦＥＴ７５_ijが導通状態とな
り、読み出し線ＲＤＬ_i とワード線ＷＤＬ_jとの間が導
通状態となる。ノードｏ_ijがＬ、ノードｐ_ijがＨの時、
Ｅ−ＦＥＴ７５_ijのゲートがＬなので、Ｅ−ＦＥＴ７５
_ijが非導通状態となり、読み出し線ＲＤＬ_i とワード線
ＷＤＬ_j の間が遮断状態となる。よって、第１の実施形
態と同様の方法により、読み出し線ＲＤＬ_i とワード線
ＷＤＬ_j の間が導通状態か遮断状態かを外部から検出す
ることで、メモリセルＸ_i Ｙ_j の記憶状態を判定できる
のである。なお、読み出し線ＲＤＬ_i とワード線ＷＤＬ
_j の間が導通状態か遮断状態かを検出する方法によって
は、読出し時にワード線ＷＤＬ_j がＨになることがあ
る。このとき、Ｅ−ＦＥＴ７６_ijが導通状態になるが、
書き込み線ＷＲＬ_i を駆動するＴＳＩＮＶ_i の出力が、
ハイインピーダンス状態なので、メモリセルＸ_m Ｙ_nの
記憶状態が変化することはない。

【００３８】（ｂ）書き込み時 メモリセルＸ_i Ｙ_j に書き込むとき、選択したＴＳＩＮ
Ｖ_j の出力をＨに、ＴＳＩＮＶ_i の出力をＬまたはＨに
する。それ以外のＴＳＩＮＶ_n （ｎ≠ｊ）の出力はＬ
に、ＴＳＩＮＶ_m （ｍ≠ｉ）の出力はハイインピーダン
ス状態にする。また、Ｅ−ＦＥＴＸ_m 、Ｅ−ＦＥＴＹ_n
（ｍ＝１，２，…，ｉ，…），（ｎ＝１，２，…，ｊ，
…）はすべて遮断状態にする。ノードｏ_ijがＨ、ノード
ｐ_ijがＬになるように書き込むには、ワード線ＷＤＬ_j
をＨにして、書き込み線ＷＲＬ_i をＬにする。この時、
Ｄ−ＦＥＴ７２_ijとＥ−ＦＥＴ７４_ijで構成される第２
のインバータの出力と書き込み線ＷＲＬ_i を駆動するＴ
ＳＩＮＶ_i の出力が衝突するが、ＴＳＩＮＶ_i の方が第
２のインバータよりも駆動能力が大きいので、ノードｐ
_ijは書き込み線ＷＲＬ_i の電位Ｌとなる。ノードｐ_ijが
Ｌになると、Ｅ−ＦＥＴ７３_ijは遮断状態になり、ノー
ドｏ_ijはＨになる。ノードｏ_ijがＨになると、Ｅ−ＦＥ
Ｔ７４_ijは導通状態になり、ノードｐ_ijがＬを維持す
る。この後、ワード線ＷＤＬ_j をＬにしてＥ−ＦＥＴ７
６_ijを遮断状態にしても、このメモリセルＸ_i Ｙ_j は、
以前の状態を保ち続ける。

【００３９】同様に、ノードｏ_ijがＬ、ノードｐ_ijがＨ
になるように書き込むには、ＴＳＩＮＶ_i の出力をＨに
して書き込み線ＷＲＬ_i をＨにし、ＴＳＩＮＶ_j の出力
をＨにし、ワード線ＷＤＬ_j をＨにすればよい。メモリ
セルＸ_i Ｙ_j 以外のメモリセルＸ_m Ｙ_n （ｍ≠ｉ，ｎ≠
ｊ）に関しては、ＴＳＩＮＶ_m の出力をハイインピーダ
ンス、ＴＳＩＮＶ_n の出力をＬにしているので、メモリ
セルＸ_m Ｙ_n に書き込まれることはない。また、Ｅ−Ｆ
ＥＴＸ_m 及びＥ−ＦＥＴＹ_n は遮断状態にしてあるの
で、読み出し線ＲＤＬ_m は浮遊状態になっており、ノー
ドｏ_mnがＨの時、導通状態のＥ−ＦＥＴ７５_mnを通し
て、読み出し線ＲＤＬ_i とワード線ＷＤＬ_j が接続され
てもワード線ＷＤＬ_j の電位が変化せず、書き込みに影
響しない。以上説明したように、この第４の実施形態に
よれば、読み出し線ＲＤＬ_i と書き込み線ＷＲＬ_i を設
けたので、１つのビット線がＬ_r 、Ｈ_r 、Ｌ_w 、Ｈ_w の
ような４つの電位をとる必要がなく、第１の実施形態と
同様、Ｌ，Ｈの２つの電位をとればよい。よって、セン
スアンプ回路が不要となり、周辺回路も簡単となり、メ
モリセルや周辺回路の設計パラメータの許容範囲が広い
という利点がある。その結果、製造プロセスにおける素
子の特性のばらつきに対する許容範囲が広くなり、歩留
まりが向上する。

【００４０】また、Ｅ−ＦＥＴ７５_ijのゲートをノード
ｏ_ijに、ソースをワード線ＷＤＬ_jに接続する構成にし
たので、読み出し時にＥ−ＦＥＴ７３_ijのドレイン・ソ
ース間に、読み出し線ＲＤＬ_i からの大きな電流が流れ
込むことがなく、Ｅ−ＦＥＴ７３_ijのオン抵抗を大きく
（導通時の電流を小さく）することができる。オン抵抗
を大きくすれば、オフ抵抗も大きくできる。よって、遮
断時のリーク電流も小さくなり、負荷電流も小さく設計
することができる。このように、ＭＥＳ−ＦＥＴのよう
なオン抵抗とオフ抵抗の変化率があまり大きくない素子
でも、メモリセルの低電流化が可能になる。

【００４１】第５の実施形態 図６は、本発明の第５の実施形態を示すメモリセルと周
辺回路の回路図である。この第５の実施形態のメモリセ
ルＸ_i Ｙ_j が第４の実施形態のメモリセルＸ_iＹ_j と異
なる点は、図５中のワード線ＷＤＬ_j を読み出し用の第
１のワード線ＷＤＬ_rjと書き込み制御用の第２のワード
線ＷＤＬ_wjに分けて構成していることである。第５の実
施形態のメモリは、マトリック状に配置された複数個の
図６に示すメモリセルＸ_i Ｙ_j （ｉ，ｊ＝１，２，…）
と周辺回路により構成されている。メモリセルＸ_i Ｙ_j
は、負荷である２個のＤ−ＦＥＴ８１_ij，８２_ij、スイ
ッチング素子である２個のＥ−ＦＥＴ８３_ij，８４_ij、
Ｅ−ＦＥＴ（第１のゲート回路）８５_ij，Ｅ−ＦＥＴ８
６_ij（第２のゲート回路）、読み出し線ＲＤＬ_i 、書き
込み線ＷＲＬ_i 、及び２本のワード線ＷＤＬ_rj，ＷＤＬ
_wjより構成されている。読み出し線ＲＤＬ_i と書き込み
線ＷＲＬ_i とは対をなし、例えば横に複数（ｉ＝１，
２，…）配置される。ワード線ＷＤＬ_rjとワード線ＷＤ
Ｌ_wjとは対をなし、例えば、縦に複数（ｊ＝１，２，
…）配置される。

【００４２】周辺回路は、１本のワード線ＷＤＬ_rjにつ
き１組、１本のワード線ＷＤＬ_wjにつき１組、１本の読
み出し線ＲＤＬ_i につき１組、１本の書き出し線ＷＲＬ
_i につき１組だけあればよい。ワード線ＷＤＬ_rjの周辺
回路は、Ｅ−ＦＥＴＹ_j で構成されている。ワード線Ｗ
ＤＬ_wjの周辺回路は、ＩＮＶ_j （第２の論理回路）によ
って構成されている。読み出し線ＲＤＬ_i の周辺回路
は、負荷Ｒ_i とＥ−ＦＥＴＸ_i とによって構成されてい
る。書き込み線ＷＲＬ_i の周辺回路は、制御信号入力端
子ＣＴＬ２_i に接続されたＴＳＩＮＶ_i （第１の論理回
路）によって構成されている。負荷Ｒ_i とＥ−ＦＥＴＸ
_i とＥ−ＦＥＴＹ_j とは、読み出し線ＲＤＬ_i とワード
線ＷＤＬ_jの開閉状態を検出する回路である。メモリセ
ルＸ_i Ｙ_j については、各Ｄ−ＦＥＴ８１_ij，８２_ijの
ドレインは電源端子Ｖ_ddに接続されている。ノードｓ_ij
には、Ｄ−ＦＥＴ８１_ijのゲートとソース、Ｅ−ＦＥＴ
８３_ijのドレイン、及び各Ｅ−ＦＥＴ８４_ij，８５_ijの
ゲートが共通に接続されている。ノードｔ_ijには、Ｄ−
ＦＥＴ８２_ijのゲートとソース、各Ｅ−ＦＥＴ８４_ij，
８６_ijのドレイン、及びＥ−ＦＥＴ８３_ijのゲートが共
通に接続されている。各Ｅ−ＦＥＴ８３_ij，８４_ijのソ
ースはグラウンドにそれぞれ接続されている。Ｄ−ＦＥ
Ｔ８１_ijとＥ−ＦＥＴ８３_ijによって第１のインバータ
が構成され、Ｄ−ＦＥＴ８２_ijとＥ−ＦＥＴ８４_ijによ
って第２のインバータが構成される。

【００４３】Ｅ−ＦＥＴ８５_ijのドレインは、読出し線
ＲＤＬ_ijに接続され、ソースが読み出し用のワード線
（第１のワード線）ＷＬ_rjに接続されている。Ｅ−ＦＥ
Ｔ８６_ijのゲートは、書き込み制御用のワード線（第２
のワード線）ＷＬ_wjに接続されドレインが書き込み線Ｗ
ＲＬ_i に接続されている。周辺回路については、負荷Ｒ
_i の一方の端子が電源端子Ｖ_ddに、他方の端子がＥ−Ｆ
ＥＴＸ_i のドレインに接続されている。Ｅ−ＦＥＴＸ_i
のゲートは制御信号入力端子に、ソースは読み出し線Ｒ
ＤＬ_i に接続されている。ＴＳＩＮＶ_i の出力側は、書
き込み線ＷＲＬ_i に接続されている。ＩＮＶ_j の出力側
はワード線ＷＤＬ_wjに接続されている。Ｅ−ＦＥＴＹ_j
のゲートは制御信号入力端子に接続され、ソースはグラ
ウンド端子に接続されている。以下、図６のメモリセル
の動作の説明をする。第５の実施形態では、第４の実施
形態におけるワード線ＷＤＬ_j が読み出し用のワード線
ＷＤＬ_rjと書き込み制御用のワード線ＷＤＬ_wjとに分か
れており、これらの扱いが異なるが、メモリセルＸ_i Ｙ
_j としての基本的な動作は、第４の実施形態と同じであ
る。ここでは、ワード線ＷＤＬ_rjとワード線ＷＤＬ_wjの
扱いについて説明する。

【００４４】読み出し時には、書き込み用のワード線Ｗ
ＤＬ_wjをＬにしておき、読出し用のワード線ＷＤＬ_rjを
第４の実施形態におけるワード線ＷＤＬ_j と同様に用い
る。これにより、ワード線ＷＤＬ_rjと読出し線ＲＤＬ_i
の導通状態が検出されて読み出される。書き込み時は、
書き込み対象のメモリセルに接続された書き込み用のワ
ード線ＷＤＬ_wjをＨにする。これによって、書き込み線
ＷＲＬ_i からデータが書き込まれる。なお、本実施形態
のメモリセルでは、読み出しに用いる線（ワード線ＷＤ
Ｌ_rjと読出し線ＲＤＬ_i ）と、書き込みに用いる線（ワ
ード線ＷＤＬ_wjと書き込み線ＷＲＬ_i ）とが、まったく
独立しているので、読み出しと書き込みを同時に実施す
ることができる。例えば、読み出し用のアドレス入力端
子及びアドレスデコーダ等の周辺回路と、書き込み用の
アドレス入力端子及びアドレスデコーダ等の周辺回路と
を別々に構成し、あるアドレスに格納された内容を読出
しながら、別のアドレスの内容を書き換えるようなメモ
リ回路を、簡単に構成することができる。以上のよう
に、この第５の実施形態では、第４の実施形態と同様の
効果が得られると共に、２つのワード線ＷＤＬ_rjとＷＤ
Ｌ_wjを用いて、読み出しに用いる線と書き込みに用いる
線を分けているので、読み出しと書き込みを同時に行う
ことが可能になる。なお、本発明は、上記実施形態に限
定されず種々の変形が可能である。その変形例として
は、例えば次のようなものがある。

【００４５】（１） 図７は、図３の第２の実施形態の
変形例を示すメモリセルと周辺回路の回路図であり、図
３中の要素と共通の要素には共通の符号を付してある。
Ｅ−ＦＥＴ３６_ijのソースを逆相データ書き込み用のワ
ード線ＷＤＬ_bj、Ｅ−ＦＥＴ４２_ijのソースを読み出し
用及び正相データ書き込み用のワード線ＷＬ_ajに接続す
る構成にすることも可能である。ただし、書き込みデー
タと読み出しデータの正逆の関係が変わるので、周辺回
路構成上の注意が必要である。 （２） 負荷素子として、Ｄ−ＦＥＴ３１_ij，３２_ijな
どを用いたが、抵抗やＥ−ＦＥＴなどを用いることがで
きる。 （３） ＧａＡｓで多く用いられるｎチャネルＭＥＳ−
ＦＥＴを使ったＤＣＦＬを用いたが、Ｓｉで多く用いら
れるｎチャネルＭＯＳ−ＦＥＴを用いたｎＭＯＳ、ｎチ
ャネルＭＯＳ−ＦＥＴとｐチャネルＭＯＳ−ＦＥＴを使
ったＣＭＯＳやバイポーラトランジスタを使ったＴＴＬ
などを用いてもよいが、ＧａＡｓを用いたメモリセルの
場合には、とりわけ高速動作が可能である。 （４） 負荷Ｒ_i の一方の端子（Ｅ−ＦＥＴＸ_i のドレ
インに接続されていない端子）をグラウンドに、Ｅ−Ｆ
ＥＴＹ_j のソースを電源端子Ｖ_ddに接続する構成にして
もよい。 （５） 負荷Ｒ_i は、抵抗素子でもＤ−ＦＥＴであって
もよい。 （６） 負荷Ｒ_i と電源端子Ｖ_ddの間にＥ−ＦＥＴＸ_i
を設けてもよい。

【００４６】

【発明の効果】以上詳細に説明したように、第１〜第１
３の発明によれば、読み出し線と書き込み線を分けたの
で、１つのビット線がＬ_r 、Ｈ_r 、Ｌ_w 、Ｈ_w のような
４つの電位をとる必要がなく、Ｌ，Ｈの２つの電位をと
ればよいので、周辺回路も簡単となり、メモリセルや周
辺回路の設計パラメータの許容範囲が広くなる。その結
果、製造プロセスにおける素子の特性のばらつきに対す
る許容範囲が広くなり、歩留まりが向上する。また、メ
モリセル内のインバータの出力に読み出し線から電流が
流れ込まない構成にしたので、メモリセルを低消費電力
化することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すメモリセルと周
辺回路の回路図である。

【図２】従来のメモリセルを示す回路図である。

【図３】本発明の第２の実施形態を示すメモリセルと周
辺回路の回路図である。

【図４】本発明の第３の実施形態を示すメモリセルと周
辺回路の回路図である。

【図５】本発明の第４の実施形態を示すメモリセルと周
辺回路の回路図である。

【図６】本発明の第５の実施形態を示すメモリセルと周
辺回路の回路図である。

【図７】図３の第２の実施形態のメモリセルと周辺回路
の変形例を示す回路図である。

【符号の説明】

１１_ij，１２_ij，３１_ij，３２_ij，５１_ij，５２_ij，７
１_ij，７２_ij，８１_ij，８２_ij Ｄ−ＦＥＴ １３_ij〜１６_ij，３３_ij〜３６_ij，４２_ij，５３_ij〜５
６_ij，６２_ij，７３_ij〜７６_ij，８３_ij〜８６_ij Ｅ−ＦＥＴ ＩＮＶ_i ，ＩＮＶ_j インバータ ＴＳＩＮＶ_j ，ＴＳＩＮＶ_aj，ＴＳＩＮＶ_bj，ＴＳＩＮ
Ｖ_i トライステート出力のインバータ Ｒ_i 負荷 ＲＤＬ_i 読み出し線 ＷＲＬ_i 書き込み線 ＷＤＬ_j ，ＷＤＬ_aj，ＷＤＬ_bj，ＷＤＬ_rj，ＷＤＬ_wj，
ＷＤＬ_waj ，ＷＤＬ_wbj ワード線

Claims (13)

【特許請求の範囲】
1. 【請求項１】 第１のインバータと、 入力端子が前記第１のインバータの出力端子に接続さ
   れ、出力端子が前記第１のインバータの入力端子に接続
   された第２のインバータと、 読み出し線と、 書き込み線と、 読み出し用及びデータ書き込み用のワード線と、 前記第１のインバータの出力端子の電位により、前記読
   み出し線と前記ワード線の間を開閉する第１のゲート回
   路と、 前記書き込み線の電位により、前記ワード線と前記第２
   のインバータの出力端子の間を開閉する第２のゲート回
   路とを、 備えたことを特徴とするメモリセル。
2. 【請求項２】 第１のインバータと、 入力端子が前記第１のインバータの出力端子に接続さ
   れ、出力端子が前記第１のインバータの入力端子に接続
   された第２のインバータと、 読み出し線と、 書き込み線と、 読み出し用及び正相データ書き込み用の第１のワード線
   と、 逆相データ書き込み用の第２のワード線と、 前記第１のインバータの出力端子の電位により、前記読
   み出し線と前記第１のワード線の間を開閉する第１のゲ
   ート回路と、 前記書き込み線の電位により前記第１のワード線と前記
   第２のインバータの出力端子の間を開閉する第２のゲー
   ト回路と、 前記書き込み線の電位により前記第２のワード線と前記
   第１のインバータの出力端子の間を開閉する第３のゲー
   ト回路とを、 備えたことを特徴とするメモリセル。
3. 【請求項３】 第１のインバータと、 入力端子が前記第１のインバータの出力端子に接続さ
   れ、出力端子が前記第１のインバータの入力端子に接続
   された第２のインバータと、 読み出し線と、 書き込み線と、 読み出し用及び正相データ書き込み用の第１のワード線
   と、 逆相データ書き込み用の第２のワード線と、 前記第１のインバータの出力端子の電位により、前記読
   み出し線と前記第１のワード線の間を開閉する第１のゲ
   ート回路と、 前記書き込み線の電位により前記第２のワード線と前記
   第２のインバータの出力端子の間を開閉する第２のゲー
   ト回路と、 前記書き込み線の電位により前記第１のワード線と前記
   第１のインバータの出力端子の間を開閉する第３のゲー
   ト回路とを、 備えたことを特徴とするメモリセル。
4. 【請求項４】 第１のインバータと、 入力端子が前記第１のインバータの出力端子に接続さ
   れ、出力端子が前記第１のインバータの入力端子に接続
   された第２のインバータと、 読み出し線と、 書き込み線と、 読み出し用の第１のワード線と、 正相データ書き込み用の第２のワード線と、 逆相データ書き込み用の第３のワード線と、 前記第１のインバータの出力端子の電位により、前記読
   み出し線と前記第１のワード線の間を開閉する第１のゲ
   ート回路と、 前記書き込み線の電位により前記第２のワード線と前記
   第２のインバータの出力端子の間を開閉する第２のゲー
   ト回路と、 前記書き込み線の電位により前記第３のワード線と前記
   第１のインバータの出力端子の間を開閉する第３のゲー
   ト回路とを、 備えたことを特徴とするメモリセル。
5. 【請求項５】 第１のインバータと、 入力端子が前記第１のインバータの出力端子に接続さ
   れ、出力端子が前記第１のインバータの入力端子に接続
   された第２のインバータと、 読み出し線と、 書き込み線と、 読み出し用及び書き込み制御用のワード線と、 前記第１のインバータの出力端子の電位により、前記読
   み出し線と前記ワード線の間を開閉する第１のゲート回
   路と、 前記ワード線の電位により、前記書き込み線と前記第２
   のインバータの出力端子の間を開閉する第２のゲート回
   路とを、 備えたことを特徴とするメモリセル。
6. 【請求項６】 第１のインバータと、 入力端子が前記第１のインバータの出力端子に接続さ
   れ、出力端子が前記第１のインバータの入力端子に接続
   された第２のインバータと、 読み出し線と、 書き込み線と、 読み出し用の第１のワード線と、 書き込み制御用の第２のワード線と、 前記第１のインバータの出力端子の電位により、前記読
   み出し線と前記第１のワード線の間を開閉する第１のゲ
   ート回路と、 前記第２のワード線の電位により、前記書き込み線と前
   記第２のインバータの出力端子の間を開閉する第２のゲ
   ート回路とを、 備えたことを特徴とするメモリセル。
7. 【請求項７】 前記第１のインバータと第２のインバー
   タは、 第１の電源端子とその出力端子の間に接続された負荷
   と、 入力端子の電圧により前記出力端子と第２の電源端子の
   間を開閉するスイッチング素子とを、 備えたことを特徴とする請求項１、２、３、４、５又は
   ６記載のメモリセル。
8. 【請求項８】 複数の読み出し線と、 前記読み出し線と対をなす複数の書き込み線と、 読み出し用及びデータ書き込み用の複数のワード線と、 第１のインバータと、入力端子が前記第１のインバータ
   の出力端子に接続され、出力端子が前記第１のインバー
   タの入力端子に接続された第２のインバータと、前記第
   １のインバータの出力端子の電位により、前記複数の読
   み出し線のうち１つの読み出し線と前記複数のワード線
   のうち１つのワード線間を開閉する第１のゲート回路
   と、前記１つの読み出し線と対をなす１つの書き込み線
   の電位により、その１つのワード線と前記第２のインバ
   ータの出力端子の間を開閉する第２のゲート回路とを有
   する複数のセルと、 前記各セルの前記第１のゲート回路が開閉する前記１つ
   の読み出し線と前記１つのワード線の間の開閉状態をそ
   の読み出し線の電位により検出する回路と、 前記各書き込み線に接続された第１の論理回路と、 前記各ワード線に接続され、書き込み時、そのワード線
   が選択される場合には、前記第２のゲート回路を介して
   そのワード線に接続される前記第２のインバータよりも
   駆動能力が大きくなり、書き込み時で選択されない場合
   及び読み出し時には、出力がハイインピーダンス状態と
   なる第２の論理回路とを、 備えたことを特徴とするメモリ。
9. 【請求項９】 複数の読み出し線と、 前記読み出し線と対をなす複数の書き込み線と、 読み出し用及び正相データ書き込み用の複数の第１のワ
   ード線と、 前記第１のワード線と対をなす逆相データ書き込み用の
   複数の第２のワード線と、 第１のインバータと、入力端子が前記第１のインバータ
   の出力端子に接続され、出力端子が前記第１のインバー
   タの入力端子に接続された第２のインバータと、前記第
   １のインバータの出力端子の電位により、前記複数の読
   み出し線のうち１つの読み出し線と前記複数の第１のワ
   ード線のうち１つの第１のワード線間を開閉する第１の
   ゲート回路と、前記１つの読み出し線と対をなす１つの
   書き込み線の電位により前記１つの第１のワード線と前
   記第２のインバータの出力端子の間を開閉する第２のゲ
   ート回路と、前記１つの書き込み線の電位により前記１
   つの第１のワード線と対をなす１つの第２のワード線と
   前記第１のインバータの出力端子の間を開閉する第３の
   ゲート回路とを有する複数のセルと、 前記各セルの前記第１のゲート回路が開閉する前記１つ
   の読み出し線と前記１つの第１のワード線の間の開閉状
   態をその読み出し線の電位により検出する回路と、 前記各書き込み線に接続された第１の論理回路と、 前記各第１のワード線に接続され、書き込み時、その第
   １のワード線が選択される場合には、前記第２のゲート
   回路を介してその第１のワード線に接続される前記第２
   のインバータよりも駆動能力が大きくなり、書き込み時
   で選択されない場合及び読み出し時には、出力がハイイ
   ンピーダンス状態となる第２の論理回路と、 前記各第２のワード線に接続され、書き込み時、その第
   ２のワード線が選択される場合には、前記第３のゲート
   回路を介してその第２のワード線に接続される前記第１
   のインバータよりも駆動能力が大きくなり、書き込み時
   で選択されない場合及び読み出し時には、出力がハイイ
   ンピーダンス状態となる第３の論理回路とを、 備えたことを特徴とするメモリ。
10. 【請求項１０】 複数の読み出し線と、 前記読み出し線と対をなす複数の書き込み線と、 読み出し用及び正相データ書き込み用の複数の第１のワ
    ード線と、 前記第１のワード線と対をなす逆相データ書き込み用の
    複数の第２のワード線と、 第１のインバータと、入力端子が前記第１のインバータ
    の出力端子に接続され、出力端子が前記第１のインバー
    タの入力端子に接続された第２のインバータと、前記第
    １のインバータの出力端子の電位により、前記複数の読
    み出し線のうち１つの読み出し線と前記複数の第１のワ
    ード線のうち１つの第１のワード線間を開閉する第１の
    ゲート回路と、前記複数の書き込み線のうち１つの書き
    込み線の電位により前記１つの第１のワード線と対をな
    す１つの前記第２のワード線と前記第２のインバータの
    出力端子の間を開閉する第２のゲート回路と、前記１つ
    の書き込み線の電位により前記１つの第１のワード線と
    前記第１のインバータの出力端子の間を開閉する第３の
    ゲート回路とを有する複数のセルと、 前記各セルの前記第１のゲート回路が開閉する前記１つ
    の読み出し線と前記１つの第１のワード線の間の開閉状
    態をその読み出し線の電位により検出する回路と、 前記各書き込み線に接続された第１の論理回路と、 前記各第１のワード線に接続され、書き込み時、その第
    １のワード線が選択される場合には、前記第３のゲート
    回路を介してその第１のワード線に接続される前記第１
    のインバータよりも駆動能力が大きくなり、書き込み時
    で選択されない場合及び読み出し時には、出力がハイイ
    ンピーダンス状態となる第２の論理回路と、 前記各第２のワード線に接続され、書き込み時、その第
    ２のワード線が選択される場合には、前記第２のゲート
    回路を介してその第２のワード線に接続される前記第２
    のインバータよりも駆動能力が大きくなり、書き込み時
    で選択されない場合及び読み出し時には、出力がハイイ
    ンピーダンス状態となる第３の論理回路とを、 備えたことを特徴とするメモリ。
11. 【請求項１１】 複数の読み出し線と、 前記読み出し線と対をなす複数の書き込み線と、 読み出し用の複数の第１のワード線と、 前記第１のワード線と対をなす正相データ書き込み用の
    複数の第２のワード線と、 前記第２のワード線と対をなす逆相データ書き込み用の
    複数の第３のワード線と、 第１のインバータと、入力端子が前記第１のインバータ
    の出力端子に接続され、出力端子が前記第１のインバー
    タの入力端子に接続された第２のインバータと、前記第
    １のインバータの出力端子の電位により、前記複数の読
    み出し線のうちの１つの読み出し線と前記複数の第１の
    ワード線のうちの１つの第１のワード線間を開閉する第
    １のゲート回路と、前記１つの読み出し線と対をなす１
    つの書き込み線の電位により前記１つの第１のワード線
    と対をなす１つの第２のワード線と前記第２のインバー
    タの出力端子の間を開閉する第２のゲート回路と、前記
    １つの書き込み線の電位により前記１つの第２のワード
    線と対をなす１つの第３のワード線と前記第１のインバ
    ータの出力端子の間を開閉する第３のゲート回路とを有
    する複数のセルと、 前記各セルの前記第１のゲート回路が開閉する前記１つ
    の読み出し線と前記１つの第１のワード線の間の開閉状
    態をその読み出し線の電位により検出する回路と、 前記各書き込み線に接続された複数の第１の論理回路
    と、 前記各第２のワード線に接続され、書き込み時、その第
    ２のワード線が選択される場合には、前記第２のゲート
    回路を介してその第２のワード線に接続される前記第２
    のインバータよりも駆動能力が大きくなり、書き込み時
    で選択されない場合及び読み出し時には、出力がハイイ
    ンピーダンス状態となる第２の論理回路と、 前記各第３のワード線に接続され、書き込み時、その第
    ３のワード線が選択される場合には、前記第３のゲート
    回路を介してその第３のワード線に接続される前記第１
    のインバータよりも駆動能力が大きくなり、書き込み時
    で選択されない場合及び読み出し時には、出力がハイイ
    ンピーダンス状態となる第３の論理回路とを、 備えたことを特徴とするメモリ。
12. 【請求項１２】 複数の読み出し線と、 前記読み出し線と対をなす複数の書き込み線と、 読み出し用及び書き込み制御用の複数のワード線と、 第１のインバータと、入力端子が前記第１のインバータ
    の出力端子に接続され、出力端子が前記第１のインバー
    タの入力端子に接続された第２のインバータと、前記第
    １のインバータの出力端子の電位により、前記複数の読
    み出し線のうち１つの読み出し線と前記複数のワード線
    のうち１つのワード線間を開閉する第１のゲート回路
    と、前記１つのワード線の電位により、前記複数の書き
    込み線のうち１つの書き込み線と前記第２のインバータ
    の出力端子の間を開閉する第２のゲート回路とを有する
    複数のセルと、 前記各セルの前記第１のゲート回路が開閉する前記１つ
    の読み出し線と前記１つのワード線の間の開閉状態をそ
    の読み出し線の電位により検出する回路と、 前記各書き込み線に接続され、書き込み時にその書き込
    み線が選択される場合には、前記第２のゲート回路を介
    してその書き込み線に接続される前記第２のインバータ
    よりも駆動能力が大きくなり、書き込み時で選択されな
    い場合及び読み出し時には、出力がハイインピーダンス
    状態となる第１の論理回路と、 前記各ワード線に接続され、該各ワード線の電位を駆動
    する第２の論理回路とを、 備えたことを特徴とするメモリ。
13. 【請求項１３】 複数の読み出し線と、 前記読み出し線と対をなす複数の書き込み線と、 読み出し用の複数の第１のワード線と、 前記第１のワード線と対をなす書き込み制御用の複数の
    第２のワード線と、 第１のインバータと、入力端子が前記第１のインバータ
    の出力端子に接続され、出力端子が前記第１のインバー
    タの入力端子に接続された第２のインバータと、前記第
    １のインバータの出力端子の電位により、前記複数の読
    み出し線のうち１つの読み出し線と前記複数の第１のワ
    ード線のうち１つの第１のワード線間を開閉する第１の
    ゲート回路と、前記複数の第２のワード線のうち１つの
    第２のワード線の電位により、前記複数の書き込み線の
    うち１つの書き込み線と前記第２のインバータの出力端
    子との間を開閉する第２のゲート回路とを有した複数の
    セルと、 前記各セルの前記第１のゲート回路が開閉する前記１つ
    の読み出し線と前記１１つの第１のワード線の間の開閉
    状態をその読み出し線の電位により検出する回路と、 前記各書き込み線に接続され、書き込み時にその書き込
    み線が選択される場合には、前記第２のゲート回路を介
    してその書き込み線に接続される前記第２のインバータ
    よりも駆動能力が大きくなり、書き込み時で選択されな
    い場合及び読み出し時には、出力がハイインピーダンス
    状態となる第１の論理回路と、 前記各第２のワード線に接続され、該各第２のワード線
    の電位を駆動する第２の論理回路とを、 備えたことを特徴とするメモリ。