JP3869215B2 - 非対称ｒａｍセル - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、概して相補型金属酸化物半導体（ＣＭＯＳ）スタティックランダムアクセスメモリ（ＳＲＡＭ）に関しており、より具体的には、回生型（regenerative）フィードバック回路において接続された２つのインバータを含み、各インバータが１対の相補型電界効果トランジスタ（ＦＥＴ）を含み、かつ各インバータ内の同じ導電型のＦＥＴのゲート領域幅および／または駆動電流が異なっているような、シングルエンド型読み出しおよび差動型書き込みのＣＭＯＳ ＳＲＡＭセルに関する。
【０００２】
【従来の技術】
図１は、多くのメモリセルを含む従来技術のＣＭＯＳ ＳＲＡＭ１０のブロック図である。各セルは、回生型フィードバック回路において接続された１対のインバータを含む。これらのインバータの各々は、２つの相補型ＦＥＴを含む。ＳＲＡＭ１０のセルは、ワード書き込み／読み出しロジックネットワーク１２、ビット書き込みロジックネットワーク１４、およびビット読み出しロジックネットワーク１６によってアドレス指定される。典型的には、ＳＲＡＭ１０は、Ｍワードを含むセルのマトリクスであり、各ワードはＮビットを有する（ただし、Ｍは０、１、...、ｉ、...、Ｍであり、Ｎは０、１、...、ｋ、...、Ｎであって、ＭおよびＮは、典型的には２の累乗から１を引いた数、例えば、それぞれ２５５および１０２３である）。ワード書き込み／読み出しロジックネットワーク１２は、Ｍ個の出力端子ｗｏｒｄ0、ｗｏｒｄ1、...、ｗｏｒｄi、...、ｗｏｒｄMを含み、ＳＲＡＭ１０のＭワードの各々に対して、これらの出力端子のうちの一つが設けられている。ビット書き込みロジックネットワーク１４は、Ｎ個の相補型出力端子ｎｂｉｔ0、ｎｂｉｔ1、...、ｎｂｉｔk、...、ｎｂｉｔNとＮ個の非相補型出力ビット端子ｂｉｔ0、ｂｉｔ1、...、ｂｉｔk、...、ｂｉｔNとを含む。ビット読み出しロジックネットワーク１６は、Ｎ個の相補型入力端子ｎｂｉｔ0、ｎｂｉｔ1、...、ｎｂｉｔk、...、ｎｂｉｔNとＮ個の非相補型入力端子ｂｉｔ0、ｂｉｔ1、...、ｂｉｔk、...、ｂｉｔNとを含む。ビット書き込みロジックネットワーク１４およびビット書き込みロジックネットワーク１６の対応する番号を有するｎビット端子とビット端子とは、ＳＲＡＭ１０内で垂直方向に延びている、端子番号に対応するライン番号を有する同一のライン（すなわちリード）に接続される。例えば、書き込みロジックネットワーク１４のｎｂｉｔk端子およびビット読み出しロジックネットワーク１６のｎｂｉｔk端子は、ＳＲＡＭ１０のｎｂｉｔkラインに接続され、書き込みロジックネットワーク１４のｂｉｔk端子および読み出しロジックネットワーク１６のｂｉｔk端子は、ＳＲＡＭ１０のｂｉｔkラインに接続される。
【０００３】
図２は、ＳＲＡＭ１０の各セルに含まれる構造の回路図である。説明の目的で、図２は、ｗｏｒｄiｂｉｔkにおけるセルであるとみなされる。図２のセルは２つのインバータ２０および２２を含み、これらのインバータは回生型ポジティブフィードバック回路２４の中で、お互いに接続される。インバータ２０は、相補型Ｐチャンネルトランジスタ２６およびＮチャンネルトランジスタ２８を含み、これらは、チップの正のＤＣ電源電圧（＋ＶDD）と接地（グランド）との間に直列に接続されたソース−ドレイン経路を有しており、ＦＥＴ２６および２８の共通のドレイン端子が端子３０に接続される。同様に、インバータ２２は、ＰチャンネルＦＥＴ３２およびＮチャンネルＦＥＴ３４を含み、これらは、＋ＶDDと接地（グランド）との間に直列に接続されたソース−ドレイン経路を有しており、ＦＥＴ３２および３４の共通のドレイン接続を端子３６に有する。ＦＥＴ２６および２８の共通ドレイン端子３０は、ＦＥＴ３２および３４のゲート電極を並列に駆動し、ＦＥＴ３２および３４の共通ドレイン端子３６は、ＦＥＴ２６および２８のゲート電極を並列に駆動する。端子３０は、ＮチャンネルパスゲートＦＥＴ４０のソース−ドレイン経路を通じてｎｂｉｔkライン４２に選択的に接続され、ＮチャンネルパスゲートＦＥＴ４４のソース−ドレイン経路は、端子３６をｂｉｔkライン４６に選択的に接続する。ｗｏｒｄiライン４８は、ＦＥＴ４０および４４のゲート電極を並列に駆動する。
【０００４】
図２のセルは、もともとは差動型読み出しおよび差動型書き込みの動作のために設計されたが、より最近では、シングルエンド型読み出しおよび差動型書き込みの動作用に提案されてきている。ＮチャンネルＦＥＴ２８および３４のゲートの誘電体領域の幅および長さは同じであり、ＰチャンネルＦＥＴ２６および３２のゲートの誘電体領域の幅および長さも同じである。その結果として、ＦＥＴ２６および３２のゲート幅および駆動電流は同じであり、ＦＥＴ２８および３４のゲート幅および駆動電流も同じである。さらに、ＦＥＴ４０および４４の誘電体領域の長さおよび幅が同じであるために、ＦＥＴ４０および４４のゲート幅およびゲートのキャパシタンスは同じである。従来技術の構成では、ＮチャンネルＦＥＴ２８および３４のゲート幅は０．３６μｍであり、ＰチャンネルＦＥＴ２６および３２のゲート幅は０．３２μｍであり、ＦＥＴ４０および４４のゲート幅は０．２８μｍである。また、ＦＥＴ２６、２８、３２、３４、４０、および４４はすべて、ゲート長０．１６μｍである。
【０００５】
図２のセルに対してシングルエンド型動作のための書き込み又は読み出しが行われると、以下のように、ロジックネットワーク１２はライン４８に正の電圧（＋ＶDD）を供給し、書き込みロジックネットワーク１４はライン４２および４６に信号を供給し、読み出しロジックネットワーク１６は、ライン４２および４６に接続されたその入力端子にイネーブル信号を供給する。ロジックネットワーク１２がワードライン４８に正の電圧を供給するのに先立って、書き込みロジックネットワーク１４が、ｎビットライン４２またはビットライン４６の一方を正の電圧にプリチャージする。２進数の１を図２のセルに書き込むために、ロジックネットワーク１２がワードライン４８にハイの電圧を印加するのに先立って、書き込みロジックネットワーク１４は、ｎビットライン４２の電圧を接地レベルまで下げ、ビットライン４６の電圧をハイにプリチャージする。ＦＥＴ４０および４４はライン４８の正の電圧によってイネーブルにされて、ライン４２および４６のローおよびハイの電圧を端子３０および３６に通す。端子３０および３６におけるローおよびハイの電圧は、ＦＥＴ２８および３２のターンオン、ならびにＦＥＴ２６および３４のターンオフを生じさせる。インバータ２０および２２の回生的接続のために、ロジックネットワーク１２がワードライン４８の電圧を下げてＦＥＴ４０および４４をターンオフさせた後も、ＦＥＴ２８および３２はオン状態のままであり、ＦＥＴ２６および３４はオフ状態のままであり、端子３０および３６の電圧はそれぞれローおよびハイのままである。同様ではあるが反対の態様において、書き込みロジックネットワーク１４は、書き込みライン４８の正の電圧に応答して、ライン４２および４６にハイおよびローのプリチャージ電圧を印加することによって２進数の０を図２のセルへ書き込み、ＦＥＴ２６および３４のターンオン、ならびにＦＥＴ２８および３２のターンオフを生じさせる。したがって、端子３０および３６は、ライン４８における正の電圧の結果として、ハイおよびローの電圧の状態である。
【０００６】
図２のセルが格納する２進数の値を読み出すために、読み出しロジックネットワーク１６は、ライン４６がハイ（すなわち正の）の電圧にプリチャージされた後、かつワード書き込み／読み出しロジックネットワーク１２がハイの電圧をライン４８に印加する間に、読み出しロジックネットワークの検出回路（図示せず）の入力端子をイネーブルにすることによって、端子３６の電圧をサンプリングする。図２のセルがビットを格納しており、端子３０および３６がそれぞれハイおよびローの電圧にされる場合、ライン４８上の正の電圧がＦＥＴ４４をターンオンするときに、端子３６のローの電圧がライン４６の電圧をプルダウンする。端子３６のハイの電圧は、ライン４８上の正の電圧がＦＥＴ４４をターンオンするときに、ライン４６をハイの電圧に留まらせる。ライン４６に接続された検出回路は、ライン４６におけるローおよびハイの電圧を検出して、図２のセルが格納している２進数の値を示す。
【０００７】
図１のメモリおよび図２のセルは、シングルエンド型ベースで読み取られるので、読み出し動作中のｎビットライン４２におけるパルスの電圧変動は、ビット読み出しロジックネットワーク１６によって検出されない。したがって、ｎビットライン４６におけるスルーレートが遅くても、図１のメモリおよび図２のセルの読み出し動作には、特に悪影響を及ぼすことはない（ここで、スルーレートとは、パルスの立ち上がりエッジの電圧の時間的変化率である）。
【０００８】
図３は、図２に概略的に描かれたセルの実際の物理的レイアウトの上面図である。図３のセルはほぼ長方形であり、幅が２．２２μｍ、長さが２．５２μｍである。すなわち、平行な辺５０および５２の間の距離は２．２２μｍであり、辺５０および５２に直角に延びる平行な辺５４および５６の間の距離は２．５２μｍである。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、新規の改良されたＳＲＡＭセルを提供することである。
【００１０】
付加的な目的は、シングルエンド型技術によって読み出されるセルを有する、新規の改良されたＳＲＡＭセルを提供することである。
【００１１】
本発明の他の目的は、シングルエンド型技術によって読み出されかつ従来技術のＳＲＡＭセルよりも面積が小さい、新規の改良されたＳＲＡＭセルを提供することである。
【００１２】
本発明の他の目的は、従来技術のシングルエンド型読み出しＳＲＡＭセルよりもビット読み出しスルーレートが速い、新規の改良されたシングルエンド型読み出しＳＲＡＭセルを提供することである。
【００１３】
本発明のさらなる目的は、アクセス遅延が低減され、高ビットラインスルーレートを有するシングルエンド型技術によって、より高い周波数での読み取り動作が可能な、新規の改良されたＳＲＡＭを提供することである。
【００１４】
【課題を解決するための手段】
出願人は、図２に描かれたセルの性能が、差動型書き込みおよびシングルエンド型読み出し用として説明されたように動作される場合、ＦＥＴ２８および３４のゲート幅（すなわち、ＦＥＴのゲート電極とＦＥＴのソースおよびドレイン電極を含む半導体本体との間の酸化物層の幅）を変えて異ならせることによって、高い読み出しスルーレートを有するように改良させることができることに気付いた。また、そのような変化に伴って、セルのサイズを縮小させることができることを発見した。特に、出願人は、ＦＥＴ３４のゲート幅をＦＥＴ２８のゲート幅よりも大きくすることで、図２に描かれたセルの性能を改善することができることに気付いた。この結論に達するにあたって、差動型書き込みおよびシングルエンド型読み出しに対して、端子３０に格納された電圧を読み出すために使用されるパルスのスルーレートは重要ではなく、端子３６に格納された電圧を読み出すために使用されるパルスのスルーレートが重要であることに、出願人は気付いた。これは、シングルエンド型読み出しモードでは、端子３０に格納された電圧に対する読み出し動作が実行されないためである。ＦＥＴ３４のゲート幅の増加およびＦＥＴ２８の幅の低減は、ＦＥＴ３４の駆動電流を、ＦＥＴ２８の駆動電流および従来技術の対称型セルの駆動電流よりも大きくさせる。すなわち、ＦＥＴ２８のソースからドレインへ流れる電流に比べて、ＦＥＴ３４のソースからドレインへ流れる電流のほうが大きくなる。これによって、ビットライン４６と接地との間に、ＦＥＴ４０および２８のソース−ドレイン経路を通じたｎビットライン４２と接地との間のインピーダンスよりも低いインピーダンスが、ＦＥＴ４４のソース−ドレイン経路およびＦＥＴ３４のソース−ドレイン経路を通じて確立される。ビットライン４６のスルーレートが速いことは、従来技術のセルに対する読み出し動作中に比べて、より高い周波数での動作、すなわち、より少ないＳＲＡＭのアクセス遅延を意味している。ＳＲＡＭアクセス遅延がより少ないことによって、読み出し動作中における従来技術と同じ時間期間内に、ＳＲＡＭマトリクス１０内のより多数の行（row）にアクセスすることが可能になる。これによって、セル密度を増加させることができる。
【００１５】
上記およびさらにその他の本発明の目的、特徴、および利点は、本発明の特定の実施形態に関する以下の詳細な説明を、特に図面を参照して考慮することによって、明らかになるであろう。
【００１６】
【発明の実施の形態】
本発明の好適な実施形態のＳＲＡＭセルは、図２に描かれた従来技術のＳＲＡＭセルと同じ回路図を有する。したがって、図２のＳＲＡＭセルの回路図以外に他の図は必要ない。本発明の好適な実施形態のＳＲＡＭセルは、ＮチャンネルＦＥＴ２８および３４のゲート幅およびゲートのキャパシタンスが、従来技術のように同じであるのではなく互いに異なっているという理由で、従来技術のＳＲＡＭセルとは異なっている。さらに、ＰチャンネルＦＥＴ２６および３２のゲート幅およびゲートのキャパシタンスも、お互いに異なっている。好適な実施形態では、インバータ２０のＦＥＴ２６および２８のゲート幅は同じであり、インバータ２２のＦＥＴ３４のゲート幅は、ＦＥＴ３２のゲート幅よりも大きい。好適な実施形態では、ＦＥＴ２６、２８、４０、および４４のゲート幅は、全てお互いに等しい。
【００１７】
好適な実施形態では、上記のように修正された図２のセルは、５００ＭＨｚのクロックから得られたパルスによって駆動される。５００ＭＨｚのクロックは、差動型書き込みおよびシングルエンド型読み出しのために、ワード書き込み／読み出しロジック回路１２、ビット書き込みロジックネットワーク１４、および読み出しロジック回路１６を駆動する。ＦＥＴ２６、２８、３２、３４、および４４の長さは同じ（０．１６ｎｍ）であり、ＦＥＴ４０の長さは０．２６μｍである。また、セルの好適な実施形態におけるこれらＦＥＴの幅は、以下の通りである。
【００１８】
表１
ＦＥＴ ゲート幅（μｍ）
２６ ０．２６
２８ ０．２６
３２ ０．４２
３４ ０．４６
４０ ０．２６
４４ ０．２６
【００１９】
したがって、好適な実施形態では、ＦＥＴ３２および３４のゲート幅は、ＦＥＴ２６および２８のゲート幅のそれぞれ１．６１５倍および１．７６９倍である。
【００２０】
本発明のＦＥＴ３４のゲートが従来技術のＦＥＴ３４のゲートよりも大きな幅を有し、したがってより大きな駆動電流を有することから、本発明のＦＥＴ３４では、正の電圧がワードライン４６に印加されたときに、端子３６と接地との間でソース−ドレイン間インピーダンスが、より小さくなる。従来技術と比較して、ＦＥＴ３２および３４のゲート幅の増加は、セル面積の目的のために、ＦＥＴ２６および２８のゲート幅の減少によるオフセットよりも大きい。したがって、上記で指摘したように、本発明の好適な実施形態にしたがったセルの面積は、従来技術のセル面積よりも小さい。
【００２１】
ＦＥＴ２６、２８、３２、３４、４０、および４４における前述のゲート長の値、ならびに表１のゲート幅の値により、ＳＲＡＭ１０のセルのインバータ２０および２２は、従来技術のＳＲＡＭセルとほぼ同じ閾値を有することが可能になる。この結果として、回路１２、１４、および１６に対して、非対称セルの設計に対応するための再設計は必要ない。前述のゲート長ならびに表１のゲート幅によって、ＦＥＴ２６、２８、３２、および３４は、書き込み動作中にこれらのＦＥＴに印加された電圧を格納することが可能になる。すなわち、これらのゲート長ならびにゲート幅によって、回生型フィードバックネットワーク２４内のＦＥＴ２６、２８、３２、および３４は、書き込み動作と書き込み動作の間に同じ安定状態に留まる。
【００２２】
ＮチャンネルＦＥＴ３４は、ＰチャンネルＦＥＴ３２よりも約２．５倍強力である。すなわち、オン時には、ＦＥＴ３４は、現在のＦＥＴ３２がオン時に端子３６に供給する電流の約２．５倍の電流を、端子３６に供給する。このようにＦＥＴ３４がＦＥＴ３２よりも強力であることは、ＦＥＴ３４のゲート幅がＦＥＴ３２のゲート幅よりも広いことと組み合わされて、インバータ２２の閾値電圧を、実質的に０．５ＶDDよりも小さく、ほぼ０．２５ＶDDに等しくさせる。インバータ２０の閾値電圧は、ほぼ０．３ＶDDであるが、これは、ＮチャンネルＦＥＴ２８がＰチャンネルＦＥＴ２６よりも強力だからである。表１のＦＥＴにおけるインバータ２０および２２のこれらの閾値電圧は、従来技術のセルの閾値電圧とほぼ同じである。
【００２３】
図２に描かれたタイプのセルには、サイズと速度との間にトレードオフが存在する。表１の非対称セルの場合、読み出し遅延は対称設計の場合の約８５％であり、表１の非対称セルの面積は、対称設計の面積の９６％である。しかし、セル面積よりもセル速度が重要になるようなその他の状況では、ＮチャンネルＦＥＴ３４の幅をＮチャンネルＦＥＴ２８の幅に対して増加させることによって、読み出し遅延をさらに減少させることができる。インバータ２０のＦＥＴ２６および２８のスルーレートは、特に重要なわけではない。これは、読み出しロジック回路１６が、ｎビットライン４２の電圧に応答しないからである。
【００２４】
表１の非対称構成によって得られる結果は、セル内の他のＦＥＴの幾何学的配置を変更することなく、単にＦＥＴ３４のゲート幅を増加させるだけでは、得ることはできない。ＦＥＴ２８のゲート幅を減らすことなくＦＥＴ３４のゲート幅を増加させる場合、図２のセルは、集積回路のパッキング密度の目的からして明らかに望ましくないような、大きな面積を有することになる。ＦＥＴ２８のゲート幅を低減すれば、セル面積を減少させることができるが、パスゲートＦＥＴ４０および４４が書き込み動作中に同じ電流をノード３０および３６に供給する場合、読み出し動作中のセルが不安定になる可能性がある。この不安定性は、ＦＥＴ２８の狭いゲートが、ＦＥＴ３４の幅広のゲートが取り扱えるのと同じ比較的大きな電流を扱えないために生じる。書き込み動作中に、正の電圧がｎビットライン４２に存在し、かつＦＥＴ４０が開状態にあるときのＦＥＴ２８のゲート駆動電流を下げるために、既に詳述したように、ＦＥＴ４０のゲート長はＦＥＴ４４のゲート長よりも大きくなっている。
【００２５】
また、不安定性は、他のＦＥＴの幾何学的配置の変更が行われないときにも発生する可能性がある。これは、端子３６におけるローの電圧が、書き込み動作と書き込み動作との間に、特にライン４６の読み出し動作の間に維持されないように、インバータ２０および２２のトリップ電圧、すなわち閾値電圧が変化するからである。ＦＥＴ２８のゲート幅が従来技術の場合と同じに維持されるか、またはＦＥＴ２８のゲート幅がＦＥＴ３４の増加したゲート幅と実質的に同じになるように増加された場合、ＦＥＴ２８のゲートにおける電圧は、セルがローの電圧を格納しているときの読み出し動作中に極端に高速に増加する。
【００２６】
表１のゲート幅を有するセルがローの電圧を格納するとき、ＦＥＴ２８および３２はオフ状態であるとともにＦＥＴ２６および３４はオン状態であり、端子３０および３６を、それぞれほぼ＋ＶDDおよび接地レベルにする。セルが読み出されると、ワードライン４８における正の電圧がＦＥＴ４４をターンオンさせて、ビットライン４６上のハイのプリチャージ電圧を端子３６に結合させる。表１のゲート幅の値により、端子３６において格納されたローの電圧とＦＥＴ３４のソース−ドレイン間インピーダンスとが、ビットライン４６上のハイのプリチャージ電圧を、ビットライン４６に接続された読み出しロジック回路１６の検出器が検出できる低い電圧まで下げる。
【００２７】
しかし、ＦＥＴ４０のゲート幅およびゲート長が、従来技術における０．２８μｍおよび０．２０μｍの値のままであるか、あるいはＦＥＴ４４のゲート幅およびゲート長と同じ０．２６μｍおよび０．１６μｍの値を有している場合、ＦＥＴ４０がライン４２から端子３０に結合するハイのプリチャージ電圧によって、ＦＥＴ３４がターンオンするかもしれない。ＦＥＴ３４のターンオンがこの状況で生じ得るのは、ＦＥＴ４０のゲート幅が大きくかつ駆動電流が大きいために、端子３０における電圧がローの値からハイの値に変化して、ＦＥＴ３４をターンオンさせ、かつＦＥＴ３２をターンオフさせるためである。この結果として端子３６に生じるローの電圧が、かなりの程度まで、ＦＥＴ２６をターンオンさせ、かつＦＥＴ２８をターンオフさせる。結果として、端子３６における電圧が、さらに低くなる。インバータ２０および２２の回生型動作のために、端子３６における電圧は、急速に実質的に接地レベルに到達する。したがって、セルの状態は、次のセル書き込み動作が生じるまで変化する。ビットライン４６に結合されていた＋ＶDD電圧は、この時点では接地レベルであり、ビットラインに接続された読み出しロジックネットワーク１６の検出回路は、誤ってビットラインを接地レベルに引っ張り、格納されたセルビットを誤って２進数の０値として読み出す。
【００２８】
表１のゲート幅を有するセルがハイの電圧を格納するとき、ＦＥＴ２８および３２はオン状態であり、かつＦＥＴ２６および３４はオフ状態であり、端子３０および３６を、それぞれほぼ接地レベルおよび＋ＶDDにする。セルが読み出される場合、ワードライン４８における正の電圧がＦＥＴ４４をターンオンさせるが、端子３６におけるハイの電圧は、ビットライン４６におけるハイのプリチャージ電圧に何の影響も及ぼさない。端子３６に格納されたハイの電圧は、ビットライン４６に接続された読み出しロジック回路１６の検出器によって検出される。
【００２９】
図４は、表１のゲート幅を有する図２の回路要素を含むセル１００のレイアウト図である。セル１００は、長方形の形状を有しており、頂部直線端１０２および底部直線端１０４を含む。その頂部直線端１０２および底部直線端１０４は、直線側端１０６および１０８と直交している。端１０２および１０４のそれぞれは長さ２．２２μｍであり、端１０６および１０８の各々は長さ２．４２μｍである。したがって、図４のセル１００の面積は５．３７μｍ2であり、これは、図３に示した従来技術のセル面積５．５９μｍ2の０．９６倍である。すなわち、図４のセルは、図３のセルよりも、約４％だけ小型である。
【００３０】
セル１００は、メタルストリップ１１０および１１２を含む。これらは、それぞれｎビットライン４２およびビットライン４６に対応し、側端１０６および１０８に平行かつ非常に接近して、頂部端１０２から底部端１０４まで延びている。ワードライン４８に対応するポリストリップ（polystrip）１１４は、底部端１０４に非常に接近して側端１０６および１０８の間に延びている。ストリップ１１４は、直線部１２０、１２２、および１２４を含み、これらは頂部端１０２および底部端１０４に平行に延びている。直線部１２０、１２２、および１２４はそれぞれ、側端１０６の近傍、セル中央、および側端１０８の近傍に位置している。
【００３１】
直線部１２０および１２４が、実質的に底部端１０４に位置合わせされ、かつ均等な間隔をおいて配置されているのに対して、直線部１２２は、直線部１２０および１２４よりも底部端１０４に接近している。ストリップ１１４は斜め部１１６および１１８を含み、これらはそれぞれ、直線部１２０と１２２ならびに直線部１２２と１２４とを接続する。ＦＥＴ４０および４４は、ストリップ１１０と１１４との交点、ならびにストリップ１１２と１１４との交点に、それぞれ位置しており、通常の多層構成によってソース電極、ドレイン電極、およびゲート電極と酸化層とが形成される。
【００３２】
頂部端１０２および底部端１０４の中央部分とそれぞれ交差する端子１２６および１２８は、チップ＋ＶDD電源電圧および接地電源電圧を、セル１００、ならびに頂部端１０２および底部端１０４に接するＳＲＡＭ１０のセルに供給する。両端がそれぞれ接地端子１２８および拡散導体層１３０に接続されているメタルストリップ１２９は、端子１２８の接地電圧を、層１３０を介してセル１００内のさまざまな素子に供給する。＋ＶDD端子１２６に接続された拡散導体層１３２は、端子１２６における＋ＶDD電源電圧を、セル１００内のさまざまな素子に供給する。層１３０は、中央セグメント１３４および１３６、ならびにフィンガーセグメント１３８および１４０を含んでおり、これらのフィンガーセグメント１３８および１４０は、中央セグメント１３６から、ストリップ１１０および１１２とそれぞれオーバーラップ関係になるまで延びている。中央セグメント１３４は、層１２９に接触する。層１３２は、中央セグメント１４２、ならびにフィンガーセグメント１４４および１４６を含んでおり、これらのフィンガーセグメント１４４および１４６は、中央セグメント１４２から、ストリップ１１０および１１２とそれぞれオーバーラップ関係になるまで延びている。
【００３３】
Ｎ型ドープ層１５０およびＰ型ドープ層１５２が側端１０６および１０８にほぼ平行に延びていて、ストリップ１１０が層１５０と側端１０６との間に置かれ、ストリップ１１２が層１５２と側端１０８との間に置かれる。Ｎ型層１５０は、中央コンタクト部１５４とストリップ１５６および１５８とを含み、これらのストリップ１５６および１５８はそれぞれ、コンタクト１５４から底部端１０４および上部端１０２まで延びている。Ｐ型層１５２は、中央コンタクト部１６０とストリップ１６２および１６４とを含み、これらのストリップ１６２および１６４はそれぞれ、コンタクト１６０から底部端１０４および上部端１０２に向かって延びている。
【００３４】
層１５０のストリップ１５６と拡散導体層１３０のフィンガーセグメント１３８とは、ストリップ１１０と、端子１２６および１２８を通って延びるセル１００の中央線との間でオーバーラップして、ＮチャンネルＦＥＴ３４を形成する。層１５０のストリップ１５８と拡散導体層１３２のフィンガーセグメント１４４とは、セルの中央線とストリップ１１０との間でオーバーラップして、ＮチャンネルＦＥＴ２８を形成する。層１５２のストリップ１６２と層１３０のフィンガーセグメント１４０とがオーバーラップしてＰチャンネルＦＥＴ３２を形成し、ストリップ１６４のセグメントと層１４２のフィンガーセグメント１４６とのオーバーラップがＰチャンネルＦＥＴ３２を画定する。垂直延伸部１７２および水平延伸部１７４を含むメタルストリップ１７０は、コンタクト１６０を、コンタクト１７６と拡散導体層１３２とを介して、＋ＶDDに接続し、その結果として＋ＶDD端子１２６に接続される。垂直延伸部１８２および水平延伸部１８４を含むメタルストリップ１８０は、コンタクト１５４を、コンタクト１８６と拡散導体層１３０とを介して、接地に接続し、その結果として、メタルストリップ１２９を介して接地コンタクト１２８に接続される。セル１００の境界内の他の導体層は、ＦＥＴ２６、２８、３２、３４、４０、および４４のさまざまな電極を互いに接続して、図２に概略的に描かれ、かつ表１のゲート幅を有する回路構成を実現する。
【００３５】
図４に描かれたセルの面積が、図３に描かれているような従来技術のセル面積に対して４％削減されていることは、集積回路チップの幾何学的配置の点で、重要である。また、動作の高速化は、主としてＮチャンネルＦＥＴ２８および３４ならびにＰチャンネルＦＥＴ２６および３２の非対称なゲート幅によって達成されているが、図４のセルサイズの小型化は、この高速動作を提供するにあたっての２次的な要因でもある。
【００３６】
本発明の特定の実施形態を説明し、図示してきたけれども、具体的に図示されて説明された実施形態の詳細における変形が、特許請求の範囲に定義される本発明の真の思想および範囲から逸脱することなく行えることは、明らかである。
【００３７】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．ビットライン（46）とｎビットライン（42）とワードライン（48）とを含むスタティックランダムアクセスメモリセルであって、
前記セルは、所定の極性の電圧を前記ワードラインに印加しながら前記ビットラインをイネーブルにすることによって読み出され、かつ前記所定の極性の電圧を前記ワードラインに印加しながら相補的電圧を前記ビットラインおよび前記ｎビットラインに印加することによってビットが前記セルに書き込まれるように構成されており、
前記セルは、回生型フィードバック回路（24）を形成するために、お互いに接続された第１および第２のインバータ（22、20）を含み、
前記インバータの各々が、第１および第２の相補型電界効果トランジスタ（34、32、28、26）を含み、
前記第１のインバータ（22）の電界効果トランジスタ（32、34）のゲート電極が、前記ワードラインに印加されている前記所定の極性の電圧に応答して、前記ビットラインに選択的に接続され、前記第２のインバータ（20）の電界効果トランジスタ（26、28）のゲート電極が、前記ワードラインに印加されている前記所定の極性の電圧に応答して、前記ｎビットラインに接続され、
前記ゲート電極の各々が、金属酸化物ゲート領域に関連付けられており、
前記第１のインバータ（22）の前記第１の電界効果トランジスタ（34）のゲート領域が、前記第２のインバータ（20）の前記第１の電界効果トランジスタ（28）のゲート領域に比べて実質的に大きな幅を有しており、
前記第１および第２のインバータの前記第１の電界効果トランジスタ（34、28）が、同じ導電型である、スタティックランダムアクセスメモリセル。
２．ビットライン（46）とｎビットライン（42）とワードライン（48）とを含むスタティックランダムアクセスメモリセルであって、
前記セルは、所定の極性の電圧を前記ワードラインに印加しながら前記ビットラインをイネーブルにすることによって読み出され、かつ前記所定の極性の電圧を前記ワードラインに印加しながら相補的電圧を前記ビットラインおよび前記ｎビットラインに印加することによってビットが前記セルに書き込まれるように構成されており、
前記セルは、回生型フィードバック回路（24）を形成するためにお互いに接続された第１および第２のインバータ（22、20）を含み、
前記インバータの各々が、第１および第２の相補型電界効果トランジスタ（34、32、28、26）を含み、
前記第１のインバータ（22）の電界効果トランジスタ（32、34）のゲート電極が、前記ワードラインに印加されている前記所定の極性の電圧に応答して、前記ビットラインに選択的に接続され、前記第２のインバータ（20）の電界効果トランジスタ（26、28）のゲート電極が、前記ワードラインに印加されている前記所定の極性の電圧に応答して、前記ｎビットラインに接続され、
前記第１のインバータ（22）の前記第１の電界効果トランジスタ（34）が、前記第２のインバータ（20）の前記第１の電界効果トランジスタ（28）の駆動電流よりも実質的に大きな駆動電流を有しており、
前記第１および第２のインバータの前記第１の電界効果トランジスタが、同じ導電型である、スタティックランダムアクセスメモリセル。
３．それぞれソース−ドレイン経路を有する第１および第２の付加的電界効果トランジスタ（44、40）をさらに含み、
前記第１の付加的電界効果トランジスタ（44）のソース−ドレイン経路が、前記ビットライン（46）と前記第１のインバータ（22）の前記第１および第２の電界効果トランジスタ（34、32）のゲート電極との間に接続され、
前記第２の付加的電界効果トランジスタ（40）のソース−ドレイン経路が、前記ｎビットライン（42）と前記第２のインバータの前記第１および第２の電界効果トランジスタ（28、26）のゲート電極との間に接続されており、
前記付加的電界効果トランジスタ（40、44）の各々が、前記ワードラインに接続されたゲート電極を有する、上記１または２に記載のスタティックランダムアクセスメモリセル。
４．多数の前記セルは、多数の前記ビットライン、多数の前記ｎビットライン、および多数の前記ワードラインを有するメモリ（10）内に含まれる、上記１から３のいずれかひとつに記載のスタティックランダムアクセスメモリセル。
５．前記第１のインバータ（22）の第２の導電型の電界効果トランジスタ（32）のゲート領域が、前記第２のインバータ（20）の第２の導電型の電界効果トランジスタ（26）のゲート領域に比べて、実質的に大きい幅を有する、上記１から４のいずれかひとつに記載のスタティックランダムアクセスメモリセル。
６．前記第２のインバータのトランジスタ（26、28）の各ゲート領域幅が、ほぼ同じである、上記１から５のいずれかひとつに記載のスタティックランダムアクセスメモリセル。
７．前記第１の電界効果トランジスタ（28、34）の各々が、Ｎチャンネル電界効果トランジスタであり、
前記第１のインバータ（22）の前記第１の電界効果トランジスタ（34）が、前記第１および第２のインバータの他のいずれの電界効果トランジスタに比べて大きなゲート領域幅を有する、上記１から６のいずれかひとつに記載のスタティックランダムアクセスメモリセル。
８．前記第１のインバータ（22）の前記第２の電界効果トランジスタ（32）が、前記第２のインバータ（20）のトランジスタ（26、28）の全てよりも大きなゲート領域幅を有するＰチャンネル電界効果トランジスタである、上記１から７のいずれかひとつに記載のスタティックランダムアクセスメモリセル。
９．各インバータ（20、22）の前記相補型電界効果トランジスタ（26、28、32、34）は、
（ａ）１対のＤＣ電源端子にわたって直列に接続されたソース−ドレイン経路と、
（ｂ）前記第１および第２の相補型電界効果トランジスタのドレイン用の共通端子と、を有しており、
前記第１のインバータ（22）の相補型トランジスタ（32、34）の各ゲート電極が、前記第２のインバータのドレイン用の前記共通端子に接続され、
前記第２のインバータ（20）の相補型トランジスタ（26、28）のゲート電極が、前記第１のインバータのドレイン用の前記共通端子に接続され、
前記第１および第２のインバータのゲート電極とドレインとの接続が、前記回生型フィードバック回路の中に含まれる、上記１から８のいずれかひとつに記載のスタティックランダムアクセスメモリセル。
１０．前記第２の付加的電界効果トランジシタ（40）の長さが、前記第１の付加的電界効果トランジシタ（44）の長さよりも大きい、上記３に記載のスタティックランダムアクセスメモリセル。
【００３８】
【発明の効果】
上記のように本発明に従えば、新規の改良されたＳＲＡＭセルを実現することができ、シングルエンド型技術によって読み出されるセルを有した、従来技術のＳＲＡＭセルよりも小さい面積のＳＲＡＭセルが提供される。また、従来技術のシングルエンド型読み出しＳＲＡＭセルよりもビット読み出しスルーレートが速いＳＲＡＭセルも提供される。さらに、アクセス遅延が低減され、高ビットラインスルーレートを有するシングルエンド型技術によって、より高い周波数での読み取り動作が可能な新規の改良されたＳＲＡＭも提供される。
【図面の簡単な説明】
【図１】従来技術のＳＲＡＭメモリシステムのブロック図である。
【図２】従来技術のＳＲＡＭメモリ内に含まれるセルの概略的な回路図である。
【図３】図２に概略的に描かれたセルの上面図である。
【図４】同じ導電型であるが、ゲート幅およびキャパシタンスが異なるＦＥＴを有する１対のインバータを含むＳＲＡＭセルの上面図である。
【符号の説明】
10 メモリ
20 第２のインバータ
22 第１のインバータ
24 回生型フィードバック回路
26、28、32、34 電界効果トランジスタ
40、44 付加的電界効果トランジスタ
42 ｎビットライン
46 ビットライン
48 ワードライン
【発明の属する技術分野】
本発明は、概して相補型金属酸化物半導体（ＣＭＯＳ）スタティックランダムアクセスメモリ（ＳＲＡＭ）に関しており、より具体的には、回生型（regenerative）フィードバック回路において接続された２つのインバータを含み、各インバータが１対の相補型電界効果トランジスタ（ＦＥＴ）を含み、かつ各インバータ内の同じ導電型のＦＥＴのゲート領域幅および／または駆動電流が異なっているような、シングルエンド型読み出しおよび差動型書き込みのＣＭＯＳ ＳＲＡＭセルに関する。
【０００２】
【従来の技術】
図１は、多くのメモリセルを含む従来技術のＣＭＯＳ ＳＲＡＭ１０のブロック図である。各セルは、回生型フィードバック回路において接続された１対のインバータを含む。これらのインバータの各々は、２つの相補型ＦＥＴを含む。ＳＲＡＭ１０のセルは、ワード書き込み／読み出しロジックネットワーク１２、ビット書き込みロジックネットワーク１４、およびビット読み出しロジックネットワーク１６によってアドレス指定される。典型的には、ＳＲＡＭ１０は、Ｍワードを含むセルのマトリクスであり、各ワードはＮビットを有する（ただし、Ｍは０、１、...、ｉ、...、Ｍであり、Ｎは０、１、...、ｋ、...、Ｎであって、ＭおよびＮは、典型的には２の累乗から１を引いた数、例えば、それぞれ２５５および１０２３である）。ワード書き込み／読み出しロジックネットワーク１２は、Ｍ個の出力端子ｗｏｒｄ0、ｗｏｒｄ1、...、ｗｏｒｄi、...、ｗｏｒｄMを含み、ＳＲＡＭ１０のＭワードの各々に対して、これらの出力端子のうちの一つが設けられている。ビット書き込みロジックネットワーク１４は、Ｎ個の相補型出力端子ｎｂｉｔ0、ｎｂｉｔ1、...、ｎｂｉｔk、...、ｎｂｉｔNとＮ個の非相補型出力ビット端子ｂｉｔ0、ｂｉｔ1、...、ｂｉｔk、...、ｂｉｔNとを含む。ビット読み出しロジックネットワーク１６は、Ｎ個の相補型入力端子ｎｂｉｔ0、ｎｂｉｔ1、...、ｎｂｉｔk、...、ｎｂｉｔNとＮ個の非相補型入力端子ｂｉｔ0、ｂｉｔ1、...、ｂｉｔk、...、ｂｉｔNとを含む。ビット書き込みロジックネットワーク１４およびビット書き込みロジックネットワーク１６の対応する番号を有するｎビット端子とビット端子とは、ＳＲＡＭ１０内で垂直方向に延びている、端子番号に対応するライン番号を有する同一のライン（すなわちリード）に接続される。例えば、書き込みロジックネットワーク１４のｎｂｉｔk端子およびビット読み出しロジックネットワーク１６のｎｂｉｔk端子は、ＳＲＡＭ１０のｎｂｉｔkラインに接続され、書き込みロジックネットワーク１４のｂｉｔk端子および読み出しロジックネットワーク１６のｂｉｔk端子は、ＳＲＡＭ１０のｂｉｔkラインに接続される。
【０００３】
図２は、ＳＲＡＭ１０の各セルに含まれる構造の回路図である。説明の目的で、図２は、ｗｏｒｄiｂｉｔkにおけるセルであるとみなされる。図２のセルは２つのインバータ２０および２２を含み、これらのインバータは回生型ポジティブフィードバック回路２４の中で、お互いに接続される。インバータ２０は、相補型Ｐチャンネルトランジスタ２６およびＮチャンネルトランジスタ２８を含み、これらは、チップの正のＤＣ電源電圧（＋ＶDD）と接地（グランド）との間に直列に接続されたソース−ドレイン経路を有しており、ＦＥＴ２６および２８の共通のドレイン端子が端子３０に接続される。同様に、インバータ２２は、ＰチャンネルＦＥＴ３２およびＮチャンネルＦＥＴ３４を含み、これらは、＋ＶDDと接地（グランド）との間に直列に接続されたソース−ドレイン経路を有しており、ＦＥＴ３２および３４の共通のドレイン接続を端子３６に有する。ＦＥＴ２６および２８の共通ドレイン端子３０は、ＦＥＴ３２および３４のゲート電極を並列に駆動し、ＦＥＴ３２および３４の共通ドレイン端子３６は、ＦＥＴ２６および２８のゲート電極を並列に駆動する。端子３０は、ＮチャンネルパスゲートＦＥＴ４０のソース−ドレイン経路を通じてｎｂｉｔkライン４２に選択的に接続され、ＮチャンネルパスゲートＦＥＴ４４のソース−ドレイン経路は、端子３６をｂｉｔkライン４６に選択的に接続する。ｗｏｒｄiライン４８は、ＦＥＴ４０および４４のゲート電極を並列に駆動する。
【０００４】
図２のセルは、もともとは差動型読み出しおよび差動型書き込みの動作のために設計されたが、より最近では、シングルエンド型読み出しおよび差動型書き込みの動作用に提案されてきている。ＮチャンネルＦＥＴ２８および３４のゲートの誘電体領域の幅および長さは同じであり、ＰチャンネルＦＥＴ２６および３２のゲートの誘電体領域の幅および長さも同じである。その結果として、ＦＥＴ２６および３２のゲート幅および駆動電流は同じであり、ＦＥＴ２８および３４のゲート幅および駆動電流も同じである。さらに、ＦＥＴ４０および４４の誘電体領域の長さおよび幅が同じであるために、ＦＥＴ４０および４４のゲート幅およびゲートのキャパシタンスは同じである。従来技術の構成では、ＮチャンネルＦＥＴ２８および３４のゲート幅は０．３６μｍであり、ＰチャンネルＦＥＴ２６および３２のゲート幅は０．３２μｍであり、ＦＥＴ４０および４４のゲート幅は０．２８μｍである。また、ＦＥＴ２６、２８、３２、３４、４０、および４４はすべて、ゲート長０．１６μｍである。
【０００５】
図２のセルに対してシングルエンド型動作のための書き込み又は読み出しが行われると、以下のように、ロジックネットワーク１２はライン４８に正の電圧（＋ＶDD）を供給し、書き込みロジックネットワーク１４はライン４２および４６に信号を供給し、読み出しロジックネットワーク１６は、ライン４２および４６に接続されたその入力端子にイネーブル信号を供給する。ロジックネットワーク１２がワードライン４８に正の電圧を供給するのに先立って、書き込みロジックネットワーク１４が、ｎビットライン４２またはビットライン４６の一方を正の電圧にプリチャージする。２進数の１を図２のセルに書き込むために、ロジックネットワーク１２がワードライン４８にハイの電圧を印加するのに先立って、書き込みロジックネットワーク１４は、ｎビットライン４２の電圧を接地レベルまで下げ、ビットライン４６の電圧をハイにプリチャージする。ＦＥＴ４０および４４はライン４８の正の電圧によってイネーブルにされて、ライン４２および４６のローおよびハイの電圧を端子３０および３６に通す。端子３０および３６におけるローおよびハイの電圧は、ＦＥＴ２８および３２のターンオン、ならびにＦＥＴ２６および３４のターンオフを生じさせる。インバータ２０および２２の回生的接続のために、ロジックネットワーク１２がワードライン４８の電圧を下げてＦＥＴ４０および４４をターンオフさせた後も、ＦＥＴ２８および３２はオン状態のままであり、ＦＥＴ２６および３４はオフ状態のままであり、端子３０および３６の電圧はそれぞれローおよびハイのままである。同様ではあるが反対の態様において、書き込みロジックネットワーク１４は、書き込みライン４８の正の電圧に応答して、ライン４２および４６にハイおよびローのプリチャージ電圧を印加することによって２進数の０を図２のセルへ書き込み、ＦＥＴ２６および３４のターンオン、ならびにＦＥＴ２８および３２のターンオフを生じさせる。したがって、端子３０および３６は、ライン４８における正の電圧の結果として、ハイおよびローの電圧の状態である。
【０００６】
図２のセルが格納する２進数の値を読み出すために、読み出しロジックネットワーク１６は、ライン４６がハイ（すなわち正の）の電圧にプリチャージされた後、かつワード書き込み／読み出しロジックネットワーク１２がハイの電圧をライン４８に印加する間に、読み出しロジックネットワークの検出回路（図示せず）の入力端子をイネーブルにすることによって、端子３６の電圧をサンプリングする。図２のセルがビットを格納しており、端子３０および３６がそれぞれハイおよびローの電圧にされる場合、ライン４８上の正の電圧がＦＥＴ４４をターンオンするときに、端子３６のローの電圧がライン４６の電圧をプルダウンする。端子３６のハイの電圧は、ライン４８上の正の電圧がＦＥＴ４４をターンオンするときに、ライン４６をハイの電圧に留まらせる。ライン４６に接続された検出回路は、ライン４６におけるローおよびハイの電圧を検出して、図２のセルが格納している２進数の値を示す。
【０００７】
図１のメモリおよび図２のセルは、シングルエンド型ベースで読み取られるので、読み出し動作中のｎビットライン４２におけるパルスの電圧変動は、ビット読み出しロジックネットワーク１６によって検出されない。したがって、ｎビットライン４６におけるスルーレートが遅くても、図１のメモリおよび図２のセルの読み出し動作には、特に悪影響を及ぼすことはない（ここで、スルーレートとは、パルスの立ち上がりエッジの電圧の時間的変化率である）。
【０００８】
図３は、図２に概略的に描かれたセルの実際の物理的レイアウトの上面図である。図３のセルはほぼ長方形であり、幅が２．２２μｍ、長さが２．５２μｍである。すなわち、平行な辺５０および５２の間の距離は２．２２μｍであり、辺５０および５２に直角に延びる平行な辺５４および５６の間の距離は２．５２μｍである。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、新規の改良されたＳＲＡＭセルを提供することである。
【００１０】
付加的な目的は、シングルエンド型技術によって読み出されるセルを有する、新規の改良されたＳＲＡＭセルを提供することである。
【００１１】
本発明の他の目的は、シングルエンド型技術によって読み出されかつ従来技術のＳＲＡＭセルよりも面積が小さい、新規の改良されたＳＲＡＭセルを提供することである。
【００１２】
本発明の他の目的は、従来技術のシングルエンド型読み出しＳＲＡＭセルよりもビット読み出しスルーレートが速い、新規の改良されたシングルエンド型読み出しＳＲＡＭセルを提供することである。
【００１３】
本発明のさらなる目的は、アクセス遅延が低減され、高ビットラインスルーレートを有するシングルエンド型技術によって、より高い周波数での読み取り動作が可能な、新規の改良されたＳＲＡＭを提供することである。
【００１４】
【課題を解決するための手段】
出願人は、図２に描かれたセルの性能が、差動型書き込みおよびシングルエンド型読み出し用として説明されたように動作される場合、ＦＥＴ２８および３４のゲート幅（すなわち、ＦＥＴのゲート電極とＦＥＴのソースおよびドレイン電極を含む半導体本体との間の酸化物層の幅）を変えて異ならせることによって、高い読み出しスルーレートを有するように改良させることができることに気付いた。また、そのような変化に伴って、セルのサイズを縮小させることができることを発見した。特に、出願人は、ＦＥＴ３４のゲート幅をＦＥＴ２８のゲート幅よりも大きくすることで、図２に描かれたセルの性能を改善することができることに気付いた。この結論に達するにあたって、差動型書き込みおよびシングルエンド型読み出しに対して、端子３０に格納された電圧を読み出すために使用されるパルスのスルーレートは重要ではなく、端子３６に格納された電圧を読み出すために使用されるパルスのスルーレートが重要であることに、出願人は気付いた。これは、シングルエンド型読み出しモードでは、端子３０に格納された電圧に対する読み出し動作が実行されないためである。ＦＥＴ３４のゲート幅の増加およびＦＥＴ２８の幅の低減は、ＦＥＴ３４の駆動電流を、ＦＥＴ２８の駆動電流および従来技術の対称型セルの駆動電流よりも大きくさせる。すなわち、ＦＥＴ２８のソースからドレインへ流れる電流に比べて、ＦＥＴ３４のソースからドレインへ流れる電流のほうが大きくなる。これによって、ビットライン４６と接地との間に、ＦＥＴ４０および２８のソース−ドレイン経路を通じたｎビットライン４２と接地との間のインピーダンスよりも低いインピーダンスが、ＦＥＴ４４のソース−ドレイン経路およびＦＥＴ３４のソース−ドレイン経路を通じて確立される。ビットライン４６のスルーレートが速いことは、従来技術のセルに対する読み出し動作中に比べて、より高い周波数での動作、すなわち、より少ないＳＲＡＭのアクセス遅延を意味している。ＳＲＡＭアクセス遅延がより少ないことによって、読み出し動作中における従来技術と同じ時間期間内に、ＳＲＡＭマトリクス１０内のより多数の行（row）にアクセスすることが可能になる。これによって、セル密度を増加させることができる。
【００１５】
上記およびさらにその他の本発明の目的、特徴、および利点は、本発明の特定の実施形態に関する以下の詳細な説明を、特に図面を参照して考慮することによって、明らかになるであろう。
【００１６】
【発明の実施の形態】
本発明の好適な実施形態のＳＲＡＭセルは、図２に描かれた従来技術のＳＲＡＭセルと同じ回路図を有する。したがって、図２のＳＲＡＭセルの回路図以外に他の図は必要ない。本発明の好適な実施形態のＳＲＡＭセルは、ＮチャンネルＦＥＴ２８および３４のゲート幅およびゲートのキャパシタンスが、従来技術のように同じであるのではなく互いに異なっているという理由で、従来技術のＳＲＡＭセルとは異なっている。さらに、ＰチャンネルＦＥＴ２６および３２のゲート幅およびゲートのキャパシタンスも、お互いに異なっている。好適な実施形態では、インバータ２０のＦＥＴ２６および２８のゲート幅は同じであり、インバータ２２のＦＥＴ３４のゲート幅は、ＦＥＴ３２のゲート幅よりも大きい。好適な実施形態では、ＦＥＴ２６、２８、４０、および４４のゲート幅は、全てお互いに等しい。
【００１７】
好適な実施形態では、上記のように修正された図２のセルは、５００ＭＨｚのクロックから得られたパルスによって駆動される。５００ＭＨｚのクロックは、差動型書き込みおよびシングルエンド型読み出しのために、ワード書き込み／読み出しロジック回路１２、ビット書き込みロジックネットワーク１４、および読み出しロジック回路１６を駆動する。ＦＥＴ２６、２８、３２、３４、および４４の長さは同じ（０．１６ｎｍ）であり、ＦＥＴ４０の長さは０．２６μｍである。また、セルの好適な実施形態におけるこれらＦＥＴの幅は、以下の通りである。
【００１８】
表１
ＦＥＴ ゲート幅（μｍ）
２６ ０．２６
２８ ０．２６
３２ ０．４２
３４ ０．４６
４０ ０．２６
４４ ０．２６
【００１９】
したがって、好適な実施形態では、ＦＥＴ３２および３４のゲート幅は、ＦＥＴ２６および２８のゲート幅のそれぞれ１．６１５倍および１．７６９倍である。
【００２０】
本発明のＦＥＴ３４のゲートが従来技術のＦＥＴ３４のゲートよりも大きな幅を有し、したがってより大きな駆動電流を有することから、本発明のＦＥＴ３４では、正の電圧がワードライン４６に印加されたときに、端子３６と接地との間でソース−ドレイン間インピーダンスが、より小さくなる。従来技術と比較して、ＦＥＴ３２および３４のゲート幅の増加は、セル面積の目的のために、ＦＥＴ２６および２８のゲート幅の減少によるオフセットよりも大きい。したがって、上記で指摘したように、本発明の好適な実施形態にしたがったセルの面積は、従来技術のセル面積よりも小さい。
【００２１】
ＦＥＴ２６、２８、３２、３４、４０、および４４における前述のゲート長の値、ならびに表１のゲート幅の値により、ＳＲＡＭ１０のセルのインバータ２０および２２は、従来技術のＳＲＡＭセルとほぼ同じ閾値を有することが可能になる。この結果として、回路１２、１４、および１６に対して、非対称セルの設計に対応するための再設計は必要ない。前述のゲート長ならびに表１のゲート幅によって、ＦＥＴ２６、２８、３２、および３４は、書き込み動作中にこれらのＦＥＴに印加された電圧を格納することが可能になる。すなわち、これらのゲート長ならびにゲート幅によって、回生型フィードバックネットワーク２４内のＦＥＴ２６、２８、３２、および３４は、書き込み動作と書き込み動作の間に同じ安定状態に留まる。
【００２２】
ＮチャンネルＦＥＴ３４は、ＰチャンネルＦＥＴ３２よりも約２．５倍強力である。すなわち、オン時には、ＦＥＴ３４は、現在のＦＥＴ３２がオン時に端子３６に供給する電流の約２．５倍の電流を、端子３６に供給する。このようにＦＥＴ３４がＦＥＴ３２よりも強力であることは、ＦＥＴ３４のゲート幅がＦＥＴ３２のゲート幅よりも広いことと組み合わされて、インバータ２２の閾値電圧を、実質的に０．５ＶDDよりも小さく、ほぼ０．２５ＶDDに等しくさせる。インバータ２０の閾値電圧は、ほぼ０．３ＶDDであるが、これは、ＮチャンネルＦＥＴ２８がＰチャンネルＦＥＴ２６よりも強力だからである。表１のＦＥＴにおけるインバータ２０および２２のこれらの閾値電圧は、従来技術のセルの閾値電圧とほぼ同じである。
【００２３】
図２に描かれたタイプのセルには、サイズと速度との間にトレードオフが存在する。表１の非対称セルの場合、読み出し遅延は対称設計の場合の約８５％であり、表１の非対称セルの面積は、対称設計の面積の９６％である。しかし、セル面積よりもセル速度が重要になるようなその他の状況では、ＮチャンネルＦＥＴ３４の幅をＮチャンネルＦＥＴ２８の幅に対して増加させることによって、読み出し遅延をさらに減少させることができる。インバータ２０のＦＥＴ２６および２８のスルーレートは、特に重要なわけではない。これは、読み出しロジック回路１６が、ｎビットライン４２の電圧に応答しないからである。
【００２４】
表１の非対称構成によって得られる結果は、セル内の他のＦＥＴの幾何学的配置を変更することなく、単にＦＥＴ３４のゲート幅を増加させるだけでは、得ることはできない。ＦＥＴ２８のゲート幅を減らすことなくＦＥＴ３４のゲート幅を増加させる場合、図２のセルは、集積回路のパッキング密度の目的からして明らかに望ましくないような、大きな面積を有することになる。ＦＥＴ２８のゲート幅を低減すれば、セル面積を減少させることができるが、パスゲートＦＥＴ４０および４４が書き込み動作中に同じ電流をノード３０および３６に供給する場合、読み出し動作中のセルが不安定になる可能性がある。この不安定性は、ＦＥＴ２８の狭いゲートが、ＦＥＴ３４の幅広のゲートが取り扱えるのと同じ比較的大きな電流を扱えないために生じる。書き込み動作中に、正の電圧がｎビットライン４２に存在し、かつＦＥＴ４０が開状態にあるときのＦＥＴ２８のゲート駆動電流を下げるために、既に詳述したように、ＦＥＴ４０のゲート長はＦＥＴ４４のゲート長よりも大きくなっている。
【００２５】
また、不安定性は、他のＦＥＴの幾何学的配置の変更が行われないときにも発生する可能性がある。これは、端子３６におけるローの電圧が、書き込み動作と書き込み動作との間に、特にライン４６の読み出し動作の間に維持されないように、インバータ２０および２２のトリップ電圧、すなわち閾値電圧が変化するからである。ＦＥＴ２８のゲート幅が従来技術の場合と同じに維持されるか、またはＦＥＴ２８のゲート幅がＦＥＴ３４の増加したゲート幅と実質的に同じになるように増加された場合、ＦＥＴ２８のゲートにおける電圧は、セルがローの電圧を格納しているときの読み出し動作中に極端に高速に増加する。
【００２６】
表１のゲート幅を有するセルがローの電圧を格納するとき、ＦＥＴ２８および３２はオフ状態であるとともにＦＥＴ２６および３４はオン状態であり、端子３０および３６を、それぞれほぼ＋ＶDDおよび接地レベルにする。セルが読み出されると、ワードライン４８における正の電圧がＦＥＴ４４をターンオンさせて、ビットライン４６上のハイのプリチャージ電圧を端子３６に結合させる。表１のゲート幅の値により、端子３６において格納されたローの電圧とＦＥＴ３４のソース−ドレイン間インピーダンスとが、ビットライン４６上のハイのプリチャージ電圧を、ビットライン４６に接続された読み出しロジック回路１６の検出器が検出できる低い電圧まで下げる。
【００２７】
しかし、ＦＥＴ４０のゲート幅およびゲート長が、従来技術における０．２８μｍおよび０．２０μｍの値のままであるか、あるいはＦＥＴ４４のゲート幅およびゲート長と同じ０．２６μｍおよび０．１６μｍの値を有している場合、ＦＥＴ４０がライン４２から端子３０に結合するハイのプリチャージ電圧によって、ＦＥＴ３４がターンオンするかもしれない。ＦＥＴ３４のターンオンがこの状況で生じ得るのは、ＦＥＴ４０のゲート幅が大きくかつ駆動電流が大きいために、端子３０における電圧がローの値からハイの値に変化して、ＦＥＴ３４をターンオンさせ、かつＦＥＴ３２をターンオフさせるためである。この結果として端子３６に生じるローの電圧が、かなりの程度まで、ＦＥＴ２６をターンオンさせ、かつＦＥＴ２８をターンオフさせる。結果として、端子３６における電圧が、さらに低くなる。インバータ２０および２２の回生型動作のために、端子３６における電圧は、急速に実質的に接地レベルに到達する。したがって、セルの状態は、次のセル書き込み動作が生じるまで変化する。ビットライン４６に結合されていた＋ＶDD電圧は、この時点では接地レベルであり、ビットラインに接続された読み出しロジックネットワーク１６の検出回路は、誤ってビットラインを接地レベルに引っ張り、格納されたセルビットを誤って２進数の０値として読み出す。
【００２８】
表１のゲート幅を有するセルがハイの電圧を格納するとき、ＦＥＴ２８および３２はオン状態であり、かつＦＥＴ２６および３４はオフ状態であり、端子３０および３６を、それぞれほぼ接地レベルおよび＋ＶDDにする。セルが読み出される場合、ワードライン４８における正の電圧がＦＥＴ４４をターンオンさせるが、端子３６におけるハイの電圧は、ビットライン４６におけるハイのプリチャージ電圧に何の影響も及ぼさない。端子３６に格納されたハイの電圧は、ビットライン４６に接続された読み出しロジック回路１６の検出器によって検出される。
【００２９】
図４は、表１のゲート幅を有する図２の回路要素を含むセル１００のレイアウト図である。セル１００は、長方形の形状を有しており、頂部直線端１０２および底部直線端１０４を含む。その頂部直線端１０２および底部直線端１０４は、直線側端１０６および１０８と直交している。端１０２および１０４のそれぞれは長さ２．２２μｍであり、端１０６および１０８の各々は長さ２．４２μｍである。したがって、図４のセル１００の面積は５．３７μｍ2であり、これは、図３に示した従来技術のセル面積５．５９μｍ2の０．９６倍である。すなわち、図４のセルは、図３のセルよりも、約４％だけ小型である。
【００３０】
セル１００は、メタルストリップ１１０および１１２を含む。これらは、それぞれｎビットライン４２およびビットライン４６に対応し、側端１０６および１０８に平行かつ非常に接近して、頂部端１０２から底部端１０４まで延びている。ワードライン４８に対応するポリストリップ（polystrip）１１４は、底部端１０４に非常に接近して側端１０６および１０８の間に延びている。ストリップ１１４は、直線部１２０、１２２、および１２４を含み、これらは頂部端１０２および底部端１０４に平行に延びている。直線部１２０、１２２、および１２４はそれぞれ、側端１０６の近傍、セル中央、および側端１０８の近傍に位置している。
【００３１】
直線部１２０および１２４が、実質的に底部端１０４に位置合わせされ、かつ均等な間隔をおいて配置されているのに対して、直線部１２２は、直線部１２０および１２４よりも底部端１０４に接近している。ストリップ１１４は斜め部１１６および１１８を含み、これらはそれぞれ、直線部１２０と１２２ならびに直線部１２２と１２４とを接続する。ＦＥＴ４０および４４は、ストリップ１１０と１１４との交点、ならびにストリップ１１２と１１４との交点に、それぞれ位置しており、通常の多層構成によってソース電極、ドレイン電極、およびゲート電極と酸化層とが形成される。
【００３２】
頂部端１０２および底部端１０４の中央部分とそれぞれ交差する端子１２６および１２８は、チップ＋ＶDD電源電圧および接地電源電圧を、セル１００、ならびに頂部端１０２および底部端１０４に接するＳＲＡＭ１０のセルに供給する。両端がそれぞれ接地端子１２８および拡散導体層１３０に接続されているメタルストリップ１２９は、端子１２８の接地電圧を、層１３０を介してセル１００内のさまざまな素子に供給する。＋ＶDD端子１２６に接続された拡散導体層１３２は、端子１２６における＋ＶDD電源電圧を、セル１００内のさまざまな素子に供給する。層１３０は、中央セグメント１３４および１３６、ならびにフィンガーセグメント１３８および１４０を含んでおり、これらのフィンガーセグメント１３８および１４０は、中央セグメント１３６から、ストリップ１１０および１１２とそれぞれオーバーラップ関係になるまで延びている。中央セグメント１３４は、層１２９に接触する。層１３２は、中央セグメント１４２、ならびにフィンガーセグメント１４４および１４６を含んでおり、これらのフィンガーセグメント１４４および１４６は、中央セグメント１４２から、ストリップ１１０および１１２とそれぞれオーバーラップ関係になるまで延びている。
【００３３】
Ｎ型ドープ層１５０およびＰ型ドープ層１５２が側端１０６および１０８にほぼ平行に延びていて、ストリップ１１０が層１５０と側端１０６との間に置かれ、ストリップ１１２が層１５２と側端１０８との間に置かれる。Ｎ型層１５０は、中央コンタクト部１５４とストリップ１５６および１５８とを含み、これらのストリップ１５６および１５８はそれぞれ、コンタクト１５４から底部端１０４および上部端１０２まで延びている。Ｐ型層１５２は、中央コンタクト部１６０とストリップ１６２および１６４とを含み、これらのストリップ１６２および１６４はそれぞれ、コンタクト１６０から底部端１０４および上部端１０２に向かって延びている。
【００３４】
層１５０のストリップ１５６と拡散導体層１３０のフィンガーセグメント１３８とは、ストリップ１１０と、端子１２６および１２８を通って延びるセル１００の中央線との間でオーバーラップして、ＮチャンネルＦＥＴ３４を形成する。層１５０のストリップ１５８と拡散導体層１３２のフィンガーセグメント１４４とは、セルの中央線とストリップ１１０との間でオーバーラップして、ＮチャンネルＦＥＴ２８を形成する。層１５２のストリップ１６２と層１３０のフィンガーセグメント１４０とがオーバーラップしてＰチャンネルＦＥＴ３２を形成し、ストリップ１６４のセグメントと層１４２のフィンガーセグメント１４６とのオーバーラップがＰチャンネルＦＥＴ３２を画定する。垂直延伸部１７２および水平延伸部１７４を含むメタルストリップ１７０は、コンタクト１６０を、コンタクト１７６と拡散導体層１３２とを介して、＋ＶDDに接続し、その結果として＋ＶDD端子１２６に接続される。垂直延伸部１８２および水平延伸部１８４を含むメタルストリップ１８０は、コンタクト１５４を、コンタクト１８６と拡散導体層１３０とを介して、接地に接続し、その結果として、メタルストリップ１２９を介して接地コンタクト１２８に接続される。セル１００の境界内の他の導体層は、ＦＥＴ２６、２８、３２、３４、４０、および４４のさまざまな電極を互いに接続して、図２に概略的に描かれ、かつ表１のゲート幅を有する回路構成を実現する。
【００３５】
図４に描かれたセルの面積が、図３に描かれているような従来技術のセル面積に対して４％削減されていることは、集積回路チップの幾何学的配置の点で、重要である。また、動作の高速化は、主としてＮチャンネルＦＥＴ２８および３４ならびにＰチャンネルＦＥＴ２６および３２の非対称なゲート幅によって達成されているが、図４のセルサイズの小型化は、この高速動作を提供するにあたっての２次的な要因でもある。
【００３６】
本発明の特定の実施形態を説明し、図示してきたけれども、具体的に図示されて説明された実施形態の詳細における変形が、特許請求の範囲に定義される本発明の真の思想および範囲から逸脱することなく行えることは、明らかである。
【００３７】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．ビットライン（46）とｎビットライン（42）とワードライン（48）とを含むスタティックランダムアクセスメモリセルであって、
前記セルは、所定の極性の電圧を前記ワードラインに印加しながら前記ビットラインをイネーブルにすることによって読み出され、かつ前記所定の極性の電圧を前記ワードラインに印加しながら相補的電圧を前記ビットラインおよび前記ｎビットラインに印加することによってビットが前記セルに書き込まれるように構成されており、
前記セルは、回生型フィードバック回路（24）を形成するために、お互いに接続された第１および第２のインバータ（22、20）を含み、
前記インバータの各々が、第１および第２の相補型電界効果トランジスタ（34、32、28、26）を含み、
前記第１のインバータ（22）の電界効果トランジスタ（32、34）のゲート電極が、前記ワードラインに印加されている前記所定の極性の電圧に応答して、前記ビットラインに選択的に接続され、前記第２のインバータ（20）の電界効果トランジスタ（26、28）のゲート電極が、前記ワードラインに印加されている前記所定の極性の電圧に応答して、前記ｎビットラインに接続され、
前記ゲート電極の各々が、金属酸化物ゲート領域に関連付けられており、
前記第１のインバータ（22）の前記第１の電界効果トランジスタ（34）のゲート領域が、前記第２のインバータ（20）の前記第１の電界効果トランジスタ（28）のゲート領域に比べて実質的に大きな幅を有しており、
前記第１および第２のインバータの前記第１の電界効果トランジスタ（34、28）が、同じ導電型である、スタティックランダムアクセスメモリセル。
２．ビットライン（46）とｎビットライン（42）とワードライン（48）とを含むスタティックランダムアクセスメモリセルであって、
前記セルは、所定の極性の電圧を前記ワードラインに印加しながら前記ビットラインをイネーブルにすることによって読み出され、かつ前記所定の極性の電圧を前記ワードラインに印加しながら相補的電圧を前記ビットラインおよび前記ｎビットラインに印加することによってビットが前記セルに書き込まれるように構成されており、
前記セルは、回生型フィードバック回路（24）を形成するためにお互いに接続された第１および第２のインバータ（22、20）を含み、
前記インバータの各々が、第１および第２の相補型電界効果トランジスタ（34、32、28、26）を含み、
前記第１のインバータ（22）の電界効果トランジスタ（32、34）のゲート電極が、前記ワードラインに印加されている前記所定の極性の電圧に応答して、前記ビットラインに選択的に接続され、前記第２のインバータ（20）の電界効果トランジスタ（26、28）のゲート電極が、前記ワードラインに印加されている前記所定の極性の電圧に応答して、前記ｎビットラインに接続され、
前記第１のインバータ（22）の前記第１の電界効果トランジスタ（34）が、前記第２のインバータ（20）の前記第１の電界効果トランジスタ（28）の駆動電流よりも実質的に大きな駆動電流を有しており、
前記第１および第２のインバータの前記第１の電界効果トランジスタが、同じ導電型である、スタティックランダムアクセスメモリセル。
３．それぞれソース−ドレイン経路を有する第１および第２の付加的電界効果トランジスタ（44、40）をさらに含み、
前記第１の付加的電界効果トランジスタ（44）のソース−ドレイン経路が、前記ビットライン（46）と前記第１のインバータ（22）の前記第１および第２の電界効果トランジスタ（34、32）のゲート電極との間に接続され、
前記第２の付加的電界効果トランジスタ（40）のソース−ドレイン経路が、前記ｎビットライン（42）と前記第２のインバータの前記第１および第２の電界効果トランジスタ（28、26）のゲート電極との間に接続されており、
前記付加的電界効果トランジスタ（40、44）の各々が、前記ワードラインに接続されたゲート電極を有する、上記１または２に記載のスタティックランダムアクセスメモリセル。
４．多数の前記セルは、多数の前記ビットライン、多数の前記ｎビットライン、および多数の前記ワードラインを有するメモリ（10）内に含まれる、上記１から３のいずれかひとつに記載のスタティックランダムアクセスメモリセル。
５．前記第１のインバータ（22）の第２の導電型の電界効果トランジスタ（32）のゲート領域が、前記第２のインバータ（20）の第２の導電型の電界効果トランジスタ（26）のゲート領域に比べて、実質的に大きい幅を有する、上記１から４のいずれかひとつに記載のスタティックランダムアクセスメモリセル。
６．前記第２のインバータのトランジスタ（26、28）の各ゲート領域幅が、ほぼ同じである、上記１から５のいずれかひとつに記載のスタティックランダムアクセスメモリセル。
７．前記第１の電界効果トランジスタ（28、34）の各々が、Ｎチャンネル電界効果トランジスタであり、
前記第１のインバータ（22）の前記第１の電界効果トランジスタ（34）が、前記第１および第２のインバータの他のいずれの電界効果トランジスタに比べて大きなゲート領域幅を有する、上記１から６のいずれかひとつに記載のスタティックランダムアクセスメモリセル。
８．前記第１のインバータ（22）の前記第２の電界効果トランジスタ（32）が、前記第２のインバータ（20）のトランジスタ（26、28）の全てよりも大きなゲート領域幅を有するＰチャンネル電界効果トランジスタである、上記１から７のいずれかひとつに記載のスタティックランダムアクセスメモリセル。
９．各インバータ（20、22）の前記相補型電界効果トランジスタ（26、28、32、34）は、
（ａ）１対のＤＣ電源端子にわたって直列に接続されたソース−ドレイン経路と、
（ｂ）前記第１および第２の相補型電界効果トランジスタのドレイン用の共通端子と、を有しており、
前記第１のインバータ（22）の相補型トランジスタ（32、34）の各ゲート電極が、前記第２のインバータのドレイン用の前記共通端子に接続され、
前記第２のインバータ（20）の相補型トランジスタ（26、28）のゲート電極が、前記第１のインバータのドレイン用の前記共通端子に接続され、
前記第１および第２のインバータのゲート電極とドレインとの接続が、前記回生型フィードバック回路の中に含まれる、上記１から８のいずれかひとつに記載のスタティックランダムアクセスメモリセル。
１０．前記第２の付加的電界効果トランジシタ（40）の長さが、前記第１の付加的電界効果トランジシタ（44）の長さよりも大きい、上記３に記載のスタティックランダムアクセスメモリセル。
【００３８】
【発明の効果】
上記のように本発明に従えば、新規の改良されたＳＲＡＭセルを実現することができ、シングルエンド型技術によって読み出されるセルを有した、従来技術のＳＲＡＭセルよりも小さい面積のＳＲＡＭセルが提供される。また、従来技術のシングルエンド型読み出しＳＲＡＭセルよりもビット読み出しスルーレートが速いＳＲＡＭセルも提供される。さらに、アクセス遅延が低減され、高ビットラインスルーレートを有するシングルエンド型技術によって、より高い周波数での読み取り動作が可能な新規の改良されたＳＲＡＭも提供される。
【図面の簡単な説明】
【図１】従来技術のＳＲＡＭメモリシステムのブロック図である。
【図２】従来技術のＳＲＡＭメモリ内に含まれるセルの概略的な回路図である。
【図３】図２に概略的に描かれたセルの上面図である。
【図４】同じ導電型であるが、ゲート幅およびキャパシタンスが異なるＦＥＴを有する１対のインバータを含むＳＲＡＭセルの上面図である。
【符号の説明】
10 メモリ
20 第２のインバータ
22 第１のインバータ
24 回生型フィードバック回路
26、28、32、34 電界効果トランジスタ
40、44 付加的電界効果トランジスタ
42 ｎビットライン
46 ビットライン
48 ワードライン
Claims (11)
- ビットラインとｎビットラインとワードラインとからなるシングルエンド型読み出し・差動型書き込みのスタティックランダムアクセスメモリセルであって、
前記セルは、所定の極性の電圧が前記ワードラインに印加される間に前記ビットラインをイネーブルすることによりビットが読み出され、前記所定の極性の電圧が前記ワードラインに印加される間に前記ビットラインと前記ｎビットラインに相補的に電圧を印加することによりビットが書き込まれるように構成され、
第１のインバータと第２のインバータが互いに接続され、ポジティブフィードバック回路を構成し、該インバータのそれぞれが、互いに相補的な導電型を有する第１のＦＥＴおよび第２のＦＥＴを含み、
前記第１のインバータの前記ＦＥＴのゲート電極が、前記ワードラインに印加されている前記所定の極性の電圧に応答して選択的に前記ｎビットラインへ接続され、
前記第２のインバータの前記ＦＥＴのゲート電極が、前記ワードラインに印加されている前記所定の極性の電圧に応答して選択的に前記ビットラインへ接続され、
前記ゲート電極の各々が金属酸化物ゲート領域に結合され、
前記第１のインバータの前記第１のＦＥＴの前記ゲート領域は、前記第２のインバータの前記第１のＦＥＴよりも遥かに大きいゲート領域幅を有し、前記第１のインバータの前記第１のＦＥＴと前記第２のインバータの前記第１のＦＥＴが同じ導電型であるように構成される、スタティックランダムアクセスメモリセル。 - 請求項１に記載のスタティックランダムアクセスメモリセルを複数含むメモリであって、
複数の前記ビットラインと前記ｎビットラインに相補的に電圧を供給するための複数の電圧源をさらに含み、
特定のセルに対する各々の書き込み動作の間は、前記特定のセルの前記ビットラインと前記ｎビットラインの各々に相補的に電圧が印加されるように構成される、メモリ。 - 前記第１のインバータの前記第２のＦＥＴの前記ゲート領域が、前記第２のインバータの前記第２のＦＥＴの前記ゲート領域に比べて、遥かに大きいゲート領域幅を有する、請求項２に記載のメモリ。
- 前記第２のインバータの前記第１のＦＥＴのゲート領域幅と前記第２のインバータの前記第２のＦＥＴのゲート領域幅がほぼ同じ大きさである、請求項３に記載のメモリ。
- 前記第２のインバータの前記第１のＦＥＴのゲート領域幅と前記第２のインバータの前記第２のＦＥＴのゲート領域幅がほぼ同じ大きさである、請求項１に記載のスタティックランダムアクセスメモリセル。
- 各々の前記インバータの前記第１のＦＥＴがＮチャネルＦＥＴであって、前記第１のインバータの前記第１のＦＥＴが、他の前記第１及び第２のインバータの前記第１及び第２のＦＥＴのどれよりも大きいゲート領域幅を有する、請求項１に記載のスタティックランダムアクセスメモリセル。
- 前記第１のインバータの前記第２のＦＥＴが、前記第２のインバータの前記第１及び第２のＦＥＴよりも大きいゲート領域幅を有するＰチャネルＦＥＴである、請求項１に記載のスタティックランダムアクセスメモリセル。
- 前記セルは、各々がソース−ドレイン経路を有する第１及び第２の付加的ＦＥＴをさらに含み、
前記第１の付加的ＦＥＴのソース−ドレイン経路が、前記ｎビットラインと、前記第１のインバータの前記第１及び第２のＦＥＴの前記ゲート電極との間を接続するように設けられ、
前記第２の付加的ＦＥＴのソース−ドレイン経路が、前記ビットラインと、前記第２のインバータの前記第１及び第２のＦＥＴの前記ゲート電極との間を接続するように設けられ、
前記付加的ＦＥＴの各々が前記ワードラインに接続されるゲート電極を有する、請求項１に記載のスタティックランダムアクセスメモリセル。 - 前記第１の付加的ＦＥＴと前記第２の付加的ＦＥＴがほぼ同じ大きさのゲート領域幅を有する、請求項８に記載のスタティックランダムアクセスメモリセル。
- 前記第１の付加的ＦＥＴと前記第２の付加的ＦＥＴがほぼ同じ大きさのゲート領域幅を有し、この領域幅が前記第２のインバータの前記第１及び第２のＦＥＴのゲート領域幅とほぼ同じ大きさである、請求項８に記載のスタティックランダムアクセスメモリセル。
- 前記所定の電圧が前記ワードラインに印加される間に前記ビットラインと前記ｎビットラインに相補的に印加された電圧に応答して前記第１及び第２のインバータの前記ＦＥＴの前記ゲート電極を同時にイネーブルするため、前記セルが単一のワードラインを含む、請求項１に記載のランダムアクセスメモリセル。
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| US6898111B2 (en) * | 2001-06-28 | 2005-05-24 | Matsushita Electric Industrial Co., Ltd. | SRAM device |
| JP4278338B2 (ja) | 2002-04-01 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US6828689B2 (en) | 2002-07-08 | 2004-12-07 | Vi Ci Civ | Semiconductor latches and SRAM devices |
| US6856030B2 (en) | 2002-07-08 | 2005-02-15 | Viciciv Technology | Semiconductor latches and SRAM devices |
| US6855988B2 (en) * | 2002-07-08 | 2005-02-15 | Viciciv Technology | Semiconductor switching devices |
| AU2003258162A1 (en) * | 2002-08-09 | 2004-02-25 | The Governing Council Of The University Of Toronto | Low leakage asymmetric sram cell devices |
| US6738306B2 (en) * | 2002-09-13 | 2004-05-18 | Lattice Semiconductor Corporation | SRAM cell with single-ended and differential read/write ports |
| US7145370B2 (en) * | 2003-09-05 | 2006-12-05 | Impinj, Inc. | High-voltage switches in single-well CMOS processes |
| US7388420B2 (en) * | 2004-03-30 | 2008-06-17 | Impinj, Inc. | Rewriteable electronic fuses |
| US7177182B2 (en) * | 2004-03-30 | 2007-02-13 | Impinj, Inc. | Rewriteable electronic fuses |
| US7242614B2 (en) * | 2004-03-30 | 2007-07-10 | Impinj, Inc. | Rewriteable electronic fuses |
| US7423899B2 (en) * | 2004-03-31 | 2008-09-09 | Intel Corporation | SRAM device having forward body bias control |
| US7283390B2 (en) * | 2004-04-21 | 2007-10-16 | Impinj, Inc. | Hybrid non-volatile memory |
| US8111558B2 (en) | 2004-05-05 | 2012-02-07 | Synopsys, Inc. | pFET nonvolatile memory |
| KR100618833B1 (ko) * | 2004-06-12 | 2006-08-31 | 삼성전자주식회사 | 비대칭 ｓｒａｍ 소자 및 그 제조방법 |
| US7257033B2 (en) | 2005-03-17 | 2007-08-14 | Impinj, Inc. | Inverter non-volatile memory cell and array system |
| US7679957B2 (en) | 2005-03-31 | 2010-03-16 | Virage Logic Corporation | Redundant non-volatile memory cell |
| US7728574B2 (en) * | 2006-02-17 | 2010-06-01 | Micron Technology, Inc. | Reference circuit with start-up control, generator, device, system and method including same |
| JP2007234073A (ja) | 2006-02-27 | 2007-09-13 | Fujitsu Ltd | 半導体記憶装置 |
| US20080019162A1 (en) * | 2006-07-21 | 2008-01-24 | Taku Ogura | Non-volatile semiconductor storage device |
| US8122307B1 (en) | 2006-08-15 | 2012-02-21 | Synopsys, Inc. | One time programmable memory test structures and methods |
| JP2008176910A (ja) * | 2006-12-21 | 2008-07-31 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US7719896B1 (en) | 2007-04-24 | 2010-05-18 | Virage Logic Corporation | Configurable single bit/dual bits memory |
| JP4473901B2 (ja) * | 2007-09-10 | 2010-06-02 | 株式会社東芝 | 半導体記憶装置 |
| US7894280B2 (en) * | 2007-10-31 | 2011-02-22 | Texas Instruments Incorporated | Asymmetrical SRAM cell with separate word lines |
| US8009461B2 (en) * | 2008-01-07 | 2011-08-30 | International Business Machines Corporation | SRAM device, and SRAM device design structure, with adaptable access transistors |
| US7706174B2 (en) * | 2008-05-15 | 2010-04-27 | The University Of Bristol | Static random access memory |
| US7894261B1 (en) | 2008-05-22 | 2011-02-22 | Synopsys, Inc. | PFET nonvolatile memory |
| US8654562B2 (en) * | 2012-01-17 | 2014-02-18 | Texas Instruments Incorporated | Static random access memory cell with single-sided buffer and asymmetric construction |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217493A (ja) * | 1986-02-27 | 1987-09-24 | Fujitsu Ltd | 半導体不揮発性記憶装置 |
| US5825070A (en) * | 1993-11-30 | 1998-10-20 | Stmicroelectronics, Inc. | Structure for transistor devices in an SRAM cell |
| US5521861A (en) * | 1994-10-20 | 1996-05-28 | At&T Corp. | High-speed high-density SRAM cell |
| EP0718846B1 (en) * | 1994-12-22 | 2003-06-18 | Cypress Semiconductor Corporation | Single ended simplex dual port memory cell |
| JP3609868B2 (ja) * | 1995-05-30 | 2005-01-12 | 株式会社ルネサステクノロジ | スタティック型半導体記憶装置 |
-
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