JP3061875B2 - スタティック型半導体記憶装置 - Google Patents

スタティック型半導体記憶装置

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JP3061875B2
JP3061875B2 JP3046902A JP4690291A JP3061875B2 JP 3061875 B2 JP3061875 B2 JP 3061875B2 JP 3046902 A JP3046902 A JP 3046902A JP 4690291 A JP4690291 A JP 4690291A JP 3061875 B2 JP3061875 B2 JP 3061875B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、スタティック型半導体
記憶装置(SRAM)に係り、特にデータ線のプルアッ
プ回路部の改良に関する。
【0002】
【従来の技術】GaAsを用いたショットキーゲート型
電界効果トランジスタ(GaAsMESFET)は、S
iを用いたMOSトランジスタに比べて原理的に高速動
作可能であることから、各種集積回路への応用が注目さ
れている。GaAsMESFETの集積回路への応用分
野の一つに高速SRAMがある。
【0003】図10は、SRAMの概略構成を示すブロ
ック図である。メモリセルアレイ11は、GaAsME
SFETを用いたフリップフロップにより構成されるメ
モリセルがマトリクス配列された構成されている。メモ
リセルアレイ11のデータは、Xデコーダ12とYデコ
ーダ13により選択されてデータ線に読み出され、これ
がセンスアンプ14により増幅されて入出力バッファ1
5を介して外部に出力される。
【0004】図11(a) (b) は、通常のGaAs−SR
AMで用いられているメモリセルMCが接続されるデー
タ線DLに所定電位を与えるためのプルアップ回路部の
構成例を示している。(a) は、ノーマリ・オフ型GaA
sMESFET(以下、EFET)Q11を用いて、その
ソースをデータ線DLに接続し、ゲート・ドレインに例
えば電源電位Vccを与えてプルアップ回路を構成してい
る。(b) は、ノーマリ・オン型GaAsMESFET
(以下、DFET)Q12を用いて、そのソース・ゲート
をデータ線DLに接続し、ドレインに電源電位Vccを与
えてプルアップ回路を構成している。
【0005】一般に、EFETを用いた図11(a) のプ
ルアップ回路とDFETを用いた図11(b) のプルアッ
プ回路とでは、前者が放電能力において勝り、後者が充
電能力において勝る。したがって必要とするSRAM特
性に応じてこれらのプルアップ回路が使い分けられるの
が現状である。
【0006】4KビットGaAs−SRAMのアクセス
タイムは、現在ほぼ、2.2nsec程度である。この
アクセスタイムの内訳を見ると、アドレスデコーダでの
遅延が0.5nsec 、データ線での遅延が0.9n
sec 、センスアンプの遅延が0.3nsec 、出力バッフ
ァでの遅延が0.5nsec となっている。データ線での
遅延がアクセスタイムのほぼ40%を占めている。
【0007】SRAMをさらに大容量化した場合、デー
タ線に負荷としてつながるメモリセルの数はそれだけ多
くなるから、データ線遅延のアクセスタイムに占める割
合は一層大きくなる。したがってアクセスタイムの短縮
には、データ線での遅延を如何に小さくするかが重要な
ポイントになる。
【0008】このため従来より、データ線遅延を短縮す
る方策として例えば、本来1本のデータ線を複数に分割
して、1本のデータ線につながるメモリセルの数を制限
する方式等が考えられている。しかしこの方法は、複数
のデータ線をまとめる共通バスを必要とする等、チップ
面積の点でデメリットが大きい。
【0009】
【発明が解決しようとする課題】以上のように従来のS
RAMにおいては、データ線遅延がアクセスタイムの短
縮の障害になっており、これを解決しようとするとチッ
プ面積の増大をもたらす、といった問題があった。本発
明は、チップ面積の増大をもたらすことなく、効果的に
データ線遅延を小さくして高速アクセスを可能としたS
RAMを提供する事を目的とする。 [発明の構成]
【0010】
【課題を解決するための手段】本発明に係るSRAM
は、データ読出し時に読出しデータ線の電位変化を検出
して、そのデータ線に設けられたプルアップ用FETの
基板に対してデータ線の電位変化を加速する極性のバイ
アス・パルスを与える手段を備えたことを特徴とする。
【0011】
【作用】データ線の電位変化を検出する手段としては代
表的には微分回路がある。各データ線のプルアップ回路
部に微分回路を設け、データ読出し時微分回路の出力に
よりプルアップ用FETに基板バイアスを与える。基板
バイアスによりFETのしきい値やコンダクタンスが制
御できることは良く知られている通りである。この基板
バイアスが、“0”読出し時(データ線放電)にはプル
アップ用FETに流れる電流を低減し、“1”読出しの
時(データ線充電)は逆に電流を増大させる極性であれ
ば、データ線の電位変化が加速される。したがってデー
タ線遅延が短縮される。
【0012】データ線の電位変化を検出する微分回路等
は、極めて小さい面積に作ることができる。したがって
本発明によれば、チップ面積の増大を伴うことなく、ア
クセスタイムの短縮を図ったSRAMを得ることができ
る。
【0013】
【実施例】以下、図面を参照しながら実施例を説明す
る。
【0014】図1は、本発明の一実施例に係るGaAs
−SRAMの要部構成を示す。図に示すようにメモリセ
ルMCは、EFET−Q1 ,Q2 をドライバとし、DF
ET−Q3 ,Q4 を負荷とするフリップフロップにより
構成されている。この様なメモリセルがマトリクス配列
されて、メモリセルアレイが構成される。メモリセルM
Cのノードは、トランスファゲート用EFET−Q5 ,
Q6 を介してデータ線DLに接続されている。トランス
ファゲート用EFET−Q5 ,Q6 のゲートはワード線
WLにより制御される。
【0015】データ線DLには、この実施例ではEFE
T−Q7 がプルアップ回路として設けられている。すな
わち、EFET−Q7 のソースがデータ線DLに接続さ
れ、ゲート・ドレインに所定電位、この実施例では電源
電位Vccが与えられている。
【0016】データ線DLにはまた、そのプルアップ回
路の近くに、データ線DLの電位変化を検出するための
キャパシタCと抵抗Rからなる微分回路DFが設けられ
ている。この微分回路DFの出力は、プルアップ用EF
ET−Q7 に基板バイアスとして与えられている。
【0017】図2は、プルアップ用EFET−Q7 の具
体的な構造である。半絶縁性GaAs基板1にn型活性
層2が形成され、この活性層2の表面にショットキー・
ゲート電極3が形成されている。ゲート領域を挟んで高
濃度n型のソース,ドレイン領域4,5が形成され、こ
こにオーミックのソース,ドレイン電極6,7が形成さ
れている。n型活性層2の下部には、埋込みp型層8が
設けられており、このp型層8から制御端子Subが取り
出されている。図1の微分回路DFの出力は、この埋込
みp型層8の制御端子Subに接続される。
【0018】この様なプルアップ回路構成を用いたGa
As−SRAMの読出し動作を次に説明する。データ線
DLは読出し動作に入る前の初期状態は、今の場合電源
電位Vccすなわち“H”レベルに固定されている。読出
しサイクルに入ってワード線WLによって選択されてメ
モリセルMCのデータがデータ線DLに出力される。読
み出されたメモリセルMCのデータが“1”であるとす
ると、読出しデータ線DLの“H”レベル電位は変わら
ず、データが“0”であるとデータ線DLは放電されて
“L”レベルになる。このデータは、“H”レベルと
“L”レベルの中間に回路しきい値を持つセンスアンプ
により読み出されることになる。
【0019】データ線DLでの遅延が問題になるのは、
連続的なデータ読出しを行う場合であって、前の“0”
データ読出しにより、“L”レベルにあるデータ線DL
が次の“1”データ読出しで“H”レベルに遷移する場
合、およびこれと逆に、前の“1”データ読出しで
“H”レベルであるデータ線DLが、次の“0”データ
読出しで“L”レベルに遷移する場合である。
【0020】図3は、データ線DLが“L”レベルから
“H”レベルに変化する場合を示している。このとき、
微分回路DFは、データ線DLの電位変化を検出して、
図3に示すように正のパルスVp を出力する。この微分
回路DFの出力パルスVp が、プルアップ用EFET−
Q7 の埋込みp型層8に対してバイアス・パルスとして
与えられる。
【0021】この様に埋込みp型層8に正のバイアスが
与えられると、図4に示すようにFETのしきい値電圧
は負方向にシフトする。すなわち、チャネルのコンダク
タンスが増大する方向に制御される。したがって、プル
アップ用EFET−Q7 の電流が一時的に増大し、これ
により、データ線DLの“H”レベルへの電位変化が加
速されることになる。
【0022】上の場合と逆に、“H”状態のデータ線D
Lに“0”データが読み出されると、データ線DLはメ
モリセルMCにより放電されて、“L”レベルに変化す
る。このときは、データ線DLの電位変化を検出する微
分回路DFは負のパルスを出力する。この負のパルスが
やはりバイアス・パルスとしてプルアップ用EFET−
Q7 の埋込みp型層に与えられる。このときの埋込みp
型に対するバイアスは、プルアップ用EFET−Q7 の
電流を絞る方向に働く。したがってデータ線DLの放電
による電位変化はこの場合も加速される。
【0023】より具体的な数値例を挙げて説明する。図
1のプルアップ用EFET−Q7 としては、ゲート幅=
5μm 、ゲート長=0.5μm のLDD構造のp型埋込
み層を持つMESFETを用いる。微分回路DFは、得
られるパルス幅が約300psec となるように、キャパ
シタCが150 pF、抵抗Rが10kΩとする。データ
線DLの電位振幅は、200〜300mVであり、この
電位変化を検出する微分回路DFの出力パルスVp も2
00〜300mVとなる。埋込みp型層に与えられる正
バイアスが例えば、270mVのとき、図4に示すよう
にプルアップ用EFETのしきい値シフトは−50mV
程度(零バイアス時の約16%減)である。
【0024】実際に4KビットSRAMを試作して測定
した結果を従来例と比較して、図5に示す。なおデータ
線遅延は、読出し開始時刻から、“H”レベル状態のデ
ータ線が“0”データ読出しにより“L”レベルになる
波形と“L”レベル状態のデータ線が“1”データ読出
しにより“H”レベルになる波形の交差する点までの時
間として定義する。図5に示すように、従来例でのデー
タ線遅延0.9 nsecに対して、本実施例でのデータ線
遅延は0.6 nsecとなり、約33%の短縮となる。ア
ドレスデコーダでの遅延0.5 nsec 、センスアンプで
の遅延0.3 nsec 、出力バッファでの遅延0.5 nse
c が従来と同じとして、アクセスタイムは1.9 nsec
となる。これは、従来のSRAMに比べると約15%の
短縮である。
【0025】以上のようにこの実施例によれば、読出し
データ“0”,“1”に応じて、プルアップ用FETの
埋込みp型層の電位が制御されて、データ線の充電,放
電による電位変化が加速され、データ線での遅延が短縮
される。
【0026】本発明は上記実施例に限られるものではな
い。たとえば、実施例ではプルアップ回路にEFETを
用いたが、図6に示すようにDFET−Q8 を用いてプ
ルアップ回路を構成してもよい。微分回路については、
図7に示すように抵抗RとしてDFET−Q9 を用い、
キャパシタCとしてダイオードDi を用いて構成する事
もできる。また実施例ではプルアップ回路はデータ線を
電源電位に固定するものとしたが、“H”レベルと
“L”レベルの中間電位に設定するものである場合に
も、本発明は有効である。
【0027】また本発明はGaAsMESFETを用い
たSRAMに限らず、MOSFET等の他の電界効果ト
ランジスタを用いたSRAMにも適用できる。例えば、
MOSFETを用いた場合、図8に示すようにデータ線
のプルアップ回路としてPMOSトランジスタM1 ,M
2 が用いられる。この場合、読出し時のデータ線の電位
変化を加速するためには、図8に示すように、データ線
DL,/DLの電位変化を検出して、互いに反対側のM
OSFET−M2 ,M1 に基板バイアスパルスを与える
ようにすればよい。
【0028】また実施例では、プルアップ用MESFE
Tとして埋込みp型層を持つものを用いたが、図9に示
すようにp型層8をウェル構造として、この中にMES
FETを構成したものであってもよい。図では、LDD
構造のMESFETを示している。さらに埋込み層を持
たないMESFETを用いた場合にも本発明を適用する
ことが可能である。この場合にも、データ線の電位変化
を検出する手段と、その検出結果に応じてデータ線の電
位変化を加速する方向にプルアップ用MESFETの基
板バイアスを制御する手段とを設ければ、実施例と同様
の効果が得られる。
【0029】
【発明の効果】以上述べたように本発明によれば、読出
しデータ線のプルアップ用FETに対して、そのデータ
線の電位変化に応じて、データ線電位の変化を加速する
基板バイアスを与える手段を設けることによって、チッ
プ面積の増大をもたらすことなく、SRAMのアクセス
タイムを短縮することができる。
【図面の簡単な説明】
【図1】本発明一実施例に係るGaAs−SRAMの要
部構成を示す図。
【図2】同実施例のプルアップ用EFETの構造を示す
図。
【図3】同実施例の読出し動作を説明するための図。
【図4】同実施例でのプルアップ用EFETの基板バイ
アスとしきい値変化の様子を示す図。
【図5】同実施例の読出し時のデータ線電位変化を従来
例と比較して示す図。
【図6】他の実施例のプルアップ回路構成を示す図。
【図7】更に他の実施例のプルアップ回路構成を示す
図。
【図8】さらに他の実施例のプルアップ回路構成を示す
図。
【図9】他の実施例のプルアップ用MESFETの構造
を示す図。
【図10】SRAMの全体構成を示すブロック図。
【図11】従来のプルアップ回路構成を示す図。
【符号の説明】
MC…メモリセル、 DL…データ線、 WL…ワード線、 Q7 …プルアップ用EFET、 DF…微分回路。 1…半絶縁性GaAs基板、 2…n型活性層、 3…ショットキー・ゲート電極、 4…ソース領域、 5…ドレイン領域、 6…ソース電極、 7…ドレイン電極、 8…p型層。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】スタティック型メモリセルを配列したメモ
    リセルアレイと、前記メモリセルアレイの一方向に配設
    されてメモリセルとデータのやり取りを行うデータ線
    と、前記データ線に設けられてデータ線に所定電位を与
    えるプルアップ用電界効果トランジスタと、データ読出
    し時に読出しデータ線の電位変化を検出して、そのデー
    タ線に設けられた前記プルアップ用電界効果トランジス
    タの基板に対してデータ線の電位変化を加速する極性の
    バイアスを与える手段と、を備えたことを特徴とするス
    タティック型半導体記憶装置。
  2. 【請求項2】GaAsMESFETを用いて構成された
    スタティック型メモリセルを配列したメモリセルアレイ
    と、前記メモリセルアレイの一方向に配設されてメモリ
    セルとデータのやり取りを行うデータ線と、前記データ
    線に設けられてデータ線に所定電位を与えるための、基
    板内のn型活性層下にp型層を持つプルアップ用GaA
    sMESFETと、前記データ線に設けられてデータ読
    出し時にその読出しデータ線の電位変化を検出して、そ
    のデータ線に設けられた前記プルアップ用GaAsME
    SFETのp型層にバイアス・パルスを与える微分回路
    と、を備えたことを特徴とするスタティック型半導体記
    憶装置。
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