JP3061875B2 - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、スタティック型半導体
記憶装置（ＳＲＡＭ）に係り、特にデータ線のプルアッ
プ回路部の改良に関する。
記憶装置（ＳＲＡＭ）に係り、特にデータ線のプルアッ
プ回路部の改良に関する。
【０００２】
【従来の技術】ＧａＡｓを用いたショットキーゲート型
電界効果トランジスタ（ＧａＡｓＭＥＳＦＥＴ）は、Ｓ
ｉを用いたＭＯＳトランジスタに比べて原理的に高速動
作可能であることから、各種集積回路への応用が注目さ
れている。ＧａＡｓＭＥＳＦＥＴの集積回路への応用分
野の一つに高速ＳＲＡＭがある。
電界効果トランジスタ（ＧａＡｓＭＥＳＦＥＴ）は、Ｓ
ｉを用いたＭＯＳトランジスタに比べて原理的に高速動
作可能であることから、各種集積回路への応用が注目さ
れている。ＧａＡｓＭＥＳＦＥＴの集積回路への応用分
野の一つに高速ＳＲＡＭがある。
【０００３】図１０は、ＳＲＡＭの概略構成を示すブロ
ック図である。メモリセルアレイ１１は、ＧａＡｓＭＥ
ＳＦＥＴを用いたフリップフロップにより構成されるメ
モリセルがマトリクス配列された構成されている。メモ
リセルアレイ１１のデータは、Ｘデコーダ１２とＹデコ
ーダ１３により選択されてデータ線に読み出され、これ
がセンスアンプ１４により増幅されて入出力バッファ１
５を介して外部に出力される。
ック図である。メモリセルアレイ１１は、ＧａＡｓＭＥ
ＳＦＥＴを用いたフリップフロップにより構成されるメ
モリセルがマトリクス配列された構成されている。メモ
リセルアレイ１１のデータは、Ｘデコーダ１２とＹデコ
ーダ１３により選択されてデータ線に読み出され、これ
がセンスアンプ１４により増幅されて入出力バッファ１
５を介して外部に出力される。
【０００４】図１１(a) (b) は、通常のＧａＡｓ−ＳＲ
ＡＭで用いられているメモリセルＭＣが接続されるデー
タ線ＤＬに所定電位を与えるためのプルアップ回路部の
構成例を示している。(a) は、ノーマリ・オフ型ＧａＡ
ｓＭＥＳＦＥＴ（以下、ＥＦＥＴ）Ｑ11を用いて、その
ソースをデータ線ＤＬに接続し、ゲート・ドレインに例
えば電源電位Ｖccを与えてプルアップ回路を構成してい
る。(b) は、ノーマリ・オン型ＧａＡｓＭＥＳＦＥＴ
（以下、ＤＦＥＴ）Ｑ12を用いて、そのソース・ゲート
をデータ線ＤＬに接続し、ドレインに電源電位Ｖccを与
えてプルアップ回路を構成している。
ＡＭで用いられているメモリセルＭＣが接続されるデー
タ線ＤＬに所定電位を与えるためのプルアップ回路部の
構成例を示している。(a) は、ノーマリ・オフ型ＧａＡ
ｓＭＥＳＦＥＴ（以下、ＥＦＥＴ）Ｑ11を用いて、その
ソースをデータ線ＤＬに接続し、ゲート・ドレインに例
えば電源電位Ｖccを与えてプルアップ回路を構成してい
る。(b) は、ノーマリ・オン型ＧａＡｓＭＥＳＦＥＴ
（以下、ＤＦＥＴ）Ｑ12を用いて、そのソース・ゲート
をデータ線ＤＬに接続し、ドレインに電源電位Ｖccを与
えてプルアップ回路を構成している。
【０００５】一般に、ＥＦＥＴを用いた図１１(a) のプ
ルアップ回路とＤＦＥＴを用いた図１１(b) のプルアッ
プ回路とでは、前者が放電能力において勝り、後者が充
電能力において勝る。したがって必要とするＳＲＡＭ特
性に応じてこれらのプルアップ回路が使い分けられるの
が現状である。
ルアップ回路とＤＦＥＴを用いた図１１(b) のプルアッ
プ回路とでは、前者が放電能力において勝り、後者が充
電能力において勝る。したがって必要とするＳＲＡＭ特
性に応じてこれらのプルアップ回路が使い分けられるの
が現状である。
【０００６】４ＫビットＧａＡｓ−ＳＲＡＭのアクセス
タイムは、現在ほぼ、２．２ｎｓｅｃ程度である。この
アクセスタイムの内訳を見ると、アドレスデコーダでの
遅延が０．５ｎｓｅｃ 、データ線での遅延が０．９ｎ
sec 、センスアンプの遅延が０．３ｎsec 、出力バッフ
ァでの遅延が０．５ｎsec となっている。データ線での
遅延がアクセスタイムのほぼ４０％を占めている。
タイムは、現在ほぼ、２．２ｎｓｅｃ程度である。この
アクセスタイムの内訳を見ると、アドレスデコーダでの
遅延が０．５ｎｓｅｃ 、データ線での遅延が０．９ｎ
sec 、センスアンプの遅延が０．３ｎsec 、出力バッフ
ァでの遅延が０．５ｎsec となっている。データ線での
遅延がアクセスタイムのほぼ４０％を占めている。
【０００７】ＳＲＡＭをさらに大容量化した場合、デー
タ線に負荷としてつながるメモリセルの数はそれだけ多
くなるから、データ線遅延のアクセスタイムに占める割
合は一層大きくなる。したがってアクセスタイムの短縮
には、データ線での遅延を如何に小さくするかが重要な
ポイントになる。
タ線に負荷としてつながるメモリセルの数はそれだけ多
くなるから、データ線遅延のアクセスタイムに占める割
合は一層大きくなる。したがってアクセスタイムの短縮
には、データ線での遅延を如何に小さくするかが重要な
ポイントになる。
【０００８】このため従来より、データ線遅延を短縮す
る方策として例えば、本来１本のデータ線を複数に分割
して、１本のデータ線につながるメモリセルの数を制限
する方式等が考えられている。しかしこの方法は、複数
のデータ線をまとめる共通バスを必要とする等、チップ
面積の点でデメリットが大きい。
る方策として例えば、本来１本のデータ線を複数に分割
して、１本のデータ線につながるメモリセルの数を制限
する方式等が考えられている。しかしこの方法は、複数
のデータ線をまとめる共通バスを必要とする等、チップ
面積の点でデメリットが大きい。
【０００９】
【発明が解決しようとする課題】以上のように従来のＳ
ＲＡＭにおいては、データ線遅延がアクセスタイムの短
縮の障害になっており、これを解決しようとするとチッ
プ面積の増大をもたらす、といった問題があった。本発
明は、チップ面積の増大をもたらすことなく、効果的に
データ線遅延を小さくして高速アクセスを可能としたＳ
ＲＡＭを提供する事を目的とする。 ［発明の構成］
ＲＡＭにおいては、データ線遅延がアクセスタイムの短
縮の障害になっており、これを解決しようとするとチッ
プ面積の増大をもたらす、といった問題があった。本発
明は、チップ面積の増大をもたらすことなく、効果的に
データ線遅延を小さくして高速アクセスを可能としたＳ
ＲＡＭを提供する事を目的とする。 ［発明の構成］
【００１０】
【課題を解決するための手段】本発明に係るＳＲＡＭ
は、データ読出し時に読出しデータ線の電位変化を検出
して、そのデータ線に設けられたプルアップ用ＦＥＴの
基板に対してデータ線の電位変化を加速する極性のバイ
アス・パルスを与える手段を備えたことを特徴とする。
は、データ読出し時に読出しデータ線の電位変化を検出
して、そのデータ線に設けられたプルアップ用ＦＥＴの
基板に対してデータ線の電位変化を加速する極性のバイ
アス・パルスを与える手段を備えたことを特徴とする。
【００１１】
【作用】データ線の電位変化を検出する手段としては代
表的には微分回路がある。各データ線のプルアップ回路
部に微分回路を設け、データ読出し時微分回路の出力に
よりプルアップ用ＦＥＴに基板バイアスを与える。基板
バイアスによりＦＥＴのしきい値やコンダクタンスが制
御できることは良く知られている通りである。この基板
バイアスが、“０”読出し時（データ線放電）にはプル
アップ用ＦＥＴに流れる電流を低減し、“１”読出しの
時（データ線充電）は逆に電流を増大させる極性であれ
ば、データ線の電位変化が加速される。したがってデー
タ線遅延が短縮される。
表的には微分回路がある。各データ線のプルアップ回路
部に微分回路を設け、データ読出し時微分回路の出力に
よりプルアップ用ＦＥＴに基板バイアスを与える。基板
バイアスによりＦＥＴのしきい値やコンダクタンスが制
御できることは良く知られている通りである。この基板
バイアスが、“０”読出し時（データ線放電）にはプル
アップ用ＦＥＴに流れる電流を低減し、“１”読出しの
時（データ線充電）は逆に電流を増大させる極性であれ
ば、データ線の電位変化が加速される。したがってデー
タ線遅延が短縮される。
【００１２】データ線の電位変化を検出する微分回路等
は、極めて小さい面積に作ることができる。したがって
本発明によれば、チップ面積の増大を伴うことなく、ア
クセスタイムの短縮を図ったＳＲＡＭを得ることができ
る。
は、極めて小さい面積に作ることができる。したがって
本発明によれば、チップ面積の増大を伴うことなく、ア
クセスタイムの短縮を図ったＳＲＡＭを得ることができ
る。
【００１３】
【実施例】以下、図面を参照しながら実施例を説明す
る。
る。
【００１４】図１は、本発明の一実施例に係るＧａＡｓ
−ＳＲＡＭの要部構成を示す。図に示すようにメモリセ
ルＭＣは、ＥＦＥＴ−Ｑ1 ，Ｑ2 をドライバとし、ＤＦ
ＥＴ−Ｑ3 ，Ｑ4 を負荷とするフリップフロップにより
構成されている。この様なメモリセルがマトリクス配列
されて、メモリセルアレイが構成される。メモリセルＭ
Ｃのノードは、トランスファゲート用ＥＦＥＴ−Ｑ5 ，
Ｑ6 を介してデータ線ＤＬに接続されている。トランス
ファゲート用ＥＦＥＴ−Ｑ5 ，Ｑ6 のゲートはワード線
ＷＬにより制御される。
−ＳＲＡＭの要部構成を示す。図に示すようにメモリセ
ルＭＣは、ＥＦＥＴ−Ｑ1 ，Ｑ2 をドライバとし、ＤＦ
ＥＴ−Ｑ3 ，Ｑ4 を負荷とするフリップフロップにより
構成されている。この様なメモリセルがマトリクス配列
されて、メモリセルアレイが構成される。メモリセルＭ
Ｃのノードは、トランスファゲート用ＥＦＥＴ−Ｑ5 ，
Ｑ6 を介してデータ線ＤＬに接続されている。トランス
ファゲート用ＥＦＥＴ−Ｑ5 ，Ｑ6 のゲートはワード線
ＷＬにより制御される。
【００１５】データ線ＤＬには、この実施例ではＥＦＥ
Ｔ−Ｑ7 がプルアップ回路として設けられている。すな
わち、ＥＦＥＴ−Ｑ7 のソースがデータ線ＤＬに接続さ
れ、ゲート・ドレインに所定電位、この実施例では電源
電位Ｖccが与えられている。
Ｔ−Ｑ7 がプルアップ回路として設けられている。すな
わち、ＥＦＥＴ−Ｑ7 のソースがデータ線ＤＬに接続さ
れ、ゲート・ドレインに所定電位、この実施例では電源
電位Ｖccが与えられている。
【００１６】データ線ＤＬにはまた、そのプルアップ回
路の近くに、データ線ＤＬの電位変化を検出するための
キャパシタＣと抵抗Ｒからなる微分回路ＤＦが設けられ
ている。この微分回路ＤＦの出力は、プルアップ用ＥＦ
ＥＴ−Ｑ7 に基板バイアスとして与えられている。
路の近くに、データ線ＤＬの電位変化を検出するための
キャパシタＣと抵抗Ｒからなる微分回路ＤＦが設けられ
ている。この微分回路ＤＦの出力は、プルアップ用ＥＦ
ＥＴ−Ｑ7 に基板バイアスとして与えられている。
【００１７】図２は、プルアップ用ＥＦＥＴ−Ｑ7 の具
体的な構造である。半絶縁性ＧａＡｓ基板１にｎ型活性
層２が形成され、この活性層２の表面にショットキー・
ゲート電極３が形成されている。ゲート領域を挟んで高
濃度ｎ型のソース，ドレイン領域４，５が形成され、こ
こにオーミックのソース，ドレイン電極６，７が形成さ
れている。ｎ型活性層２の下部には、埋込みｐ型層８が
設けられており、このｐ型層８から制御端子Ｓubが取り
出されている。図１の微分回路ＤＦの出力は、この埋込
みｐ型層８の制御端子Ｓubに接続される。
体的な構造である。半絶縁性ＧａＡｓ基板１にｎ型活性
層２が形成され、この活性層２の表面にショットキー・
ゲート電極３が形成されている。ゲート領域を挟んで高
濃度ｎ型のソース，ドレイン領域４，５が形成され、こ
こにオーミックのソース，ドレイン電極６，７が形成さ
れている。ｎ型活性層２の下部には、埋込みｐ型層８が
設けられており、このｐ型層８から制御端子Ｓubが取り
出されている。図１の微分回路ＤＦの出力は、この埋込
みｐ型層８の制御端子Ｓubに接続される。
【００１８】この様なプルアップ回路構成を用いたＧａ
Ａｓ−ＳＲＡＭの読出し動作を次に説明する。データ線
ＤＬは読出し動作に入る前の初期状態は、今の場合電源
電位Ｖccすなわち“Ｈ”レベルに固定されている。読出
しサイクルに入ってワード線ＷＬによって選択されてメ
モリセルＭＣのデータがデータ線ＤＬに出力される。読
み出されたメモリセルＭＣのデータが“１”であるとす
ると、読出しデータ線ＤＬの“Ｈ”レベル電位は変わら
ず、データが“０”であるとデータ線ＤＬは放電されて
“Ｌ”レベルになる。このデータは、“Ｈ”レベルと
“Ｌ”レベルの中間に回路しきい値を持つセンスアンプ
により読み出されることになる。
Ａｓ−ＳＲＡＭの読出し動作を次に説明する。データ線
ＤＬは読出し動作に入る前の初期状態は、今の場合電源
電位Ｖccすなわち“Ｈ”レベルに固定されている。読出
しサイクルに入ってワード線ＷＬによって選択されてメ
モリセルＭＣのデータがデータ線ＤＬに出力される。読
み出されたメモリセルＭＣのデータが“１”であるとす
ると、読出しデータ線ＤＬの“Ｈ”レベル電位は変わら
ず、データが“０”であるとデータ線ＤＬは放電されて
“Ｌ”レベルになる。このデータは、“Ｈ”レベルと
“Ｌ”レベルの中間に回路しきい値を持つセンスアンプ
により読み出されることになる。
【００１９】データ線ＤＬでの遅延が問題になるのは、
連続的なデータ読出しを行う場合であって、前の“０”
データ読出しにより、“Ｌ”レベルにあるデータ線ＤＬ
が次の“１”データ読出しで“Ｈ”レベルに遷移する場
合、およびこれと逆に、前の“１”データ読出しで
“Ｈ”レベルであるデータ線ＤＬが、次の“０”データ
読出しで“Ｌ”レベルに遷移する場合である。
連続的なデータ読出しを行う場合であって、前の“０”
データ読出しにより、“Ｌ”レベルにあるデータ線ＤＬ
が次の“１”データ読出しで“Ｈ”レベルに遷移する場
合、およびこれと逆に、前の“１”データ読出しで
“Ｈ”レベルであるデータ線ＤＬが、次の“０”データ
読出しで“Ｌ”レベルに遷移する場合である。
【００２０】図３は、データ線ＤＬが“Ｌ”レベルから
“Ｈ”レベルに変化する場合を示している。このとき、
微分回路ＤＦは、データ線ＤＬの電位変化を検出して、
図３に示すように正のパルスＶp を出力する。この微分
回路ＤＦの出力パルスＶp が、プルアップ用ＥＦＥＴ−
Ｑ7 の埋込みｐ型層８に対してバイアス・パルスとして
与えられる。
“Ｈ”レベルに変化する場合を示している。このとき、
微分回路ＤＦは、データ線ＤＬの電位変化を検出して、
図３に示すように正のパルスＶp を出力する。この微分
回路ＤＦの出力パルスＶp が、プルアップ用ＥＦＥＴ−
Ｑ7 の埋込みｐ型層８に対してバイアス・パルスとして
与えられる。
【００２１】この様に埋込みｐ型層８に正のバイアスが
与えられると、図４に示すようにＦＥＴのしきい値電圧
は負方向にシフトする。すなわち、チャネルのコンダク
タンスが増大する方向に制御される。したがって、プル
アップ用ＥＦＥＴ−Ｑ7 の電流が一時的に増大し、これ
により、データ線ＤＬの“Ｈ”レベルへの電位変化が加
速されることになる。
与えられると、図４に示すようにＦＥＴのしきい値電圧
は負方向にシフトする。すなわち、チャネルのコンダク
タンスが増大する方向に制御される。したがって、プル
アップ用ＥＦＥＴ−Ｑ7 の電流が一時的に増大し、これ
により、データ線ＤＬの“Ｈ”レベルへの電位変化が加
速されることになる。
【００２２】上の場合と逆に、“Ｈ”状態のデータ線Ｄ
Ｌに“０”データが読み出されると、データ線ＤＬはメ
モリセルＭＣにより放電されて、“Ｌ”レベルに変化す
る。このときは、データ線ＤＬの電位変化を検出する微
分回路ＤＦは負のパルスを出力する。この負のパルスが
やはりバイアス・パルスとしてプルアップ用ＥＦＥＴ−
Ｑ7 の埋込みｐ型層に与えられる。このときの埋込みｐ
型に対するバイアスは、プルアップ用ＥＦＥＴ−Ｑ7 の
電流を絞る方向に働く。したがってデータ線ＤＬの放電
による電位変化はこの場合も加速される。
Ｌに“０”データが読み出されると、データ線ＤＬはメ
モリセルＭＣにより放電されて、“Ｌ”レベルに変化す
る。このときは、データ線ＤＬの電位変化を検出する微
分回路ＤＦは負のパルスを出力する。この負のパルスが
やはりバイアス・パルスとしてプルアップ用ＥＦＥＴ−
Ｑ7 の埋込みｐ型層に与えられる。このときの埋込みｐ
型に対するバイアスは、プルアップ用ＥＦＥＴ−Ｑ7 の
電流を絞る方向に働く。したがってデータ線ＤＬの放電
による電位変化はこの場合も加速される。
【００２３】より具体的な数値例を挙げて説明する。図
１のプルアップ用ＥＦＥＴ−Ｑ7 としては、ゲート幅＝
５μm 、ゲート長＝０．５μm のＬＤＤ構造のｐ型埋込
み層を持つＭＥＳＦＥＴを用いる。微分回路ＤＦは、得
られるパルス幅が約３００psec となるように、キャパ
シタＣが１５０ pＦ、抵抗Ｒが１０ｋΩとする。データ
線ＤＬの電位振幅は、２００〜３００ｍＶであり、この
電位変化を検出する微分回路ＤＦの出力パルスＶp も２
００〜３００ｍＶとなる。埋込みｐ型層に与えられる正
バイアスが例えば、２７０ｍＶのとき、図４に示すよう
にプルアップ用ＥＦＥＴのしきい値シフトは−５０ｍＶ
程度（零バイアス時の約１６％減）である。
１のプルアップ用ＥＦＥＴ−Ｑ7 としては、ゲート幅＝
５μm 、ゲート長＝０．５μm のＬＤＤ構造のｐ型埋込
み層を持つＭＥＳＦＥＴを用いる。微分回路ＤＦは、得
られるパルス幅が約３００psec となるように、キャパ
シタＣが１５０ pＦ、抵抗Ｒが１０ｋΩとする。データ
線ＤＬの電位振幅は、２００〜３００ｍＶであり、この
電位変化を検出する微分回路ＤＦの出力パルスＶp も２
００〜３００ｍＶとなる。埋込みｐ型層に与えられる正
バイアスが例えば、２７０ｍＶのとき、図４に示すよう
にプルアップ用ＥＦＥＴのしきい値シフトは−５０ｍＶ
程度（零バイアス時の約１６％減）である。
【００２４】実際に４ＫビットＳＲＡＭを試作して測定
した結果を従来例と比較して、図５に示す。なおデータ
線遅延は、読出し開始時刻から、“Ｈ”レベル状態のデ
ータ線が“０”データ読出しにより“Ｌ”レベルになる
波形と“Ｌ”レベル状態のデータ線が“１”データ読出
しにより“Ｈ”レベルになる波形の交差する点までの時
間として定義する。図５に示すように、従来例でのデー
タ線遅延０．９ nsecに対して、本実施例でのデータ線
遅延は０．６ nsecとなり、約３３％の短縮となる。ア
ドレスデコーダでの遅延０．５ nsec 、センスアンプで
の遅延０．３ nsec 、出力バッファでの遅延０．５ nse
c が従来と同じとして、アクセスタイムは１．９ nsec
となる。これは、従来のＳＲＡＭに比べると約１５％の
短縮である。
した結果を従来例と比較して、図５に示す。なおデータ
線遅延は、読出し開始時刻から、“Ｈ”レベル状態のデ
ータ線が“０”データ読出しにより“Ｌ”レベルになる
波形と“Ｌ”レベル状態のデータ線が“１”データ読出
しにより“Ｈ”レベルになる波形の交差する点までの時
間として定義する。図５に示すように、従来例でのデー
タ線遅延０．９ nsecに対して、本実施例でのデータ線
遅延は０．６ nsecとなり、約３３％の短縮となる。ア
ドレスデコーダでの遅延０．５ nsec 、センスアンプで
の遅延０．３ nsec 、出力バッファでの遅延０．５ nse
c が従来と同じとして、アクセスタイムは１．９ nsec
となる。これは、従来のＳＲＡＭに比べると約１５％の
短縮である。
【００２５】以上のようにこの実施例によれば、読出し
データ“０”，“１”に応じて、プルアップ用ＦＥＴの
埋込みｐ型層の電位が制御されて、データ線の充電，放
電による電位変化が加速され、データ線での遅延が短縮
される。
データ“０”，“１”に応じて、プルアップ用ＦＥＴの
埋込みｐ型層の電位が制御されて、データ線の充電，放
電による電位変化が加速され、データ線での遅延が短縮
される。
【００２６】本発明は上記実施例に限られるものではな
い。たとえば、実施例ではプルアップ回路にＥＦＥＴを
用いたが、図６に示すようにＤＦＥＴ−Ｑ8 を用いてプ
ルアップ回路を構成してもよい。微分回路については、
図７に示すように抵抗ＲとしてＤＦＥＴ−Ｑ9 を用い、
キャパシタＣとしてダイオードＤi を用いて構成する事
もできる。また実施例ではプルアップ回路はデータ線を
電源電位に固定するものとしたが、“Ｈ”レベルと
“Ｌ”レベルの中間電位に設定するものである場合に
も、本発明は有効である。
い。たとえば、実施例ではプルアップ回路にＥＦＥＴを
用いたが、図６に示すようにＤＦＥＴ−Ｑ8 を用いてプ
ルアップ回路を構成してもよい。微分回路については、
図７に示すように抵抗ＲとしてＤＦＥＴ−Ｑ9 を用い、
キャパシタＣとしてダイオードＤi を用いて構成する事
もできる。また実施例ではプルアップ回路はデータ線を
電源電位に固定するものとしたが、“Ｈ”レベルと
“Ｌ”レベルの中間電位に設定するものである場合に
も、本発明は有効である。
【００２７】また本発明はＧａＡｓＭＥＳＦＥＴを用い
たＳＲＡＭに限らず、ＭＯＳＦＥＴ等の他の電界効果ト
ランジスタを用いたＳＲＡＭにも適用できる。例えば、
ＭＯＳＦＥＴを用いた場合、図８に示すようにデータ線
のプルアップ回路としてＰＭＯＳトランジスタＭ1 ，Ｍ
2 が用いられる。この場合、読出し時のデータ線の電位
変化を加速するためには、図８に示すように、データ線
ＤＬ，／ＤＬの電位変化を検出して、互いに反対側のＭ
ＯＳＦＥＴ−Ｍ2 ，Ｍ1 に基板バイアスパルスを与える
ようにすればよい。
たＳＲＡＭに限らず、ＭＯＳＦＥＴ等の他の電界効果ト
ランジスタを用いたＳＲＡＭにも適用できる。例えば、
ＭＯＳＦＥＴを用いた場合、図８に示すようにデータ線
のプルアップ回路としてＰＭＯＳトランジスタＭ1 ，Ｍ
2 が用いられる。この場合、読出し時のデータ線の電位
変化を加速するためには、図８に示すように、データ線
ＤＬ，／ＤＬの電位変化を検出して、互いに反対側のＭ
ＯＳＦＥＴ−Ｍ2 ，Ｍ1 に基板バイアスパルスを与える
ようにすればよい。
【００２８】また実施例では、プルアップ用ＭＥＳＦＥ
Ｔとして埋込みｐ型層を持つものを用いたが、図９に示
すようにｐ型層８をウェル構造として、この中にＭＥＳ
ＦＥＴを構成したものであってもよい。図では、ＬＤＤ
構造のＭＥＳＦＥＴを示している。さらに埋込み層を持
たないＭＥＳＦＥＴを用いた場合にも本発明を適用する
ことが可能である。この場合にも、データ線の電位変化
を検出する手段と、その検出結果に応じてデータ線の電
位変化を加速する方向にプルアップ用ＭＥＳＦＥＴの基
板バイアスを制御する手段とを設ければ、実施例と同様
の効果が得られる。
Ｔとして埋込みｐ型層を持つものを用いたが、図９に示
すようにｐ型層８をウェル構造として、この中にＭＥＳ
ＦＥＴを構成したものであってもよい。図では、ＬＤＤ
構造のＭＥＳＦＥＴを示している。さらに埋込み層を持
たないＭＥＳＦＥＴを用いた場合にも本発明を適用する
ことが可能である。この場合にも、データ線の電位変化
を検出する手段と、その検出結果に応じてデータ線の電
位変化を加速する方向にプルアップ用ＭＥＳＦＥＴの基
板バイアスを制御する手段とを設ければ、実施例と同様
の効果が得られる。
【００２９】
【発明の効果】以上述べたように本発明によれば、読出
しデータ線のプルアップ用ＦＥＴに対して、そのデータ
線の電位変化に応じて、データ線電位の変化を加速する
基板バイアスを与える手段を設けることによって、チッ
プ面積の増大をもたらすことなく、ＳＲＡＭのアクセス
タイムを短縮することができる。
しデータ線のプルアップ用ＦＥＴに対して、そのデータ
線の電位変化に応じて、データ線電位の変化を加速する
基板バイアスを与える手段を設けることによって、チッ
プ面積の増大をもたらすことなく、ＳＲＡＭのアクセス
タイムを短縮することができる。
【図１】本発明一実施例に係るＧａＡｓ−ＳＲＡＭの要
部構成を示す図。
部構成を示す図。
【図２】同実施例のプルアップ用ＥＦＥＴの構造を示す
図。
図。
【図３】同実施例の読出し動作を説明するための図。
【図４】同実施例でのプルアップ用ＥＦＥＴの基板バイ
アスとしきい値変化の様子を示す図。
アスとしきい値変化の様子を示す図。
【図５】同実施例の読出し時のデータ線電位変化を従来
例と比較して示す図。
例と比較して示す図。
【図６】他の実施例のプルアップ回路構成を示す図。
【図７】更に他の実施例のプルアップ回路構成を示す
図。
図。
【図８】さらに他の実施例のプルアップ回路構成を示す
図。
図。
【図９】他の実施例のプルアップ用ＭＥＳＦＥＴの構造
を示す図。
を示す図。
【図１０】ＳＲＡＭの全体構成を示すブロック図。
【図１１】従来のプルアップ回路構成を示す図。
ＭＣ…メモリセル、 ＤＬ…データ線、 ＷＬ…ワード線、 Ｑ7 …プルアップ用ＥＦＥＴ、 ＤＦ…微分回路。 １…半絶縁性ＧａＡｓ基板、 ２…ｎ型活性層、 ３…ショットキー・ゲート電極、 ４…ソース領域、 ５…ドレイン領域、 ６…ソース電極、 ７…ドレイン電極、 ８…ｐ型層。
Claims (2)
- 【請求項１】スタティック型メモリセルを配列したメモ
リセルアレイと、前記メモリセルアレイの一方向に配設
されてメモリセルとデータのやり取りを行うデータ線
と、前記データ線に設けられてデータ線に所定電位を与
えるプルアップ用電界効果トランジスタと、データ読出
し時に読出しデータ線の電位変化を検出して、そのデー
タ線に設けられた前記プルアップ用電界効果トランジス
タの基板に対してデータ線の電位変化を加速する極性の
バイアスを与える手段と、を備えたことを特徴とするス
タティック型半導体記憶装置。 - 【請求項２】ＧａＡｓＭＥＳＦＥＴを用いて構成された
スタティック型メモリセルを配列したメモリセルアレイ
と、前記メモリセルアレイの一方向に配設されてメモリ
セルとデータのやり取りを行うデータ線と、前記データ
線に設けられてデータ線に所定電位を与えるための、基
板内のｎ型活性層下にｐ型層を持つプルアップ用ＧａＡ
ｓＭＥＳＦＥＴと、前記データ線に設けられてデータ読
出し時にその読出しデータ線の電位変化を検出して、そ
のデータ線に設けられた前記プルアップ用ＧａＡｓＭＥ
ＳＦＥＴのｐ型層にバイアス・パルスを与える微分回路
と、を備えたことを特徴とするスタティック型半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3046902A JP3061875B2 (ja) | 1991-03-12 | 1991-03-12 | スタティック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3046902A JP3061875B2 (ja) | 1991-03-12 | 1991-03-12 | スタティック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04283496A JPH04283496A (ja) | 1992-10-08 |
| JP3061875B2 true JP3061875B2 (ja) | 2000-07-10 |
Family
ID=12760295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3046902A Expired - Fee Related JP3061875B2 (ja) | 1991-03-12 | 1991-03-12 | スタティック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061875B2 (ja) |
-
1991
- 1991-03-12 JP JP3046902A patent/JP3061875B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04283496A (ja) | 1992-10-08 |
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Legal Events
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|---|---|---|---|
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