JPS6273487A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPS6273487A JPS6273487A JP60211420A JP21142085A JPS6273487A JP S6273487 A JPS6273487 A JP S6273487A JP 60211420 A JP60211420 A JP 60211420A JP 21142085 A JP21142085 A JP 21142085A JP S6273487 A JPS6273487 A JP S6273487A
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- transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は半導体記憶装置で使用され、メモリセルから
読み出される微少信号を増幅して記憶データを検出する
センスアンプ回路に関する。
読み出される微少信号を増幅して記憶データを検出する
センスアンプ回路に関する。
［発明の技術的背景］
従来、この種のセンスアンプ回路として、例えば第９図
に示すようなも９が良く刈られている。
に示すようなも９が良く刈られている。
このセンスアンプ回路は、図示しないメモリセルから一
対のビット線３１．３２に読み出される相補信号により
導通制御される駆動用のＮチャネルのＭＯＳトランジス
タ３３．３４と、これらトランジスタ３３．３４の負荷
となるカレントミラー型負荷回路を構成する一対のＰチ
ャネルのＭＯＳトランジスタ３５．３６およびセンスア
ンプ回路の動作を制御するＮチャネルのＭＯＳトランジ
スタ３７で構成されている。そして検出データはトラン
ジスタ３５と３３の直列接続点に設けられた出力端子３
８から取り出される。またトランジスタ３Ｂと３４の直
列接続点はバイアス端子３９にされている。
対のビット線３１．３２に読み出される相補信号により
導通制御される駆動用のＮチャネルのＭＯＳトランジス
タ３３．３４と、これらトランジスタ３３．３４の負荷
となるカレントミラー型負荷回路を構成する一対のＰチ
ャネルのＭＯＳトランジスタ３５．３６およびセンスア
ンプ回路の動作を制御するＮチャネルのＭＯＳトランジ
スタ３７で構成されている。そして検出データはトラン
ジスタ３５と３３の直列接続点に設けられた出力端子３
８から取り出される。またトランジスタ３Ｂと３４の直
列接続点はバイアス端子３９にされている。
いま、トランジスタ３７のゲートに“１“レベルの信号
が供給され、このトランジスタ３７が導通すると、この
センスアンプ回路は動作状態に入る。
が供給され、このトランジスタ３７が導通すると、この
センスアンプ回路は動作状態に入る。
説明の便宜上、一対のビット線３Ｌ ３２は予めプリチ
ャージされ、共に“１”レベルになっているとする。図
示しないメモリセルでデータの読み出しが開始されると
、その記憶データに応じてビット線３１．３２のいずれ
か一方の電位が“Ｏ”レベルに向かって下降を開始する
。例えば、ビット線３１の電位が“０”レベルに下降し
たとする。このとき、このビット線３１にゲートが接続
されているトランジスタ３３の導通抵抗は順次増大する
。
ャージされ、共に“１”レベルになっているとする。図
示しないメモリセルでデータの読み出しが開始されると
、その記憶データに応じてビット線３１．３２のいずれ
か一方の電位が“Ｏ”レベルに向かって下降を開始する
。例えば、ビット線３１の電位が“０”レベルに下降し
たとする。このとき、このビット線３１にゲートが接続
されているトランジスタ３３の導通抵抗は順次増大する
。
他方、ビット線３２の電位は“１”レベルのままである
からトランジスタ３４は完全に導通し、バイアス端子３
９が“０″レベルにされるので、Ｐチャネルのトランジ
スタ３５の導通抵抗は低く保たれる。
からトランジスタ３４は完全に導通し、バイアス端子３
９が“０″レベルにされるので、Ｐチャネルのトランジ
スタ３５の導通抵抗は低く保たれる。
このため、トランジスタ３５と３３の導通抵抗の大小関
係に応じて、出力端子３８の電位が“１”レベルに設定
される。
係に応じて、出力端子３８の電位が“１”レベルに設定
される。
メモリセルからのデータ読み出しによりビット線３２の
電位が“０”レベルに下降する場合には、トランジスタ
３４の導通抵抗が増大し、バイアス端子３９の電位が“
１”レベルになるので、トランジスタ３５の導通抵抗が
増大する。従って、トランジスタ３５と３３の導通抵抗
の大小関係に応じて、出力端子３８の電位は“０”レベ
ルに設定される。
電位が“０”レベルに下降する場合には、トランジスタ
３４の導通抵抗が増大し、バイアス端子３９の電位が“
１”レベルになるので、トランジスタ３５の導通抵抗が
増大する。従って、トランジスタ３５と３３の導通抵抗
の大小関係に応じて、出力端子３８の電位は“０”レベ
ルに設定される。
このような動作は、メモリセルからデータを読み出す前
に一対のビット線３１３２がプリチャージされない場合
や、一対のビット線３ｉ’Ｊ ３２を同電位に設定する
イコライズを行なわないような場合についても同様であ
る。
に一対のビット線３１３２がプリチャージされない場合
や、一対のビット線３ｉ’Ｊ ３２を同電位に設定する
イコライズを行なわないような場合についても同様であ
る。
［背景技術の問題点］
ところで、上記従来のセンスアンプ回路では、動作速度
、すなわち、データの検出速度を上げるには、駆動用の
ＮチャネルのＭＯＳトランジスタ３３．３４のゲート幅
（チャネル幅）を増やすことが行われる。トランジスタ
３３．３４のゲート幅を増やすことにより、電流が増大
し、出力端子３８の電位を速く設定することができる。
、すなわち、データの検出速度を上げるには、駆動用の
ＮチャネルのＭＯＳトランジスタ３３．３４のゲート幅
（チャネル幅）を増やすことが行われる。トランジスタ
３３．３４のゲート幅を増やすことにより、電流が増大
し、出力端子３８の電位を速く設定することができる。
しかしながら、トランジスタ３３．３４のゲート幅を増
やすと、ビット線３１．３２それぞれの負荷容量が増加
し、今度はメモリセルがこれらのビット線３１．３２を
放電する時間が増加することになる。従って、従来のセ
ンスアンプ回路では読み出し速度の高速化には限界があ
る。
やすと、ビット線３１．３２それぞれの負荷容量が増加
し、今度はメモリセルがこれらのビット線３１．３２を
放電する時間が増加することになる。従って、従来のセ
ンスアンプ回路では読み出し速度の高速化には限界があ
る。
［発明の目的コ
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ビット線の負荷容量を増加させるこ
となく、高速化が実現できるセンスアンプ回路を提供す
ることにある。
あり、その目的は、ビット線の負荷容量を増加させるこ
となく、高速化が実現できるセンスアンプ回路を提供す
ることにある。
［発明の概要］
上記目的を達成するため、この発明にあっては、第１お
よび第２のバイポーラトランジスタのエミッタを基準電
位に接続し、電源電位と上記第１のバイポーラトランジ
スタのベースとの間に第１導電型の第１のＭＯＳトラン
ジスタの電流通路を挿入し、このトランジスタのゲート
は一方のビット線に接続し、電源電位と上記第２のパイ
ポーラトランジスタのベースとの間に第１導電型の第２
のＭＯＳトランジスタの電流通路を挿入し、このトラン
ジスタのゲートは他方のビット線に接続し、上記第１お
よび第２のバイポーラトランジスタのコレクタと電源電
位との間にこの第１および第２のバイポーラトランジス
タの負荷となる第１導電型の第３および第４のＭＯＳト
ランジスタそれぞれの電流通路を挿入し、基準電位と上
記第１のバイポーラトランジスタのベースとの間に第２
導電型の第５のＭＯＳトランジスタの電流通路を挿入し
、基準電位と上記第２のバイポーラトランジスタのベー
スとの間に第２導電型の第６のＭＯＳトランジスタの電
流通路を挿入し、一対のビット線の電位変化を第１導電
型の第１および第２のＭＯＳトランジスタそれぞれで増
幅して第１および第２のバイポーラトランジスタのベー
スに供給し、バイポーラトランジスタの高い電流増幅率
を利用して高速動作を実現している。
よび第２のバイポーラトランジスタのエミッタを基準電
位に接続し、電源電位と上記第１のバイポーラトランジ
スタのベースとの間に第１導電型の第１のＭＯＳトラン
ジスタの電流通路を挿入し、このトランジスタのゲート
は一方のビット線に接続し、電源電位と上記第２のパイ
ポーラトランジスタのベースとの間に第１導電型の第２
のＭＯＳトランジスタの電流通路を挿入し、このトラン
ジスタのゲートは他方のビット線に接続し、上記第１お
よび第２のバイポーラトランジスタのコレクタと電源電
位との間にこの第１および第２のバイポーラトランジス
タの負荷となる第１導電型の第３および第４のＭＯＳト
ランジスタそれぞれの電流通路を挿入し、基準電位と上
記第１のバイポーラトランジスタのベースとの間に第２
導電型の第５のＭＯＳトランジスタの電流通路を挿入し
、基準電位と上記第２のバイポーラトランジスタのベー
スとの間に第２導電型の第６のＭＯＳトランジスタの電
流通路を挿入し、一対のビット線の電位変化を第１導電
型の第１および第２のＭＯＳトランジスタそれぞれで増
幅して第１および第２のバイポーラトランジスタのベー
スに供給し、バイポーラトランジスタの高い電流増幅率
を利用して高速動作を実現している。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係るセンスアンプ回路の第１の実施
例の構成を示す回路図である。
例の構成を示す回路図である。
正極性の電源電位ＶＤＤと基準電位ｖＳＳとの間にはＰ
チャネルのＭＯＳトランジスタ１１およびＮチャネルの
ＭＯＳトランジスタ１２のソース、ドレイン間が直列に
挿入されている。そして上記両トランジスタｌｌ、 １
２のゲートは共通接続され、この共通ゲートは一方のビ
ット線１３に接続されている。同様に正極性の電源電位
ＶＤＤと基準電位ｖＳＳとの間にはＰチャネルのＭＯＳ
トランジスタ１４およびＮチャネルのＭＯＳトランジス
タ１５のソース、ドレイン間が直列に挿入されている。
チャネルのＭＯＳトランジスタ１１およびＮチャネルの
ＭＯＳトランジスタ１２のソース、ドレイン間が直列に
挿入されている。そして上記両トランジスタｌｌ、 １
２のゲートは共通接続され、この共通ゲートは一方のビ
ット線１３に接続されている。同様に正極性の電源電位
ＶＤＤと基準電位ｖＳＳとの間にはＰチャネルのＭＯＳ
トランジスタ１４およびＮチャネルのＭＯＳトランジス
タ１５のソース、ドレイン間が直列に挿入されている。
そして上記両トランジスタ１４．１５のゲートも共通接
続され、この共通ゲートは他方のビット線１Ｂに接続さ
れている。
続され、この共通ゲートは他方のビット線１Ｂに接続さ
れている。
上記トランジスタ１１．１２の直列接続点およびトラン
ジスタ１４．１５の直列接続点にはＮＰＮ型のバイポー
ラトランジスタ１７．１８それぞれのベースが接続され
ており、両トランジスタ１７．１８のエミッタは共に基
準電位ｖＳＳに接続されている。また上記両トランリス
タｔ７、！８それぞれのコレクタと電源電位ＶＤＤとの
間にはＰチャネルのＭＯＳトランジスタ１９．２０それ
ぞれのソース、ドレイン間が挿入されている。上記Ｐチ
ャネルの一方のトランジスタ１９のゲートは上記バイポ
ーラトランジスタ１８のコレクタに接続され、Ｐチャネ
ルの他方のトランジスタ２０のゲートは上記バイポーラ
トランジスタ１７のコレクタに接続されている。すなわ
ち、上記ＰチャネルのＭＯＳトランジスタ１９．２Ｇは
、上記バイポーラトランジスタ１７．１８に対するいわ
ゆるクロスカップル型の負荷回路を構成している。
ジスタ１４．１５の直列接続点にはＮＰＮ型のバイポー
ラトランジスタ１７．１８それぞれのベースが接続され
ており、両トランジスタ１７．１８のエミッタは共に基
準電位ｖＳＳに接続されている。また上記両トランリス
タｔ７、！８それぞれのコレクタと電源電位ＶＤＤとの
間にはＰチャネルのＭＯＳトランジスタ１９．２０それ
ぞれのソース、ドレイン間が挿入されている。上記Ｐチ
ャネルの一方のトランジスタ１９のゲートは上記バイポ
ーラトランジスタ１８のコレクタに接続され、Ｐチャネ
ルの他方のトランジスタ２０のゲートは上記バイポーラ
トランジスタ１７のコレクタに接続されている。すなわ
ち、上記ＰチャネルのＭＯＳトランジスタ１９．２Ｇは
、上記バイポーラトランジスタ１７．１８に対するいわ
ゆるクロスカップル型の負荷回路を構成している。
そしてトランジスタ１７．１１！のコレクタから一対の
出力端子２１．２２が取り出されている。
出力端子２１．２２が取り出されている。
なお、この実施例のセンスアンプ回路は、図示しないメ
モリセルからのデータ読み出しに先立ち、一対のビット
線１３．１６の電位が共に“１ルベルにプリチャージさ
れるプリチャージ型の記憶装置に用いられるものである
。
モリセルからのデータ読み出しに先立ち、一対のビット
線１３．１６の電位が共に“１ルベルにプリチャージさ
れるプリチャージ型の記憶装置に用いられるものである
。
次に動作を説明する。ビット線１３．１Ｇがプリチャー
ジされた後はトランジスタ１２．１５のゲート電−位が
共に“１″レベルにされているので、この両トランジス
タ１２．１５は導通している。これによりバイポーラト
ランジスタ１７．１８のベース電位はｖＳＳにされ、両
トランジスタ１７．１８のコレクタ、エミッタ間は非導
通状態になる。従って、このときはＰチャネルのＭＯＳ
トランジスタ１９．２０の働きにより一対の出力端子２
１．２２の電位はＶＤＤ−ＩＶＴ）ＩＰＩに保たれる。
ジされた後はトランジスタ１２．１５のゲート電−位が
共に“１″レベルにされているので、この両トランジス
タ１２．１５は導通している。これによりバイポーラト
ランジスタ１７．１８のベース電位はｖＳＳにされ、両
トランジスタ１７．１８のコレクタ、エミッタ間は非導
通状態になる。従って、このときはＰチャネルのＭＯＳ
トランジスタ１９．２０の働きにより一対の出力端子２
１．２２の電位はＶＤＤ−ＩＶＴ）ＩＰＩに保たれる。
ただし、ＶＴＨＰはＰチャネルＭＯＳトランジスタの閾
値電圧である。
値電圧である。
次に選択されたメモリセルからデータが読み出されると
、ビット線１３．１Ｂのいずれか一方の電位が“Ｏ”レ
ベルに下降する。このとき、例えばビット線１３の電位
が下降し始めたとすると、この後、Ｐチャネルのトラン
ジスタ１１が導通し始め、バイポーラトランジスタ１７
のベース電位が順次上昇する。そしてこの電位がＶＢＥ
（バイポーラトランジスタのベース、エミッタ接合間の
接合電圧）を越えた時点からトランジスタ１７のコレク
タ、エミッタ間が導通し、導通後は出力端子２１の電位
が当初のＶＤＤ−ＩＶＴＨＰ ｌからＶＳＳに向かって
下降する。この電位は最終的に“Ｏ”レベルに設定され
る。
、ビット線１３．１Ｂのいずれか一方の電位が“Ｏ”レ
ベルに下降する。このとき、例えばビット線１３の電位
が下降し始めたとすると、この後、Ｐチャネルのトラン
ジスタ１１が導通し始め、バイポーラトランジスタ１７
のベース電位が順次上昇する。そしてこの電位がＶＢＥ
（バイポーラトランジスタのベース、エミッタ接合間の
接合電圧）を越えた時点からトランジスタ１７のコレク
タ、エミッタ間が導通し、導通後は出力端子２１の電位
が当初のＶＤＤ−ＩＶＴＨＰ ｌからＶＳＳに向かって
下降する。この電位は最終的に“Ｏ”レベルに設定され
る。
このとき、他方のビット線■６の電位は＃１″レベルの
ままであり、ＮチャネルのＭＯＳトランジスタ１５は導
通状態になっているので、バイポーラトランジスタ１８
は非導通状態のままである。さらに出力端子２１が“０
″レベルにされるので、ＰチャネルのＭＯＳトランジス
タ２０が導通し、出力端子２２の電位は逆に当初のＶＤ
Ｄ−ＩＶＴＨＰＩからＶＤＤに向かって上昇する。すな
わち、ビット線■３のわずかな電位降下が出力端子２１
の急激な電位降下を引き起こしたことになる。これとは
逆に、ビット線１Ｂの電位が降下した場合には、バイポ
ーラトランジスタ１７が非導通のままになり、バイポー
ラトランジスタ１８が導通し、出力端子２１が“１“レ
ベル、出力端子２２が“θ″レベルそれぞれ設定される
。
ままであり、ＮチャネルのＭＯＳトランジスタ１５は導
通状態になっているので、バイポーラトランジスタ１８
は非導通状態のままである。さらに出力端子２１が“０
″レベルにされるので、ＰチャネルのＭＯＳトランジス
タ２０が導通し、出力端子２２の電位は逆に当初のＶＤ
Ｄ−ＩＶＴＨＰＩからＶＤＤに向かって上昇する。すな
わち、ビット線■３のわずかな電位降下が出力端子２１
の急激な電位降下を引き起こしたことになる。これとは
逆に、ビット線１Ｂの電位が降下した場合には、バイポ
ーラトランジスタ１７が非導通のままになり、バイポー
ラトランジスタ１８が導通し、出力端子２１が“１“レ
ベル、出力端子２２が“θ″レベルそれぞれ設定される
。
ところで、上記実施例回路においてバイポーラトランジ
スタ１７．１８はその電流増幅率が例えば１００程度と
大きいので、トランジスタ１１もしくは１４に流れる電
流はこれらバイポーラトランジスタ】７．１８で十分に
増幅される。この結果、出力端子２１もしくは２２は急
速に放電が行われ、その電位は短時間で“０゛レベルに
設定される。従って、高速動作が実現される。しかも、
ビット線１３．１６の信号で駆動されるＰチャネルのト
ランジスタ１１．１４は大きなゲート幅を持つものを使
用しなくてもセンスアンプ回路としての高速動作が達成
されるので、ビット線１３、ＩＢの負荷容量の増大は生
じない。
スタ１７．１８はその電流増幅率が例えば１００程度と
大きいので、トランジスタ１１もしくは１４に流れる電
流はこれらバイポーラトランジスタ】７．１８で十分に
増幅される。この結果、出力端子２１もしくは２２は急
速に放電が行われ、その電位は短時間で“０゛レベルに
設定される。従って、高速動作が実現される。しかも、
ビット線１３．１６の信号で駆動されるＰチャネルのト
ランジスタ１１．１４は大きなゲート幅を持つものを使
用しなくてもセンスアンプ回路としての高速動作が達成
されるので、ビット線１３、ＩＢの負荷容量の増大は生
じない。
第２図はこの発明の第２の実施例の構成を示す回路図で
ある。上記第１図の実施例のセンスアンプ回路はプリチ
ャージ型の記憶装置に用いられるものであったが、この
実施例の回路は一対のビット線１３．１Ｂそれぞれに負
荷トランジスタを接続し、ビット線１３．１Ｂを常時“
１”レベルに保持しておく、いわゆる非同期型の記憶装
置に用いられるものである。第２図においてＰチャネル
のＭＯＳトランジスタ２３．２４は一対のビット線１３
．１４用の負荷トランジスタであり、ゲートはビット線
１３．１４に接続されている。
ある。上記第１図の実施例のセンスアンプ回路はプリチ
ャージ型の記憶装置に用いられるものであったが、この
実施例の回路は一対のビット線１３．１Ｂそれぞれに負
荷トランジスタを接続し、ビット線１３．１Ｂを常時“
１”レベルに保持しておく、いわゆる非同期型の記憶装
置に用いられるものである。第２図においてＰチャネル
のＭＯＳトランジスタ２３．２４は一対のビット線１３
．１４用の負荷トランジスタであり、ゲートはビット線
１３．１４に接続されている。
この実施例回路ではメモリセルからデータを読み出す前
に、一対のビット線１３．１Ｂの電位がそれぞれＶＤＤ
−ＩＶＴ）Ｉ ｐ ｌにされている。この状態でデータ
が読み出されると、一方のビット線電位の降下により、
ＰチャネルのＭＯＳトランジスタＩＬ １４のいずれか
が直ちに導通するので、バイポーラトランジスタ１７も
しくは１８のベース電位の上昇が速い時期に生じる。こ
のため、読み出し速度が高速化される。
に、一対のビット線１３．１Ｂの電位がそれぞれＶＤＤ
−ＩＶＴ）Ｉ ｐ ｌにされている。この状態でデータ
が読み出されると、一方のビット線電位の降下により、
ＰチャネルのＭＯＳトランジスタＩＬ １４のいずれか
が直ちに導通するので、バイポーラトランジスタ１７も
しくは１８のベース電位の上昇が速い時期に生じる。こ
のため、読み出し速度が高速化される。
第３図はこの発明の第３の実施例の構成を示す回路図で
ある。この実施例回路では、前記第１図の実施例回路の
負荷用のＰチャネルのトランジスタ１９．２０のゲート
の接続を変更するようにしたものである。すなわち、ト
ランジスタ１９．２０のゲートがバイポーラトランジス
タ１８のコレクタに共通に接続されている。このような
負荷は第９図に示す従来回路と同様のカレントミラー型
のものとなっている。このような負荷を用いた場合にも
前記と同様に高速動作を実現することができ′る。
ある。この実施例回路では、前記第１図の実施例回路の
負荷用のＰチャネルのトランジスタ１９．２０のゲート
の接続を変更するようにしたものである。すなわち、ト
ランジスタ１９．２０のゲートがバイポーラトランジス
タ１８のコレクタに共通に接続されている。このような
負荷は第９図に示す従来回路と同様のカレントミラー型
のものとなっている。このような負荷を用いた場合にも
前記と同様に高速動作を実現することができ′る。
第４図はこの発明の第４の実施例の構成を示す回路図で
ある。この実施例回路では、前記第２図の非同期型記憶
装置に用いられるセンスアンプ回路に対し、上記第３図
の実施例回路と同様に負荷用トランジスタ１９．２０の
ゲートの接続を変更してカレントミラー型負荷としたも
のである。
ある。この実施例回路では、前記第２図の非同期型記憶
装置に用いられるセンスアンプ回路に対し、上記第３図
の実施例回路と同様に負荷用トランジスタ１９．２０の
ゲートの接続を変更してカレントミラー型負荷としたも
のである。
第５図はこの発明の第５の実施例の構成を示す回路図で
ある。この実施例回路では前記第１図の実施例回路にお
けるＮチャネルＭＯＳｌ−ランジスタ１２．１５のゲー
トの接続を変更するようにしたちのである。すなわち、
上記両トランジスタ１２．１５のゲートを一対の各ビッ
ト線１３．１Ｂに接続する代わりに、制御信号が供給さ
れる端子２５に共通に接続するようにしたものである。
ある。この実施例回路では前記第１図の実施例回路にお
けるＮチャネルＭＯＳｌ−ランジスタ１２．１５のゲー
トの接続を変更するようにしたちのである。すなわち、
上記両トランジスタ１２．１５のゲートを一対の各ビッ
ト線１３．１Ｂに接続する代わりに、制御信号が供給さ
れる端子２５に共通に接続するようにしたものである。
そしてこの端子２５には、一対のビット線１３．１Ｂの
プリチャージ期間に１”レベルにされ、プリチャージ期
間の終了後は“０”レベルにされる制御信号が供給され
る。
プリチャージ期間に１”レベルにされ、プリチャージ期
間の終了後は“０”レベルにされる制御信号が供給され
る。
この実施例回路において、プリチャージ期間に一対のビ
ット線１３．１８が１”レベルにされるので、Ｐチャネ
ルのトランジスタ１１．１５はそれぞれ非導通状態にな
る。このとき、端子２５の制御信号により、Ｎチャネル
のトランジスタ１２．１５はそれぞれ導通状態になる。
ット線１３．１８が１”レベルにされるので、Ｐチャネ
ルのトランジスタ１１．１５はそれぞれ非導通状態にな
る。このとき、端子２５の制御信号により、Ｎチャネル
のトランジスタ１２．１５はそれぞれ導通状態になる。
従って、バイポーラトランジスタ１７．１８のベース電
位はこのトランジスタ１２．１５それぞれによりｖＳＳ
にされ、バイポーラトランジスタ１フ、１８のベース、
エミッタ間はそれぞれ非導通状態になる。次にデータの
読み出し動作が開始されると同時に端子２５の制御信号
が“Ｏ”レベルになり、トランジスタ１２．１５はそれ
ぞれ完全に非導通状態になる。データの読み出し動作が
開始された直後ではバイポーラトランジスタ１７．１８
のベースは電位的に浮遊状態になるが、ベース電流の注
入がないのでそれぞれのコレクタ、エミッタ間は非導通
状態に保たれる。従って、このとき出力端子２Ｌ ２２
の電位は、ＰチャネルのＭＯＳトランジスタ１９．２０
の働きにより ＶＤＤ−ＩＶＴＨＰＩにされる。次にメ
モリセルが選択されデータが読み出されると、ビット線
１３．１６のいずれか一方の電位が降下する。例えばビ
ット線１３の電位が降下したとすると、ＰチャネルのＭ
ＯＳトランジスタ１１が導通を開始する。このとき、こ
のＭＯＳトランジスタ１１と共にＶＤＤとｖＳＳとの間
にソース、ドレイン間が直列に挿入されているＮチャネ
ルのＭＯＳトランジスタ１２は完全に非導通状態にされ
ているので、ＰチャネルのＭＯＳトランジスタ１１に流
れる電流の全部がバイポーラトランジスタ１７のベース
電流となる。従って、この実施例回路では前記第１図の
実施例回路よりもバイポーラトランジスタ１７を急速に
スイッチングさせることができ、より高速化が達成され
る。
位はこのトランジスタ１２．１５それぞれによりｖＳＳ
にされ、バイポーラトランジスタ１フ、１８のベース、
エミッタ間はそれぞれ非導通状態になる。次にデータの
読み出し動作が開始されると同時に端子２５の制御信号
が“Ｏ”レベルになり、トランジスタ１２．１５はそれ
ぞれ完全に非導通状態になる。データの読み出し動作が
開始された直後ではバイポーラトランジスタ１７．１８
のベースは電位的に浮遊状態になるが、ベース電流の注
入がないのでそれぞれのコレクタ、エミッタ間は非導通
状態に保たれる。従って、このとき出力端子２Ｌ ２２
の電位は、ＰチャネルのＭＯＳトランジスタ１９．２０
の働きにより ＶＤＤ−ＩＶＴＨＰＩにされる。次にメ
モリセルが選択されデータが読み出されると、ビット線
１３．１６のいずれか一方の電位が降下する。例えばビ
ット線１３の電位が降下したとすると、ＰチャネルのＭ
ＯＳトランジスタ１１が導通を開始する。このとき、こ
のＭＯＳトランジスタ１１と共にＶＤＤとｖＳＳとの間
にソース、ドレイン間が直列に挿入されているＮチャネ
ルのＭＯＳトランジスタ１２は完全に非導通状態にされ
ているので、ＰチャネルのＭＯＳトランジスタ１１に流
れる電流の全部がバイポーラトランジスタ１７のベース
電流となる。従って、この実施例回路では前記第１図の
実施例回路よりもバイポーラトランジスタ１７を急速に
スイッチングさせることができ、より高速化が達成され
る。
第６図はこの発明の第６の実施例の構成を示す回路図で
ある。この実施例回路は前記第２図の実施例回路に上記
第５図の実施例回路のような変更を加えたものである。
ある。この実施例回路は前記第２図の実施例回路に上記
第５図の実施例回路のような変更を加えたものである。
すなわち、ＮチャネルＭＯＳトランジスタ１２．１５の
ゲートを制御信号の端子２５に共通に接続し、読み出し
期間に両トランジスタ１２．１５を非導通状態にするこ
とにより、より高速化を達成するようにしたものである
。
ゲートを制御信号の端子２５に共通に接続し、読み出し
期間に両トランジスタ１２．１５を非導通状態にするこ
とにより、より高速化を達成するようにしたものである
。
第７図はこの発明の第７の実施例の構成を示す回路図で
ある。この実施例回路は上記第５図の実施例回路におけ
る負荷用のトランジスタ１９．２０のゲートの接続を、
前記第３図もしくは第４図と同様に変更するようにした
ものである。
ある。この実施例回路は上記第５図の実施例回路におけ
る負荷用のトランジスタ１９．２０のゲートの接続を、
前記第３図もしくは第４図と同様に変更するようにした
ものである。
第８図はこの発明の第８の実施例の構成を示す回路図で
ある。この実施例回路は上記第６図の実施例回路におけ
る負荷用のトランジスタ１９．２０のゲートの接続を、
前記第３図もしくは第４図と同Ｅｌに変更するようにし
たものである。
ある。この実施例回路は上記第６図の実施例回路におけ
る負荷用のトランジスタ１９．２０のゲートの接続を、
前記第３図もしくは第４図と同Ｅｌに変更するようにし
たものである。
［発明の効果］
以−ヒ説明したようにこの発明によれば、ビット線の負
荷容量を増加させることなく、高速化が実現できるセン
スアンプ回路を提供することができる。
荷容量を増加させることなく、高速化が実現できるセン
スアンプ回路を提供することができる。
第１図はこの発明の第１の実施例の構成を示す回路図、
第２図はこの発明の第２の実施例の構成を示す回路図、
第３図はこの発明の第３の実施例の構成を示す回路図、
第４図はこの発明の第４の実施例の構成を示す回路図、
第５図はこの発明の第５の実施例の構成を示す回路図、
第６図はこの発明の第６の実施例の構成を示す回路図、
第７図はこの発明の第７の、実施例の構成を示す回路図
、第８図はこの発明の第８の実施例の構成を示す回路図
、第９図は従来例の回路図である。 １１、１４．１９．２０．２３．２４・・・Ｐチャネル
のＭＯＳトランジスタ、１２．１５・・・Ｎチャネルの
ＭＯＳトランジスタ、１３．１６・・・ビット線、１７
．１８・・・ＮＰＮ型のバイポーラトランジスタ、２１
．２２・・・出力端子、２５・・・制御信号の端子。 出願人代理人 弁理士 鈴江武彦 Ｖｓｓ Ｖｓｓ Ｖｓｓ 第１図 Ｖｓｓ Ｖｓｓ Ｖｓｓ Ｖｓｓ Ｖｓｓ Ｖｓｓ 第３図 Ｖｓｓ Ｖｓｓ ’ＩＳｓ ′１Ｒ５ｖ！Ｊ 第６図 第７図 第８図
第２図はこの発明の第２の実施例の構成を示す回路図、
第３図はこの発明の第３の実施例の構成を示す回路図、
第４図はこの発明の第４の実施例の構成を示す回路図、
第５図はこの発明の第５の実施例の構成を示す回路図、
第６図はこの発明の第６の実施例の構成を示す回路図、
第７図はこの発明の第７の、実施例の構成を示す回路図
、第８図はこの発明の第８の実施例の構成を示す回路図
、第９図は従来例の回路図である。 １１、１４．１９．２０．２３．２４・・・Ｐチャネル
のＭＯＳトランジスタ、１２．１５・・・Ｎチャネルの
ＭＯＳトランジスタ、１３．１６・・・ビット線、１７
．１８・・・ＮＰＮ型のバイポーラトランジスタ、２１
．２２・・・出力端子、２５・・・制御信号の端子。 出願人代理人 弁理士 鈴江武彦 Ｖｓｓ Ｖｓｓ Ｖｓｓ 第１図 Ｖｓｓ Ｖｓｓ Ｖｓｓ Ｖｓｓ Ｖｓｓ Ｖｓｓ 第３図 Ｖｓｓ Ｖｓｓ ’ＩＳｓ ′１Ｒ５ｖ！Ｊ 第６図 第７図 第８図
Claims (5)
- （１）一方および他方のビット線と、それぞれエミッタ
が基準電位に接続された第１および第２のバイポーラト
ランジスタと、電流通路が電源電位と上記第１のバイポ
ーラトランジスタのベースとの間に挿入され、ゲートが
上記一方のビット線に接続された第１導電型の第１のＭ
ＯＳトランジスタと、電流通路が電源電位と上記第２の
バイポーラトランジスタのベースとの間に挿入され、ゲ
ートが上記他方のビット線に接続された第１導電型の第
２のＭＯＳトランジスタと、上記第１および第２のバイ
ポーラトランジスタのコレクタと上記電源電位との間に
それぞれの電流通路が挿入され、上記第１および第２の
バイポーラトランジスタの負荷となる第１導電型の第３
および第４のＭＯＳトランジスタと、電流通路が基準電
位と上記第１のバイポーラトランジスタのベースとの間
に挿入された第２導電型の第５のＭＯＳトランジスタと
、電流通路が基準電位と上記第２のバイポーラトランジ
スタのベースとの間に挿入された第２導電型の第６のＭ
ＯＳトランジスタとを具備したことを特徴するセンスア
ンプ回路。 - （２）前記第５および第６のＭＯＳトランジスタのゲー
トが前記一方および他方のビット線それぞれに接続され
ている特許請求の範囲第１項に記載のセンスアンプ回路
。 - （３）前記第５および第６のＭＯＳトランジスタのゲー
トに同一の制御信号が供給されように構成されている特
許請求の範囲第１項に記載のセンスアンプ回路。 - （４）前記第３および第４のＭＯＳトランジスタのゲー
トが前記第２および第１のバイポーラトランジスタのコ
レクタそれぞれに接続されている特許請求の範囲第１項
に記載のセンスアンプ回路。 - （５）前記第３および第４のＭＯＳトランジスタのゲー
トが前記第１および第２のバイポーラトランジスタのい
ずれか一方のコレクタに共通に接続されている特許請求
の範囲第１項に記載のセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211420A JPS6273487A (ja) | 1985-09-25 | 1985-09-25 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211420A JPS6273487A (ja) | 1985-09-25 | 1985-09-25 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273487A true JPS6273487A (ja) | 1987-04-04 |
Family
ID=16605658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60211420A Pending JPS6273487A (ja) | 1985-09-25 | 1985-09-25 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273487A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278296A (ja) * | 1991-02-04 | 1992-10-02 | Internatl Business Mach Corp <Ibm> | メモリ |
| JPH08212787A (ja) * | 1995-02-09 | 1996-08-20 | Nec Corp | 半導体記憶装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352022A (en) * | 1976-10-22 | 1978-05-12 | Hitachi Ltd | Pre-amplifier |
| JPS55129994A (en) * | 1979-03-26 | 1980-10-08 | Nec Corp | Semiconductor memory device |
| JPS5934656A (ja) * | 1982-08-20 | 1984-02-25 | Toshiba Corp | 半導体記憶装置のセンスアンプ |
| JPS59121688A (ja) * | 1982-12-28 | 1984-07-13 | Toshiba Corp | スタテイツクランダムアクセスメモリ− |
| JPS59203296A (ja) * | 1983-04-30 | 1984-11-17 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-09-25 JP JP60211420A patent/JPS6273487A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352022A (en) * | 1976-10-22 | 1978-05-12 | Hitachi Ltd | Pre-amplifier |
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|---|---|---|---|---|
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| JPH08212787A (ja) * | 1995-02-09 | 1996-08-20 | Nec Corp | 半導体記憶装置 |
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