JPH04278296A - メモリ - Google Patents
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- JPH04278296A JPH04278296A JP3323876A JP32387691A JPH04278296A JP H04278296 A JPH04278296 A JP H04278296A JP 3323876 A JP3323876 A JP 3323876A JP 32387691 A JP32387691 A JP 32387691A JP H04278296 A JPH04278296 A JP H04278296A
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- 238000005516 engineering process Methods 0.000 abstract description 5
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 230000000295 complement effect Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
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Landscapes
- Static Random-Access Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はラツチ駆動装置に関し、
特にスタテイツクランダムアクセスメモリ（ＳＲＡＭ）
のアレイからデータを読み取る際に用いるラツチ駆動回
路について、ＢＩＣＭＯＳ技術を用いる際に適用して好
適なものである。
特にスタテイツクランダムアクセスメモリ（ＳＲＡＭ）
のアレイからデータを読み取る際に用いるラツチ駆動回
路について、ＢＩＣＭＯＳ技術を用いる際に適用して好
適なものである。
【０００２】
【従来の技術】スタテイツクランダムアクセスメモリ（
ＳＲＡＭ、ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ ）セルを効果的に読み取るプロセスに
は実行されるべきいくつかの動作を必要とする。例えば
、特定のセルが選択された後、当該セル内のデータを読
み取るために検出決定動作が実行されなければならない
。これには通常当該セルに結合された一対のビツトライ
ン間の差動電圧を検出する検出増幅回路を必要とする。 さらに、次の処理のためにデータを保持するためのラツ
チ回路を作動状態にしたい場合がある。このラツチ回路
は一般的にクロツク信号を用いる同期型として動作され
る。
ＳＲＡＭ、ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ ）セルを効果的に読み取るプロセスに
は実行されるべきいくつかの動作を必要とする。例えば
、特定のセルが選択された後、当該セル内のデータを読
み取るために検出決定動作が実行されなければならない
。これには通常当該セルに結合された一対のビツトライ
ン間の差動電圧を検出する検出増幅回路を必要とする。 さらに、次の処理のためにデータを保持するためのラツ
チ回路を作動状態にしたい場合がある。このラツチ回路
は一般的にクロツク信号を用いる同期型として動作され
る。
【０００３】またデータ信号を異なる電圧又は電流レベ
ルに変換することにより外部論理回路を適正に作動状態
にする必要が頻繁にある。データ読出し回路の異なるス
テージが異なるトランジスタ技術により構成される場合
このことは特に重要となる。例えば、検出増幅回路は多
くの場合バイポーラトランジスタを用いて非常に小さい
信号変化幅で動作するが、ラツチ回路及び論理回路はよ
り大きい「ＥＣＬ」（ｅｍｉｔｔｅｒ −ｃｏｕｐｌｅ
ｄ ｌｏｇｉｃ）レベルにおいて動作し、又はＦＥＴト
ランジスタを用いてさらにより高い「ＣＭＯＳ」（ｃｏ
ｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ − ｏｘｉｄｅ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ） 又は「ＢＩＣＭＯＳ
」（ｂｉｐｏｌａｒ ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍ
ｅｔａｌ −ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）レベルにおいて動作する。
ルに変換することにより外部論理回路を適正に作動状態
にする必要が頻繁にある。データ読出し回路の異なるス
テージが異なるトランジスタ技術により構成される場合
このことは特に重要となる。例えば、検出増幅回路は多
くの場合バイポーラトランジスタを用いて非常に小さい
信号変化幅で動作するが、ラツチ回路及び論理回路はよ
り大きい「ＥＣＬ」（ｅｍｉｔｔｅｒ −ｃｏｕｐｌｅ
ｄ ｌｏｇｉｃ）レベルにおいて動作し、又はＦＥＴト
ランジスタを用いてさらにより高い「ＣＭＯＳ」（ｃｏ
ｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ − ｏｘｉｄｅ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ） 又は「ＢＩＣＭＯＳ
」（ｂｉｐｏｌａｒ ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍ
ｅｔａｌ −ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）レベルにおいて動作する。
【０００４】
【発明が解決しようとする課題】ほとんどのＳＲＡＭに
対する設計問題の重要点は周辺論理回路又は駆動回路に
通常必要とされる検出回路出力の小信号変化幅及び大入
力信号変化幅間にインタフエース回路を供給することで
ある。一般的に、検出回路の信号変化幅は約２００〜
３００〔ｍｍＶ 〕でＥＣＬ技術を用いる場合、当該周
辺論理回路は約８００ 〔ｍｍＶ 〕を必要とするか、
又は周辺論理回路がＣＭＯＳ又はＢＩＣＭＯＳ技術を用
いる場合は２ 〜３ 〔Ｖ 〕を必要とする。理論的に
検出増幅回路をＥＣＬレベルにすることができても、こ
のことが最も大きなＳＲＡＭに対する実際的な解決とは
ならない。
対する設計問題の重要点は周辺論理回路又は駆動回路に
通常必要とされる検出回路出力の小信号変化幅及び大入
力信号変化幅間にインタフエース回路を供給することで
ある。一般的に、検出回路の信号変化幅は約２００〜
３００〔ｍｍＶ 〕でＥＣＬ技術を用いる場合、当該周
辺論理回路は約８００ 〔ｍｍＶ 〕を必要とするか、
又は周辺論理回路がＣＭＯＳ又はＢＩＣＭＯＳ技術を用
いる場合は２ 〜３ 〔Ｖ 〕を必要とする。理論的に
検出増幅回路をＥＣＬレベルにすることができても、こ
のことが最も大きなＳＲＡＭに対する実際的な解決とは
ならない。
【０００５】検出回路がＣＭＯＳ又はＢＩＣＭＯＳレベ
ルに駆動されなければならない場合、必要とする電圧利
得はバイポーラトランジスタが飽和のためにＥＣＬ型回
路の能力を通常超えてしまう。１つの解決策にインタフ
エース回路としてＣＭＯＳインバータの連鎖回路を用い
ることがある。しかしながら、この連鎖回路は過大な遅
延を生ずる。
ルに駆動されなければならない場合、必要とする電圧利
得はバイポーラトランジスタが飽和のためにＥＣＬ型回
路の能力を通常超えてしまう。１つの解決策にインタフ
エース回路としてＣＭＯＳインバータの連鎖回路を用い
ることがある。しかしながら、この連鎖回路は過大な遅
延を生ずる。
【０００６】さらに、性能を改善するための試みとして
米国特許第４６１６３４２号のようなゲートされたラツ
チ回路を用いるものがあり、この特許において検出増幅
回路はパスゲートを介してレベルシフト回路及びラツチ
回路を駆動し、その後当該ラツチ回路は出力が信号ＤＡ
であるメイン増幅回路を駆動する。
米国特許第４６１６３４２号のようなゲートされたラツ
チ回路を用いるものがあり、この特許において検出増幅
回路はパスゲートを介してレベルシフト回路及びラツチ
回路を駆動し、その後当該ラツチ回路は出力が信号ＤＡ
であるメイン増幅回路を駆動する。
【０００７】
【課題を解決するための手段】かかる問題を解決するた
め本発明においては、（ａ）ゲートするためにパスゲー
トを除去して電流源を用いる。かくしてパスゲートにお
いて生ずる遅延が除去されることによりより速い性能が
得られる。（ｂ）出力増幅回路に高速の信号変化を与え
るようにＢＩＣＭＯＳラツチ駆動回路と並列なラツチ回
路を含むことによりアクセスをより迅速にすることがで
きる。（ｃ）ラツチ回路に非同期動作を与える。（ｄ）
バイポーラ及びＦＥＴ装置をもつ出力駆動回路を設計す
ることにより高速かつ大容量の負荷を得る。（ｅ）論理
回路をＲＡＭ回路に広く埋設する。
め本発明においては、（ａ）ゲートするためにパスゲー
トを除去して電流源を用いる。かくしてパスゲートにお
いて生ずる遅延が除去されることによりより速い性能が
得られる。（ｂ）出力増幅回路に高速の信号変化を与え
るようにＢＩＣＭＯＳラツチ駆動回路と並列なラツチ回
路を含むことによりアクセスをより迅速にすることがで
きる。（ｃ）ラツチ回路に非同期動作を与える。（ｄ）
バイポーラ及びＦＥＴ装置をもつ出力駆動回路を設計す
ることにより高速かつ大容量の負荷を得る。（ｅ）論理
回路をＲＡＭ回路に広く埋設する。
【０００８】
【作用】本発明の一実施例のラツチ駆動回路は、差動検
出増幅回路と、当該検出増幅回路に結合されたラツチ駆
動回路と、当該ラツチ駆動回路に結合されたラツチ回路
と、当該ラツチ回路と並列のラツチ駆動回路に結合され
た少なくとも１つの出力駆動回路とを具える。他の実施
例のメモリは、２つのビツトラインに結合された少なく
とも１つのメモリセルと、当該セル内のデータビツトを
検出するようにビツトラインに結合された差動検出増幅
回路と、当該検出増幅回路の出力端子に結合された交差
結合ラツチ駆動回路と、当該ラツチ駆動回路の出力端子
に結合された交差結合ラツチ回路と、当該ラツチ駆動回
路の出力端子及び当該ラツチ回路の出力端子に並列に結
合された第１及び第２出力駆動回路とを設けるようにす
る。
出増幅回路と、当該検出増幅回路に結合されたラツチ駆
動回路と、当該ラツチ駆動回路に結合されたラツチ回路
と、当該ラツチ回路と並列のラツチ駆動回路に結合され
た少なくとも１つの出力駆動回路とを具える。他の実施
例のメモリは、２つのビツトラインに結合された少なく
とも１つのメモリセルと、当該セル内のデータビツトを
検出するようにビツトラインに結合された差動検出増幅
回路と、当該検出増幅回路の出力端子に結合された交差
結合ラツチ駆動回路と、当該ラツチ駆動回路の出力端子
に結合された交差結合ラツチ回路と、当該ラツチ駆動回
路の出力端子及び当該ラツチ回路の出力端子に並列に結
合された第１及び第２出力駆動回路とを設けるようにす
る。
【０００９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１０】図１は本発明の一実施例の機能的なブロツ
ク図を示す。しかしながら、本発明はこの特別な構成要
素に限定されるものではない。
ク図を示す。しかしながら、本発明はこの特別な構成要
素に限定されるものではない。
【００１１】図１において、メモリセル１０が２進数を
記憶するために用意されている。このメモリセル１０は
米国特許第４６１６３４２号に示されるように４デバイ
ス又は６デバイスＦＥＴセルのようないくつかの従来型
式のＳＲＡＭセルを有する。またバイポーラすなわちＢ
ＩＣＭＯＳセルを用いることもできる。
記憶するために用意されている。このメモリセル１０は
米国特許第４６１６３４２号に示されるように４デバイ
ス又は６デバイスＦＥＴセルのようないくつかの従来型
式のＳＲＡＭセルを有する。またバイポーラすなわちＢ
ＩＣＭＯＳセルを用いることもできる。
【００１２】メモリセル１０は２つのビツトラインＢＬ
及びＢＲに結合されかつ１つのワードライン（図示せず
）に結合される。データは当該ビツトラインＢＬ及びＢ
Ｒに結合された従来のバイポーラ検出増幅回路１２によ
つてメモリセルから読み取られ、バイポーラ検出増幅回
路１２はビツトライン上の差動電圧を検出する。
及びＢＲに結合されかつ１つのワードライン（図示せず
）に結合される。データは当該ビツトラインＢＬ及びＢ
Ｒに結合された従来のバイポーラ検出増幅回路１２によ
つてメモリセルから読み取られ、バイポーラ検出増幅回
路１２はビツトライン上の差動電圧を検出する。
【００１３】本発明の特徴は非同期ラツチ回路１６及び
第１出力駆動回路１と並列に組み合わされるように結合
されたラツチ駆動回路１４を用いることである。データ
出力信号は出力駆動回路から取り出されて他のチツプ（
図示せず）上の周辺論理回路又は受信回路によつて使用
される。また第２出力駆動回路２は第１出力駆動回路１
と並列に設けられ、必要に応じてデータの補数を出力し
得るようになされている。
第１出力駆動回路１と並列に組み合わされるように結合
されたラツチ駆動回路１４を用いることである。データ
出力信号は出力駆動回路から取り出されて他のチツプ（
図示せず）上の周辺論理回路又は受信回路によつて使用
される。また第２出力駆動回路２は第１出力駆動回路１
と並列に設けられ、必要に応じてデータの補数を出力し
得るようになされている。
【００１４】図２には図１の好適な回路例を示す。検出
増幅回路１２は標準形式のメモリアレイセル１０のビツ
トラインＢＬ及びＢＲに接続された入力端子を有する。 ビツトラインＢＬ及びＢＲの入力はそれぞれ検出増幅回
路１２内のトランジスタＴ１及びＴ２のベース内に送り
込まれる。トランジスタＴ１及びＴ２は好適にはＮＰＮ
バイポーラトランジスタである。抵抗Ｒ１はＶＢＢ電源
とトランジスタＴ１のコレクタ側のノード１とに接続さ
れている。またノード１はＮＰＮトランジスタＴ３のベ
ースに接続されている。同様に検出増幅回路１２の右側
半分について、抵抗Ｒ２はＶＢＢ電源とトランジスタＴ
２のコレクタ側のノード２と接続されている。またノー
ド２はＮＰＮトランジスタＴ４のベースに接続されてい
る。トランジスタＴ１及びＴ２のエミツタはノード５に
おいて電流源Ｊ０に接続されている。トランジスタＴ３
及びＴ４のエミツタはそれぞれノード３及びノード４に
おいてバイアス電流源Ｊ１及びＪ２に接続されている。 トランジスタＴ３及びＴ４のコレクタはＶＢＢ電源に接
続されている。
増幅回路１２は標準形式のメモリアレイセル１０のビツ
トラインＢＬ及びＢＲに接続された入力端子を有する。 ビツトラインＢＬ及びＢＲの入力はそれぞれ検出増幅回
路１２内のトランジスタＴ１及びＴ２のベース内に送り
込まれる。トランジスタＴ１及びＴ２は好適にはＮＰＮ
バイポーラトランジスタである。抵抗Ｒ１はＶＢＢ電源
とトランジスタＴ１のコレクタ側のノード１とに接続さ
れている。またノード１はＮＰＮトランジスタＴ３のベ
ースに接続されている。同様に検出増幅回路１２の右側
半分について、抵抗Ｒ２はＶＢＢ電源とトランジスタＴ
２のコレクタ側のノード２と接続されている。またノー
ド２はＮＰＮトランジスタＴ４のベースに接続されてい
る。トランジスタＴ１及びＴ２のエミツタはノード５に
おいて電流源Ｊ０に接続されている。トランジスタＴ３
及びＴ４のエミツタはそれぞれノード３及びノード４に
おいてバイアス電流源Ｊ１及びＪ２に接続されている。 トランジスタＴ３及びＴ４のコレクタはＶＢＢ電源に接
続されている。
【００１５】本発明のラツチ駆動回路１４は好適にはノ
ード３及びノード４から２つの入力を有するＢＩＣＭＯ
Ｓ交差結合回路でなり、ノード３及びノード４は検出増
幅回路１２の出力である。ノード３はラツチ駆動回路１
４の左側半分にあるトランジスタＴ５及びＴ７のゲート
に接続される。
ード３及びノード４から２つの入力を有するＢＩＣＭＯ
Ｓ交差結合回路でなり、ノード３及びノード４は検出増
幅回路１２の出力である。ノード３はラツチ駆動回路１
４の左側半分にあるトランジスタＴ５及びＴ７のゲート
に接続される。
【００１６】同様にノード４はラツチ駆動回路１４の右
側半分にあるトランジスタＴ６及びＴ８のゲートに接続
される。好適な実施例においては、トランジスタＴ５及
びＴ６はＰチヤネルＭＯＳＦＥＴであり、トランジスタ
Ｔ７及びＴ８はＮチヤネルＭＯＳＦＥＴである。ノード
７はトランジスタＴ５及びＴ７のドレン、ＮＰＮトラン
ジスタＴ９のベース及びＮチヤネルＭＯＳＦＥＴトラン
ジスタＴ１２のゲートに接続されている。同様にノード
８はトランジスタＴ６及びＴ８のドレン、ＮＰＮトラン
ジスタＴ１０のベース及びＮチヤネルＭＯＳＦＥＴトラ
ンジスタＴ１１のゲートに接続されている。トランジス
タＴ９のエミツタはノード９を介してトランジスタＴ１
１のドレンに接続されている。同様にトランジスタＴ１
０のエミツタはノード１０を介してトランジスタＴ１２
のドレンに接続されている。トランジスタＴ７及びＴ８
のソースはバイアス電源Ｅ３及びＥ４に接続されている
。トランジスタＴ５及びＴ６のソース並びにトランジス
タＴ９及びＴ１０のコレクタはＶＢＢ電源に接続されて
いる。トランジスタＴ１１及びＴ１２のソースは接地電
源に接続されている。
側半分にあるトランジスタＴ６及びＴ８のゲートに接続
される。好適な実施例においては、トランジスタＴ５及
びＴ６はＰチヤネルＭＯＳＦＥＴであり、トランジスタ
Ｔ７及びＴ８はＮチヤネルＭＯＳＦＥＴである。ノード
７はトランジスタＴ５及びＴ７のドレン、ＮＰＮトラン
ジスタＴ９のベース及びＮチヤネルＭＯＳＦＥＴトラン
ジスタＴ１２のゲートに接続されている。同様にノード
８はトランジスタＴ６及びＴ８のドレン、ＮＰＮトラン
ジスタＴ１０のベース及びＮチヤネルＭＯＳＦＥＴトラ
ンジスタＴ１１のゲートに接続されている。トランジス
タＴ９のエミツタはノード９を介してトランジスタＴ１
１のドレンに接続されている。同様にトランジスタＴ１
０のエミツタはノード１０を介してトランジスタＴ１２
のドレンに接続されている。トランジスタＴ７及びＴ８
のソースはバイアス電源Ｅ３及びＥ４に接続されている
。トランジスタＴ５及びＴ６のソース並びにトランジス
タＴ９及びＴ１０のコレクタはＶＢＢ電源に接続されて
いる。トランジスタＴ１１及びＴ１２のソースは接地電
源に接続されている。
【００１７】図２の回路接続の説明を続けると、本発明
のラツチ回路１６は好適にはラツチ駆動回路１４のノー
ド９及びノード１０に接続するＣＭＯＳ交差結合ラツチ
でなる。また第１出力駆動回路１及び第２出力駆動回路
２はノード９及びノード１０に接続され、ラツチ回路１
６と並列に接続する。ラツチ回路１６において、ノード
９はトランジスタＴ１３及びＴ１５のドレン並びにトラ
ンジスタＴ１４及びＴ１６のゲートに接続される。同様
にノード１０はトランジスタＴ１４及びＴ１６のドレン
並びにトランジスタＴ１３及びＴ１５のゲートに接続さ
れる。好適な実施例においては、トランジスタＴ１３及
びＴ１４はＰチヤネルＭＯＳＦＥＴであり、トランジス
タＴ１５及びＴ１６はＮチヤネルＭＯＳＦＥＴである。 トランジスタＴ１３及びＴ１４のソースはＶＢＢ電源に
接続されていると共に、トランジスタＴ１５及びＴ１６
のソースは接地電源に接続されている。出力駆動回路１
はラツチ駆動回路１４及びラツチ回路１６からその入力
信号を受ける。ノード９はＮＰＮトランジスタＴ１８の
ベースに接続される。ノード１０はＮＰＮトランジスタ
Ｔ１７のベースに接続され、ノード７はＮチヤネルＭＯ
ＳＦＥＴトランジスタＴ１９のゲートに接続される。ト
ランジスタＴ１７のエミツタ、トランジスタＴ１９のド
レン及びＮチヤネルＭＯＳＦＥＴトランジスタＴ２０の
ゲートは共に定義ノード１２に接続される。トランジス
タＴ１８のエミツタ及びトランジスタＴ２０のドレンは
出力駆動回路１の出力端子を形成するノード１４に接続
されることによりデータ信号を供給する。トランジスタ
Ｔ１７及びＴ１８のコレクタはＶＢＢ電源に接続され、
トランジスタＴ１９及びＴ２０のソースは接地電源に接
続される。
のラツチ回路１６は好適にはラツチ駆動回路１４のノー
ド９及びノード１０に接続するＣＭＯＳ交差結合ラツチ
でなる。また第１出力駆動回路１及び第２出力駆動回路
２はノード９及びノード１０に接続され、ラツチ回路１
６と並列に接続する。ラツチ回路１６において、ノード
９はトランジスタＴ１３及びＴ１５のドレン並びにトラ
ンジスタＴ１４及びＴ１６のゲートに接続される。同様
にノード１０はトランジスタＴ１４及びＴ１６のドレン
並びにトランジスタＴ１３及びＴ１５のゲートに接続さ
れる。好適な実施例においては、トランジスタＴ１３及
びＴ１４はＰチヤネルＭＯＳＦＥＴであり、トランジス
タＴ１５及びＴ１６はＮチヤネルＭＯＳＦＥＴである。 トランジスタＴ１３及びＴ１４のソースはＶＢＢ電源に
接続されていると共に、トランジスタＴ１５及びＴ１６
のソースは接地電源に接続されている。出力駆動回路１
はラツチ駆動回路１４及びラツチ回路１６からその入力
信号を受ける。ノード９はＮＰＮトランジスタＴ１８の
ベースに接続される。ノード１０はＮＰＮトランジスタ
Ｔ１７のベースに接続され、ノード７はＮチヤネルＭＯ
ＳＦＥＴトランジスタＴ１９のゲートに接続される。ト
ランジスタＴ１７のエミツタ、トランジスタＴ１９のド
レン及びＮチヤネルＭＯＳＦＥＴトランジスタＴ２０の
ゲートは共に定義ノード１２に接続される。トランジス
タＴ１８のエミツタ及びトランジスタＴ２０のドレンは
出力駆動回路１の出力端子を形成するノード１４に接続
されることによりデータ信号を供給する。トランジスタ
Ｔ１７及びＴ１８のコレクタはＶＢＢ電源に接続され、
トランジスタＴ１９及びＴ２０のソースは接地電源に接
続される。
【００１８】出力駆動回路２は必要に応じて選択的に使
用されるもので、同様の方法により形成される。出力駆
動回路２はラツチ駆動回路１４及びラツチ回路１６から
入力を受ける。ノード１０はＮＰＮトランジスタＴ２２
のベースに接続する。ノード９はＮＰＮトランジスタＴ
２１のベースに接続され、ノード８はＮチヤネルＭＯＳ
ＦＥＴトランジスタＴ２３のゲートに接続される。トラ
ンジスタＴ２１のエミツタ、トランジスタＴ２３のドレ
ン及びＮチヤネルＭＯＳＦＥＴトランジスタＴ２４のゲ
ートは定義ノード１１に接続されている。ＮＰＮトラン
ジスタＴ２２のエミツタ及びトランジスタＴ２４のドレ
ンは出力駆動回路２の出力端子を形成するノード１３に
接続されることにより出力駆動回路１の信号の補数であ
る信号を供給する。トランジスタＴ２１及びＴ２２のコ
レクタはＶＢＢ電源に接続されていると共に、トランジ
スタＴ２３及びＴ２４のソースは接地電源に接続されて
いる。
用されるもので、同様の方法により形成される。出力駆
動回路２はラツチ駆動回路１４及びラツチ回路１６から
入力を受ける。ノード１０はＮＰＮトランジスタＴ２２
のベースに接続する。ノード９はＮＰＮトランジスタＴ
２１のベースに接続され、ノード８はＮチヤネルＭＯＳ
ＦＥＴトランジスタＴ２３のゲートに接続される。トラ
ンジスタＴ２１のエミツタ、トランジスタＴ２３のドレ
ン及びＮチヤネルＭＯＳＦＥＴトランジスタＴ２４のゲ
ートは定義ノード１１に接続されている。ＮＰＮトラン
ジスタＴ２２のエミツタ及びトランジスタＴ２４のドレ
ンは出力駆動回路２の出力端子を形成するノード１３に
接続されることにより出力駆動回路１の信号の補数であ
る信号を供給する。トランジスタＴ２１及びＴ２２のコ
レクタはＶＢＢ電源に接続されていると共に、トランジ
スタＴ２３及びＴ２４のソースは接地電源に接続されて
いる。
【００１９】動作時、図２の回路はラインＢＬ及びＢＲ
におけるＥＣＬレベル（一般的には０．５ 〔Ｖ〕以下
）から、出力ノード１３及び１４におけるＢＩＣＭＯＳ
レベル（一般的には変化幅２〜３〔Ｖ〕）まで、高速度
で差動レベル変換を与える。また当該回路は出力駆動回
路１及び２の使用のためにメモリセル１０からのデータ
を高速にラツチする。またラツチ回路１６を出力駆動回
路と並列に接続することにより出力における遅延を短縮
する。ここで注意すべきことは、ラツチ回路１６の各部
分が共にその遅延時間を最小限にするプツシユプル形式
のラツチ駆動回路１４により駆動されることである。か
くして、当該ラツチ駆動回路は出力駆動回路を並列に駆
動することによりラツチ回路を高速に書込み動作させる
ようにすると共に、当該処理時にＥＣＬレベルからＢＩ
ＣＭＯＳレベルへのレベル変換をさせる。出力駆動回路
１及び２は高キヤパシタンス論理回路又は受信回路、オ
ンチツプ又はオフチツプのいずれかにより駆動されるよ
うになされている。
におけるＥＣＬレベル（一般的には０．５ 〔Ｖ〕以下
）から、出力ノード１３及び１４におけるＢＩＣＭＯＳ
レベル（一般的には変化幅２〜３〔Ｖ〕）まで、高速度
で差動レベル変換を与える。また当該回路は出力駆動回
路１及び２の使用のためにメモリセル１０からのデータ
を高速にラツチする。またラツチ回路１６を出力駆動回
路と並列に接続することにより出力における遅延を短縮
する。ここで注意すべきことは、ラツチ回路１６の各部
分が共にその遅延時間を最小限にするプツシユプル形式
のラツチ駆動回路１４により駆動されることである。か
くして、当該ラツチ駆動回路は出力駆動回路を並列に駆
動することによりラツチ回路を高速に書込み動作させる
ようにすると共に、当該処理時にＥＣＬレベルからＢＩ
ＣＭＯＳレベルへのレベル変換をさせる。出力駆動回路
１及び２は高キヤパシタンス論理回路又は受信回路、オ
ンチツプ又はオフチツプのいずれかにより駆動されるよ
うになされている。
【００２０】このように構成することにより、バイポー
ラ検出増幅回路１２の電流源Ｊ０がターンオフ（非選択
状態）されることにより、バイポーラ検出増幅回路１２
及びラツチ駆動回路１４の電力を節約できると共に例え
ば、ノード１及び２において点を用いて検出する際に付
加的な論理ゲート能力を与えることができることである
。
ラ検出増幅回路１２の電流源Ｊ０がターンオフ（非選択
状態）されることにより、バイポーラ検出増幅回路１２
及びラツチ駆動回路１４の電力を節約できると共に例え
ば、ノード１及び２において点を用いて検出する際に付
加的な論理ゲート能力を与えることができることである
。
【００２１】電流源Ｊ０がターンオフとされると、トラ
ンジスタＴ１及びＴ２のコレクタは高レベルになり、ノ
ード３及び４を高レベルにする。その結果、ラツチ駆動
回路１４のトランジスタＴ５及びＴ６はドライブオフさ
れ、かつトランジスタＴ７及びＴ８がドライブオンされ
ることにより、ノード７及び８は低レベル電圧になる。 トランジスタＴ９、Ｔ１０、Ｔ１１及びＴ１２はドライ
ブオフとなる。ノード７及び８を低レベルにすることが
当該ラツチ１６の状態若しくはノード９又は１０の状態
に影響を与えることはない。さらに、ノード７及び８が
低い値に駆動される場合出力駆動回路１及び２の状態に
変化はない。出力駆動回路１を例として用い、ノード１
０が低レベルでかつノード７が高レベルと仮定する。こ
の時、ノード７が低レベルに駆動されると、トランジス
タＴ１９は低い導通状態になるがノード１２におけ所望
の低レベルは維持される。ノード１０が高レベルの状態
である時の出力駆動回路１を仮定する。その時、ノード
７は通常低レベルにあるのでトランジスタＴ１９には全
く変化が生じない。
ンジスタＴ１及びＴ２のコレクタは高レベルになり、ノ
ード３及び４を高レベルにする。その結果、ラツチ駆動
回路１４のトランジスタＴ５及びＴ６はドライブオフさ
れ、かつトランジスタＴ７及びＴ８がドライブオンされ
ることにより、ノード７及び８は低レベル電圧になる。 トランジスタＴ９、Ｔ１０、Ｔ１１及びＴ１２はドライ
ブオフとなる。ノード７及び８を低レベルにすることが
当該ラツチ１６の状態若しくはノード９又は１０の状態
に影響を与えることはない。さらに、ノード７及び８が
低い値に駆動される場合出力駆動回路１及び２の状態に
変化はない。出力駆動回路１を例として用い、ノード１
０が低レベルでかつノード７が高レベルと仮定する。こ
の時、ノード７が低レベルに駆動されると、トランジス
タＴ１９は低い導通状態になるがノード１２におけ所望
の低レベルは維持される。ノード１０が高レベルの状態
である時の出力駆動回路１を仮定する。その時、ノード
７は通常低レベルにあるのでトランジスタＴ１９には全
く変化が生じない。
【００２２】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく形式及び詳細構成の双方について
種々の変更を加えてもよい。
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく形式及び詳細構成の双方について
種々の変更を加えてもよい。
【００２３】
【発明の効果】上述のように本発明によれば、差動検出
増幅回路と、当該検出増幅回路に結合されたラツチ駆動
回路と、ラツチ駆動回路に結合されたラツチ回路と、ラ
ツチ回路と並列のラツチ駆動回路に結合された少なくと
も１つの出力駆動回路とを有するラツチ駆動回路を設け
ることにより、高速非同期ラツチ、レベル変換及び出力
駆動動作を得ることができる。
増幅回路と、当該検出増幅回路に結合されたラツチ駆動
回路と、ラツチ駆動回路に結合されたラツチ回路と、ラ
ツチ回路と並列のラツチ駆動回路に結合された少なくと
も１つの出力駆動回路とを有するラツチ駆動回路を設け
ることにより、高速非同期ラツチ、レベル変換及び出力
駆動動作を得ることができる。
【図１】図１は本発明の一実施例を示すブロツク図であ
る。
る。
【図２】図２は図１の一実施例の詳細構成を示す回路図
である。
である。
１、２……出力駆動回路、１０……メモリセル、１２…
…検出増幅回路、１４……ラツチ駆動回路、１６……ラ
ツチ回路。
…検出増幅回路、１４……ラツチ駆動回路、１６……ラ
ツチ回路。
Claims (5)
- 【請求項１】差動形の検出増幅回路と、上記検出増幅回
路に結合されたラツチ駆動回路と、上記ラツチ駆動回路
に結合されたラツチ回路と、上記ラツチ回路と並列に上
記ラツチ駆動回路に結合された少なくとも１つの出力駆
動回路とを具えることを特徴とするラツチ駆動装置。 - 【請求項２】上記ラツチ駆動回路はＢＩＣＭＯＳ交差結
合駆動回路を具えることを特徴とする請求項１に記載の
ラツチ駆動装置。 - 【請求項３】上記検出増幅回路はバイポーラ差動検出増
幅回路を具えることを特徴とする請求項１に記載のラツ
チ駆動装置。 - 【請求項４】メモリにおいて、２つのビツトラインに結
合された少なくとも１つのメモリセルと、上記メモリセ
ル内のデータビツトを検出するように上記ビツトライン
に結合された差動形の検出増幅回路と、上記検出増幅回
路の出力端子に結合された交差結合ラツチ駆動回路と、
上記ラツチ駆動回路の出力端子に結合された交差結合ラ
ツチ回路と、上記ラツチ駆動回路の出力端子及び上記ラ
ツチ回路の出力端子に並列に結合された第１及び第２出
力駆動回路とを具えることを特徴とするラツチ駆動装置
。 - 【請求項５】上記ラツチ駆動回路及び上記出力駆動回路
はＢＩＣＭＯＳ回路を具え、上記差動検出増幅回路はバ
イポーラ回路を具えることを特徴とする請求項４に記載
のラツチ駆動装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/651,845 US5239506A (en) | 1991-02-04 | 1991-02-04 | Latch and data out driver for memory arrays |
| US07/651845 | 1991-02-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04278296A true JPH04278296A (ja) | 1992-10-02 |
| JP2888387B2 JP2888387B2 (ja) | 1999-05-10 |
Family
ID=24614456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3323876A Expired - Lifetime JP2888387B2 (ja) | 1991-02-04 | 1991-11-12 | メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5239506A (ja) |
| EP (1) | EP0498129A3 (ja) |
| JP (1) | JP2888387B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343428A (en) * | 1992-10-05 | 1994-08-30 | Motorola Inc. | Memory having a latching BICMOS sense amplifier |
| JPH0721778A (ja) * | 1993-07-06 | 1995-01-24 | Hitachi Ltd | 半導体記憶装置とチェインメモリ装置及びデータ処理装置 |
| US5465060A (en) * | 1994-06-10 | 1995-11-07 | International Business Machines Corporation | Fast edge triggered self-resetting CMOS receiver with parallel L1/L2 (Master/Slave) latch |
| US5526314A (en) * | 1994-12-09 | 1996-06-11 | International Business Machines Corporation | Two mode sense amplifier with latch |
| US5784329A (en) * | 1997-01-13 | 1998-07-21 | Mitsubishi Semiconductor America, Inc. | Latched DRAM write bus for quickly clearing DRAM array with minimum power usage |
| US5715198A (en) * | 1997-02-03 | 1998-02-03 | International Business Machines Corporation | Output latching circuit for static memory devices |
| JP3206737B2 (ja) * | 1998-03-27 | 2001-09-10 | 日本電気株式会社 | ラッチ回路 |
| US6363008B1 (en) | 2000-02-17 | 2002-03-26 | Multi Level Memory Technology | Multi-bit-cell non-volatile memory with maximized data capacity |
| US6492211B1 (en) | 2000-09-07 | 2002-12-10 | International Business Machines Corporation | Method for novel SOI DRAM BICMOS NPN |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124086A (ja) * | 1982-12-28 | 1984-07-18 | Toshiba Corp | センスアンプ |
| JPS60170090A (ja) * | 1984-02-13 | 1985-09-03 | Hitachi Ltd | 半導体集積回路 |
| JPS6273487A (ja) * | 1985-09-25 | 1987-04-04 | Toshiba Corp | センスアンプ回路 |
| JPS63213193A (ja) * | 1987-02-27 | 1988-09-06 | Nec Corp | メモリ回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5968889A (ja) * | 1982-10-08 | 1984-04-18 | Toshiba Corp | 半導体記憶装置 |
| US4817054A (en) * | 1985-12-04 | 1989-03-28 | Advanced Micro Devices, Inc. | High speed RAM based data serializers |
| JPS62226498A (ja) * | 1986-03-28 | 1987-10-05 | Hitachi Ltd | 半導体記憶装置 |
| KR970008786B1 (ko) * | 1987-11-02 | 1997-05-29 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 집적회로 |
| US4845675A (en) * | 1988-01-22 | 1989-07-04 | Texas Instruments Incorporated | High-speed data latch with zero data hold time |
| JPH0344890A (ja) * | 1989-07-12 | 1991-02-26 | Toshiba Corp | 半導体記憶装置のデータ出力制御回路 |
-
1991
- 1991-02-04 US US07/651,845 patent/US5239506A/en not_active Expired - Fee Related
- 1991-11-12 JP JP3323876A patent/JP2888387B2/ja not_active Expired - Lifetime
- 1991-12-06 EP EP19910403304 patent/EP0498129A3/en not_active Withdrawn
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124086A (ja) * | 1982-12-28 | 1984-07-18 | Toshiba Corp | センスアンプ |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2888387B2 (ja) | 1999-05-10 |
| EP0498129A3 (en) | 1993-04-21 |
| US5239506A (en) | 1993-08-24 |
| EP0498129A2 (en) | 1992-08-12 |
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