JPS60170090A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS60170090A
JPS60170090A JP59022811A JP2281184A JPS60170090A JP S60170090 A JPS60170090 A JP S60170090A JP 59022811 A JP59022811 A JP 59022811A JP 2281184 A JP2281184 A JP 2281184A JP S60170090 A JPS60170090 A JP S60170090A
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signal
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semiconductor integrated
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荻上　勝己
Yukiro Suzuki
鈴木　幸郎
Ikuo Masuda
増田　郁郎
Masanori Odaka
小高　雅則
Hideaki Uchida
英明 内田
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    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はメモリ・セルが大規模に集積化さｔ１４．：半
導体集積回路に関・する。
〔背景技術〕
メモリ・セルが大規模に集積化された半導体集積回路（
以下、半導体メモリと言う）の一種として、いわゆるＲ
ＡＭがある。
ＲＡＭ（ランダムアクセスメモリ）は、情報ン一時的に
蓄え、必要な時期にそれン読み出すことができるデバイ
スであり、読出し／＠込みメモリとも呼ばれる。
ＲＡＭは、情報？記憶するメモリ・セル、外部から特定
のメモリ・セルを選択するアドレス回路。
情報の読出し・書込みＺ制ａするタイミング回路等から
なる。
ＲＡＭにおいては、複数のメモリ・セルがマトリックス
状に配置される。この複数のメモリ・セルから所望のメ
モリ・セルχ選択する動作は、上記マ）　ＩＪソックス
叉点を指定する形で行なわれるため、アクセス時間は、
メモリ・セルの位置（番地）によらず一定である。
ＲＡＭは、バイポーラＲＡＭとＭＯ８ＲＡＭとに大きく
二分類ざｉる。
バイポーラＲＡＭは下記の長所？有する。
（１１ＭＯ８ＲＡＭに比較すると高速で動作する。
（２）　メモリ・セルの動作はスタティック形であり、
タイミング等のコントロールが簡単である。
これに対して、バイボ〜うＲＡＭは下記の欠点ン有する
。
（３１ＭＯ８ＲＡＭ＆Ｃ比較ｊると、消費電、力＜特に
非動作時）が大きい。
１４１　ＭＯ８ＲＡＭに比Ｓ！すると、製造工程が複雑
で、高集積度が得にくい。
バイポーラＲＡＭは、入出力レベルの違いｌｃ、Ｊ：す
、ＴＴＬ形とＥＯＬ形の二種類に分けられる。
ＴＴＬインターフェイスのバイポーラＲＡＭのアクセス
タイム（読出し時間）は３０〜６０（ｎｓｅｃ）の範囲
にあり、］＞　ＯＬインターフェイスのバイポーラＲＡ
Ｍのアクセスタイムは４〜３５　（ｎｓｅｅ）の範囲に
ある。
従って、バイポーラＲＡＭは高速性乞要求される各種メ
モリ・システムに応用されている。
−万、バイポーラＲＡＭと比較し、ＭＯ８ＲＡＭは、そ
の構造及び製造工程が簡単で、消費電力。
記憶密度２価格の面で有利であり、高速動作を必要とし
ない領域で使用されている。
ＭＯ３ＲＡＭは、ダイナミック形とスタティック形とに
分類される。
ダイナミック形ＭＯ８ＲＡＭは、そのメモリ・セルが、
比較的少ないトランジスタにより構成式れる、すなわち
１ビット当り１〜３個のトランジスタにより構成される
（１〜３トランジスタ／ビツト）。そのため、同一チッ
プ面積であれば、後で述べるスタティック形ＭＯ８ＲＡ
Ｍに比ベビット密度が高くなる。
ダイナミック形ＭＯ８ＲＡＭにおいては、情報がメモリ
・セル内の容量に電荷として記憶される。
容量に蓄積された電荷は、リーク電流等によって放電さ
４てしまうため、所定時間内にメモリ・セルの情報を読
出し、再度書込む（リフレッシ−）ことが必要となる。
これに対して、スタティック形ＭＯ８ＲＡΔ４において
は、そのメモリ・セルとして、一般に６個の素子によっ
て構成されたフリップフロップ回路が使われる。このた
め、ダイナミック形ＭＯ３ＲＡＭで必要とされるような
リフレッシュ馨必要としない。
ダイナミック形ＭＯ８ＲＡＭのアクセスタイムは１００
〜３００　（ｎｓｅｃ）の範囲にあり、スタティック形
ＭＯ８ＲＡＭのアクセスタイムは３０〜２００　（ｎｓ
ｅｃ）の範囲にある。また、ＭＯＳ　ＲＡＭのアクセス
タイムはバイポーラＲＡＭと比較すると大きな値である
。
一層、ホトリソグラフィー技術の改良により半導体＃に
積回路内のＭＬＳＦＥＴの素子寸法の編紐化が進められ
ており、１９８２年１０月発刊のＩＥＥＥ　ＪＯＵＲＮ
ＡＬ　ＯＦ　５ＯＬＩＤ−８ＴＡＴＥＯＩＲＯＵＩＴ、
　ＶＯＬ　、　ＳＯ−１７，ＮＯ、５，頁７９３乃至７
９７には、２（μｍ）のデザイン・ルールのウェハ・プ
ロセス技術乞用い、アクセスタイム６５　（ｎｓｅｃ）
　、動作消費電力２００　（ｍＷ）、待機消費電力１０
（μＷ）の６４にビットのスタティックＭＯ８ＲＡＭが
記載されている。
一方、ＥＯＬ形のバイポーラＲＡＭの一例としては、ア
クセスタイム１５　（ｎｓｅｃ）　、消費電力８００　
（ｍＷ）の４にビットのＥＣＬＣ式形ポーラＲＡＭが梨
品名ＨＭＩ００４７４−１５として、本出願人より装造
、販売されて℃・る。
以上説明したように、高速・高消費電力のバイボー？Ｒ
ＡＭの特徴と低速・低消費電力のＭＯ８ＲＡＭの特徴と
は全く独立に、半導体メモリの記憶容量は、ＩＫビット
、４にビット、１６にピッ）、６４にビット、２５６に
ビット、１Ｍビット・・・・・・と大容量化する技術動
向がある。
半導体メモリの消費電力と、バイポーラ・トランジスタ
の素子寸法を決める現在のホトリソグラフィー技術とｔ
考慮すると、バイポーラＲＡＭの記憶容量は１６にビッ
トが限界であろう。
−万、半導体メモリーの記憶容量の大容量化（特に６４
にビット以上）に伴って、半導体チップ面積も増大し、
ＲＡ　Ｍのアドレス回路の信＠線は大面積の半導体チッ
プ上で長距離にわたり配置される。アドレス回路の信号
線の距離が長くブよると、当然この信号線の浮遊容量が
大きくなるばかりか、この信号線の等価分布抵抗も大き
くなる。
微細化のために、ホトリソグラフィー技術を改良するこ
とによって、アドレス回路の信号線の配線幅が２（μｍ
）以−トにされると、信号線の等価分布抵抗も一層大き
くなる。また、大容量化に伴りて各回路のファンアウト
も太き（なるので、次段ＭＯ８のゲート容量による負荷
容量も太き（なる。
従って、２（ＪＪｍ）のホトリソグラフィー技術乞用い
、アドレス回路の全てが０ＭＯ８によって構成された６
４にピッ）ＭＯ８ＲＡＭにおいては、アドレスのアクセ
スタイムは３０　（ｎｓｅｃ）が限界であろう。
本発明は、Ｅ　ＯＬ形のバイポーラＲＡＭに相当するア
クセスタイムとスタティックＭＯ８ＲＡＭに相当する消
費電力と乞有する半導体メモリを開発するに際し、本発
明者によってなされたものである。
〔発明の目的〕
本発明の目的は、高速匠で、低消費電力の半導体メモリ
を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔発明の概要〕
本願において開示さｔ’Ｌる発明のうち、代表的なもの
の概要ケ簡単に説明すれば、下記の通りである。
半導体メモリ内のアドレス回路、タイミング回路などに
おいて、長距離の信号線ン充笥および放１１ｆする出力
トランジスタ及びファンアウトの大きな出力トランジス
タは、バイポーラ・トランジスタにより構成され、論理
処理、例えば、反転、非反転、ＮＡＮＤ、ＮＯＲ等乞行
なう論理回路は０Ｍ０３回路により構成されている。
０ＭＯ８回路によって構成された論理回路は低消費電力
であり、この論理回路の出力信号は低出力インピーダン
スのバイポーラ出力トランジスタを介して長距離の信号
線に伝達される。低出力インピーダンスであるバイポー
ラ出力トランジスタを用いて出力信号を信号線に伝える
ようにしたことにより、信号線の浮遊容量に対する信号
伝播遅延時間の依存性を小さくすることができるという
作用に、Ｊニー）で、低消費電力で高速度の半導体メモ
ＩＪ　’＆提供するという目的を連数することができる
。
〔実施例〕
以下、本発明の実施例〉図面に沿って説明する。
第１図には、記憶容量が６４にビットで、入出力が１ビ
ット単位で行なわれるスタティックＲＡＭの内部構成が
示されている。破線ＩＣで囲まれた各回路ブロックは、
半導体集積回路技術によって、１個のシリコンチップに
形成されている。
本実施例のスタティックＲＡＭは、それぞれが１６にビ
ット（＝１６３８４ビット）の記憶容量を持つ４つのマ
トリックス（メモリ・アレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ
４　）’Ｙ有し、これにより合計で６４にビット（＝６
５５３６ビツト）の記憶容ｔを持つようにされている。
４つのメモリ・アレイＭ−ＡＲＹＩ−Ｍ−ＡＲＹ４は、
互いに同様な構成にされており、それぞれには、メモリ
・セルが１２８列（ロウ）Ｘ１２８行（力２ム）ＦＣ配
置されている。
複数のメモリ・セルを有するメモリ・アレイから所望の
メモリ・セルを選択するためのアドレス回路は、アドレ
スバッファＡＤＢ、　ロウデコーダＲ−ＤＯＲＯ，Ｒ−
ＤＯＲＩ、　Ｒ−ＤＯＲ２，カラムデコーダ０−ＤＯＲ
Ｉ〜Ｄ　Ｏｉｔ　４ｔ　カラムスイッチ０−８Ｗ１〜０
−８Ｗ４等から構成されている。
情報の読出し・書込みを扱う信号回路は、特に制限され
ないが、データ人力バッファＩ）ＩＢ、データ入力中間
アンプＩ）　ｌ　ｌ　Ａ　１〜ＤｌｌＡ４．デ〜り出カ
バソファＤＯＢ、データ出力中間アンプＤＯＩＡ、　セ
ンスアンプＳＡＩ〜５Ａ１６から構成されている。
情報の読出し・書込み動作’ｌ　ｆｔｔｌＪ御するため
のタイミング回路は、特に制限されないが、内部制御信
号発生回路００Ｍ−ＧＥ、センスアンプ選択回路５ＡＳ
Ｏから構成されている。
ロウ系のアドレス選択線（ワード線ＷＬＩＩ〜ＷＬＩ　
１２８．　ＷＬ２１〜ＷＬ　２１２　Ｂ、　ＷＲＩＩ〜
ＷＲＩ　１２８．　ＷＲ２１〜ＷＲ２１２８）には、ア
ドレス信号Ａｏ　”’−Ａａに基づいて得られるデコー
ド出力信号がローデコーダＲ−ＤＯＲＩ、Ｒ−ＤＯＲ２
より送出される。上記アドレス信号Ａ。
〜Ａ、のうち、アドレス信号Ａ？　、Ａｓは、４つのメ
モリ・マトリックスＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ４から１
つのメモリ・マトリックスを選択するために用いられる
。
アドレスバッファＡＤＢは、アドレス信号人。
〜Ａ１．Ｙ受げ、これにもとづいた内部相補アドレス信
号ａｏ””−ａ＋５ｙａｌ−形成する。なお、内部相袖
アドレス信号ａ。は、アドレス信号Ａ。と同相の内部ア
ドレス信号ａ。と、アドレス信号Ａ。Ｋ対して位相反転
された内部アドレス信号ｉ。とによって構成でれている
。残りの内部相補アドレス信号ヱ、〜シ、につぃても、
同様に、内部アドレス信号ａＩ”ａ＋５と内部アドレス
信号ｉ、〜１．．とによって構成されている。
アドレスバッファＡＤＢによって形成された内部相補ア
ドレス信＠旦。〜見５．のうち、内部相補アドレス信号
ａ７　＋　ａｇ　！　ａｇ〜ａｓｓは、カラムデコーダ
０−ＤＯＲＩ　〜０−ＤＯＲ１ｃ［＋ｉｌｎる。カラム
デコーダ０−ＤＯＲＩ　〜０−ＤＯＲ４は、これらの内
部相補アドレス信号ケ解読（デコード）し、このデコー
ドによって得られた選択信号（デコード出力信号）乞、
カラムスイッチ０−８ＷＩ〜Ｏ−Ｓ　Ｗ　４内のスイッ
チ用絶縁ゲート型電界効果トランジスタ（以下、Ｍ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔと称する）　Ｑ＋ｏｎ＋　ｒ　Ｑ＋ｏ
ｏ＋　＋　Ｑ１１２８　＋　Ｑｎ＊ｓ　＋　Ｑｔｏｏ＋
　＋Ｑｔｏｏ＋　＋　Ｑ、ｓｏ。＋　＋　Ｑｓｏｏ＋　
＋　Ｑ４００１　＋　Ｑ。００１のゲート電極に供給す
る。
ワード線Ｗ　Ｌ　ＩＩ−Ｗ　Ｌ１ｒｙ８．ＷＬ２１〜Ｗ
　Ｌ　２１２＆　１ＷＲ，、〜ＷＲ＋ｕａ、ＷＲ２１〜
Ｗ　Ｒｔｒ　ｚａのうち、外部からのアドレス信号Ａ。
−Ａ、の組合わせによって指定された１本のワード線が
上述したロウデコーダＲ−ＤＯＲＩ、Ｒ−ＤＯＲ２に、
にっで選択これ、上述したカラムデコーダ０−ＤＯＲＩ
〜Ｃ−ＤＯＲ４及びカラムスイッチＯ−Ｓ　Ｗ　ｌ−０
−８Ｗ４によって、外部からのアドレス信号Ａヮ、Ａ、
。
Ａ０〜Ａ　Ｈ６の組合わせによって指定された１対の相
補データ線対が、複数の相補データ線対Ｄ１ｏｏｔ＋Ｄ
＋ｏｏ＋　”’−Ｄ＋ｕｓ　ｔ　Ｄ＋ｕｓ　＋　Ｄ２０
０１　ｐ　Ｄｚｏｏｒ〜Ｄ２１２８　＋Ｄ？１２８　ｔ
　ＤｓｏｏＩ＋　Ｄｓｏ。Ｉ　〜Ｄ３１２８　ｔ　ＤＩ
ＩＨａ　ｙＤ４０１１１　＋Ｄ４００１〜Ｄａｔａ　ｒ
　Ｄ＋＋ｔａのなかから選択される。
これにより、選択されたワード線と選択された相補デー
タ線対との交点に位置されたメモリ・セルＭ−ＯＥ、ｌ
、が選択される。
読み出し動作においては、スイッチ用ＭＩ　ＳＦ制御信
号発生回路００Ｍ−ＧＥから出力された制御信号により
オフ状態にされる。これにより、コモンデータ＆１０Ｄ
ＬＩ　、ＯＤＬ、〜ＯＤＬ、。
ＯＤＬ、と書き込み信号入力中間アンプＤＩ　ＩＡ１〜
ＤＩ　ＩＡ４とが電気的に分離される。選択されたメモ
リ・セルの情報は、選択された相補データ線対を介して
コモンデータ線に伝えられる。コモンデータ線に伝えら
れたメモリ・セルの情報は、センスアンプによりセンス
さね、データ出力中間アンプＤＯＩＡ及びデータ出力バ
ッファＤＯＢＹ介して外部に出力される。
なお、本実施例では、センスアンプが１６個設けられて
いるが、こｊ、らのセンスアンプＳＡＩ〜５Ａ１６のう
ち、１つのセンスアンプ、すなわちその入力端子がコモ
ンデータ線χ介して選択された相補データ線対に結合さ
れたセンスアンプがセンスアンプ選択口ｊ！？５ＳＡＳ
Ｏからのセンスアンプ選択信号により選択されて、セン
ス動作を実行する。
書き込み動作においては、スイッチ用ＭＩＳＦＥＴＱＩ
　、Ｑ＋〜Ｑ４　＋　Ｑ４　＋　Ｑａ　＋　Ｑｉ　＋　
Ｑ＋２１Ｑ＋ｔｐ　Ｑ＋ｅ＋　Ｑｕ＋が、内部制御信号
発生回路００Ｍ−ＧＥからの制御信号によってオン状態
にされる。アドレス信号Ａ、〜Ａ　１　Ｂに従って、例
えば、カラムデコーダ０−ＤＯＲＩがスイッチ用ＭＩＳ
Ｆ　Ｅ　Ｔ　Ｑ＋ｏａ＋　＋　Ｑ＋ｏｏｒ　’ａ’オン
状態にした場合、データ入力中間アンプＤＩＩＡＩの出
力信号は、コモンデータ線対０ＤＬＩ、０ＤＬＩ、ＭＩ
ＳＦＥＴＱｓ　＋　Ｑ＋　＋　ＱＩＯＩＩＩ　＋　Ｑ＋
ｏｏ＋　’ｒ：介して相補データ線対Ｄ□。。、、Ｄ、
ｏｏ、に伝えられる。このとき、ロウデコーダＲ−ＤＯ
ＲＩによってワード線ＷＬＩＩが選択されていれば、こ
のワード線ＷＬＩＩと相補データ線Ｄ１゜。Ｉ　＋　Ｄ
ＩＱＯ＋との交点に設けられたメモリ・セルにデータ入
力中間アンプＤ　Ｉ　Ｉ　Ａ　１　ｔｙ）出力信号に応
じた情報が書き込まれる。
コモンデータ線対０ＤＬＩ、０ＤＬＩは、特に制限炉れ
ないが、本実施例においては、４組のコモンデータ線対
（サブコモンデータ線対）により構成されている。同図
には、これら４組のコモンデータ線対のうち、２組のコ
モンデータ線対が示されている。残りの２組のコモンデ
ータ線対も、図示されているコモンデータ線対と同様に
、それぞ７ｔスイｙチ用Ｍ　Ｉ　ＳＦＢ’ＴＱｔ　９　
Ｑ、ｘ　ｔ　Ｑｓ　ｔ　Ｑ＋ン介してデータ入力中間ア
ンプＤＩＩＡＩに結合されるようにされている。この４
組のコモンデータ線対のそれぞれには、１個のセンスア
ンプｆ）入力端子と、３２組のスイッチ用ＭＩＳＦ’Ｅ
Ｔの一万の入出力電極が結合されている。。すなわち、
第１のコモンデータ線対には、センスアンプＳＡＩの入
力端子と、スイッチ用Ｍ　Ｉ　Ｓ　Ｐ　Ｅ　Ｔ　Ｑ＋ｏ
ｏ＋　。
Ｑ＋ｏｎ＋　〜Ｑ＋ｏｓｔ　＋　Ｑ＋ｏ＊、の入出力端
子が結合され、第２のコモンデータ線対ｒは、センスア
ンプＳＡ２の入力端子と、スイッチ用へ日Ｓ　Ｆ　Ｅ　
Ｔ　Ｑ、＋ｏ３ｓ　。
Ｑ＋ｏａｓ　〜Ｑ＋ｏ、１４．Ｑ、ｏ＊＋の入出力端子
が結合−ｓｎ、第３のコモンデータ線対には、センスア
ンプＳＡ３の入力端子と、スイッチ用Ｍ　Ｉ　Ｓ　Ｆ’
　Ｅ　Ｔ　Ｑｓｏｅｓ　。
Ｑ、＋ｏａｓ　−Ｑ１０９Ｍ　＋　Ｑ＋ｏｏａの入出力
端子が結合でれ、第４のコモンデータ線対には、センス
アンプＳＡ４の入力端子と、スイッチ用ＭＩＳＦＥＴＱ
＋。。、。
Ｑ、。。７〜ＱＩＩｚ　Ｂ　Ｉ　Ｑｕ□の入出力端子が
結合されている。杏き込み動作においては、これら４組
のコモンデータ線対は、スイッチ用人１１５ＦＥＴＱ、
　、　Ｑ、〜Ｑ４−　Ｑ４ン介して互いＫｌ電気的結合
されるか、読み出し動作においては、互いに電気的に分
離される。これ九より、読み出し動作のとき、センスア
ンプの入力端子に結合される浮遊容量を減らすことが可
能であり、読み出し動作の高速化を図ることができる。
なお、読み出し動作においては、スイッチ用ＭＩＳＦＥ
Ｔ−ｇ介して選択されたメモリ・セルからの情報が伝え
られたサブコモンデータ線対に、その入力端子が結合さ
れたところのセンスアンプのみが選択されて、センス動
作を実行するようにされている。他のコモンデータ懇対
０ＤＬ２，０ＤＬ２〜０ＤＬ４゜０ＤＬ４についても、
上述したコモンデータ線対０ＤＬＩ、０ＤＬＩと同様な
構成にされている。
なお、本実施例では、スイッチ用ＭＩＳＦＥＴＱＩ、Ｑ
１〜Ｑ４　＊　Ｑ４　ｔ　Ｑａ　＋　Ｑａ　＊　Ｑ１２
１Ｑ１ｔｔ　Ｑ＋ａｅ　Ｑｌｌｌに共通の制御信号ＷＥ
Ｏ８が供給されるようにされているが、各スイッチ用Ｍ
ＩＳＦＥＴにカラムデコーダからの選択信号を供給する
。Ｌ　’）Ｋシてもよい。このようにすれは、書き込み
動作において、データ入力中間アンプの負荷容量を減ら
すことが可能であり、書き込み動作の高速化を図ること
が可能となる。
内部制御信号発生回路００　Ｎ　−Ｇ　Ｅは、２つの外
部制御信号すなわちｏ３（チップセレクト信号）。
ｗＢ（ライトイネーブル信号）を受けて、複数の制御信
号Ｏ８＋　−Ｏ８ｔ　、Ｏ８ｓ　、ＷＥＯ８゜ＷＥＯ８
，ＤＯＯ等を発生する。
センスアンプ選択回路５ＡＳＯは、チップセレクト信号
Ｏ８と、内部相補アドレス信号ａ、〜す、馨受けて、上
述したセンスアンプ選択信号と、内部チップ七しクト信
号Ｏ８，ＯＳｉ形成−１゜第２図は、第１図のアドレス
バッファＡＤＨ。
ロウデコーダｌ１−ＤｃＲＯ，Ｒ−ＤＣ３Ｒ１，Ｒ−Ｄ
ＯＲ２４さらに詳、Ｍに示すブロックダイアグラムであ
る。
第２図において、出方側が黒くマークされた論理シンボ
ルの回路は出カ信号勝乞光市および放電する出力トラン
ジスタがバイポーラ・トランジスタにより構成さね７、
反転、非反転、ＮＡＮＤ。
ＮＯＲ等の論理処理用トランジスタが０ＭＯ８により構
成された準ＣＭＯ８回路であり、通常の論理シンボルの
回路はＮ０ＭＯ８回路である。
第２図に示すようにアドレスバッファＡＤＢＫは、外部
からＴ　’１’　Ｌレベルのアドレス信号Ａｏ〜Ａｇを
その入力に受け、非反転出方ａｏ−ａεと反転出力ａｏ
〜ａａ’＆相補出力信号線に送出するための非反転・反
転回路Ｇ。−０８が配置されている。
この非反転・反転回路００〜Ｇ、は第４図に示す如き準
０ＭＯ８回路により構成されている。
第４図ＶＣおいて、Ｑ４Ｊ）　ｔ　Ｑａ！ｔ　Ｑａ４　
＃　Ｑ４１１　＃　Ｑｓｏ　＃Ｑｓｘ　ｒ　ＱｓｓはＮ
チャンネル（１）　Ｍ　Ｉ　Ｓ　ｋ’　Ｅ　Ｔ　テ’Ｅ
＞　リ、Ｑ４１　＋　Ｑａｓ　ｒ　Ｑａｓ　＋　Ｑ１０
はＰ　ｆ　−ｙ　ｙネＨ（１）ＭＩＳＦＥＴであり・Ｑ
、４７・　Ｑａｓ　ｒ　Ｑａ１　ｐ　Ｑ、ｓａはＮＰＮ
バイポーラ・トランジスタである。
抵抗Ｒ４ｏとＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ４０とは、入
力端子に印加される外部サージ電圧からＮ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　ＱａＩ。
Ｑ４２のゲート絶縁膜を保饅するためのゲート保躾回路
を構成する。
Ｑｓｔ　、Ｑ、４１　、Ｑ、４Ｓ　、Ｑ４４　！’！　
２段カスケード接続畜れた０Ｍ０Ｓインバータ欠構成す
るため、ノードＮ、の信号と同相の信号がノードＮ、Ｉ
Ｃ伝達される。
ＱＣｓ　＋　０４６もＣＭＯＳインバータを構成するた
め、ノードＮ、と逆相の信号がノードＮ４に伝達される
。
Ｑ４７は出力端子ＯＵＴの容量性負荷Ｃ４Ｉの充電用出
力トランジスタで、Ｑ４１１は容量性負荷０４．の放電
用出力トランジスタである。
Ｑ４１１１　Ｑｓｎも０Ｍ０Ｓインバータ乞構成するた
め、ノードＮ、と逆相の信号がノードＮ、に伝達される
。
ＱｓｐはノードＮ、の信号匠よりオンし、出力端子ＯＵ
Ｔの容量性負荷０４２の放電用トランジスタＱｓ＋にベ
ース電流を与えるためのソースフォロワ１’ｖｌｌｓＦ
ＥＴであり、Ｑ５３はソースフォロワＭＩＳＦＥＴＱｓ
ｔの負荷として動作するばかりではなくＱ、４のベース
蓄積宵荷を放電するためのスイッチ用ＭＩＳＦ’ＥＴと
しても動作する。
Ｑ４Ｂが飽和領域で駆動されろこと？防止するため、Ｍ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ４Ｓのソースが１１　ｆｆ？
、ｖｃ　ｃではなくＱ４８のコレクタに接続され、同様
にＱｌ＋４が飽和領域で駆動されることｔ防止するため
、ＭＩＳＦＥ　Ｔ　Ｑ　ａｙのドレインが電源ｖｃｃで
はなくＱ６４のコレクタに接続されている点も、改良上
の大きな特命である。
従って、第４図の非反転・反転回路において、入力端子
ＩＮにハイレベルの信号が印加されると、ノードＮ、は
ハイレベル、ノードＮ４　とノードＮＳトハローレベル
とな’）、Ｑ４ｙのベースには、Ｑ４３を介してベース
電流が供給されるため、Ｑ４？がオンされる。出力端子
ＱＵＴがハイレベルにあると、Ｑｓｔがオンするため、
このＱｓｔＹ介してＱ５４にベース電流が供給される。
このとき、Ｑ＋ｓｅ　Ｑｉｎは、ノードＮ、がハイレベ
ルであるため、オンしている。そのためＱ４ｓｔ　Ｑ５
４は、そのベース蓄積電荷が、Ｑ４６−　ＱｓｏＹ介し
て放電されるため、オフとなる。よって、容量性負荷Ｃ
４□は、低出力インピーダンスのバイポーラ出力トラン
ジスタＱ４□により高速に充Ｗされ、容量性負荷０４．
は低出力インピーダンスのバイポーラ出力トランジスタ
Ｑｓ４により高速に放電される。容量性負荷０４．の光
電が終了すると、Ｑ４７のコレクタ・エミッタ径路Ｖｃ
ｍ流が流れなくなり、容量性負荷０４．の放電が終了す
ると、Ｑ５２のドレイン・ソース径路とＱ５４のコレク
タ・エミッタ径路とに定流が流れなくなる。
第４図の非反転・反転回路の入力端子ＩＮにローレベル
の信号が印刀口されると、Ｑ４？とＱ５４がオフとなり
、Ｑ４１１とＱｓｔとがオンとなるため、容量性負荷０
４ｍが高速で放電され、容量性負荷０４２が高速で充電
される。この時、ノードＮ、はハイレベルとなるため、
ＭＩＳＦＥＴＱｓｓがオンとなる。
従って、Ｑｓ４０ベース蓄積電荷はＱ、ｓｓ’％：介し
て接地電位点に高速で放電されるため、Ｑ、４のターン
オフ速度が向上される。容量性負荷０４．の放電が終了
すると、Ｑ４ｍのドレイン・ソース径路とＱ４゜のコレ
クタ・エミッタ径路とに’＠流が流れなくなり、容量性
負荷０４２０充電が終了すると、Ｑｓｓのコレクタ・エ
ミッタ径路に電流が流れなくなる。
万一、容量性負荷０　、、、　０４．の光電と放電とが
バイポーラ出力トランジスタＱ４４　ｐ　Ｑ４８　ｒ　
Ｑ、ｓ１＋ＱｓａＶＣより実行されるのではなく、ＭＩ
ＳＦＥ’Ｌ’により実行される場合は、ＭＩＳｌｉ”Ｅ
Ｔのオン抵抗ハバイボーラ・トランジスタのオン抵抗と
比軟すると極めて大きな値となるため、充電・放↑■は
低速度でしか実行できない。
これに対し、第２図の実施例のアドレスバッファにおい
ては、内部アドレス信号ａ。＋ａＯ〜２ｇ、ａ＠をその
出力信号線に送出する非反転・反転回路００〜Ｇ、の出
力トランジスタは、第４図に示すようにバイポーラ・ト
ランジスタにより構成されているため、非反転・反転回
路Ｇ。−Ｇ。
の出力信号線が半導体チップ表面上で長距離にわたり配
置されるとしても、非反転・反転回路Ｇ。
〜Ｇ、を高速度で動作させることが可能となる。
第２図のロウデコーダＲ−ＤＯＲＯはアドレス回路のプ
リデコーダとして動作する。このロウデコーダＲ−ＤＯ
ＲＯは、アドレスバッファＡＤＢから得られた内部アド
レス信号ａｏ、ａｏ〜ａ８＋Ｔ１．ｌがｌ：ｌ］加され
る３人力Ｎ　、Ａ　Ｎ　Ｄ回路Ｇ、６〜Ｇ２３゜Ｇ、４
〜Ｇ、、、０４６％Ｇ４．及びチップセレクトイぎ号ａ
Ｓと３人力ＮＡＮＤ回路Ｇ、〜Ｇ３Ｉの出力信号とがｌ
：Ｄ加される２人力ＮＯＲ回路Ｇ８．〜Ｇ、。により構
成されている。
プリデコーダとしてのロウデコーダＲ−１）　０１（０
の出力信号ｍ＜−ｆなわち３人力ＮＡＮＤ回路Ｇ、６−
’−Ｇ、、、Ｇ４ｏ−（）４．の出力信号線と２人力Ｎ
ＯＲ回Ｋ　Ｇ　＊２〜Ｇ０の出力信号線）は、第２図に
示すように、アトＶス回路のデコーダ・ドライバとして
のロウデコーダＲ−Ｄ　ＯＲ１及びロウデコーダＲ−Ｄ
ＯＲ２の内部で、たて方向に長距離にわたって配置され
る。
第２図のロウデコーダＲ−Ｄ　ＯＲＯ中の３人力ＮＡＮ
Ｄ回路Ｇ　Ｈｔ　−０２３Ｈ３２４〜Ｇ　１（ｇ　Ｇ　
４６〜Ｇ４７は、第５図に示す如き準ＣＭＯ８回路によ
って構成されている。
第５図の準０ＭＯ８・３人力Ｎ　Ａ　Ｎ　Ｉ）回路は、
ＰチャンネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ１１６〜Ｑｓ
ｔ、ＮチャンネルＭＩＳＦＥＴＱｓａ〜ＱＡＩによりイ
ノ４成ζｔ′した入力論理処理部と、ＮＰＮバイポーラ
出力トランジスタＱ６ｔ＋　Ｑｅｓにより構成され１こ
出力部とを含む。
ＭＩＳＦＥＴＱ、１はＱ　ａｓのベース蓄積電荷χ放電
するためのスイッチ用ＭＩ　５ＦＥＴとして動作する。
３つの入力端子ＩＮ、〜ｌＮ、の全てにハイレベルの入
力信号が印刀口されると、Ｑｑ５〜Ｑ　！１７がオフと
なり、Ｑ、８〜Ｑ、ｅｏがオンとなり、ノードＮ。
はローレベルとなり、Ｑａｔはオフとなる。すると、出
力部では、Ｑｕはオフとなり、出力端子ＯＵＴがハイレ
ベルにあるときは０．５８〜Ｑｓｏン介してＱａｓにベ
ース電流が供給され、Ｑ、ｌＳがオンとなる。
出力端子ＯＵＴの容量性負荷０４３の電荷は、Ｑｅｓの
コレクダエミツタ径路を介して接地電位点に高速で放電
されるとともに、容量性負荷Ｃ４３，ダイオードＱ６４
．　ＭＩ　Ｓ　Ｆ　Ｅ　ＴＱｌ１８〜ＱＡＱ、　Ｑ６！
のベース・エミッタ接合のルートにも放電々流が流れる
。この時のダイオードＱｌ＋４の両端の間の電圧降下に
よって、Ｑｓｔは確実にオフに制御される。
３つの入力端子ＬＮ、〜ＩＮ、の少なくともいずれかひ
とつにローレベルの入力信号が印那されると、ノードＮ
７はハイレベルとなり、Ｑｓｔはオンとなって、容量性
負荷０４３はＱａｔのコレクタ・エミッタ径路を介して
高速で充電される。ノードＮ、がハイレベルとなること
により、Ｑ□がオンとなり、Ｑ□のベース蓄積電荷がＱ
４のドレイン・ソース径路Ｚ介して高速で放電され、Ｑ
ａｔｓのターンオフ速度を向上することができる。
このように第５図の準０ＭＯ８・３人力ＮＡＮＤ回路の
出力部はバイポーラ・トランジスタＱ６２゜Ｑｌ１３に
より構成されているため、容量性負荷Ｃ４Ａの充電・放
電が高速度で実行される。
なお、第２図のロウデコーダＲ−ＤＯＲＯ中の３人力Ｎ
ＡＮＤ回路Ｇｔ４〜Ｇ、ｌｔは、その出力が短距離で２
人力ＮＯＲ回路Ｇ、２〜Ｇ５．の入力に接続されている
ため、第６図に示す如き純０ＭＯ８回路によって構成し
てもよい、 第６図の純０ＭＯ８・３人力ＮＡＮＤ回路はＰチャンネ
ルＭＩ　Ｓｌ”Ｅ　Ｔ　Ｑ　ｓａ〜Ｑｓｆｌ、Ｎチャン
ネルＭＩ　Ｓ　Ｆ　ＥＴＱ、、ｌ？〜Ｑｎｏにより構成
されている。
上述したように出力端子ＯＵＴからの信号線の距離が短
いため、出力端子ＯＵＴの浮遊容量０＜＜の容量値は小
さい。
従って、この小さな浮遊容３１０４４の充電・放電ピオ
ン抵抗の比較的大きなＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ６４
〜Ｑ、　ｓｏ　ｓ　Ｑ　６？〜Ｑ６゜により実行しても
、比較的晶速度で実行できる。
第２図のロウデコーダＩｔ　−Ｄ　ＯＲＯ中の２人力Ｎ
ＯＲ回路００〜Ｇ３．は、第７図に示す如き準ＣＭＯ８
回路によって構成されている。
第７図の準ＣＭＯ８・２人力Ｎ　ＯＲ回路は、Ｐチャン
ネルＭＩ　５ＦＥＴＱ？０９Ｑ７＋−ＮチャンネルＮ、
　ｌ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｔｔ〜Ｑ７４により構成され
た入力論理処理部と、ＮＰＮバイポーラ出力トランジス
タＱ、　？５１　Ｑ　ｔｏにより構成され１こ出力部と
ン含む。
ＭＩＳＦＥＴＱ？４は、Ｑ７６のベース蓄積電荷を放電
するためのスイッチ用ＭＩＳ１’ＥＴとして動作する０ ２つの入力端子ＩＮ１．ＩＮ、の至てに口−レベルの入
力信号が印〃口されると、Ｑ、。、Ｑ２．がオフ・Ｑｌ
？　Ｑｖｓがオフとなり、ノードＮ、はノ・イレベルと
なる。するとＱｙｓがオンとなって、出力ｉ子ＯＵＴの
答愈性負荷０４５はＱ７５のコレクタ・エミッタ径路を
弁して高速で光箪琢れる。ノードＮ９がハイレベルとな
ることにより、Ｑ？４かオンとなり、Ｑ７６のベース蓄
積重荷が０．７４のドレイン・ソース径路ン弁して高速
で放を烙れ、０．７６のターンオフ速度を向上すること
かできる。
２つの入力端子の少なくともいずれか一万、例えば入力
端子ＬＮ、　にハイレベルの人力信号が印加されると、
Ｑ、？０がオフ、Ｑ７２かオンとなり、ノードＮ、はロ
ーレベルとブよる。すると出力部ではＱ７５がオフとな
り、出力端子０　［Ｊ　’１’がハイレベルにあると、
Ｑｔｔ、　Ｑ、７ｔ’ｌ介してＱ７６にベース電流が供
給式す１、Ｑ７６がオンとなる。出力端子ＯＵＴの容量
性負荷０４５のｉｔ荷はＱ７゜のコレクタ・エミッタ径
路を弁して高速で放電これるとともに、容量性負荷０＊
ｓ、　ｉイオ−）”Ｑｔｔ、　Ｍ　Ｉ　Ｓ　Ｅ’　Ｅ　
ＴＱ７．のドレイン・ソース径路ＩＱ？６のベース・エ
ミッタ接合のルートにも放電々流が流ｊる。この時のダ
イオードＱ？？の両端の間の電圧降下によって、Ｑ７ｓ
は確実にオフに制御される。
第２図のロウデコーダＲ−ＤＯＲＩ、Ｒ−ＤＯＲ２はア
ドレス回路のデコーダ・ドライバとして動作する。この
ロウデコーダＲ−Ｄ　ＯＲ１は、ロウデコーダＴ（−Ｄ
　ＯＲＯの出力信号ビ受ける２人力ＮＯＲ回路Ｇ４１１
．この２人力Ｎ　ＯＲ回路Ｇ４８の出力信号とロウデコ
ーダＲ−Ｄ　ＯＲＯの出力信号乞受ける２人力ＮＡＮＤ
回路Ｇ４．〜Ｇ３０．これら２人力ＮＡＮＤ回路０＋０
〜Ｇ５６の出力信号ン受けるインバータＧ３．〜Ｇ６４
と馨含む。
２人力ＮＯＲ回路Ｇ４８の出力と２人力ＮＡＮＤ回路０
４９〜Ｇ３．の入力との間の信号線の距離は長く、これ
らの信号線の浮遊容蓋値は太きい。従って、この２人力
ＮＯＲ回路Ｇ４８は、第７図に示す如き準０ＭＯ８回路
によって構成さ４ている。
第２図のロウデコーダＲ−ＤＯＲＩ中の２人力ＮＡＮＤ
回路Ｇ４．〜Ｇ、６は、その出力が短距離でインバータ
Ｇ、７〜Ｇ、４０入力に接続さハているため、第９図に
示す如き純０１ＷＯ８回路によって構成されている。
第９図の純１０８・２人力ＮＡへ９回路はＰチャンネル
ＭＩ　５ＦＥＴＱ、８２．Ｑ８Ｊ、ＮチャンネルＭ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ８４　、　Ｑ、８５によって構成
これている。上述したように出力端子ＯＵＴからの信号
線の距離が短いため、出力端子（Ｊ　Ｕ　Ｔの浮遊容量
０４γの容量値は小さい。
従って、この小さな浮遊容ｋ　Ｃ４７の光奄・放電？オ
ン抵抗の比較的大きなＭ　Ｌ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ８２
　。
Ｑｕ　ｔ　Ｑ、８４　＋　Ｑ、８５により実行しても、
小さな浮遊容［０＜ｔの充電・放電が高速度で実行され
る。
第２図のロウデコーダＲ−１）　ＯＲｌ中のインバータ
Ｇ、７〜Ｇ６４の出力は、メモリ・アレイＭ−ＡＲＹＩ
のワード線ＷＬ＋、−ＷＬ＋ｓに接続されている。従っ
て、デコーダ・ドライバとしてのロウデコーダＲ−ＤＯ
ＲＩの出力信号線（すなわちインバータＧ、〜Ｇ６４の
出力信号線）は、ワード線ＷＬｏ〜ｗ、Ｌ＋ａとしてメ
モリ・アレイＭ−ＡＲＹＩの内部で横方向に長距離にわ
たって配置されるため、このワード線Ｗ　Ｌ　＋　＋〜
ＷＬＩ８の浮遊容量は極めて大きなものとなる。
かくして、第２図のロウデコーダＲ−ＤＯＲＩ中のイン
バータＧ、７〜Ｇ６４は、第１Ｏ図に示す如き準０ＭＯ
８回路によって構成されている。
第１０図の準０ＭＯ８・インバータは、ＰチャンネルＭ
ＩＳＦＥＴＱ８６．ＮチャンネルＭ　Ｉ　Ｓ　ＦＥＴＱ
ｕ〜Ｑ８゜、ＮＰＮバイポーラ出力トランジスタＱ、　
９０１　Ｑ　ｐ＋により構成されている。この準ＣＭＯ
８・インバータの動作は、第４図の非反転・反転回路の
反転出力ＯＵ　Ｔ　’Ｙ得るＱ４゜〜Ｑ５４の回路の動
作と同一であるため、その詳細な説明を省略するが、Ｎ
ＰＮバイポーラ出力トランジスタＱ、。、Ｑ、１により
大きな浮遊容−１ｆｉｌ　０４１１の充電・放電が高速
度で実行される。
第２図において、ロウデコーダＤ　−Ｄ　ＯＲ２は、上
述のＲ−ＤＯＲＩと同様に構成される。
第３図は、第１図のアドンスバッファＡＤＨ。
カラムデコーダａ−ＤａＲｘ等をζらに詳細に示すブロ
ックダイアダラムである。
第３図においても、出力側が黒くマークされた論理シン
ボルの回路は出力信号線の浮遊容量を光電および放電す
る出力トランジスタがバイポーラ・トランジスタにより
構成され、反転、非反転。
ＮＡＮＤ、ＮＯＲ等の論理処理が０Ｍ０８回路により実
行される準０ＭＯ８回路であり、通常の論理シンボルの
回路はＮ０ＭＯ８回路である。
第３図に示すようにアドレスバッファＡＤＨには、外部
からＴＴＬレベルのアドレス信号Ａ７〜Ａ＋ａＹその人
力に受け、非反転出力ａ７〜ａ１５と反転出力ｉ、〜ａ
１５を相補出力信号線に送出するための非反転・反転回
路０７〜Ｇ１５が配置されている。
この非反転・反転回路０７〜ＧＩ５は、第４図に示す如
き準ＣＭＯ８回路により構成でｊでいる。
従りて、非反転・反転回路０７〜Ｇ２．の出力トランジ
スタは第４図に示すようにバイポーラ・トランジスタに
より構成されているため、非反転・反転回路０７〜Ｇ１
．の出力信号線が半導体チップ表面上で長距離にわたり
耐雪されるとしても、非反転・反転回路Ｇγ〜Ｇ＋ｓＹ
高速度で動作させることが可能となる。
カラムデコーダ０−ＤＣＲｌは、アドレスバッファＡＤ
Ｈから得られた内部アドレス信号ａ７〜ａｌａｓ　ＭＹ
　〜ａｌｌが印刀口される２人力ＮＡＮＤ回路０７４〜
Ｇ７７、　Ｇ、、〜Ｇ８．．Ｇ８．〜Ｇ８５と、３人力
ＮＡＮＤ回路Ｇ６．〜Ｇ、３とン含む。
さらに第３図に示すように、カラムデコーダ０−ＤＣＲ
ｌ内において、これらのＮＡＮＤ回路０７４〜Ｇ０．の
出力信号線は、長距離で配置づれるとともに多くのＮＯ
Ｒ回路００４〜Ｇ０．の入力端子に接続されているため
、これらＮＡＮＤ回路０７４〜Ｇ、Ｂの出力信号線の浮
遊容量は大きな容量値となる。
従って、３人力ＮＡＮＤ回路Ｇ、６〜Ｇ９．は、第５図
に示す如き準０ＭＯ８・３人力ＮＡＮＤ回路によって構
成され、２人力ＮＡＮＤ回路０７４〜Ｇ８．は、第５図
から入力端子ＩＮ、とＭＩＳＦＥＴ　Ｑｓｙ　＋　Ｑａ
ｏと馨省略した準０ＭＯ８・２人力ＮＡＮＤ回路によっ
て構成されている。
−万、第３図において、３人力ＮＯＲ回路Ｇ、４゜Ｇｏ
、の出力信号線は短距離でインバータＧ、。。。
Ｇ、ｏ、の入力に接続されているため、これらの３人力
ＮＯＲ回路Ｇ、４〜Ｇ９．の出力信号線の浮遊容量の容
量値は小さい。従って、これらの３人力ＮＯＲ回路０．
４〜Ｇ０．は、純０ＭＯ８・３人力ＮＯＲ回路により構
成されている。
ζらに、インバータＧ１００　Ｉ　Ｇ１１ｌ＋の出力信
号線は短距離で２人力ＮＯＲ回路Ｇ□、Ｇ０．の入力端
子に接続されているため、これらのインバータＧ、ｏｏ
。
Ｇ、。、の出力信号線の浮遊容量の容量値は小さい。
従って、これらのインバータＧ、。。、Ｇ、。、は周知
のｍａＭｏｓ・インバータにより構成でれている。
さらに、２人力・ＮＯＲ回路回路、、Ｇ、９の出力信号
線は比較的短距離でカラムスイッチ０−ＳＷ。
のスイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ、＋ｏｏ＋　
、　Ｑ＋ｏｎ＋　のゲート電極に接続されているため、
こ４らのＮＯＲ回路回路、、Ｇ、、の出力信号線の浮遊
容量は小さい。
従って、これらのＮＯＲ回路は第８図に示す如き純０Ｍ
Ｏ８・２人力Ｎ０Ｒｕ路によって構成されている。
第８図の純０ＭＯ８・２人力ＮＯＲ回路はＰチャンネル
ＭＩ　Ｓｒ　ＥＴＱ、？８．Ｑ？ｌｌ、ＮチャンネルＭ
ＩＳＦＥＴＱ８゜＋Ｑｓ＋によって構成されている。
出力端子からの信号線の距離が比較的短いため、出力端
子ＯＵＴの浮遊容ｔ０４６の＠置皿は小でい。
従って、この小さな浮遊容量Ｏａｓの充電・放則乞オン
抵抗の比較的大きなＭＩＳＦＥＴＱｔｓ−Ｑ、ｙａ・Ｑ
ｓｏ　＋　Ｑ、ａ＋により実行しても、小さな浮遊容ｔ
ｈｉ：０４６の光電・放電が高速度で実行される。
なお、上述した３人力Ｎ　ＯＲ回路０．４〜Ｇ、５は、
上記第８図の２人力ＮＯＲ回路に第３入力端子ＩＮ、Ｙ
追加するとともに、そのゲートが上記入力端子ＩＮ、に
接続された第３のＰチャンネルＭＩ　５ＦＥＴをＱｙａ
　ｒ　Ｑ、？。に直列に挿入し、そのゲートが上記入力
端子ＩＮ、に接続された第３のＮチャ７ネ／ｌ／　Ｍ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　’ｌ　Ｑｇｏ　＋　Ｑ、ｓ＋に並
列に挿入した純０ＭＯ８・３人力回路により構成さ第１
ている。
さらに第３図には、第１図のメモリ・アレイＭ　−Ａ　
ＲＹ　１０１ビツトのメモリ・セルＭ−ＯＥＬがさらに
詳細に示さｉている。
こσ）メモリ・セルＭ　ＯＥＬは負荷抵抗ＲＩ。
Ｒ２とＮチャンネルＭＩＳＦＥＴＱ、。１．Ｑ、。、か
らなる１対のインバータの入出力を又差結合したスリッ
プ・フロノット、トランスミッション・ゲート用Ｎチャ
ンネｙＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ＋ｏｓ　、Ｑ＋ｏ＋
とにより構成され−〔いる。
スリップ・フロップは情報の記憶手段として用いられる
。トランスミッション・ゲートはロウデコーダＲ−Ｄ　
ＯＲ１に接続さｉたワード課ＷＬ盲１に印加されるアド
レス信号によって制御さ４、相補データ線対Ｄ＋ｏｎ＋
　＋　Ｄ＋ｏｏ＋　と７リツプ・フロップとの間の情報
伝達がこのトランスミッション・ゲートによって制御さ
れる。
第１１図は、第１図のセンスアンプ選択回路５ＡＳＯの
要部の一例及び内部制御信号発生回路ａ　ｏ　Ｍ−ｏ　
Ｂの一例乞より詳細に示す回路図であるＯ 同図には、センスアンプ選択回路５ＡＳＯのうち、外部
からのチップセレクト信号Ｏ８を受けて、データ出力中
間アンプＤＯＩＡ、ロウデコーダＲ−ＤＯＲＯ及びカラ
ムデコーダ０−ＤＯＲＩ等へ供給する制御信号Ｏ８，Ｏ
８を形成する部分の回路が示されている。
外部からのチップセレクト信号Ｏ８が印加されるこの部
分の回路は第４図の非反転・反転回路と同一の回路によ
り構成されている。この回路の出力信号Ｏ８は、バイポ
ーラ出力トランジスタＴ、。
Ｔ、、Ｔ、、Ｔ、から得られるため、センスアンプ選択
回路５ＡＳＯの出力Ｏ８，Ｏ８Ｏ光゛電・放！速度の容
量依存性は小さい。従って、センスアンプ選択回路５Ａ
ＳＯの出力Ｏ８が第２図のロウデコーダＲ−ＤＯＲＯの
ＮＯＲゲートＧ３２〜Ｇ３００Å力端子および第３図の
カラムデコーダＣ−ＤＯＲＩのＮＯＲゲート００４〜Ｇ
□の入力端子に接続されても、この出力Ｏ８は高速とな
る。また、センスアンプ選択回路５ＡＳＯの出力Ｏ８が
データ出力中間アンプＤＯＩＡ内の複数のスイッチ用Ｍ
ｌ　８１Ｉ”ＥＴのゲート電極に接続はれても、この出
力Ｏ８は高速となる。
同図には示されていないが、センスアンプ選択回路５Ａ
ＳＯは、内部相補アドレス信号ａ７〜ａｌＢと、上記制
御信号Ｏ８？受け、センスアンプへ供給する選択信号Ｓ
１乞形成するデコーダ回路を含んでいる。このデコーダ
回路によって、センスアンプＳＡＩ〜５Ａ１６のうち、
選択されるべき相補データ線対にその入力端子が電気的
に結合されるセンスアンプが選択され、そのセンス動作
が実行される。このデコーダ回路の出力部は、準０ＮＯ
８回路によつて構成されており、その出力の充電・放電
の容量依存性が小さくなるようにされている。これにエ
リ、センスアンプを選択する動作の高速化を図ることが
できる。なお、デコーダ回路に上記制御信号が供給され
るようにしてあっても、上述した。Ｊ５ＶＣ上記制御信
号がバイポーラ・トランジスタに、にって形ｇされるた
め、その制御信号Ｏ８は高速である。
本実施例では、センスアンプを選択するためＫ。
デコーダ回路をセンスアンプ選択回路５ＡＳＯに設ける
ようにしであるが、カラムデコーダ０−ＤＯＲＩ〜０−
ＤＯＲ４で形成されている選択信号をセンスアンプの選
択信号とに利用するようにしてもよい。このようにすれ
ば、素子数乞減らすことができるため、高集積化を図る
ことが可能となる。
第１１図の内部制御信号発生回路００Ｍ−ＧＥは、外部
からのチップセレクト信号Ｏ８が印加これることにより
、複数の内部遅延チップセレクト信号Ｏ８Ｐ　、Ｏ８ｔ
　、Ｏ８，、Ｏ８ｓを発生するための回路部ｙａ′有す
る。この回路部の大半は０ＭＯ８＠路により構成される
。しかし、これらの出力ＯＳｘ　、　ＯＳｔ　、ＯＳｔ
　、　ＯＳｇはバイポーラ出力トランジスタＴ　５　ｅ
　’ｒ、　Ｉ　ＴＯ＋　ＴＩＯ＋　１１．、　ＪＴ、、
、　’Ｉ’、　、　Ｔ８から得られるため、これらの出
力の充電・放電の容量依存性は小ざい。
第１１図の内部制御信号発生回路００Ｍ−ＧＥはさらに
、外部からのライトイネーブル信号ＷＥｔ内部遅延チッ
プセレクト信号Ｏ８，、Ｏ８，が印加されることにより
、香込み制御信号ＷＥＯｓ。
ＷＥＯ８とデータ出力バッファ制御信号ＤＯＯとを発生
するための回路部乞有する。この回路部の大半は同様Ｖ
ｃＯＭＯ８回路によって構成は４、ている。しかし、ｍ
号ＷＥＯ８はバイポーラ出力トラ７　シ／（タＴ　Ｈａ
　＋　Ｔ　Ｉ　５から得られるため、この出力ＷＢＯ８
の光重・数回の各機依存性は小さい。従って、この出力
ＷＥ（ｊｓが第３図のカラムデコーダＯ−Ｄ　ＯＲ１の
ＮＡＮＤ回路（図示きれていない）の多数の入力嬬子あ
るいは第１図のスイッチ用ＭＩ　５ＦＥＴＱ＋　、Ｑ＋
　〜Ｑｌｅ、Ｑ＋ｅのゲート電極に印加されても、この
出力ＷＥ（ＪＳは高速となる。
第１２図は、第１図のセンスアンプＳＡＩ、データ出力
中間アンプＤＯＩＡ、データ出力バッファＤＯＢ等乞よ
り詳細に示す回路図である。
第１３図は、８！！１図のデータ人カバソファＤＩＢ、
データ入力中間アンプＤｌｉＡ１等乞より詳細に示す回
路図である。
第１４図は、第１図乃至第１３図に示さｔまた一実施例
のスタティックＲＡＭの読出し時および書込み時の各部
の信号波形図である。
まず、第１２図及び第１４図乞用いて本スタティックＲ
ＡＭの情報の読出し時の動作乞説明する。
第１４図に示すようにアドレス信号Ａ。−Ａ　Ｈ５が印
加されると同時にチップセレクト信号Ｏ８がロウレベル
に変化し、ライトイネーブル４３号ＷＥがハイレベルの
まま保持されるとする。内部制御信号発生回路００Ｍ−
ＧＥからは第１４図に示すように、内部遅延チップセレ
クト信号Ｏ８，。
ａｓ、、ａｓ３．＠込み制御信号ＶＶＥＯ８，データ出
力バッファ制御信号ＤＯＯが発生される。
供給されたアドレス信号Ａ。−Ａｌ１１が、例えばワー
ド’ｆｉｎ　Ｗ　Ｌ　、＋と相補データ線対り、ｏｏ、
　、Ｄ、ｏｏ。
乞指定するアドレス信号であった場合、ワード線ＷＬ、
、と相補データ線対Ｄ＋ｎｏ＋　ｒ　Ｄ＋ｎｎ＋との叉
点に設けられたメモリ・セルＭ−ＯＥＬが選択これる。
選択されたメモリ・セルＭ−ＯＥＬの内部留軸は、相補
データ線対り、。。１．Ｄ、。。３．スイッチ用Ｍ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ＋ｏｏ＋　、Ｑ＋ｏｏ＋　′ｆａ
０：介してセンスアンプＳＡＩの両入力に伝えられる。
センスアンプＳＡＩハエミッタ結合された差動対トラン
ジスタＴｔＩ。
Ｔ２．と定電流源Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｔ　２０と
から構成される。定電流源ＭＩＳＦＥＴＴ２Ｏのゲート
電極にセンスアンプ選択回路５ＡＳＯからハイレベ／’
　０）　選択信号Ｓ１が印加されると、センスアンプＳ
ＡＩはセンス動作を実行する。
センスアンプ選択回路５ＡＳＯからデータ出力中間７７
プＤ０１Ａの定電Ｒ諒Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｔ　２
３〜Ｔ２６（７，）ゲート電接にハイレベルの内ｍ−ｙ
−ツブセレクト信号Ｏ８が印加されると、データ出方中
間アンプＤＯＩＡは増幅動作を実行する。
従って、センスアンプＳＡＩの出力信号は、ベース接地
トランジスタＴ　２？　＋　Ｔ２ｇ　＋エミッタフォロ
ワトランジスタ’ｌｔｏ　Ｉ　’ｉｓｏ　を出力Ｎｌ５
ＦＥＴＴ□〜Ｔｓｓ’％：介して、データ出方中間アン
プＤＯＩＡの出力ノードＮｌ、に伝達これる。
第１２図に示すようにデータ出力バッファＤＯＢには内
部制御信号発生回路００Ｍ−ＧＥからデータ出力バッフ
ァ制御信号ＤＯＯが供給される。
また、第１２図に示すようにデータ出力バッファＤＯＢ
は、Ｔｓｇ　ＨＴ　４６０）純０Ｍ０Ｓイ７バータ。
Ｔ４１〜Ｔ４ｇ　＋７）準０ＭＯ８・２人力ＮＡＮＤ回
Ｍ。
Ｔ、’、　〜’ｌ’、、　（７）準ＯＭｏ　ｓ　−２人
力Ｎ　ｏ　Ｒ回Ｍ、Ｐチャンネル・スイッチ用ＭＩ　Ｓ
ＦＥ’ｌ’Ｔ、７．Ｎチャンネル・スイッチ用ＭＩＳＦ
ＥＴＴ、、、Ｐチャンネル・出力用Ｎｌ５ＦＥＴｉ’、
、、Ｎチャンネル・出力用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｔ
　ａｏから構成されている。
データ出力バッファ制御信号ＤＯＯがハイレベ／ｌ／　
（１）時は、スイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　ノＴ
５７　＋　Ｔａｇがオンとなり、出力用ＭＩＳＦＥＴの
’Ｌ”　５１１　＋　’ｌ　６０が同時にオフとなるた
め、データ出力バッファＤＯＢの出力り。ｕｔはハイ・
インピーダンス（フローティング）状態となる。
情報の読出し時にはデータ出力バッファ制御（ｑ号ＤＯ
Ｏはロウレベルとなり、スイッチ用ＭＩＳＦＥＴのＴ５
？　Ｉ　Ｔ　６ｇはオフとなり、データ出力中間アンプ
ＤＯＩＡの出力ノードＮ１１の信号レベルに応答した準
ＯＭＵＳ・２人力ＮＡＮＤ回路の出力と準０ＭＯ８・２
人力Ｎ（ＪＲ回路の出力によって出力用ＭＩ　５ＦＥＴ
のＴ、。＊ＴＯＯのゲート＊＆が制御され、出力端子り
。ｕｔ　より有効データが得られる。
出力用Ｍｌ　８１１”ＥＴｏ）Ｔ、、、Ｔ６ｏのオン抵
抗を小とするため、これらのＭＩＳＦＥＴのチャンネル
幅Ｗは極めて大きな値に設定されている。すると、これ
らのＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｔｌ１ｏ、Ｔａｏのゲー
ト容量は極めて大ぎなものとなるが、準０ＮＯ８・２人
力ＮＡＮＤ回路の出力部はバイポーラ出力トランジスタ
Ｔ４？＋　Ｔ４８により構成これ、準ＯＭＯＳ・２人力
Ｎ　Ｏ１回路の出力部はバイポーラ出力トランジスタＴ
、、Ｔ、、により構成されているため、これら出力用Ｍ
ＩＳＦＥＴのＴ、９．Ｔ、ｏのゲート容量の光電・放電
は高速度で実行される。
次に、第１３図及び第１４図を用いて本スタティックＲ
ＡＭの情報の書込み時の動作？説明する。
第１４図に示すようにアドレス信号Ａ。〜Ａｌ１１が印
加されると同時にチップセレクト信号Ｏ８がロウレベル
に変化し、その後ライトイネーブル信号ＷＥがロウレベ
ルに変化する。内部制御信号発生回路００　Ｍ　−Ｃ＋
　Ｅからは、第１４図に示すように内部遅延チップセレ
クト信号Ｏ８，、Ｏ８２゜ａＳｓ、書込み制御信号ＷＥ
　ＯＳ、データ出力バッファ制御信号ＤＯＯが発生され
る。
第１３図に示すように、データ人力バッファＤＩＢには
入力データＤ１ｎと反転内部チップセレクト信号Ｏ８１
とが印加される。情報の書込み時には、この信号Ｏ８，
はロウレベルに変化する。
すると、データ人力バッファのＰチャンネル・スイッチ
用・Ｎｌ５ＦＥＴＴ、、はオン、Ｎチャンネル・スイッ
チ用・ＭＩＳＦＥＴＴ、２はオフに変化する。これによ
り、多段接続これた純０ＭＯ８・インパータン介して、
入力データＤｉｎは出力ノードＮ１２に伝達される。
情報の書込みに際して、書込み制御信号ＷＥＯ８はロウ
レベルに変化する。すると、第１３図のデータ入力中間
アンプＤＩＩＡＩ内では、Ｐチャンネル・ＭＩＳＦＥＴ
のＴ、、、Ｔ６．はオン、Ｎチャンネル・ＭＩ　５ＦＥ
ＴのＴ、４．Ｔ、６はオフとなり、ノードＮ、、にはデ
ータ人力バッファＤＩＢの出力ノードＮＩ！と同相の信
号が現われ、ノードＮ１４にはこれと逆相の信号が現わ
れる。
ノードＮ７．の信号はＴａｙ〜１゛、２から構成された
準０ＭＯ８・インパータン介してコモンデータ線ＯＤ　
Ｌ　Ｉ　に伝達され、ノードＮ１４の信号はＴ７３〜Ｔ
？ｇから構成された準０ＮＯ８・インバータ馨介してコ
モンデータ線ＯＤＬ、　に伝達される。寄生容量の大き
なコモンデータ線対ＯＤＬ、、ＯＤＬ。
の充電・放電はこれら３！＠０ＭＯ８・インバータノバ
イボーラ出力トランジスタＴ７．　、Ｔ、２．　Ｔ、、
　。
Ｔ、、により実行されるため、これらの充電・放電は高
速匠で実行される。
かくして、データ入力中間アングＤＩ　ＩＡＩの相補出
力信号はコモンデータ線対ＣＤＬｔ、０ＤＬ１゜スイッ
チ用ＭＩＳＦＥＴ、Ｑｌ、Ｑｌ、ＱＩｏｏ、。
Ｑ、ｔｏｏｎ相補テータデーＤ＋ｎり＋　＋　Ｄ＋ｏｒ
＋＋Ｙ介して、メモリ・セルＭ−ＯＥＬＫ伝達され、メ
モリ・セルへの情報の書込みが実行される。
〔効果〕
（１）アドレスバッファＡＤＢの非反転・反転回路ＧＯ
”Ｇ１１１は準ｃ　ｂｔ　ｏ　ｓ回路によって構成され
ている。この準０ＭＯ８回路においては、非反転・反転
の論理処理部の大半が０ＭＯ８回路により構成されてい
るため、低消費電力が可能である。さらに、非反転・反
転出力の充電・放電を実行する出力トランジスタをバイ
ポーラ・トランジスタにより構成したため、ＭＩ　５Ｐ
ＥＴと比較してバイポーラ・トランジスタは小さな素子
寸法でも小さな出力抵抗が得られるという作用により、
非反転・反転回路Ｇｏ　’＝０１１１の出力信号線の浮
遊容量が犬となっても、高速度の動作が可能となる。。
（２）　ロウデコーダＲ−ＤＯＲＯ，Ｒ−ＤＯＲＩ。
Ｒ−ＤＯＲ２のＮＡＮＤ回路Ｇ回路−Ｇ、、、　Ｇ、４
〜Ｇ　、ｌＩ−Ｇ　ａｏ　−Ｇ４？　−Ｎ　ＯＲ回路Ｇ
、ｔ％Ｇ、、、Ｇ、８〜Ｇ。５．インバータＧＢ、〜Ｇ
、４の如き出力信号線の浮遊容量の大きな回路は準０Ｍ
Ｏ８回路により構成されているため、これらの回路乞低
消費電力・高速とすることができる。
さらにＮＡＮＤ回路Ｇ４．〜Ｇ、６の如き出力信号線の
浮遊容量の小さな回路は純０ＭＯ８回路により構成され
ているため、これらの回路ン低消費電労化することがで
きる。
（３）カラムデコーダ０−ＤＯＲ１〜（Ｊ−ＤＯＲ４の
ＮＡＮＤ回路Ｇ回路−７４〜Ｇ如き出力信号線の浮遊容
量の大きな回路は準ＣＭＯ８回路により構成されている
ため、これらの回路を低消費電力・高速とすることがで
きる。
サラに、ＮＯＲ回路０８〜Ｇ０゜、インバータＧＩ０゜
、Ｇ、。１の如き出力情耕線の浮遊容量の小さな回路は
純ＣＭＯ３回路により構成されているため、これらの回
路を低消費電力化することができる。
（４１センスアンプ選釈回路５ＡＳＯ’Ｙ構成する非反
転・反転回路は準ＣＭＯ８回路ＶＣより構成されている
ため、低消費気力が達成されるとともに、出力Ｏ８，Ｏ
８がバイポーラ出力トランジスタから得られるため、こ
れらの出力ｏｓ、ａｓの浮遊ｙｉ１が大きくても、これ
らの出力Ｏ８，Ｏ８は高速となる。
（５）内部制御信号発生回路ＱＣ）Ｍ−ＧＥは準０ＭＯ
８回路により構成されているため、低消費電力が達成さ
れるとともに、出力ａｓ、、ａｓ、。
Ｏ８，、Ｏｓ、、ＷＥＯ８がバイポーラ出力トランジス
タから得られるため、これらの出力の浮遊容量が大きく
ても、これらの出力ａｓ、、ａｓ、。
Ｏｓ、、Ｏ８，、ＷＥＯ８は高速となる。
（６）データ出力バッファＤＯＢは準ＯＭＱＳ回路によ
り構成されているため、低消費電力が達成される。
さらに、データ出力バッファＤＯＢの出力用ＭＩＳＦＥ
Ｔの大きなゲート容量′はバイポーラ出力トランジスタ
により充電・放電されるため、このゲート容量の充電・
放電は高速度で実行される。
（７）データ人力バッファＤＩＲは純ＣＭＯ８回路によ
り構成されているため、低消費電力が達成される。
（８）　データ入力中間アンプＤＩ　ＩＡＩは準０ＭＯ
８回路により構成されているため、低消費電力が達成さ
れる。
さらに、！生容量の大きなコモンデータ線対０ＤＬＩ　
、ＯＤＬ、の充電・放電はバイポーラ出力トランジスタ
により実行されるため、これらの充電・放電は高速度で
実行される。
以上の相乗効果により、本スタティックＳＲＡＭにおい
ては下記の如き特性を得ることができた〇（ａｌ　アド
レスバッファＡＤＢの非反転・反転回路Ｇ、％Ｇ、、の
入力から出力までの伝播遅延時間ｔｐｄは約３．０　（
ｎｓｅｃ）に短縮され、非反転・反転回路００〜Ｇお全
体の待機時消費電力は約３３．７（ｍＷ）に、動作時消
費電力は約４５．８　（ｍＷ）に低減された〇 （ｔ）ｌ　ロウデコーダＲ−ＤＯＲＯ，Ｒ−ＤＯＲＩ。
Ｒ−ＤＯＲ２，カラムデコーダ０−ＤＯＲＩ〜０−ＤＯ
Ｒ４の入力から消費までの伝播遅延時間ｔ１．は約４．
８　（ｎｓｅｃ）　ＶＣ短縮され、全体の待機時消費電
力は＃１ぼ零に、動作時消費電力は約１５３（ｍＷ）Ｋ
低減さｉｔた。
（ｃｌ　メモリ・セ＃Ｍ−ＯＥＬ、　セｙスアンプＳＡ
Ｉ。
データ出力中間アンプＤＯＩＡ全体の伝播遅延時間ｔｐ
ｄは約５．０　（ｎｓｅｃ）に低減され、６４Ｋ（６５
５３６）ケのメモリ・セルＭ−ＯＷＬ全体、センスアン
プ５ＡＩ−８ＡＩ　６全体とデータ出力中間アンプＤＯ
ＩＡの待機時消費電力は一約０．６　（ｍＷ）、動作時
消費電力は約１６０　（ｍＷ）に低減された。
（ｄ）　データ出力バッファＤＯＢの入力から出力まで
の伝播遅延時間ｔｐｄは２．８　（ｎｓｅｃ）に短縮さ
れ、待機時消費電力はほぼ零に、動作時消費電力は２３
、５　（ｍＷ）　Ｋ低減さｎ　７Ｃ０（ｅ）　上記（ａ
ｌ〜（ｄ）によりアクセスタイム（読出し時間）が約１
５．６　（ｎｓｅｃ）に短縮され、ＥＯＬ形のバイポー
ラＲＡＭのアクセスタイム１５　（ｎｓｅｃ）とほぼ同
程度の値が得られた。
ｔｆｌ　上記（ａｌ〜（ｄｌにより本スタティックＳＲ
ＡＭ全体の待機消費電力は、約３４．３　（ｍＷ）、動
作時消費電力は、約３８２．３　（ｍＷ）と従来のバイ
ポーラＲＡＭと従来のスタティックＭＯ８ＲＡＭの中間
（従来のスタティックＭＯ８ＲＡＭに近い）の低消費電
力特性が得られた。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨χ逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えは、第３図のメモリ・セルＭ−ＯＥＬにおいて、負
荷抵抗Ｒ，、Ｒ，はＰチャンネルのＭＩＳＦＥＴにより
置換して、０Ｍ０Ｓインバータによりクリップ°フロッ
プ乞構成しても艮い。また、７リツブフロツプをマルチ
・エミ゛ツタのＮＰＮ訃ランうスタにより構成しても良
い。
さらに、リフレッシュを行うことにより、メモリ・セル
Ｍ−ＯＥＬはフリップ・フロップ回路ではなく、セル容
量への電荷蓄積による情報一時記憶形回路により構成し
ても良い。
また、アドレスバッファＡＤＢＫ日］７１０されるアド
レスＭ　号Ａ　ｏ　−Ａ　Ｉｓの信号レベルはＴＴＬレ
ベルではなく、ＥＯＬレベルとしてアドレスバッファＡ
ＤＢに適切なレベル変換動作を実行させる様に構成して
も良い。
また、入力Ｄｉｎ・出力り。ｕｔは１ビツトではなく複
数ビット（例えば、４ビツト、８ビツト・・・）の形式
に構成しても良い。
また、メモリ・マトリックスは、４個に限定されるもの
ではなく、それ以上あるいはそれ以下であっても良い。
〔利用分野〕
以上の説明では王として本発明者によりなされた発明を
半導体メモリに適用した場合について説明したが、それ
に服定されるものではない。
例えば、半導体チップ上には一メモリ・セル、特定のセ
ルを選択するためのアドレス回路、情報の読出し・書込
みを扱う信号回路、情報の続出し・書込みの動作を制御
するためのタイミング回路だけではなく、必要に応じて
バイポーラ・アナログ回路、ＭＯＳ・アナログ回路、Ｐ
チャンネル・ＭＯＳ・ロジック、Ｎチャンネル・ＭＯＳ
・ロジック、０ＭＯ３・ロジック、Ｉ”Ｌ回路、ＥＯＬ
回路のいずれかが半導体チップ上に配置されることも可
能であることは言うまでもない。
【図面の簡単な説明】
第１図は本発明の一実施例によるスタティックＲＡＭの
内部構成を示すブロックダイアグラムであり、 第２図は、第１図のアドレスバッファＡＤＢ。 ロウデコ−１−Ｒ−ＤＯＲＯ，Ｒ−ＤＯＲＩ、Ｒ−ＤＯ
Ｒ２ｖさらに詳細に示すブロックダイアグラムであり、 第３図は、第１図のアドレスバッファＡＤＢ。 カラムデコーダＵ−ＤＯＲ１等？さらに詳細に示すブロ
ックダイアグラムであり、 第４図は準０ＭＯ８・非反転・反転回路を示す回路図で
あり、 第５図は準ＣＭＯ８−３人カＮＡＮＤ回路Ｙ示す回路図
であり、 第６図は純ＣＭＯ８・３人カＮＡＮＤ回路ン示す回路図
であり、 第７図は準ＯＭＱ３・２人カＮＯＲ回路を示す回路図で
あり、 第８図は純０ＭＯ８・２人カＮＯＲ回路ン示す回路図で
あり、 第９図は純０ＭＯ８・２人カＮＡＮＤ回路Ｙ示す回路図
であり、 第１０図は準０ＭＯ８・インバータを示す回路図であり
、 第１１図は、第１図のセンスアンプ選択回路５ＡＳＯと
内部制御信号発生回路００Ｍ−ＧＥＹより詳細に示す回
路図であり、 第１２図は、第１図のセンスアンプＳＡＩ、　−７一タ
出力中間アンプＤＯＩＡ、データ出力バッファＤＯＢ等
をより詳細に示す回路図であり、第１３図は、第１図の
データ人カバッファＤＩＢ、データ入力中間アンプＤＩ
ＩＡ１等Ｚより詳細に示す回路図であり、 第１４図は、第１図乃至第１３図に示された一実施例の
スタティックＲＡＭの読出し時および書込み時の各部の
信号波形図である。 Ｍ−ＯＥＬ−１モリセル、ＡＤＢ、Ｉｔ−ＤＯＲＯ。 Ｒ−ＤＯＲＩ、Ｒ−ＤＯＢ２，０−ＤＯＲＩ　〜０−Ｄ
ＯＲ４，０−８ＷＩ　〜０−８Ｗ４・７）”レス回路、
ＤＩＢ、ＤＩＩＡＩ　〜ＤＩＩＡ４．ＳＡＩ〜ＳＡＩ　
６．ＤＯＩＡ、ＤＯＢ−・・信号回路、００Ｍ−ＧＥ、
５ＡＳＯ・・・タイミング回路。 第　４　図 第　５　図 第　６　図　第　７　同 第　８　図　第　９　図 第１０因 ＩＥ ｖｖＥ（５ （ｋ’ｒＡＤ　ｃｙｃｔＥ　、＞ １４図 ｏｃ ＜ｗｔｚ／ｒｉ　ＣＹＣＩＥ　＞

Claims (1)

  1. 【特許請求の範囲】 ｌ、半導体集積回路は； （１）複数のメモリ・セルと、 （２）上記複数のメモリ・セルから特定のメモリ・セル
    ン選択するためのアドレス回路と、（３）情報の読出し
    ・書込みを扱う信号回路と、（４（情報の読出し・書込
    みの動作を制御するためのタイミング回路とを具備して
    なり、（５）上記アドレス回路の主要部は０Ｍ０８回路
    により構成され、 （６）上記アドレス回路内の回路の少なくともひとつの
    信号出力線の充電および放ｔを実行する出力トランジス
    タはバイポーラ・トランジスタにより構成されたこと乞
    特徴とする半導体集積回路。 ２、上記アドレス回路はアドレス信号が印加されるアド
    レスバッファを具備し、該アドレスバッファの信号出力
    線の充電および放電、ン実行する出力トランジスタはバ
    イポーラ・トランジスタにより構成されたこと？特徴と
    するＩＦ：ｆ許請求の範囲第１項記載の半導体集積回路
    。 ３、上記アドレス回路はメモリ・セルのワード線の充電
    および放電を実行するロウデコーダを具備し、該ワード
    線の充電および放電Ｚ実行する出力トランジスタはバイ
    ポーラ・トランジスタにより構成されたことン特徴とす
    る特許請求の範囲第１項記載の半導体集積回路。 ４、半導体集積回路は； （１）複数のメモリ・セルと、 （２）上記複数のメモリ・セルから特定のメモリ・セル
    を選択するためのアドレス回路と、（３）　情報の読出
    し・書込みを扱う信号回路と、（４）情報の読出し、・
    書込みの動作を制御するためのタイミング回路とを具備
    してなり、（５）上記タイミング回路の主要部は０ＭＯ
    ８回路により構成され、 （６）上記タイミング回路内の回路の少なくともひとつ
    の信号出力線の充電および放電ン実行する出力トランジ
    スタはバイポーラ・トランジスタにより構成されたこと
    χ特徴とする半導体ダ積回路。 ５．上記タイミング回路はチップセ゛　ト信号とライト
    イネーブル信号とが印り口されることにより内部遅延チ
    ップセレクト信号と書込み制御信号とを発生する内部制
    御信号発生回路を具備したことを特徴とする特許請求の
    範囲第４項記載の半導体集積回路。 ６、半導体１！積回路は： （１）複数のメモリ・セルと、 （２）上記複数のメモリ・セルから特定のメモリ・セル
    を選択するためのアドレス回路と、（３）情報の読出し
    ・書込みｔ扱う信号回路と、（４）情報の読出し・書込
    みの動作を制御するためのタイミング回路とを具備して
    なり、（５）上記信号回路は情報出力信号を得るための
    データ出力バッファを具備してなり、該データ出力バッ
    ファの主要部は０ＭＯ８回路によって構成され、該デー
    タ出力バッファのＮチャンネルおよびＰチャンネルの出
    力用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのゲート容量の光電および
    放冠乞実行するトランジスタはバイポーラ・トランジス
    タにより構成され１こことを特徴とする半導体集積回路
    。 ７、上記両出力用ＭＩ　５ＦＥＴはデータ出力バッ７ア
    制御信号により同時オフ状態に制御されることン特徴と
    する特許請求の範囲第６項記載の半導体集積回路。 ８、半導体集積回路は； （１）複数のメモリ・セルと、 （２１上記複数のメモリ・セルから特定のメモリ・セル
    馨選択するためのアドレス回路と、（３）情報の読出し
    ・醤込み？扱う信号回路と、（４）　情報の読出し・書
    込みの動作を制御するためのタイミング回路とＺ具備し
    てなり、（５）上記信号回路はコモンデータ線対に相補
    信号を供給するデータ入力増幅器を具備してなり、該デ
    ータ入力増幅器の主要部は０ＭＯ８回路によって構成さ
    れ、上記コモンデータ線対の光電および放Ｉｌｌ実行す
    るトランジスタはバイポーラ・トランジスタにより構成
    さｔしたことを特徴とする半導体集積回路。 ９、　０ＭＯ８回路により構成でれたデータ人カバンフ
    ァを介して入力データが上記データ入力増幅器の入力端
    子に伝達されること乞特徴とする特許請求の範囲第８項
    記載の半導体集積回路。
JP59022811A 1984-02-13 1984-02-13 半導体集積回路 Expired - Lifetime JPH0795395B2 (ja)

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GB08714910A GB2189957B (en) 1984-02-13 1987-06-25 A semiconductor intergrated circuit memory
US07/121,914 US4858189A (en) 1984-02-13 1987-11-17 Semiconductor integrated circuit
US07/358,262 US4924439A (en) 1984-02-13 1989-05-30 Semiconductor integrated circuit
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SG360/90A SG36090G (en) 1984-02-13 1990-05-24 A semiconductor integrated circuit
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SG82990A SG82990G (en) 1984-02-13 1990-10-11 A semiconductor integrated circuit
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US08/093,511 US5311482A (en) 1984-02-13 1993-07-16 Semiconductor integrated circuit
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SG (1) SG36390G (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63131395A (ja) * 1986-11-21 1988-06-03 Toshiba Corp 半導体記憶装置
JPS63308789A (ja) * 1987-06-10 1988-12-16 Hitachi Ltd 半導体記憶装置
JPH01273291A (ja) * 1988-04-25 1989-11-01 Nec Corp スタティックメモリ集積回路
JPH02123596A (ja) * 1988-11-02 1990-05-11 Nec Corp 半導体メモリー
JPH03142784A (ja) * 1989-10-30 1991-06-18 Internatl Business Mach Corp <Ibm> ワード・デコード回路
JPH03144997A (ja) * 1989-10-30 1991-06-20 Internatl Business Mach Corp <Ibm> ビット・デコーダ回路
JPH04278296A (ja) * 1991-02-04 1992-10-02 Internatl Business Mach Corp <Ibm> メモリ
US5619151A (en) * 1989-03-09 1997-04-08 Hitachi, Ltd. Semiconductor device
US6141269A (en) * 1991-08-30 2000-10-31 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device using BiCMOS technology

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0795395B2 (ja) * 1984-02-13 1995-10-11 株式会社日立製作所 半導体集積回路
EP0152939B1 (en) * 1984-02-20 1993-07-28 Hitachi, Ltd. Arithmetic operation unit and arithmetic operation circuit
JPS613390A (ja) * 1984-06-15 1986-01-09 Hitachi Ltd 記憶装置
JPS61224519A (ja) * 1985-03-28 1986-10-06 Toshiba Corp 論理回路
JPS62117190A (ja) * 1985-11-15 1987-05-28 Hitachi Ltd 半導体記憶装置
US5229658A (en) * 1985-12-27 1993-07-20 Hitachi, Ltd. Switching circuit
US4701642A (en) * 1986-04-28 1987-10-20 International Business Machines Corporation BICMOS binary logic circuits
JPH0787239B2 (ja) * 1986-11-18 1995-09-20 日本電気株式会社 メモリ
JPS63209220A (ja) * 1987-02-26 1988-08-30 Toshiba Corp インバ−タ回路
US5140550A (en) * 1987-03-16 1992-08-18 Hitachi Ltd. Semiconductor memory device
JPS63225991A (ja) * 1987-03-16 1988-09-20 Hitachi Ltd 半導体記憶装置
JPH0611111B2 (ja) * 1987-03-27 1994-02-09 株式会社東芝 ＢｉＭＯＳ論理回路
JP2629697B2 (ja) * 1987-03-27 1997-07-09 日本電気株式会社 半導体記憶装置
US6295241B1 (en) * 1987-03-30 2001-09-25 Kabushiki Kaisha Toshiba Dynamic random access memory device
JP2531671B2 (ja) * 1987-03-31 1996-09-04 株式会社東芝 半導体記憶装置
JP2598412B2 (ja) * 1987-07-10 1997-04-09 株式会社日立製作所 半導体記憶装置
US5027323A (en) * 1988-01-14 1991-06-25 Hitachi, Ltd. Write pulse signal generating circuit for a semiconductor memory device
JPH01232826A (ja) * 1988-03-14 1989-09-18 Matsushita Electric Ind Co Ltd ダイナミック型論理回路
US5144163A (en) * 1988-03-14 1992-09-01 Matsushita Electric Industrial Co., Ltd. Dynamic BiCMOS logic gates
JP2663138B2 (ja) * 1988-05-11 1997-10-15 株式会社日立製作所 半導体集積回路装置
US5175826A (en) * 1988-05-26 1992-12-29 Ibm Corporation Delayed cache write enable circuit for a dual bus microcomputer system with an 80386 and 82385
KR910002034B1 (ko) * 1988-07-21 1991-03-30 삼성전자 주식회사 다분할형 메모리 어레이의 충전등화회로
US5051890A (en) * 1988-09-29 1991-09-24 Nec Corporation Program/data memory employed in microcomputer system
US5075885A (en) * 1988-12-21 1991-12-24 National Semiconductor Corporation Ecl eprom with cmos programming
US5105105A (en) * 1990-03-21 1992-04-14 Thunderbird Technologies, Inc. High speed logic and memory family using ring segment buffer
US5030853A (en) * 1990-03-21 1991-07-09 Thunderbird Technologies, Inc. High speed logic and memory family using ring segment buffer
CA2042432A1 (en) * 1990-05-31 1991-12-01 Robert M. Reinschmidt Memory selection circuit
US5222039A (en) * 1990-11-28 1993-06-22 Thunderbird Technologies, Inc. Static random access memory (SRAM) including Fermi-threshold field effect transistors
JP3109750B2 (ja) * 1991-06-27 2000-11-20 株式会社東芝 半導体記憶装置
KR930017033A (ko) * 1992-01-17 1993-08-30 가나이 스토무 반도체 기억장치
JPH06162782A (ja) * 1992-11-17 1994-06-10 Hitachi Ltd 半導体集積回路装置
US5612892A (en) * 1993-12-16 1997-03-18 Intel Corporation Method and structure for improving power consumption on a component while maintaining high operating frequency
EP0863472B1 (en) 1994-01-19 2002-08-14 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit with two supply voltage levels
TW305958B (ja) * 1995-05-26 1997-05-21 Matsushita Electric Ind Co Ltd
DE69518632T2 (de) * 1995-06-26 2001-05-03 St Microelectronics Srl Bitzeilen-Selektions-Dekodierer, insbesondere für elektronische Speicher
JP2800734B2 (ja) * 1995-09-06 1998-09-21 日本電気株式会社 半導体集積回路
US6175952B1 (en) * 1997-05-27 2001-01-16 Altera Corporation Technique of fabricating integrated circuits having interfaces compatible with different operating voltage conditions

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5658193A (en) * 1979-10-16 1981-05-21 Nec Corp Semiconductor memory device
JPS5668988A (en) * 1979-11-05 1981-06-09 Toshiba Corp Semiconductor memory
JPS57195380A (en) * 1981-05-27 1982-12-01 Toshiba Corp Semiconductor circuit
JPS596627A (ja) * 1982-07-05 1984-01-13 Hitachi Ltd 半導体集積回路装置

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3541353A (en) * 1967-09-13 1970-11-17 Motorola Inc Mosfet digital gate
JPS4836975B1 (ja) * 1967-12-06 1973-11-08
GB1251693A (ja) * 1968-02-29 1971-10-27
US3870901A (en) * 1973-12-10 1975-03-11 Gen Instrument Corp Method and apparatus for maintaining the charge on a storage node of a mos circuit
US3938109A (en) 1975-02-19 1976-02-10 Intel Corporation High speed ECL compatible MOS-Ram
JPS538528A (en) 1976-07-12 1978-01-26 Nec Corp Memory circuit
US4104735A (en) * 1976-09-15 1978-08-01 Siemens Aktiengesellschaft Arrangement for addressing a MOS store
JPS6023432B2 (ja) * 1977-12-09 1985-06-07 株式会社日立製作所 Ｍｏｓメモリ
JPS6057156B2 (ja) 1978-05-24 1985-12-13 株式会社日立製作所 半導体メモリ装置
JPS5596158A (en) * 1979-01-16 1980-07-22 Olympus Optical Co Medicating tube
JPS55129994A (en) * 1979-03-26 1980-10-08 Nec Corp Semiconductor memory device
SU862236A1 (ru) 1979-12-26 1981-09-07 Предприятие П/Я Р-6429 Усилитель на кмдп-транзисторах
US4818900A (en) * 1980-02-04 1989-04-04 Texas Instruments Incorporated Predecode and multiplex in addressing electrically programmable memory
SU871656A1 (ru) 1980-03-31 1984-05-07 Предприятие П/Я Р-6429 Запоминающий элемент
JPS573289A (en) 1980-06-04 1982-01-08 Hitachi Ltd Semiconductor storing circuit device
JPS57127989A (en) * 1981-02-02 1982-08-09 Hitachi Ltd Mos static type ram
SU972592A1 (ru) 1981-02-09 1982-11-07 Проектно-Технологический И Научно-Исследовательский Институт Министерства Приборостроения, Средств Автоматизации И Систем Управления Ссср Ячейка пам ти
SU963086A1 (ru) 1981-03-26 1982-09-30 Предприятие П/Я Р-6644 Пр моугольный дешифратор на МДП-транзисторах
US4425516A (en) * 1981-05-01 1984-01-10 Zytrex Corporation Buffer circuit and integrated semiconductor circuit structure formed of bipolar and CMOS transistor elements
JPS57186833A (en) * 1981-05-13 1982-11-17 Hitachi Ltd Switching element
JPS57194567A (en) * 1981-05-27 1982-11-30 Hitachi Ltd Semiconductor memory device
JPS57198594A (en) * 1981-06-01 1982-12-06 Hitachi Ltd Semiconductor storage device
JPS58125291A (ja) * 1982-01-20 1983-07-26 Hitachi Ltd Ｍｏｓスタテイツク型ｒａｍ
SU1062786A1 (ru) 1982-05-13 1983-12-23 Государственное Союзное Конструкторско-Технологическое Бюро По Проектированию Счетных Машин Адресный усилитель
JPS598431A (ja) * 1982-07-07 1984-01-17 Hitachi Ltd バツフア回路
JPH0783252B2 (ja) * 1982-07-12 1995-09-06 株式会社日立製作所 半導体集積回路装置
JPS5925424A (ja) * 1982-08-04 1984-02-09 Hitachi Ltd ゲ−ト回路
JPS5990291A (ja) * 1982-11-16 1984-05-24 Nec Corp メモリ
JPS60136084A (ja) * 1983-12-26 1985-07-19 Hitachi Ltd 半導体集積回路装置
JPS60136989A (ja) * 1983-12-26 1985-07-20 Hitachi Ltd 半導体記憶装置の書き込み回路
JPH0795395B2 (ja) * 1984-02-13 1995-10-11 株式会社日立製作所 半導体集積回路
US4616146A (en) * 1984-09-04 1986-10-07 Motorola, Inc. BI-CMOS driver circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5658193A (en) * 1979-10-16 1981-05-21 Nec Corp Semiconductor memory device
JPS5668988A (en) * 1979-11-05 1981-06-09 Toshiba Corp Semiconductor memory
JPS57195380A (en) * 1981-05-27 1982-12-01 Toshiba Corp Semiconductor circuit
JPS596627A (ja) * 1982-07-05 1984-01-13 Hitachi Ltd 半導体集積回路装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63131395A (ja) * 1986-11-21 1988-06-03 Toshiba Corp 半導体記憶装置
JP2554640B2 (ja) * 1986-11-21 1996-11-13 株式会社東芝 半導体記憶装置
JPS63308789A (ja) * 1987-06-10 1988-12-16 Hitachi Ltd 半導体記憶装置
JPH01273291A (ja) * 1988-04-25 1989-11-01 Nec Corp スタティックメモリ集積回路
JPH02123596A (ja) * 1988-11-02 1990-05-11 Nec Corp 半導体メモリー
US5619151A (en) * 1989-03-09 1997-04-08 Hitachi, Ltd. Semiconductor device
JPH03142784A (ja) * 1989-10-30 1991-06-18 Internatl Business Mach Corp <Ibm> ワード・デコード回路
JPH03144997A (ja) * 1989-10-30 1991-06-20 Internatl Business Mach Corp <Ibm> ビット・デコーダ回路
JPH04278296A (ja) * 1991-02-04 1992-10-02 Internatl Business Mach Corp <Ibm> メモリ
US6141269A (en) * 1991-08-30 2000-10-31 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device using BiCMOS technology
US6314037B1 (en) 1991-08-30 2001-11-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device using BiCMOS technology

Also Published As

Publication number Publication date
GB2189957A (en) 1987-11-04
US5371713A (en) 1994-12-06
GB2189958B (en) 1988-04-27
GB2189958A (en) 1987-11-04
US4858189A (en) 1989-08-15
JPH0795395B2 (ja) 1995-10-11
KR930006841B1 (ko) 1993-07-24
US4713796A (en) 1987-12-15
GB8714911D0 (en) 1987-07-29
GB2189957B (en) 1988-04-27
KR850006234A (ko) 1985-10-02
KR930006842B1 (ko) 1993-07-24
HK94890A (en) 1990-11-23
KR910016236A (ko) 1991-09-30
GB8714910D0 (en) 1987-07-29
SG36390G (en) 1990-07-13
US5311482A (en) 1994-05-10
HK42090A (en) 1990-06-08
GB8503310D0 (en) 1985-03-13
US4924439A (en) 1990-05-08
DE3504930A1 (de) 1985-08-14
KR930000712B1 (ko) 1993-01-30
KR930006843B1 (ko) 1993-07-24
US5042010A (en) 1991-08-20
GB2156616B (en) 1988-04-27
KR910016235A (ko) 1991-09-30
GB2156616A (en) 1985-10-09
HK44990A (en) 1990-06-15
KR910016234A (ko) 1991-09-30

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