JPS63261597A - Ｍｏｓ・バイポ−ラ複合マルチプレクサ回路を備えた半導体メモリ装置 - Google Patents
Ｍｏｓ・バイポ−ラ複合マルチプレクサ回路を備えた半導体メモリ装置Info
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- JPS63261597A JPS63261597A JP62096695A JP9669587A JPS63261597A JP S63261597 A JPS63261597 A JP S63261597A JP 62096695 A JP62096695 A JP 62096695A JP 9669587 A JP9669587 A JP 9669587A JP S63261597 A JPS63261597 A JP S63261597A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１ＭＯ８・バイポーラ複合マルチプレクサ回路
を備えた半導体メモリ装置に係り、特に、同一基板上に
ＭＯＳトランジスタとバイポーラトランジスタを集積化
して、多量のランダムなデータの書込み、読出しを高速
に行うスタティック型ＲＡＭ （ランダム・アクセス・
メモリ）に関する。
を備えた半導体メモリ装置に係り、特に、同一基板上に
ＭＯＳトランジスタとバイポーラトランジスタを集積化
して、多量のランダムなデータの書込み、読出しを高速
に行うスタティック型ＲＡＭ （ランダム・アクセス・
メモリ）に関する。
従来のスタティック型ＭＯ８−ＲＡＭの書込み、読出し
回路の構成例を第３図に示す。この第３図回路は、メモ
リセルアレイ１．ビット線プルアップ回路２．コラムア
ンプ回路３，３′、書込み用ビット線選択回路４および
センスアンプ回路５で構成されている。コラムアンプ回
路３．３′は読出し用マルチプレクサ回路であり、ビッ
ト線選択回路４は書込み用マルチプレクサ回路である。
回路の構成例を第３図に示す。この第３図回路は、メモ
リセルアレイ１．ビット線プルアップ回路２．コラムア
ンプ回路３，３′、書込み用ビット線選択回路４および
センスアンプ回路５で構成されている。コラムアンプ回
路３．３′は読出し用マルチプレクサ回路であり、ビッ
ト線選択回路４は書込み用マルチプレクサ回路である。
電源電圧は、Ｅ ＣＬ （Ｅｍｉｔｔｅｒ Ｃｏｕｐｌ
ｅｄ Ｌｏｇｉｃ）インタフェイスを考慮して、高電位
電源Ｖｃｃ＝ＯＶ、低電位電源Ｖｔ！＝−５，２Ｖであ
る。
ｅｄ Ｌｏｇｉｃ）インタフェイスを考慮して、高電位
電源Ｖｃｃ＝ＯＶ、低電位電源Ｖｔ！＝−５，２Ｖであ
る。
メモリセルアレイ１は、メモリセルＣＥＬＬがマトリク
ス状（５行ｍ列）に配置されており、ワード線選択信号
ＷＬ＋ （１＝１．ｎ）および列選択信号Ｃ； （ｉ＝
ｌ１ｍ）により指定されたメモリセルへのデータ書込み
および読出しを行う。メモリセルは、第４図に示すよう
に、２つの負荷と４つのＭｏＳトランジスタＴ□。、Ｔ
８□、Ｔ１□、Ｔ、３からなるラリツブフロップ回路で
構成されており、負荷としては抵抗あるいはゲートが同
一側の駆動トランジスタに接続されたＭｏＳトランジス
タで構成される。
ス状（５行ｍ列）に配置されており、ワード線選択信号
ＷＬ＋ （１＝１．ｎ）および列選択信号Ｃ； （ｉ＝
ｌ１ｍ）により指定されたメモリセルへのデータ書込み
および読出しを行う。メモリセルは、第４図に示すよう
に、２つの負荷と４つのＭｏＳトランジスタＴ□。、Ｔ
８□、Ｔ１□、Ｔ、３からなるラリツブフロップ回路で
構成されており、負荷としては抵抗あるいはゲートが同
一側の駆動トランジスタに接続されたＭｏＳトランジス
タで構成される。
ビット線プルアップ回路２は、ビット線の信号振幅を小
振幅にすることによりメモリセルの読出し動作を加速す
る回路であり、ＭＯｓトランジスタＴ１． Ｔ、で構成
され（ここでは、第１列につぃて説明する。）、各ソー
スは高電位電源Ｖｃｃに接続され、各ドレインはビット
線対に接続され、各ゲートには低電位電源ＶＥＥが接続
されている。
振幅にすることによりメモリセルの読出し動作を加速す
る回路であり、ＭＯｓトランジスタＴ１． Ｔ、で構成
され（ここでは、第１列につぃて説明する。）、各ソー
スは高電位電源Ｖｃｃに接続され、各ドレインはビット
線対に接続され、各ゲートには低電位電源ＶＥＥが接続
されている。
コラムアンプ３，３′は、メモリセルの読出し時にビッ
ト線列を選択し、後段のセンスアンプ回路５を高速に動
作させるために、ビット線信号をレベルシフトする回路
である。コラムアンプ３は、ＭＯＳトランジスタＴ３、
Ｔ４．Ｔ、で構成され、トランジスタＴ１、Ｔ４のドレ
インは、それぞれ、データ線対り、Ｄに接続され、ゲー
トは、それぞれ、ビット線対に接続され、ソースはトラ
ンジスタＴ、のドレインに接続されている。また、トラ
ンジスタＴ、のソースは、低電位電源ＶＥＥに接続され
ており、そのゲートには列選択信号Ｃ□が印加される。
ト線列を選択し、後段のセンスアンプ回路５を高速に動
作させるために、ビット線信号をレベルシフトする回路
である。コラムアンプ３は、ＭＯＳトランジスタＴ３、
Ｔ４．Ｔ、で構成され、トランジスタＴ１、Ｔ４のドレ
インは、それぞれ、データ線対り、Ｄに接続され、ゲー
トは、それぞれ、ビット線対に接続され、ソースはトラ
ンジスタＴ、のドレインに接続されている。また、トラ
ンジスタＴ、のソースは、低電位電源ＶＥＥに接続され
ており、そのゲートには列選択信号Ｃ□が印加される。
コラムアンプ３′は、ＭＯＳトランジスタＴいＴ７で構
成され、各ソースは高電位電源Ｖｃｃに接続され、各ド
レインはデータ線対り。
成され、各ソースは高電位電源Ｖｃｃに接続され、各ド
レインはデータ線対り。
Ｄに接続され、各ゲートは低電位電源ＶＥＨに接続され
ている。
ている。
書込み用ビット線選択回路４は、入力データの書込み時
にビット線列を選択する回路であり。
にビット線列を選択する回路であり。
ＭｏＳトランジスタのトランスファゲートにより、ＭＯ
Ｓレベル（高しベ／Ｌ１０Ｖ、低Ｌ／へＪＬ／−５，２
Ｖ）の相補信号をビット線に発生させる回路である。
Ｓレベル（高しベ／Ｌ１０Ｖ、低Ｌ／へＪＬ／−５，２
Ｖ）の相補信号をビット線に発生させる回路である。
ＭＯＳトランジスタＴ、、Ｔ、により構成され、各トラ
ンジスタのドレインは、それぞれビット線対に接続され
、各ソースは入力データ線対ｏｔｎ、［）＋ｎに接続さ
れ、各ゲートには、列選択信号Ｃ工と外部書込み制御信
号ＷＥとのＡＮＤ論理をとった制御信号ＷＥ−Ｃ１が印
加される。
ンジスタのドレインは、それぞれビット線対に接続され
、各ソースは入力データ線対ｏｔｎ、［）＋ｎに接続さ
れ、各ゲートには、列選択信号Ｃ工と外部書込み制御信
号ＷＥとのＡＮＤ論理をとった制御信号ＷＥ−Ｃ１が印
加される。
このような構成をもつ従来回路において、データ信号の
、指定メモリセルへの書込み、指定メモリセルからの読
出し動作は次のように行われる。
、指定メモリセルへの書込み、指定メモリセルからの読
出し動作は次のように行われる。
まず、書込み時は、例えば指定メモリセルが第１列の場
合、書込み用ビット線選択回路４の制御信号ｗｐ−ｃｚ
が高レベルとなり、トランジスタＴ１、Ｔ、が導通して
、共通の入力データ線対Ｄｉｎ、Ｄｉｎを介して入力゛
されるデータ信号が第１列のビット線対に現われる。次
に、指定メモリセル。
合、書込み用ビット線選択回路４の制御信号ｗｐ−ｃｚ
が高レベルとなり、トランジスタＴ１、Ｔ、が導通して
、共通の入力データ線対Ｄｉｎ、Ｄｉｎを介して入力゛
されるデータ信号が第１列のビット線対に現われる。次
に、指定メモリセル。
例えば第１列のメモリセルからの読出しは、コラムアン
プ内の第１列のビット線対に接続している列選択信号Ｃ
１が高レベルとなることにより、第１列のメモリセルが
アクセスされ、データ信号は第１列のビット線対に微少
な電位差として現われ。
プ内の第１列のビット線対に接続している列選択信号Ｃ
１が高レベルとなることにより、第１列のメモリセルが
アクセスされ、データ信号は第１列のビット線対に微少
な電位差として現われ。
トランジスタＴ３、Ｔ、を通してデータ線対り、 Ｄに
現われる。
現われる。
上記構成および動作をもつ従来のスタティック型ＲＡＭ
には、次のような問題点があった。即ち、（１）共通の
データ線り、Ｄには、各コラムアンプ内のＭＯＳトラン
ジスタＴ１、Ｔ４の全てのドレインが接続されるため、
寄生容量が大きくなり。
には、次のような問題点があった。即ち、（１）共通の
データ線り、Ｄには、各コラムアンプ内のＭＯＳトラン
ジスタＴ１、Ｔ４の全てのドレインが接続されるため、
寄生容量が大きくなり。
読出し時の高速動作の妨げとなる０例えば２５６キロ・
ビット以上のスタティック型ＲＡ′Ｍで２−配線を想定
すると、データ線容量は２〜３ｐＦとなる。このような
負荷容量を従来のＭＯ８回路によりデータ線駆動を行う
と、第５図に示すように、遅延時間は２〜３ｎＳとなり
、アクセス時間が１０ｎＳ以下のスタティック型ＲＡＭ
の実現は困難となる。（２）書込みモードから読出しモ
ードに変化する場合、ビット線の信号振幅がＭＯＳレベ
ルの大振幅信号から小振幅信号（約−０，ＩＶ）に変化
するまでの遅延時間が増大する０等の問題点があった。
ビット以上のスタティック型ＲＡ′Ｍで２−配線を想定
すると、データ線容量は２〜３ｐＦとなる。このような
負荷容量を従来のＭＯ８回路によりデータ線駆動を行う
と、第５図に示すように、遅延時間は２〜３ｎＳとなり
、アクセス時間が１０ｎＳ以下のスタティック型ＲＡＭ
の実現は困難となる。（２）書込みモードから読出しモ
ードに変化する場合、ビット線の信号振幅がＭＯＳレベ
ルの大振幅信号から小振幅信号（約−０，ＩＶ）に変化
するまでの遅延時間が増大する０等の問題点があった。
本発明の目的は、ビット線列の選択をＭＯＳトランジス
タで行い、負荷容量の大きいデータ線をバイポーラ・ト
ランジスタで駆動する構成とすることにより、メモリセ
ルへの書込みおよびメモリセルからの読出し動作を高速
化し、高速なスタティック型ＲＡＭを提供することにあ
る。
タで行い、負荷容量の大きいデータ線をバイポーラ・ト
ランジスタで駆動する構成とすることにより、メモリセ
ルへの書込みおよびメモリセルからの読出し動作を高速
化し、高速なスタティック型ＲＡＭを提供することにあ
る。
上記目的は、
（１）メモリセルをマトリクス状に配列してなるメモリ
セルアレイと、指定されたメモリセルを選択してデータ
を読出す読出し用マルチプレクサ回路と、指定メモリセ
ルを選択してデータを書込む書込み用マルチプレクサ回
路とを同一基板に形成してなる半導体メモリ装置におい
て、読出し用マルチプレクサ回路を、各メモリセルのビ
ット線のうちから指定列のメモリセルのビット線を選択
するビット線選択回路と、読出し時の非選択列のビット
線を定電圧値に平衡化するビット線平衡化回路と、読出
したビット線のデータ信号をレベルシフトして共通の読
出しデータ線に出力するデータ線駆動回路とで構成し、
書込み用マルチプレクサ回路を、共通の入力データ線を
介して入力されるデータを指定列のメモリセルのビット
線を選択して書込むビット線選択回路と、書込み時の非
選択列のビット線レベルを低レベルに変換するビット線
レベル変換回路とで構成し、上記読出し用マルチプレク
サ回路内のデータ線駆動回路及び上記書込み用マルチプ
レクサ回路内のビット線レベル変換回路をそれぞれバイ
ポーラ・トランジスタで構成し、上記読出し用マルチプ
レクサ回路内のビット線選択回路とビット線平衡化回路
及び上記書込み用マルチプレクサ回路内のビット線選択
回路をそれぞれＭＯＳトランジスタで構成することによ
り、達成される。
セルアレイと、指定されたメモリセルを選択してデータ
を読出す読出し用マルチプレクサ回路と、指定メモリセ
ルを選択してデータを書込む書込み用マルチプレクサ回
路とを同一基板に形成してなる半導体メモリ装置におい
て、読出し用マルチプレクサ回路を、各メモリセルのビ
ット線のうちから指定列のメモリセルのビット線を選択
するビット線選択回路と、読出し時の非選択列のビット
線を定電圧値に平衡化するビット線平衡化回路と、読出
したビット線のデータ信号をレベルシフトして共通の読
出しデータ線に出力するデータ線駆動回路とで構成し、
書込み用マルチプレクサ回路を、共通の入力データ線を
介して入力されるデータを指定列のメモリセルのビット
線を選択して書込むビット線選択回路と、書込み時の非
選択列のビット線レベルを低レベルに変換するビット線
レベル変換回路とで構成し、上記読出し用マルチプレク
サ回路内のデータ線駆動回路及び上記書込み用マルチプ
レクサ回路内のビット線レベル変換回路をそれぞれバイ
ポーラ・トランジスタで構成し、上記読出し用マルチプ
レクサ回路内のビット線選択回路とビット線平衡化回路
及び上記書込み用マルチプレクサ回路内のビット線選択
回路をそれぞれＭＯＳトランジスタで構成することによ
り、達成される。
本発明では、負荷容量の大きいデータ線に現われる微少
な読出し信号差をバイポーラ・トランジスタで受け、こ
のエミッタフォロワ形のバイポーラ・トランジスタ回路
の強力な電流供給機能を生かすことになり、高速なメモ
リ装置を実現しようとするものである。
な読出し信号差をバイポーラ・トランジスタで受け、こ
のエミッタフォロワ形のバイポーラ・トランジスタ回路
の強力な電流供給機能を生かすことになり、高速なメモ
リ装置を実現しようとするものである。
第１図は本発明の一実施例回路図であって、１０は読出
し用マルチプレクサ回路、 １１は書込み用マルチプレ
クサ回路である。読出し用マルチプレクサ回路ｌＯは、
ビット線選択回路６．読出しビット線平衡化回路７およ
びデータ線駆動回路８．８′で構成され、書込み用マル
チプレクサ回路１１は、書込み用ビット線選択回路４お
よびビット線レベル変換回路９で構成されている。ここ
では、第１列について説明する。
し用マルチプレクサ回路、 １１は書込み用マルチプレ
クサ回路である。読出し用マルチプレクサ回路ｌＯは、
ビット線選択回路６．読出しビット線平衡化回路７およ
びデータ線駆動回路８．８′で構成され、書込み用マル
チプレクサ回路１１は、書込み用ビット線選択回路４お
よびビット線レベル変換回路９で構成されている。ここ
では、第１列について説明する。
ビット線選択回路６は、ｐ Ｍ ＯＳ トランジスタＴ
４いＴ□、で構成され、トランジスタＴ１いＴ、５のソ
ースはビット線対ＢＬ１、ＢＬｌに接続され、ドレイン
は読出しビット線対Ｂ Ｌｌ（Ｒ） 、 Ｂ Ｌｌ（Ｒ
）に接続され、ゲートには、列選択信号ＣＬが印加され
ている。
４いＴ□、で構成され、トランジスタＴ１いＴ、５のソ
ースはビット線対ＢＬ１、ＢＬｌに接続され、ドレイン
は読出しビット線対Ｂ Ｌｌ（Ｒ） 、 Ｂ Ｌｌ（Ｒ
）に接続され、ゲートには、列選択信号ＣＬが印加され
ている。
読出しビット線平衡化回路７は、ｐＭＯＳトランジスタ
ＴｉいＴユ、で構成され、トランジスタＴ□いＴ１７の
ソースは定電圧源ｖ０に接続され、ドレインは読出しビ
ット線対ＢＬ、（Ｒ）、ＢＬＴＧｏｏに接続され、ゲー
トには１列選択信号の反転信号Ｃ１が印加されている。
ＴｉいＴユ、で構成され、トランジスタＴ□いＴ１７の
ソースは定電圧源ｖ０に接続され、ドレインは読出しビ
ット線対ＢＬ、（Ｒ）、ＢＬＴＧｏｏに接続され、ゲー
トには１列選択信号の反転信号Ｃ１が印加されている。
定電圧源Ｖ□には。
読出し時のピッｌ−１対の低レベル以下の電圧値が設定
される。
される。
データ線駆動回路８は、バイポーラ・トランジスタＱ、
、Ｑ、で構成され、各コレクタは高電位電源Ｖｃｃに接
続され、各ベースは読出しビット線対ＢＬｌ（Ｒ） 、
ｎゴに接続され、各エミッタはデータ線対り、Ｄに接続
されている。データ線駆動回路８′は、抵抗Ｒ，，Ｒ，
で構成されており、各データ線と低電位電源ＶＥＨの間
に接続されている。
、Ｑ、で構成され、各コレクタは高電位電源Ｖｃｃに接
続され、各ベースは読出しビット線対ＢＬｌ（Ｒ） 、
ｎゴに接続され、各エミッタはデータ線対り、Ｄに接続
されている。データ線駆動回路８′は、抵抗Ｒ，，Ｒ，
で構成されており、各データ線と低電位電源ＶＥＨの間
に接続されている。
書込み用ビット線選択回路４は、ｎＭＯｓＭＯＳトラン
ジスタＴ１で構成され、各ドレインは、ビット線対ＢＬ
、、Ｂπ丁に接続され、ソースは、共通の入力データ線
対Ｄｉｎ、 ｏｔｎに接続され、ゲートには、書込み制
御信号と列選択信号のＡＮＤ論理をとった制御信号ＷＥ
−Ｃ，が印加されている。
ジスタＴ１で構成され、各ドレインは、ビット線対ＢＬ
、、Ｂπ丁に接続され、ソースは、共通の入力データ線
対Ｄｉｎ、 ｏｔｎに接続され、ゲートには、書込み制
御信号と列選択信号のＡＮＤ論理をとった制御信号ＷＥ
−Ｃ，が印加されている。
ビット線レベル変換回路９は、バイポーラトランジスタ
Ｑ３、Ｑ、で構成され、各コレクタは高電位電源Ｖｃｃ
に接続され、各エミッタはビット線対ＢＬ、、ＢＬ、に
接続され、各ベースにはビット線選択回路４の制御信号
の反転信号ＷＥ −Ｃ，が入力されている。
Ｑ３、Ｑ、で構成され、各コレクタは高電位電源Ｖｃｃ
に接続され、各エミッタはビット線対ＢＬ、、ＢＬ、に
接続され、各ベースにはビット線選択回路４の制御信号
の反転信号ＷＥ −Ｃ，が入力されている。
以上の構成を備えた第１図実施例の動作について述べる
。以下では、第１列について動作説明を行う。
。以下では、第１列について動作説明を行う。
まず、書込み動作を説明する。
選択列は、書込み用ビット線選択回路４の制御信号Ｗｔ
−Ｃ□が高レベル（Ｖｃｃレベル）に上昇するため、Ｍ
ＯＳトランジスタＴ、、Ｔ、が導通し。
−Ｃ□が高レベル（Ｖｃｃレベル）に上昇するため、Ｍ
ＯＳトランジスタＴ、、Ｔ、が導通し。
入力データ線ＤＩ、ＬのＭＯＳレベルの相補信号がビッ
ト線対ＢＬ、、ＢＬ、に発生し、メモリセルへの書込み
が可能となる。
ト線対ＢＬ、、ＢＬ、に発生し、メモリセルへの書込み
が可能となる。
非選択列は、書込み用ビット線選択回路４の制御信号Ｗ
Ｅ−Ｃｉ が低レベル（ＶＥＥ レベル）となるため、
入力データ線の信号がビット線上に発生しない、更に、
その制御信号の反転信号ＷＥ−Ｃｉが、ビット線レベル
変換回路９のバイポーラ・トランジスタＱ３、Ｑ４のベ
ースに印加されるため、ビット線対の低レベルは、−０
，８Ｖ以下にレベル変換される。従って、選択列が変化
した場合にも高速に書込み動作が可能となる。
Ｅ−Ｃｉ が低レベル（ＶＥＥ レベル）となるため、
入力データ線の信号がビット線上に発生しない、更に、
その制御信号の反転信号ＷＥ−Ｃｉが、ビット線レベル
変換回路９のバイポーラ・トランジスタＱ３、Ｑ４のベ
ースに印加されるため、ビット線対の低レベルは、−０
，８Ｖ以下にレベル変換される。従って、選択列が変化
した場合にも高速に書込み動作が可能となる。
つぎに、読出し動作を説明する。
ビット線レベル変換回路のすべての制御信号は、高レベ
ル（Ｖｃｃレベル）となるためビット線レベルは、−０
，８Ｖ以下にレベル変換される。
ル（Ｖｃｃレベル）となるためビット線レベルは、−０
，８Ｖ以下にレベル変換される。
選択列は、ビット線選択回路６の列選択信号可が低レベ
ル（ＶＥＥレベル）となり、ＭＯＳトランジスタＴ１い
Ｔ１．が導通し、ビット線対ＢＬ、、ＢＬの小振幅信号
が読出しビット線対ＢＬ□（Ｒ）、Ｂ Ｌｔ（Ｒ）に発
生する。読出しビット線に発生した信号は、データ線駆
動回路８．８′によりバイポーラ・トランジスタのビル
トイン電圧だけレベルシフトされ、共通データ線対Ｄ、
Ｄにその信号が発生する。
ル（ＶＥＥレベル）となり、ＭＯＳトランジスタＴ１い
Ｔ１．が導通し、ビット線対ＢＬ、、ＢＬの小振幅信号
が読出しビット線対ＢＬ□（Ｒ）、Ｂ Ｌｔ（Ｒ）に発
生する。読出しビット線に発生した信号は、データ線駆
動回路８．８′によりバイポーラ・トランジスタのビル
トイン電圧だけレベルシフトされ、共通データ線対Ｄ、
Ｄにその信号が発生する。
非選択列は、ビット線選択回路６の列選択信号鱈が高レ
ベル（Ｖｃｃレベル）となるため、ビット線対の信号は
読出しビット線対に発生しない。
ベル（Ｖｃｃレベル）となるため、ビット線対の信号は
読出しビット線対に発生しない。
さらに、読出しビット線平衡化回路７の制御信号ＣＩが
低レベル（ＶＥＥ レベル）となるため、ＭＯＳトラン
ジスタＴ工いＴ、７が導通し、読出しビット線が定電圧
Ｖ工（ビット線振幅が０．ＩＶの場合には、−０，１Ｖ
以下）に平衡化される。このため、非選択列の読出しビ
ット線電位が選択列の読出しビット線電位よりも低くな
り、共通データ線には非選択列の信号が現れない。
低レベル（ＶＥＥ レベル）となるため、ＭＯＳトラン
ジスタＴ工いＴ、７が導通し、読出しビット線が定電圧
Ｖ工（ビット線振幅が０．ＩＶの場合には、−０，１Ｖ
以下）に平衡化される。このため、非選択列の読出しビ
ット線電位が選択列の読出しビット線電位よりも低くな
り、共通データ線には非選択列の信号が現れない。
第２図は本発明による第２の実施例であって、複数の読
出しビット線対を共通に接続し、共通ビット線Ｂ Ｌｌ
（Ｒ） 、Ｂ Ｌよ（Ｒ）を設けたものであり、第１の
実施例に比べて、共通のデータ線に接続するバイポーラ
・トランジスタの数（データ線の負荷容量）をビット線
を共通化した分だけ削減できるため、さらに高速化が図
れるという利点がある。
出しビット線対を共通に接続し、共通ビット線Ｂ Ｌｌ
（Ｒ） 、Ｂ Ｌよ（Ｒ）を設けたものであり、第１の
実施例に比べて、共通のデータ線に接続するバイポーラ
・トランジスタの数（データ線の負荷容量）をビット線
を共通化した分だけ削減できるため、さらに高速化が図
れるという利点がある。
以上に説明した実施例回路によれば、マルチプレクサ回
路におけるマルチプレクサ回路をＭＯＳトランジスタで
行わせ、データ線駆動をエミッタフォロワ形のバイポー
ラ・トランジスタで行わせる構成としたことにより、メ
モリセルへの入力データの書込みおよびメモリセルから
のデータの読出しを高速に行うことができる。
路におけるマルチプレクサ回路をＭＯＳトランジスタで
行わせ、データ線駆動をエミッタフォロワ形のバイポー
ラ・トランジスタで行わせる構成としたことにより、メ
モリセルへの入力データの書込みおよびメモリセルから
のデータの読出しを高速に行うことができる。
以上説明したように、本発明のマルチプレクサ回路は、
ビット線の選択をＭＯＳトランジスタで行い、負荷容量
の大きいデータ線の駆動をエミッタフォロワ形のバイポ
ーラトランジスタで行う回路構成としたことにより、メ
モリセルへの書込みおよびメモリセルからの読出し時の
遅延時間を、第５図に一例を示すように、従来方式の全
てをＭｏＳトランジスタで行わせる回路に比べて、大幅
に縮減することが可能となる。すなわち。
ビット線の選択をＭＯＳトランジスタで行い、負荷容量
の大きいデータ線の駆動をエミッタフォロワ形のバイポ
ーラトランジスタで行う回路構成としたことにより、メ
モリセルへの書込みおよびメモリセルからの読出し時の
遅延時間を、第５図に一例を示すように、従来方式の全
てをＭｏＳトランジスタで行わせる回路に比べて、大幅
に縮減することが可能となる。すなわち。
ＭＯＳ・バイポーラ複合マルチプレクサ回路を備えた本
発明の半導体メモリ装置においては、エミッタフォロワ
回路でデータ線を駆動することによす、従来のＭＯ８形
式のマルチプレクサ回路を備えたメモリ装置と比べて約
９０％高速化が可能となった・
発明の半導体メモリ装置においては、エミッタフォロワ
回路でデータ線を駆動することによす、従来のＭＯ８形
式のマルチプレクサ回路を備えたメモリ装置と比べて約
９０％高速化が可能となった・
第１図は本発明の第１の実施例回路図、第２図は本発明
の第２の実施例回路図、第３図は従来例の回路図、第４
図は第３図中のメモリセルの回路図、第５図はデータ線
容量と遅延時間との関係を従来形式と本発明形式とで比
較して示す図である。 符号の説明 １・・・メモリセルアレイ ２・・・ビット線プルアップ回路 ３．３′・・・コラムアンプ ４・・・書込み用ビット線選択回路 ６・・・ビット線選択回路 ７・・・読出しビット線平衡化回路 ８．８′・・・データ線駆動回路 ９・・・ビット線レベル変換回路 １０・・・読出し用マルチプレクサ回路１１・・・書込
み用マルチプレクサ回路１・１図 １’２図 ｔ３図 １・・−メモリ七ルアＬイ ４０．−１底５ｒｆ４勾鳴ｌ吹回路 矛４浦 Ｂｔ 、、５−− ビ、、、トー］−−−可才５団 データ（衆者量（ＦＦｉ
の第２の実施例回路図、第３図は従来例の回路図、第４
図は第３図中のメモリセルの回路図、第５図はデータ線
容量と遅延時間との関係を従来形式と本発明形式とで比
較して示す図である。 符号の説明 １・・・メモリセルアレイ ２・・・ビット線プルアップ回路 ３．３′・・・コラムアンプ ４・・・書込み用ビット線選択回路 ６・・・ビット線選択回路 ７・・・読出しビット線平衡化回路 ８．８′・・・データ線駆動回路 ９・・・ビット線レベル変換回路 １０・・・読出し用マルチプレクサ回路１１・・・書込
み用マルチプレクサ回路１・１図 １’２図 ｔ３図 １・・−メモリ七ルアＬイ ４０．−１底５ｒｆ４勾鳴ｌ吹回路 矛４浦 Ｂｔ 、、５−− ビ、、、トー］−−−可才５団 データ（衆者量（ＦＦｉ
Claims (3)
- （１）メモリセルをマトリクス状に配列してなるメモリ
セルアレイと、指定されたメモリセルを選択してデータ
を読出す読出し用マルチプレクサ回路と、指定メモリセ
ルを選択してデータを書込む書込み用マルチプレクサ回
路とを同一基板に形成してなる半導体メモリ装置におい
て、読出し用マルチプレクサ回路を、各メモリセルのビ
ット線のうちから指定列のメモリセルのビット線を選択
するビット線選択回路と、読出し時の非選択列のビット
線を定電圧値に平衡化するビット線平衡化回路と、読出
したビット線のデータ信号をレベルシフトして共通の読
出しデータ線に出力するデータ線駆動回路とで構成し、
書込み用マルチプレクサ回路を、共通の入力データ線を
介して入力されるデータを指定列のメモリセルのビット
線を選択して書込むビット線選択回路と、書込み時の非
選択列のビット線レベルを低レベルに変換するビット線
レベル変換回路とで構成し、上記読出し用マルチプレク
サ回路内のデータ線駆動回路及び上記書込み用マルチプ
レクサ回路内のビット線レベル変換回路をそれぞれバイ
ポーラ・トランジスタで構成し、上記読出し用マルチプ
レクサ回路内のビット線選択回路とビット線平衡化回路
及び上記書込み用マチルプレクサ回路内のビット線選択
回路をそれぞれＭＯＳトランジスタで構成したことを特
徴とするＭＯＳ・バイポーラ複合マルチプレクサ回路を
備えた半導体メモリ装置。 - （２）前記読出し用マルチプレクサ回路内の前記ビット
線選択回路を、第１、第２のＭＯＳトランジスタで構成
し、各トランジスタのドレインをビット線対に、ソース
を読出しビット線対に接続し、各ゲートに第１の列選択
信号を入力し、前記ビット線平衝化回路を第３、第４の
ＭＯＳトランジスタで構成し、各トランジスタのドレイ
ンを読出しビット線対に、ソースを定電源に接続し、各
ゲートに第１の列選択信号の反転信号を入力し、前記デ
ータ線駆動回路を第１、第２のバイポーラ・トランジス
タで構成し、各トランジスタのコレクタを高電位電源Ｖ
ｃｃに、ベースを読出しビット線対に、エミッタを共通
の読出しデータ線に接続し、前記書込み用マルチプレク
サ回路内の前記ビット線選択回路を第５、第６のＭＯＳ
トランジスタで構成し、各トランジスタのソースを共通
の入力データ線対に、ドレインをビット線対に接続し、
各ゲートに第２の列選択信号を入力し、前記ビット線レ
ベル変換回路を第３、第４のバイポーラ・トランジスタ
で構成し、各トランジスタのコレクタを高電位電源Ｖｃ
ｃに、エミッタをビット線対に接続し、各ベースに第２
の列選択信号の反転信号を入力したことを特徴とする特
許請求の範囲第１項記載のＭＯＳ・バイポーラ複合マル
チプレクサ回路を備えた半導体メモリ装置。 - （３）前記データ線駆動回路は、複数のメモリセルに対
して共通に設けた読出しビット線対に接続され、この共
通読出しビット線に読出されたデータ信号をレベルシフ
トして共通の読出しデータ線に出力することを特徴とす
る特許請求の範囲第１項あるいは第２項記載のＭＯＳ・
バイポーラ複合マルチプレクサ回路を備えた半導体メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62096695A JP2531674B2 (ja) | 1987-04-20 | 1987-04-20 | Ｍｏｓ・バイポ−ラ複合マルチプレクサ回路を備えた半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62096695A JP2531674B2 (ja) | 1987-04-20 | 1987-04-20 | Ｍｏｓ・バイポ−ラ複合マルチプレクサ回路を備えた半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63261597A true JPS63261597A (ja) | 1988-10-28 |
| JP2531674B2 JP2531674B2 (ja) | 1996-09-04 |
Family
ID=14171906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62096695A Expired - Lifetime JP2531674B2 (ja) | 1987-04-20 | 1987-04-20 | Ｍｏｓ・バイポ−ラ複合マルチプレクサ回路を備えた半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531674B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0628966A2 (en) * | 1993-06-10 | 1994-12-14 | Fujitsu Limited | Semiconductor memory device |
-
1987
- 1987-04-20 JP JP62096695A patent/JP2531674B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0628966A2 (en) * | 1993-06-10 | 1994-12-14 | Fujitsu Limited | Semiconductor memory device |
| EP0628966A3 (en) * | 1993-06-10 | 1995-02-15 | Fujitsu Ltd | Semiconductor memory device. |
| US5475639A (en) * | 1993-06-10 | 1995-12-12 | Fujitsu Limited | Semiconductor memory device with improved speed for reading data |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2531674B2 (ja) | 1996-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |