KR100227300B1

KR100227300B1 - 반도체 기억 장치

Info

Publication number: KR100227300B1
Application number: KR1019960003131A
Authority: KR
Inventors: 히로유끼 다까하시
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시키가이샤
Priority date: 1995-02-09
Filing date: 1996-02-09
Publication date: 1999-11-01
Also published as: JPH08212787A; US5687127A; KR960032494A

Abstract

본 발명의 목적은 반도체 기억 장치에서의 센스앰프의 감도를 높게하고 판독속도를 고속으로 하기 위한 것이다.

본 발명의 구성은, 메모리 셀(1)로부터 판독된 데이터는, 입력 신호선쌍 E1, E2를 기재하여 센스 앰프(100)로 입력된다. 센스 앰프(100)는, 차동 증폭기 구성의 바이폴라 트랜지스터(Q3, Q4)와, 플립플롭 구성의 바이폴라 트랜지스터(Q5, Q6)을 포함하고 있으며, 센스 앰프 활성신호 CSA에 의해 활성화 된다. 활성화된 센스 앰프(100)은, 입력 신호선쌍 E1, E2의 전위차를 받아서, 트랜지스터(Q3, Q4)에 의해 걸리는 전위차에 따른 출력 신호선쌍 C2, C2에 출력함과 동시에, 트랜지스터(Q5, Q6)에 의해 걸리는 전위차 자체를 증폭한다. 이에 따라 센스 앰프(100)의 감도는 높게 되고 판독 속도가 향상된다.

Description

반도체 기억 장치

제1도는 본 발명의 제1 실시예의 반도체 기억 장치의 주요부를 도시하는 회로도.

제2도는 제1도에 도시된 메모리 셀 (1)의 구체적인 회로 구성을 나타낸 도면.

제3도는 본 발명의 제1 실시예의 반도체 기억 장치의 판독 동작을 나타내는 타이밍도.

제4도는 본 발명의 제2 실시예의 반도체 기억 장치에서의 센스 앰프를 도시하는 회로도.

제5도는 본 발명의 제3 실시예의 반도체 기억 장치에서의 센스 앰프를 도시하는 회로도.

제6도는 본 발명의 제4 실시예의 반도체 기억 장치에서의 센스 앰프를 도시하는 회로도.

제7도는 본 발명의 제5 실시예의 반도체 기억 장치에서의 센스 앰프를 도시하는 회로도.

제8도는 종래의 반도체 기억 장치에서의 센스 앰프를 도시하는 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 메모리 셀 2 : 칼럼 스위치

100, 400, 500, 600, 700 : 센스 앰프 110 : 변환 회로

120 : 래치 회로 R1R8 : 저항

WL : 워드선 D, DB : 디지트선쌍

B1, B2 : 버스선쌍 E1, E2 : 입력 신호선쌍

C1, C2 : 출력 신호선쌍 M1, M2, M9 : P채널 MOS 트랜지스터

M3M8, M10M13 : N 채널 MOS 트랜지스터

Q1Q8 : 바이폴라 트랜지스터 Y : 칼럼 선택 신호

CSA : 센스 앰프 활성 신호 L : 래치 신호

V1, V2, F1, F2 : 접점

본 발명은 반도체 기억 장치에 관한 것이며, 특히 바이폴라트랜지스터를 포함하는 스태틱 랜덤 액세스 메모리(이하 SRAM 이라 한다)의 센스 앰프에 관한 것이다.

SRAM에 국한되지 않고 다수의 반도체 기억 장치에서는, 큰 기억 용량을 얻기 위해 집적도를 높게 할 필요가 있으므로, 메모리 셀을 MOS 트랜지스터로 구성하는 것이 일반적이다. 그러나, MOS 트랜지스터는 바이폴라 트랜지스터와 비교하여 감도가 낮으며, 성능이 천차 만별이기 때문에 센스 앰프에 MOS 트랜지스터를 사용하면, 액세스 속도가 저하되는 결점이 있다. 이 때문에, 고속 액세스가 특히 요구되는 SRAM에서는, 메모리 셀에 MOS 트랜지스터를 사용하고, 센스 앰프에 바이폴라 트랜지스터를 사용한, 소위 BiCMOS형으로 함으로써, 집적도와 고속 액세스를 양립시키고 있는 것이 있다.

제8도는 이러한 종래의 SRAM의 일부분을 도시한 도면이다. 제8도에는 반도체 기판위에 다수 형성되어 있는 메모리 셀, 워드선, 디지트선쌍 및 센스 앰프 등이 각각 1씩만이 표시되어 있으며, 디코더 회로나 기입 회로, 타이밍 발생기 등의 주변 회로는 생략되어 있다. 메모리 셀(1)은 워드선 WL 및 디지트 선택 신호 Y에 의해 선택되는 메모리 셀이고, 워드선 WL이 선택되면, 메모리 셀(1)은 디지트선쌍 D, DB와 접속되고, 디지트 선택 신호 Y가 선택되면, 버스선쌍 B, B'는 Y 스위치(2)를 개재하여 버스선쌍 B, B'에 접속된다. 한편, 워드선 WL 및 디지트 선택 신호 Y는 입력 신호에 따라 도시 생략된 디코더에 의해 선택되지만, 디코더에 의한 선택 동작에 대해서는 설명을 생략한다. 또, 버스선쌍 B, B'는 도시 생략된 다른 디지트선쌍에도 도시 생략된 다른 Y 스위치를 개재하여 접속되어 있고, 디코더에 의해 선택된 디지트선쌍만이 버스선쌍 B, B'에 접속되도록 되어 있다. 제8도에 도시한 바와 같이, 버스선쌍 B, B'는 바이폴라 트랜지스터 Q100 및 Q101의 베이스에 각각 접속되어 있으며, 버스선쌍 B, B'는 위의 신호는 관련 바이폴라 트랜지스터 Q100 및 Q101의 에미터에 접속된 입력 신호선쌍 E, E'을 통해 센스 앰프(800-1)에 입력된다. 센스 앰프(800-1)는 버스선쌍 B, B'의 수와 동일한 수로 존재하는 센스 앰프군(800)의 하나이며, 이들 센스 앰프군(800)에 공통의 출력 신호선쌍 C, C'는 변환 회로(801)에 접속되어 있다. 해당 센스 앰프군(800)을 구성하는 다른 센스 앰프(800-2800-i)도 센스 앰프(800-1)와 동일하고, 디지트선쌍, 버스선쌍, 입력 신호선쌍을 개재하여 다수의 메모리 셀에 접속되어 있는것이지만, 간략화를 위해 도시하지 않았다. 또, 출력 신호선쌍 C, C'은 이들 센스 앰프군(800) 모두에 공통이므로, 하나의 센스 앰프가 활성 상태에 있으면, 다른 센스 앰프는 동작하지 않는다. 즉, 도시 생략된 디코더의 선택에 의해 센서 앰프 활성 신호 A1가 출력되면 다른 센스 앰프는 비활성 상태가 되고, 출력 신호선쌍 C, C'로의 출력이 금지된다. 변환 회로(810)는 출력 신호선쌍 C, C' 위를 흐르는 전류를 전압값으로 변환하여 래치 회로(820)로 출력하는 회로이며, 래치 회로(820)로 래치된 값은 출력 단자 Dout로부터 출력된다.

이어서, 이와 관련한 종래의 SRAM의 판독 동작에 대하여, 센스 앰프(800-1)의 동작을 중심으로 설명한다. 먼저, 도시 생략된 디코더의 선택에 의해 버스선쌍 B, B' 위의 전위가 확정되면 센스 앰프 활성 신호 A1이 하이 레벨로 되어 MOS 트랜지스터 M100, M101 및 M102가 온 되고, 이들 트랜지스터에 정전류가 흐른다. 입력 신호선쌍 E, E' 상의 전위는, 바이폴라 트랜지스터 Q100 및 Q101에 의해, 버스선쌍 B, B' 상의 전위로부터 각각 P-N 접합의 순방향 전압(이하, Vf라 한다) 만큼 레벨 시프트된 전위로 되어 있으므로, 차동 증폭기를 구성하는 바이폴라 트랜지스터 Q102 및 Q103에는, 각각의 베이스에 공급된 전위, 즉 입력 신호선쌍 E, E' 상의 전위에 따른 전류가 출력 신호선쌍 C, C'를 개재하여 흐르게 된다. 상기와 같이, 입력 신호선쌍 E, E'의 전위는, 버스선쌍 B, B' 상의 전위로부터 각각 Vf 만큼 레벨 시프트되어 있는 것 뿐으로, 전위차로서는 디지트선쌍 D, DB의 전위차와 동일함에도 불구하고, 디지트선쌍 D, DB에는 메모리 셀(1) 외에, 도시 생략된 다수의 메모리 셀이 접속되어 있고, 그 부하 용량은 상당히 크기 때문에, 디지트선쌍 D, DB의 전위차는 극히 작다. 이와 같이 극히 작은 전위차로 바이 폴라 트랜지스터 Q102 및 Q103은 차동 증폭을 행하지만, 바이폴라 트랜지스터는 감도가 높고, 작은 베이스 전위의 변화에 대해서도 콜렉터 전위를 민감하게 변화시키기 때문에, 출력 신호선쌍 C, C'로 흐르는 전류는 입력 신호선쌍 E, E' 상의 작은 전위차에 대해서도 비교적 신속하게 변화하게 된다. 출력 신호선쌍 C, C'를 흐르는 전류는, 변환 회로(810) 내의 정전류원 I100 및 I101의 정전류와 함께, 각각 저항 R100 및 R101로 흘러 이들 저항에 의해 강하된 전압이 접점 V100 및 V101에 나타난다. 예를 들면 출력 신호선 C에 의해 다량의 전류가 흐르고 있다고 하면, 접점 V100의 전위는, 접점 V101의 전위보다 낮게 된다. 이러한 접점의 전위를, 래치 회로(820)가 래치 신호 A2에 응답하여 래치함으로써 메모리 셀(1)에 격납된 데이터가 출력단자 Dout로 부터 판독된다.

이와 같이, 종래의 반도체 기억 장치에서는, 센스 앰프에 바이폴라 트랜지스터에 의한 차동 증폭기를 사용하고 있으므로, 입력 신호선쌍 E, E' 의 작은 전위차를 비교적 신속하게 검출할 수 있지만, 최근의 메모리의 대용량화에 따라, 하나의 디지트선쌍에 접속되는 메모리 셀의 수가 증대하면서, 이에 따라 판독시에 디지트선쌍의 전위치는 보다 미소하게 되고, 또한 전위의 변화 속도는 보다 완만하게 되어 버린다. 따라서, 고집적화가 진행됨에 따라 비교적 감도가 좋은 센스 앰프를 갖고 있어도, 판독에 걸리는 시간을 길게 되어 버려, 고속 앤세스로의 요구를 만족시키지 못하게 됨으로, 보다 고속으로 판독을 행할 수 있는 센스 앰프를 구비한 반도체 기억 장치가 요망되고 있다.

따라서, 본 발명의 목적은 디지트선쌍에 나타나는 전위차를 더욱 고속으로 검출하고, 판독할 수 있는 센스 앰프를 구비한 반도체 기억 장치를 제공하는 것이다.

본 발명의 반도체 기억 장치는, 신호선쌍과, 워드선이 액티브 레벨이 되면 기억 내용에 따른 전위차를 신호선쌍에 제공하는 메모리 셀과, 해당 신호선쌍의 전위차에 따른 신호를 출력하는 전위차 검출 수단 및 신호선쌍의 전위차를 증폭하는 피드백 수단을 포함하는 센스 앰프를 구비하고 있다.

이와 같이, 피드백 신호가 신호선쌍의 전위차 자체를 증폭함으로, 차동 증폭기가 출력하는 신호의 상승이 아주 빠르게 되어, 이에 따라 판독에 걸리는 시간이 단축된다.

이어서, 본 발명의 실시예에 대해 도면을 이용하여 상술한다.

제1도는, 본 발명의 제1 실시예에 의한 반도체 기억 장치의 주요부를 나타내는 회로도이다. 본 실시예에 의한 반도체 기억 장치는, 반도체 기판상에 j개(j=mxnxi)의 메모리 셀이 매트릭스 형태로 형성되어 있는데, 도면에는 그 일부만이 도시되어 있다. 즉, 본 발명은 데이터의 판독 동작시에 사용하는 센스 앰프에 최대의 특징이 있으므로 제1도에는 반도체 기억 장치중 데이터의 판독 동작에 관련된 부분만을 도시하고, 그 외의 부분, 예를 들면 기입회로나 어드레스 데이터, 타이밍 발생기 등에 대해서는 생략되어 있다. 이하의 설명에서도 동일하다.

먼저, 제1도에 도시된 메모리 셀(1)의 구체적인 회로 구성을 제2도를 이용하여 설명하지만, 다른 메모리셀도 이것과 완전히 동일한 회로 구성이다. 제2도에 도시한 바와 같이, 메모리 셀(1)은 고저항의 부하소자(R5, R6) 및 N 채널 MOS 트랜지스터 M7, M8로 구성된 플립플롭과, 트랜스퍼 게이트인 N 채널 MOS 트랜지스터 M5, M8로 구성된 플립플롭과, 트랜스퍼 게이트인 N 채널 MOS 트랜지스터 M5, M6으로 구성되며, 워드선 WL이 선택되어 하이레벨이 되면, N 채널 MOS 트랜지스터 M5, M6이 온되고, 기억부인 플립플롭과 디지트선쌍 D1, DB1이 접속된다. 이것에 의해 플립플롭에 기억된 내용이 디지트선쌍 D1, DB1에서 판독되고, 혹은 디지트선쌍 D1, DB1상의 데이터가 플립 플롭에 기입된다.

다시 제1도에서, 본 실시예의 반도체 기억 장치는, 각각 상기와 같은 구조를 갖는 j개의 메모리 셀 군의 판독용으로, i개의 센스 앰프(100-1100-i)를 구비하고 있고, 각 센스 앰프는 각각 mxn개의 메모리 셀군의 판독을 담당한다. 제1도에는, 상기 i개의 센스 앰프(100-1100-i) 중 센스 앰프(100-1) 만이 도시되어 있고, 또, j개의 메모리 셀 중 센스 앰프(100-1)에 의해 판독되는 m x n개의 메모리 셀군만이 도시되어 있다. 도면에서와 같이, 센스 앰프(100-1)가 판독을 담당하는 메모리 셀군은, m열 x n행의 매트릭스로 배열되어 있으며, 각 메모리 셀은 n개의 워드선 및 m개의 칼럼 스위치에 의해 선택되고, 그 격납 데이터가 버스선쌍 B1, B2에서 판독된다. 즉, n개의 워드선 WL1WLn은, 도시 생략된 디코더가 입력 어드레스의 일부를 디코드 함으로써 그중 1개가 선택되어 하이레벨이 되고, m개의 칼럼 스위치(2-12-m)은, 도시 생략한 디코더가 입력 어드레스의 일부를 디코드 함으로써 선택된 m개의 칼럼 선택 신호 Y1Ym 중 1개에 의해, 대응하는 1개가 도통상태가 된다. 버스선쌍 B1, B2는 이와 같이 선택된 메모리 셀의 데이터를 바이폴라 트랜지스터 Q1, Q2의 베이스에 공급하는 신호선쌍이며, 이들 바이폴라 트랜지스터 Q1, Q2의 에미터는 각각 입력 신호선쌍 E1, E2를 개재하여 센스 앰프(100-1)에 입력된다. 도면에 도시한 바와 같이, 센스 앰프(100-1)는, 차동 증폭기를 구성하는 바이폴라 트랜지스터(Q3, Q4)와, 플립플롭 형태로 접속된 바이폴라 트랜지스터(Q5, Q6)와, 정전류원으로서의 N 채널 MOS 트랜지스터(M3, M4)로 구성된다. 이러한 플립플롭 형태로 접속된 바이폴라 트랜지스터(Q5, Q6)는 피드백 회로이다. 이들 MOS 트랜지스터(M3, M4)는 센스 앰프 활성 신호 CSA-1에 의해 제어되고, 해당 센스 앰프 활성 신호 CSA-1이 하이레벨이 되면, MOS 트랜지스터 M3는 바이폴라 트랜지스터(Q3, Q4)로 된 차동 증폭기의 동작 전류를 공급하고, N 채널 MOS 트랜지스터(M4)는 바이폴라 트랜지스터(Q5, Q6)으로 된 플립플롭의 동작 전류를 공급한다. 센스 앰프 활성 신호 CSA는, i개의 센스 앰프(100-1100-i)에 대응하여, CSA-1CSA-i까지며, 도시 생략된 디코더가 입력 어드레스의 일부를 디코드 함으로써, 그중 하나가 선택되어 하이레벨이 된다. 센스 앰프(100-1)의 출력은 전부 센스 앰프에 공통인 출력 신호선쌍 C1, C2에 공급되고, 해당 출력 신호선쌍 C1, C2를 개재하여 변화회로(110)에 입력된다. 변환 회로(110)는, 출력 신호선쌍 C1, C2 상을 흐르는 전류를 전압값으로 변환하여 래치 회로(120)로 출력하는 회로이며, 래치 회로(120)는 래치 신호 L에 응답하는 변환 회로(110)의 출력 신호를 래치하고, 래치된 값을 출력 데이터로서 출력 단자 Dout로부터 출력된다.

이어서, 본 실시예의 의한 반도체 기억 장치의 판독 동작에 대하여, 타이밍도인 제3도를 참조하여 설명한다. 입력된 어드레스는 도시 생략된 디코더에 의해 디코드되고, 입력 어드레스에 따른 워드선 WL, 칼럼 선택 신호 Y 및 센스 앰프 활성 신호 CSA가 활성화 되고 있으나, 제3도에서는 워드선 WL1, 칼럼 선택 신호 Y1 및 센스 앰프 활성 신호 CSA-1가 디코드에 의해 활성화된 경우를 도시하고 있으며, 이하 이러한 경우를 예로 설명을 진행하고자 한다. 한편, 특히 한정되지 않았지만, 본 실시예에서는, 어드레스가 입력되면 선택할 워드선을 소정시간 만큼 하이레벨로 하면, 소위 펄스 워드 방식에 의한 디코더가 이용되고 있는 것으로 한다. 펄스 워드 방식에 따르면, 선택된 워드선의 전위는 일정 시간 경과후에 반듯이 로우레벨로 돌아감으로 인해, 다음 판독까지 디지트선쌍이 프리챠지 되므로, 다음의 판독을 고속으로 할 수 있다.

먼저, 어드레스가 입력되면, 디코더가 이 일부를 디코드하여 워드선 WL1을 하이레벨로 한다(타이밍 t1). 이것에 의해, 워드선 W1에 접속된 모든 메모리 셀이, 각각의 접속된 디지트선쌍에 격납값을 출력한다. 이때, 메모리 셀(1)이 디지트선쌍 D1, DB1을 구동하는 능력은 대단히 작지만, 디지트선쌍 D1, DB1에는 다수의(n개의) 메모리 셀이 접속되어 있어서 그 부하 용량은 대단히 크기 때문에, 디지트선쌍 D1, DB1의 전위의 개방은 작고, 또 전위의 변화 속도는 완만하다. 이어서 디코더에 의해 칼럼 선택 신호 Y1이 선택되어 로우레벨이 되어 (타이밍 t2) 칼럼 스위치(2-1)가 도통되면, 디지트선쌍 D1, DB1은 각각 버스선쌍 B1 및 B2에 접속되고, 버스선쌍 B1 및 B2의 전위는 디지트선쌍 D1 및 DB1의 전위와 같게 된다(타이밍 t4). 상술한 바와 같이, 디지트선쌍 D1 및 DB1의 전위의 개방은 완만하고 또한 작기 때문에 도면과 같이 버스선쌍 B1, B2 자체도 동일하게 된다. 또 버스선 상 B1, B2의 전위가 개방을 시작하기 전에 디코더에 의해 센스 앰프 활성 신호 CSA-1이 하이레벨로 되어 있으므로(타이밍 t3), 버스선쌍 B1, B2의 전위가 개방을 시작한 타이밍 t4에서는 이미 MOS 트랜지스터(M3, M4)에는 정전류가 흐르고 있어서, 이에 따라 입력 신호선쌍 E1, E2의 전위도 타이밍 t4에서 개방을 시작한다. 입력 신호선쌍 E1, E2에 전위차가 발생하면, 바이폴라 트랜지스터(Q3, Q4)에는, 해당 전위차에 따른 전류가 각각 출력 신호선 C1, C2를 개재하여 흐르기 시작하지만, 본 실시예에서는 종래예와 달리, 입력 신호선쌍 E1, E2는 피드백 회로인 바이폴라 트랜지스터(Q5, Q6)에도 접속되어 있다. 이 때문에, 입력 신호선쌍 E1, E2에서 발생된 전위차는 해당 바이폴라 트랜지스터(Q5, Q6)에 의해 피드백이 걸리고, 입력 신호선쌍 E1, E2 중 고전위측으로 흐르는 전류가 저하하고, 저전위측으로 흐르는 전류가 증가한다. 이에 따라, 고전위측의 전위는 한층 낮게 되므로, 입력 신호선쌍 E1, E2의 전위의 개방은, 버스선쌍 B1, B2의 전위가 개방보다도 크고, 또 신속하게 개방되게 된다. 제3도에서, 파선은 제8도에 도시한 종래의 회로에 의한 입력 신호선쌍 E, E'의 전위 변화이며, 그 전위차 b는 버스선쌍 B, B'의 전위차와 동일하지만, 본 실시예에 의한 회로에서는, 입력 신호선쌍 E1, E2의 전위차 a는 버스선쌍 B1, B2의 전위차 b보다도 크고, 신속하게 개방되고 있다. 이와 같이, 입력 신호선쌍 E1, E2의 전위의 개방은 종래와 비교해 크고, 빠르기 때문에 출력 신호선쌍 C1, C2에도 이것에 따른 전류가 빠르게 흘러, 변화 회로(110)로 이것이 전달된다. 출력 신호선 C1, C2에 흐르는 전류는, 각각 변환 회로(110) 내의 정전류원(I1, I2)의 전류와 함께 바이폴라 트랜지스터(Q7, Q8)를 개재하여 저항 R3 및 R4를 흐르기 때문에 이들 저항에 의해 강하된 전압이 접점 V1, V2에 나타난다(타이밍 t5). 한편, 바이폴라 트랜지스터(Q7, Q8)의 베이스에는 소정의 기준 전압 VB가 공급되고 있다. 상술한 바와 같이, 출력 신호선쌍 C1, C2에는, 버스선쌍 B1, B2의 전위의 개방에 신속하게 응답하여 전류가 흐르기 때문에 종래 회로의 경우와 비교하여, 접점 V1, V2 간의 전위도 빠르게 열린다. 해당 접점(V1, V2) 사이의 전위가, 래치 회로(120)에 의해 래치 가능한 전위까지 개방된 타이밍에서 래치 신호 L이 발생되고(타이밍 t6), 래치 회로(120)로 출력 데이터가 래치되면, 출력 단자 Dout로부터 출력된다. 제3도로부터도 명백하듯이, 종래의 회로에서는, 접점(V100, V101)간의 전위가 래치 가능한 전위로 개방될때까지 시간이 걸리기 때문에, 래치 신호 A2의 발생을 지연시켜, 출력단자 Dout로부터 데이터가 출력되는데는 시간이 걸렸으나(tb), 본 실시예에 의하면 이것이 신속하게 되고 있음을 알 수 있다(ta).

본 실시예에 의한 효과에 대하여, 시뮬레이션의 결과에 기초하여 구체적으로 설명하면, 본 실시예를 1M 비트 SRAM에 적용한 경우, 종래의 회로를 이용한 경우와 비교하여 판독시의 워드선 선택으로부터 출력까지의 시간이 약 30% 단축되었다. 또, 종래의 회로를 이용한 경우와 비교하여 소비전력의 증가는 인식되지 않았다.

이어서, 본 발명의 제2 실시예에 의한 반도체 기억 장치에 대하여 제4도를 이용하여 설명한다.

본 발명에 의한 반도체 기억 장치는 제1도에 도시한 반도체 기억 장치의 센스 앰프(100)를 제4도에 도시한 센스 앰프(400)로 치환함으로써 실현된다. 제4도로부터 명백하듯이, 본 실시예에 적용된 센스 앰프(400)는, 센스 앰프 활성 신호 CSA-1에 의해 제어되는 p채널 MOS 트랜지스터(M9)를 더 구비하고 있으며, 센스 앰프 활성 신호CSA-1이 로우 레벨인 기간, 즉 판독 동작을 행하고 있지 않을 때에, 입력 신호선쌍 E1, E2가 단락되게 되어 있다. 이것은, 제1의 실시예에 의한 센스 앰프(100)에서는, 판독 완료 후에도 칼럼 선택 신호 Y1를 로우레벨로 계속하여 유지함으로써, 센스 앰프 활성 신호 CSA-1이 다시 로우레벨로 된 후에, 저항(R1, R2)로부터 프리챠지 되는 디지트선쌍과 함께 입력 신호선쌍 E1, E2도 동 전위로 프리챠지되어 있었으나, MOS 트랜지스터(M3, M4)가 오프되어 있기 때문에 입력 신호선쌍 E1, E2의 전위 변화는 비교적 늦고, 이들이 동전위로 되는데에는 시간이 걸린다고 하는 문제점을 더욱 해결한 것이다. 본 실시예에 따르면, 판독기간 이외는 입력 신호선쌍 E1, E2는 단락되고, 강제적으로 동 전위로 되므로, 다음 판독으로의 준비기간을 단축할 수 있다고 하는 효과를 더욱 갖게 된다.

한편, 제4도에는, 입력 신호선쌍 E1, E2와 버스선쌍 B1, B2는 일대일 대응되어 있지 않으며, 복수쌍의 버스선쌍을 와이어 오와(wired-or)하여 입력 신호선쌍 E1, E2에 접속한 예에 대하여도 도시되어 있다. 이와 같이, 복수쌍의 버스선쌍을 1쌍의 입력 신호선쌍에 접속함으로써, 센스 앰프의 대수(數)를 적게 할 수 있다. 단, 이와 같이 복수쌍의 버스선쌍을 와이어 오와하는 경우에는, 비선택 버스선쌍의 전위를 저하시키는 수단을 설치하여, 대응하는 바이폴라 트랜지스터의 베이스 전류를 차단할 필요가 있다. 따라서, 예를 들면, 선택할 버스선쌍이 B1, B2이라고 한다면, 다른 버스선 B3Bx+1의 전위를 저하시킬 필요가 있다. 또, 제4도에 도시한 센스 앰프(400) 및 복수쌍의 버스선쌍을 와이어 오와 하는 구성은, 각각 단독으로 채용해도 좋지만, 복수쌍의 버스선쌍을 와이어 오와 하면 입력 신호선쌍 E1, E2에 접속된 트랜지스터의 수가 많아져 그 부하 용량이 크게 됨으로, 해당 구성을 채용하는 경우에는, 동시에 센스 앰프(400)을 채용하면, 센스 앰프(400)에 의한 효과가 특히 효과적으로 발휘된다.

이어서, 본 발명의 제3 실시예에 의한 반도체 기억 장치에 대하여 설명한다.

제5도는, 본 실시예의 반도체 장치의 주요부를 도시하는 회로도이며, 본 실시예에 의한 반도체 기억 장치는, 제1도에 도시된 반도체 기억 장치의 센스 앰프(100)를, 센스 앰프(500)로 치환함과 동시에, 버스선쌍이 B1, B2의 전위를 Vf만큼 레벨 시프트시킨 바이폴라 트랜지스터(Q1, Q2)를 생략함으로써 실현된다. 제1 실시예에서는, 센스 앰프(100) 내의 바이폴라 트랜지스터(Q3, Q4)가 포화영역에서 동작하지 않도록, 바이폴라 트랜지스터(Q1, Q2)에 의해, 입력 신호선쌍 E1, E2의 전위를 내려줄 필요가 있었으나, 본 실시예에 의하면, 차동 증폭기를 구성하는 트랜지스터에 MOS 트랜지스터를 사용할 필요가 없으므로 해당 바이폴라 트랜지스터(Q1, Q2)가 생략되어 있는 것이다. 따라서 본 실시예에 의하면, 센스 앰프 1대당 바이폴라 트랜지스터가 4개나 삭제됨으로, 제1 실시예와 비교하여 칩 면적을 작게 할 수 있다. 또, 본 실시예에서는 차동 증폭기를 구성하는 트랜지스터에 MOS 트랜지스터를 사용하고 있기 때문에, 차동 증폭기 자체의 감도는 저하하지만, 제1의 실시예와 동일하게, 바이폴라 트랜지스터(Q5, Q6)에 의해 피드백을 걸고 있고, 또 디지트선쌍 D1, DB1은 센스 앰프(500)와 직접 결합되어 있으므로 저항 R1, R2에 의한 전압 강하에 의해 전위차가 증대함으로, 결과적으로 종래예의 것과 비교하여 판독 속도가 상당히 향상된다.

이어서, 본 발명의 제4 실시예에 의한 반도체 기억 장치에 대하여 설명한다. 제6도는 본 실시예에 의한 반도체 기억 장치의 주요부를 도시하는 회로도이며, 본 실시예에 의한 반도체 기억 장치는, 제1도에 도시한 반도체 기억 장치의 센스 앰프(100)를, 센스 앰프(600)로 치환함으로써 실현된다. 도면에서와 같이, 본 실시예에서는 센스 앰프(100) 내의 피드백용 바이폴라 트랜지스터(Q5, Q6)가, 각각 N 채널 MOS 트랜지스터(M12, M13)로 치환되어 있다. 요컨데 본 실시예에서는 제1의 실시예가 종래예에 대해 추가한 부분을 MOS 트랜지스터에 의해 구성했기 때문에 종래예와 비교해 칩면적을 거의 증가시키지 않고 피드백에 의한 고속 판독 효과를 거둘 수 있다. 본 실시예에서는 피드백부에 MOS 트랜지스터를 사용하고 있기 때문에, 제1 실시예와 비교하면 입력 신호선쌍 E1, E2의 전위차를 고속으로 증폭하는 효과는 적고, 판독 속도를 신속하게 하는 효과는 약간 떨어지지만, 그렇다 해도 종래예보다 판독 속도가 꽤 향상된다.

이어서, 본 발명의 제5 실시예에 의한 반도체 기억 장치에 대하여 설명한다.

제7도는 본 실시예에 의한 반도체 기억 장치의 주요부를 도시한 회로도이며, 본 실시예에 의한 반도체 기억 장치는 제1도에 도시한 반도체 기억 장치의 센스 앰프(100)를, 센스 앰프(700)로 치환함과 동시에, 래치 회로(120)를 삭제함으로써 실현된다. 물론, 래치 회로(120)의 삭제에 따라, 래치 신호 L를 생성하는 구성도 불필요하게 된다. 도면에 도시한 바와 같이, 본 실시예에서는 바이폴라 트랜지스터(Q1)의 에미터와 접점 F1과의 사이에 저항(R7)이, 바이폴라 트랜지스터(Q2)의 에미터와 접점(F2)와의 사이에 저항(R8)이 삽입되어 있다. 따라서, 피드백부에 의해 고전위측으로 흐르는 전류가 감소하고 저전위측으로 흐르는 전류가 증가하면, 해당 저항(R7, R8)의 전압강하의 영향에 의해, 접점 F1과 F2와의 전위차는 더 증대하기 때문에, 피드백부를 구성하는 바이폴라 트랜지스터(Q5, Q6)는 한쪽이 온, 다른쪽이 오프로 되어, 흡사 메모리셀에 데이터가 기입된 것처럼 된다. 이러한 상태가 되면, 센스 앰프 활성 신호 CSA-1이 하이레벨인 동안은, 이제는 전위차가 작은 버스선쌍 B1, B2의 레벨 변화에 의해서는 상태 변화하지 않는다. 따라서, 워드선 WL1이 다시 로우 레벨로 되어 디지트선쌍의 프리챠지가 시작되도, 센스 앰프(700-1)의 출력은 변화하지 않으므로, 센스 앰프 활성 신호 CSA-1의 하이 레벨 기간을 다음단에 접속되는 회로가 요구하는 데이터의 유지시간 만큼 유지함으로써, 변환회로(110)의 출력은 고정된다. 이에 따라, 결과적으로 래치 회로는 불필요하게 된다.

이와 같이, 본 실시예에 의하면, 피드백에 의한 고속 판독이라는 효과 외에, 래치 회로가 불필요하게 되는 효과도 거둘 수 있다. 또, 본 실시예는 제2의 실시예에 따라 센스 앰프 활성 신호 CSA-1이 로우레벨인 기간에 입력 신호선 E1과 E2, 혹은 접점 F1과 F2를 단락하는 트랜지스터를 설치함으로써, 상기와 같이 고정된 바이폴라 트랜지스터(Q5, Q6)의 상태를 신속하게 크리어할 수 있고, 다음 판독으로의 준비기간을 단축할 수 있다.

이상 설명한 바와 같이, 센스 앰프에 피드백 동작을 행하는 트랜지스터를 추가하고, 차동 증폭기로의 입력 신호인 전위차 자체를 증폭하고 있으므로, 본 발명에 따라 소비 전력을 증대시키지 않고, 대단히 판독 속도를 빠르게 한 반도체 기억 장치를 제공할 수 있다.

Claims

반도체 기억 장치에 있어서, 서로 상보적인 적어도 하나 이상의 신호선쌍; 복수 개의 워드선들에 각각 접속되고, 또한 상기 신호선쌍에도 접속된 복수 개의 메모리 셀들 -상기 복수 개의 워드선들 중 하나가 액티브 레벨이 되면, 상기 액티브 레벨이 된 워드선에 접속된 메모리 셀에 기억된 내용에 대응하는 전위차가 상기 신호선쌍 사이에 나타나도록 구성됨-; 및 상기 신호선쌍을 수신하도록 접속되어 상기 신호선쌍 사이에 나타나는 전위차에 따라서 신호를 출력하는 차동 증폭기와, 상기 신호선쌍 사이에 나타나는 상기 전위차를 증폭하는 플립플롭을 구비한 센스 앰프를 포함하며, 상기 센스 앰프는 상기 복수 개의 워드선들 중 어느 하나의 레벨 변화에 동기하여 상기 차동 증폭기 및 상기 플립플롭에 동작 전류를 공급하는 동작 전류 공급 수단을 포함하고, 상기 센스 앰프는 상기 동작 전류 공급 수단이 상기 차동 증폭기 및 상기 플립플롭에 상기 동작 전류를 공급하지 않는 경우에는 상기 상보적인 신호선쌍을 단락(short-circuiting)하는 수단을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서, 서로 상보적인 적어도 하나 이상의 신호선쌍; 복수 개의 워드선들에 각각 접속되고, 또한 상기 신호선쌍에도 접속된 복수 개의 메모리 셀들 -상기 복수 개의 워드선들 중 하나가 액티브 레벨이 되면, 상기 액티브 레벨이 된 워드선에 접속된 메모리 셀에 기억된 내용에 대응하는 전위차가 상기 신호선쌍 사이에 나타나도록 구성됨-; 및 상기 신호선쌍을 수신하도록 접속되어 상기 신호선쌍 사이에 나타나는 전위차에 따라서 신호를 출력하는 차동 증폭기와, 상기 신호선쌍 사이에 나타나는 상기 전위차를 증폭하는 플립플롭을 구비한 센스 앰프를 포함하며, 상기 차동 증폭기와 상기 플립플롭 각각은 바이폴라 트랜지스터들로 구성되는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서, 서로 상보적인 적어도 하나 이상의 신호선쌍; 복수 개의 워드선들에 각각 접속되고, 또한 상기 신호선쌍에도 접속된 복수 개의 메모리 셀들 -상기 복수 개의 워드선들 중 하나가 액티브 레벨이 되면, 상기 액티브 레벨이 된 워드선에 접속된 메모리 셀에 기억된 내용에 대응하는 전위차가 상기 신호선쌍 사이에 나타나도록 구성됨-; 및 상기 신호선쌍을 수신하도록 접속되어 상기 신호선쌍 사이에 나타나는 전위차에 따라서 신호를 출력하는 차동 증폭기와, 상기 신호선쌍 사이에 나타나는 상기 전위차를 증폭하는 플립플롭을 구비한 센스 앰프를 포함하며, 상기 차동 증폭기와 상기 플립플롭 중 하나는 바이폴라 트랜지스터들로 구성되지만, 상기 차등 증폭기와 상기 플립플롭 중 다른 하나는 MOS 트랜지스터들로 구성되는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서, 상보적인 디지트선쌍; 복수 개의 워드선들; 상기 디지트선쌍과 상기 복수 개의 워드선들 간의 교점들에 각각 배열되고, 또한 상기 디지트쌍에도 접속된 복수 개의 SRAM 메모리 셀들 -상기 복수 개의 워드선들 중 하나가 액티브 레벨이 되면, 상기 액티브 레벨이 된 워드선에 접속된 메모리 셀에 기억된 내용에 대응하는 전위차가 상기 디지트선쌍 사이에 나타나도록 구성됨-; 상호 접속된 에미터를 갖는 제1 및 제2 바이폴라 트랜지스터들; 상기 상보적인 디지트선쌍 상의 전위에 대응하는 신호를 상기 제1 및 제2 바이폴라 트랜지스터들의 베이스에 공급하는 수단; 상기 제1 및 제2 바이폴라 트랜지스터들의 베이스에 각각 접속된 콜렉터와, 상호 접속된 에미터를 갖는 제3 및 제4 바이폴라 트랜지스터들 -상기 제3 바이폴라 트랜지스터의 베이스는 상기 제4 바이폴라 트랜지스터의 콜렉터에 접속되고, 상기 제4 바이폴라 트랜지스터의 베이스는 상기 제3 바이폴라 트랜지스터의 콜렉터에 접속됨-; 및 상기 제1 바이폴라 트랜지스터의 콜렉터 전류와 상기 제2 바이폴라 트랜지스터의 콜렉터 전류의 차이를 검출하고 검출된 전류차를 전압으로 변환하는 수단을 적어도 포함하는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 복수 개의 워드선들 중 어느 하나의 레벨 변화에 동기하여 상기 제1 및 제2 바이폴라 트랜지스터들의 공통 접속된 에미터들 및 상기 제3 및 제4 바이폴라 트랜지스터들의 공통 접속된 에미터들에 동작 전류를 공급하는 동작 전류 공급 수단, 및 상기 제3 및 제4 바이폴라 트랜지스터들의 공통 접속된 에미터들에 동작 전류를 공급하는 동작 전류 공급 수단, 및 상기 상기 제1 및 제2 바이폴라 트랜지스터들의 상기 베이스를 단락하는 수단을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서, 상보적인 디지트선쌍; 복수 개의 워드선들; 상기 디지트선쌍과 상기 복수 개의 워드선들 간의 교점들에 각각 배열되고, 또한 상기 디지트쌍에도 접속된 복수 개의 SRAM 메모리 셀들 -상기 복수 개의 워드선들 중 하나가 액티브 레벨이 되면, 상기 액티브 레벨이 된 워드선에 접속된 메모리 셀에 기억된 내용에 대응하는 전위차가 상기 디지트선쌍 사이에 나타나도록 구성됨-; 상호 접속된 소스를 갖는 제1 및 제2 MOS 트랜지스터들; 상기 상보적인 디지트선쌍 상의 전위에 대응하는 신호를 상기 제1 및 제2 MOS 트랜지스터들의 게이트에 공급하는 수단; 상기 제1 및 제2 MOS 트랜지스터들의 게이트에 각각 접속된 콜렉터와, 상호 접속된 에미터를 갖는 제1 및 제2 바이폴라 트랜지스터들 -상기 제1 바이폴라 트랜지스터의 베이스는 상기 제2 바이폴라 트랜지스터의 콜렉터에 접속되고, 상기 제2 바이폴라 트랜지스터의 베이스는 상기 제1 바이폴라 트랜지스터의 콜렉터에 접속됨-; 및 상기 제1 MOS 트랜지스터의 드레인 전류와 상기 제2 MOS 트랜지스터의 드레인 전류의 차이를 검출하고 검출된 전류차를 전압으로 변환하는 수단을 적어도 포함하는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서, 상보적인 디지트선쌍; 복수 개의 워드선들; 상기 디지트선쌍과 상기 복수 개의 워드선들 간의 교점들에 각각 배열되고, 또한 상기 디지트쌍에도 접속된 복수 개의 SRAM 메모리 셀들 -상기 복수 개의 워드선들 중 하나가 액티브 레벨이 되면, 상기 액티브 레벨이 된 워드선에 접속된 메모리 셀에 기억된 내용에 대응하는 전위차가 상기 디지트선쌍 사이에 나타나도록 구성됨-; 상호 접속된 에미터를 갖는 제1 및 제2 바이폴라 트랜지스터들; 상기 상보적인 디지트선쌍 상의 전위에 대응하는 신호를 상기 제1 및 제2 바이폴라 트랜지스터들의 베이스에 공급하는 수단; 상기 제1 및 제2 바이폴라 트랜지스터들의 베이스에 각각 접속된 드레인과, 상호 접속된 소스를 갖는 제1 및 제2 MOS 트랜지스터들 -상기 제1 MOS 트랜지스터의 게이트는 상기 제2 MOS 트랜지스터의 드레인에 접속되고, 상기 제2 MOS 트랜지스터의 게이트는 상기 제1 MOS 트랜지스터의 드레인에 접속됨-; 및 상기 제1 바이폴라 트랜지스터의 콜렉터 전류와 상기 제2 바이폴라 트랜지스터의 콜렉터 전류의 차이를 검출하고 검출된 전류차를 전압으로 변환하는 수단을 적어도 포함하는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서, 상보적인 디지트선쌍; 복수 개의 워드선들; 상기 디지트선쌍과 상기 복수 개의 워드선들 간의 교점들에 각각 배열되고, 또한 상기 디지트쌍에도 접속된 복수 개의 SRAM 메모리 셀들 -상기 복수 개의 워드선들 중 하나가 액티브 레벨이 되면, 상기 액티브 레벨이 된 워드선에 접속된 메모리 셀에 기억된 내용에 대응하는 전위차가 상기 디지트선쌍 사이에 나타나도록 구성됨-; 상기 상보적인 디지트선쌍의 전위에 대응하는 신호를 제1 및 제2 저항들의 일단에 공급하는 수단; 상기 제1 및 제2 저항들의 타단에 각각 접속된 베이스와, 상호 접속된 에미터를 갖는 제1 및 제2 바이폴라 트랜지스터들; 상기 제1 및 제2 바이폴라 트랜지스터들의 베이스에 각각 접속된 콜렉터와, 상호 접속된 에미터를 갖는 제3 및 제4 바이폴라 트랜지스터들 -상기 제3 바이폴라 트랜지스터의 베이스는 상기 제4 바이폴라 트랜지스터의 콜렉터에 접속되고, 상기 제4 바이폴라 트랜지스터의 베이스는 상기 제3 바이폴라 트랜지스터의 콜렉터에 접속됨-; 및 상기 제1 바이폴라 트랜지스터의 콜렉터 전류와 상기 제2 바이폴라 트랜지스터의 콜렉터 전류의 차이를 검출하고 검출된 전류차를 전압으로 변환하는 수단을 적어도 포함하는 것을 특징으로 하는 반도체 기억 장치.